KR20080063896A - 반도체 메모리 소자 - Google Patents

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KR20080063896A
KR20080063896A KR1020070000425A KR20070000425A KR20080063896A KR 20080063896 A KR20080063896 A KR 20080063896A KR 1020070000425 A KR1020070000425 A KR 1020070000425A KR 20070000425 A KR20070000425 A KR 20070000425A KR 20080063896 A KR20080063896 A KR 20080063896A
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Abstract

본 발명은 반도체 메모리 소자의 로컬 라인 증폭회로에서 로컬 라인의 증폭을 제어하는 스트로브 신호를 출력하기 위한 회로에 관한 것이며, 제1 스트로브 신호에 응답하여 로컬 입/출력 라인 쌍의 데이터 신호를 감지증폭하기 위한 제1 감지증폭수단과, 제2 스트로브 신호에 응답하여 상기 제1 감지증폭수단으로부터 출력된 데이터 신호를 감지증폭하기 위한 제2 감지증폭수단과, 상기 제2 스트로브 신호와, 상기 제2 스트로브 신호에 비해 앞선 활성화 시점과 짧은 활성화 구간을 가지는 상기 제1 스트로브 신호를 출력하기 위한 스트로브 신호 출력수단, 및 상기 제2 감지증폭수단으로부터 출력된 데이터 신호로 글로벌 데이터 입/출력 라인을 구동하기 위한 구동수단을 구비하는 반도체 메모리 소자를 제공한다.
로컬 라인 증폭회로, 스트로브 신호

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 반도체 메모리 소자의 로컬 라인 증폭회로를 도시한 회로도.
도 2는 도 1에 도시된 로컬 라인 증폭회로의 구성요소 중 종래기술에 따른 스트로브 신호 출력부를 도시한 회로도.
도 3은 도 2에 도시된 종래기술에 따른 스트로브 신호 출력부의 타이밍 다이어그램.
도 4는 도 1에 도시된 로컬 라인 증폭회로의 구성요소 중 본 발명의 실시예에 따른 스트로브 신호 출력부를 도시한 회로도.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 스트로브 신호 출력부의 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100 : 제1 감지증폭부 120 : 제2 감지증폭부
140, 140a, 140b : 스트로브 신호 출력부 160 : 구동부
142a, 142b : 제1 스트로브 신호 출력부
144a, 144b : 제2 스트로브 신호 출력부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 로컬 라인 증폭회로에 관한 것이며, 더 자세히는 반도체 메모리 소자의 로컬 라인 증폭회로에서 로컬 라인의 증폭을 제어하는 스트로브 신호를 출력하기 위한 회로에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(DRAM)에서 셀(CELL)에 저장된 데이터(DATA)를 출력하기 위한 리드 경로(Read Path)는 다음과 같다.
로우 선택신호에 의해 선택된 워드 라인(Word Line : WL)에 속하는 복수의 셀을 비트 라인 센스앰프(Bit Line Sens Amp. : BLSA)를 통해 증폭한다.
컬럼 선택신호에 의해 선택된 비트 라인(Bit Line : BL)을 통해 증폭된 복수의 셀 중 리드 하고자하는 셀이 선택된다.
선택된 셀의 데이터는 세그먼트 입/출력 라인(Segment Input/Output Line : SIO)과 로컬 입/출력 라인(Local Input/Output Line : LIO) 및 글로벌 입/출력 라인(Global Input/Output Line : GIO)을 통과하여 출력되며, 로컬 입/출력 라인(LIO)에 실린 데이터를 글로벌 입/출력 라인(GIO)으로 전달할 때 로컬 라인 증폭회로에 의해 다시 한번 증폭된다.
글로벌 입/출력 라인(GIO)에 실린 데이터는 데이터 패드(Data Pad : DQ)를 통해 반도체 메모리 소자 외부로 출력된다.
도 1은 일반적인 반도체 메모리 소자의 로컬 라인 증폭회로를 도시한 회로도이다.
도 1을 참조하면, 일반적인 반도체 메모리 소자의 로컬 라인 증폭회로는, 제1 스트로브 신호(iostbp1)에 응답하여 로컬 입/출력 라인 쌍(LIO, LIOb)의 데이터 신호를 감지증폭하기 위한 제1 감지증폭부(100)와, 제2 스트로브 신호(iostbp2)에 응답하여 제1 감지증폭부(100)으로부터 출력된 데이터 신호(db0, db0z)를 감지증폭하기 위한 제2 감지증폭부(120)와, 데이터 리드 제어신호(DRDCON)에 응답하여 제1 스트로브 신호(iostbp1)와 제2 스트로브 신호(iostbp2)를 출력하기 위한 스트로브 신호 출력부(140), 및 제2 감지증폭부(120)로부터 출력된 데이터 신호(db1, db1z)로 글로벌 데이터 입/출력 라인(GIO)을 구동하기 위한 구동부(160)로 구성된다.
여기서, 제1 감지증폭부(100)는, 전류미러형 차동증폭기를 이용하여 로컬 입/출력 라인 쌍(LIO, LIOb) 사이의 미세한 전압차이를 증폭하여 데이터 신호(db0, db0b)를 생성한다.
이때, 제1스트로브 신호(iostbp1)는 전류미러형 차동증폭기의 전류원을 인에이블/디스에이블 제어하는 신호로서 제1 감지증폭부(100)의 동작을 온/오프 제어하는데 사용된다.
그리고, 제2 감지증폭부(120)는, 래치형 차동증폭기를 이용하여 제1 감지증폭부(100)에서 출력된 데이터 신호(db0, db0z)를 증폭하여 데이터 신호(db1, db1z) 를 생성한다.
이때, 제2스트로브 신호(iostbp2)는 래치형 차동증폭기의 전류원을 인에이블/디스에이블 제어하는 신호로서 제2 감지증폭부(120)의 동작을 온/오프 제어하는데 사용된다.
이렇게, 제1감지증폭부(100)에서는 전류미러형 차동증폭기를 사용하고, 제2감지증폭부(120)에서는 래치형 차동증폭기를 사용하는 이유는 각 증폭기의 특성이 다르기 때문이다.
예컨데, 래치형 센스앰프는 동작 속도는 빠르지만 잡음에 취약해 오동작을 유발할 수 있고, 전류미러형 센스앰프는 동작 속도는 느리지만 잡음에 강하기 때문에 먼저 제1감지증폭부(100)에서 전류미러형 센스앰프를 사용하여 어느 정도 증폭을 한 뒤 제2감지증폭부(120)에서 래치형 센스앰프를 사용하여 원하는 레벨까지 완전하게 증폭한다.
그리고, 스트로브 신호 출력부(140)는, 리드 커맨드가 인가되어 데이터 리드 제어신호(DRDCON)가 활성화되면, 그에 응답하여 제1 스트로브 신호(iostbp1)와 제2 스트로브 신호(iostbp2)를 출력하는데, 자세한 회로는 다음과 같다.
도 2는 도 1에 도시된 로컬 라인 증폭회로의 구성요소 중 종래기술에 따른 스트로브 신호 출력부를 도시한 회로도이다.
도 2를 참조하면, 종래기술에 따른 스트로브 신호 출력부(140a)는, 데이터 리드 제어신호(DRDCON)의 활성화에 응답하여 활성화되는 제1스트로브 신호(iostbp1)를 출력하는 제1스트로브 신호 출력부(142a), 및 데이터 리드 제어신 호(DRDCON)의 활성화에 응답하여 예정된 시간만큼 지연한 후 활성화되는 제2스트로브 신호(iostbp2)를 출력하는 제2스트로브 신호 출력부(144a)를 구비한다.
도 3은 도 2에 도시된 종래기술에 따른 스트로브 신호 출력부의 타이밍 다이어그램이다.
도 3을 참조하면, 종래기술에 따른 스트로브 신호 출력부(140a)는, 데이터 리드 제어신호(DRDCON)가 활성화된 후 제1지연시간(tD1) 이후에 제1스트로브 신호(iostbp1)가 활성화된다.
마찬가지로, 데이터 리드 제어신호(DRDCON)가 활성화된 후 제2지연시간(tD2) 이후에 제2스트로브 신호(iostbp2)가 활성화된다.
여기서, 제2지연시간(tD2)은 도시된 것처럼 제1지연시간(tD1)보다 더 긴 시간으로서, 그 차이로 인해 데이터 리드 제어신호(DRDCON)에 대응하여 스트로브 신호 출력부(140a)에서 출력되는 제1스트로브 신호(iostbp1) 및 제2스트로브 신호(iostbp2)의 활성화 시점이 달라지는 현상이 발생한다.
즉, 도 3에 도시된 스트로브 신호 출력부(140a)는, 데이터 리드 제어신호(DRDCON)에 응답하여 제1스트로브 신호(iostbp1)가 먼저 활성화되어 출력되고, 그 이후에 제2스트로브 신호(iostbp2)가 활성화되어 출력되도록 동작하는데 그 이유는 다음과 같이 설명할 수 있다.
먼저, 리드 커맨드가 인가되어 데이터 리드 제어신호(DRDCON)가 활성화되면, 제1스트로브 신호(iostbp1)가 활성화되어 도 1에 도시된 제1 감지증폭부(100)부가 로컬 라인 쌍(LIO, LIOb)의 데이터를 증폭하기 시작한다.
그리고, 제1 감지증폭부(100)에서 로컬 라인 쌍(LIO, LIOb)의 데이터를 증폭한 결과 출력되는 데이터 신호(db0, db0z)를 제2 감지증폭부(120)에서 입력받아 다시 증폭하여 데이터 신호(db1, db1z)를 생성하는 동작을 수행하는데, 이때, 제2 감지증폭부(120)는 제2스트로브 신호(iostbp2)의 활성화에 응답하여 데이터 신호(db0, db0z)를 증폭하는 동작을 시작한다.
즉, 제1 감지증폭부(100)부가 로컬 라인 쌍(LIO, LIOb)의 데이터를 증폭하여 데이터 신호(db0, db0z)를 출력하기 전까지 제2 감지증폭부(120)가 데이터 신호(db0, db0z)를 증폭하는 동작을 시작하면 도 1에 도시된 일반적인 반도체 메모리 소자의 로컬 라인 증폭회로가 로컬 라인 쌍(LIO, LIOb)의 데이터를 정확하게 증폭할 수 없으므로, 제2 감지증폭부(120)부의 동작을 제어하는 제2스트로브 신호(iostbp2)는 제1 감지증폭부(100)부의 동작을 제어하는 제1스트로브 신호(iostbp1)보다 늦게 활성화되어야 한다.
따라서, 제2스트로브 신호(iostbp2)는 제1스트로브 신호(iostbp1)보다 제1 감지증폭부(100)에서 로컬 입/출력 라인 쌍(LIO, LIOb)의 데이터를 정상적으로 증폭하여 데이터 신호(db0, db0z)로서 출력하기 위해 필요한 시간(tD2 - tD1)만큼 더늦게 활성화되어야 한다.
전술한 설명을 바탕으로 제1 감지증폭부(100)의 역활은, 제2 감지증폭부(120)가 동작을 시작하기 전까지 로컬 라인 쌍(LIO, LIOb)의 데이터를 증폭하여 데이터 신호(db0, db0z)를 출력하는 것으로 정의할 수 있다.
따라서, 제1 감지증폭부(100)의 동작을 제어하는 제1스트로브 신호(iostbp1) 는, 데이터 리드 제어신호(DRDCON)에 응답하여 활성화된 후, 제2 감지증폭부(120)가 동작을 시작하는 시점인 제2스트로브 신호(iostbp2)가 활성화되는 시점에서는 비활성화되어도 상관이 없다.
그런데, 종래기술에 따른 스트로브 신호 출력부(140a)는, 도시된 바와 같이 제1스트로브 신호(iostbp1) 및 제2스트로브 신호(iostbp2)가 활성화시점의 차이는 있지만 데이터 리드 제어신호(DRDCON)의 활성화시점에 응답하여 활성화되고, 데이터 리드 제어신호(DRDCON)의 비활성화시점에 응답하여 비활성화되도록 함으로써 제1스트로브 신호(iostbp1)와 제2스트로브 신호(iostbp2) 및 데이터 리드 제어신호(DRDCON)가 모두 동일한 활성화구간(tA)을 갖도록 제어하는 것을 알 수 있다.
즉, 종래기술에 따른 스트로브 신호 출력부(140a)에서는, 제1스트로브 신호(iostbp1)가 비활성화되어도 상관이 없는 시점 - 제2스트로브 신호(iostbp2)가 활성화되는 시점 - 이후에도 일정시간 동안 활성화되도록 제어한다.
이렇게, 실제 필요하지 않은 제1스트로브 신호(iostbp1)의 과도한 활성화구간은, 제1스트로브 신호(iostbp1)의 활성화에 응답하여 동작하는 제1 감지증폭부(100)가 갖는 특성에 의해서 다음과 같은 문제점이 발생한다.
전술한 바와 같이 제1 감지증폭부(100)는, 전류미러형 차동증폭기를 사용하여 로컬 라인 쌍(LIO, LIOb)의 데이터를 증폭하는 동작을 수행한다.
여기서, 전류미러형 차동증폭기는 동작하는 구간에서 항상 전류를 소모하는 특성을 갖기 때문에, 전류미러형 차동증폭기를 사용하는 제1감지증폭부(100)는, 동작을 제어하는 제1스트로브 신호(iostbp1)의 활성화구간에서 항상 전류를 소모하게 된다.
따라서, 전술한 바와 같이 실제 필요하지 않은 제1스트로브 신호(iostbp1)의 과도한 활성화구간은 제1 감지증폭부(100)에서 실제 필요하지 않은 전류를 소모하게 하는 문제점이 발생한다.
그리고, 반도체 메모리 소자에서 한 번의 리드 동작에 사용되는 로컬 라인 증폭회로의 개수는 반도체 메모리 소자의 입/출력 대역폭이 크면 클수록 증가하고, 반도체 메모리 소자의 프리패치 사이즈(prefetch size)가 크면 클수록 증가하는 특성을 갖는다.
여기서, 프리패치 사이즈는 반도체 메모리 소자가 고주파로 동작할수록 더 커지는 편인데, 향후 생산되는 반도체 메모리 소자는 점점 더 고주파로 동작하는 추세이므로 향후 생산되는 반도체 메모리 소자에서의 프리패치 사이즈는 점점 증가할 것으로 예상된다.
또한, 입/출력 대역폭은 반도체 메모리 소자의 용도에 따라 달라지긴 하지만, 고주파로 동작하는 반도체 메모리 소자의 경우 입/출력 대역폭이 큰 편이다.
예컨데, DDR2 DRAM의 경우에는 프리패치 사이즈가 4bit이고, 입/출력 대역폭이 x8이면, 한 번의 리드 동작을 수행하기 위해서 32개의 로컬 라인 증폭회로가 사용된다.
하지만, DDR2 DRAM보다 더 고주파로 동작하는 그래픽 DRAM의 경우에는 프리패치 사이즈가 8bit 또는 16bit이고, 입/출력 대역폭이 x32이면, 한 번의 리드 동작을 수행하기 위해서 256개 또는 512개의 로컬 라인 증폭회로가 사용된다.
즉, 향후에 생산되는 반도체 메모리 소자일수록 한 번의 리드 동작에서 필요한 로컬 라인 증폭회로의 개수가 증가하게 된다.
따라서, 전술한 바와 같이 종래기술 따른 스트로브 신호 출력부(140a)를 포함함으로써 전류의 낭비가 발생하는 로컬 라인 증폭회로를 향후에 생산되는 반도체 메모리 소자에서 사용하게 되면, 낭비되는 전류의 양이 점점 늘어나는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 로컬 라인의 증폭을 제어하는 스트로브 신호의 과도한 활성화구간으로 인해 반도체 메모리 소자의 로컬 라인 증폭회로에서 낭비되는 전류를 최소화할 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 스트로브 신호에 응답하여 로컬 입/출력 라인 쌍의 데이터 신호를 감지증폭하기 위한 제1 감지증폭수단; 제2 스트로브 신호에 응답하여 상기 제1 감지증폭수단으로부터 출력된 데이터 신호를 감지증폭하기 위한 제2 감지증폭수단; 상기 제2 스트로브 신호와, 상기 제2 스트로브 신호에 비해 앞선 활성화 시점과 짧은 활성화 구간을 가지는 상기 제1 스트로브 신호를 출력하기 위한 스트로브 신호 출력수단; 및 상기 제2 감지증폭수단으로부터 출력된 데이터 신호로 글로벌 데이터 입/출력 라인을 구동하기 위한 구동수단을 구비하는 반도체 메모리 소자를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구형될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 도 1에 도시된 로컬 라인 증폭회로의 구성요소 중 본 발명의 실시예에 따른 스트로브 신호 출력부를 도시한 회로도이다.
도 1과 도 4를 참조하여 본 발명의 실시예에 따른 스트로브 신호 출력부(140b)를 포함하는 반도체 메모리 소자의 로컬 라인 증폭회로는, 제1 스트로브 신호(iostbp1)에 응답하여 로컬 입/출력 라인 쌍(LIO, LIOb)의 데이터 신호를 감지증폭하기 위한 제1 감지증폭부(100)와, 제2 스트로브 신호(iostbp2)에 응답하여 제1 감지증폭부로부터 출력된 데이터 신호(db0, db0z)를 감지증폭하기 위한 제2 감지증폭부(120)와, 제2 스트로브 신호(iostbp2)와, 제2 스트로브 신호(iostbp2)에 비해 앞선 활성화 시점과 짧은 활성화 구간을 가지는 제1 스트로브 신호(iostbp1)를 출력하기 위한 스트로브 신호 출력부(140b), 및 제2 감지증폭부로부터 출력된 데이터 신호(db1, db1z)로 글로벌 데이터 입/출력 라인(GIO)을 구동하기 위한 구동부(160)로 구성된다.
여기서, 스트로브 신호 출력부(140b)은, 데이터 리드 제어신호(DRDCON)의 활 성화에 응답하여 활성화되고, 제2 스트로브 신호(iostbp2)의 활성화에 응답하여 비활성화되는 제1 스트로브 신호(iostb1)를 출력하는 제1 스트로브 신호 출력부(142b), 및 데이터 리드 제어신호(DRDCON)를 예정된 시간만큼 지연하여 제2 스트로브 신호(iostbp2)로서 출력하는 제2 스트로브 신호 출력부(144b)를 구비한다.
또한, 스트로브 신호 출력부(140b)의 구성요소 중 제1 스트로브 신호 출력부(142b)는, 제2 스트로브 신호(iostbp2)를 입력받아 활성화제어신호(actcon)로서 출력하는 제1인버터(INV1)과, 데이터 리드 제어신호(DRDCON)와, 활성화제어신호(actcon)를 입력받아 출력하는 낸드게이트(NAND), 및 낸드게이트(NAND)의 출력신호를 입력받아 제1 스트로브 신호(iostbp1)로서 출력하는 제2인버터(INV2)를 구비한다.
그리고, 스트로브 신호 출력부(140b)의 구성요소 중 제2 스트로브 신호 출력부(144b)는, 데이터 리드 제어신호(DRDCON)를 입력받아 예정된 시간만큼 지연하여 제2 스트로브 신호(iostbp2)로서 출력하는 복수의 인버터를 구비한다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 스트로브 신호 출력부의 타이밍 다이어그램이다.
도 5를 참조하여 도 4에 도시된 본 발명의 실시예에 따른 스트로브 신호 출력부(140b)의 동작을 설명하면 다음과 같다.
먼저, 리드 커맨드가 인가되어 데이터 리드 제어신호(DRDCON)가 활성화되면 제1지연시간(tD1) 이후에 제1스트로브 신호(iostbp1)가 활성화되고, 제2지연시간(tD2) 이후에 제2스트로브 신호(iostbp2)가 활성화된다.
제2스트로브 신호(iostbp2)의 활성화에 응답하여 활성화되어 있던 활성화제어신호(actcon)가 비활성화되고, 활성화제어신호(actcon)의 비활성화에 응답하여 제1스트로브 신호(iostbp1)가 비활성화된다.
이렇게, 제2스트로브 신호(iostbp2)의 활성화에 응답하여 제1스트로브 신호(iostbp1)가 비활성화됨으로써 제1스트로브 신호(iostbp1)는 제2스트로브 신호(iostbp2)의 활성화구간(tA)보다 짧은 활성화구간(tAd)을 갖게 된다.
종래기술에서 전술한 바와 같이 제1스트로브 신호(iostbp1)의 활성화에 응답하여 동작하는 제1 감지증폭부(100)의 역활은, 제2스트로브 신호(iostbp2)의 활성화에 응답하여 동작하는 제2 감지증폭부(120)가 동작을 시작하기 전까지 정상적으로 증폭된 데이터 신호(db0, db0z)를 출력하는 것이므로, 전술한 바와 같이 제1스트로브 신호(iostbp1)의 활성화구간이 짧은 활성화구간(tAd)을 갖더라도 제1 감지증폭부(100)가 동작하여 정상적으로 증폭된 데이터 신호(db0, db0z)가 출력되기에는 충분한 시간이므로 반도체 메모리 소자의 로컬 라인 증폭회로의 동작에는 아무런 영향을 끼치지 않는다.
하지만, 종래기술에서 전술한 바와 같이 제1 감지증폭부(100)는, 전류미러형 차동증폭기를 사용하여 로컬 라인 쌍(LIO, LIOb)의 데이터를 증폭하는 동작을 수행하므로, 전술한 바와 같이 제1스트로브 신호(iostbp1)가 짧은 활성화구간(tAd)을 갖는다면 제1 감지증폭부(100)에서 소모되는 전류의 양을 줄일 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 로컬 라인 쌍(LIO, LIOb)의 증폭을 제어하는 제1스트로브 신호(iostbp1)의 활성화구간을 효율 적으로 제어함으로써 반도체 메모리 소자의 로컬 라인 증폭회로에서 낭비되는 전류를 최소화할 수 있다.
그리고, 종래기술에서 전술한 것처럼 향후 생산되는 반도체 메모리 소자는 점점 더 고주파로 동작하는 추세이므로 향후 생산되는 반도체 메모리 소자는 더욱 많은 로컬 라인 증폭회로를 포함할 것으로 예상된다.
따라서, 향후에 생산되는 반도체 메모리 소자에서 본 발명의 실시예에 따른 로컬 라인 증폭회로를 사용한다면 절감되는 전류의 양은 증가하는 로컬 라인 증폭회로의 개수에 비례하여 더욱 증가한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 로컬 라인의 증폭을 제어하는 스트로브 신호의 활성화구간을 효율적으로 제어함으로써 반도체 메모리 소자의 로컬 라인 증폭회로에서 낭비되는 전류를 최소화할 수 있는 효과가 있다.
또한, 향후 생산되는 반도체 메모리 소자는 점점 더 고주파로 동작하는 추세이므로 더욱 많은 로컬 라인 증폭회로를 포함할 것으로 예상되며, 이로 인해 절감되는 전류의 양이 더욱 증가하는 효과가 있다.

Claims (4)

  1. 제1 스트로브 신호에 응답하여 로컬 입/출력 라인 쌍의 데이터 신호를 감지증폭하기 위한 제1 감지증폭수단;
    제2 스트로브 신호에 응답하여 상기 제1 감지증폭수단으로부터 출력된 데이터 신호를 감지증폭하기 위한 제2 감지증폭수단;
    상기 제2 스트로브 신호와, 상기 제2 스트로브 신호에 비해 앞선 활성화 시점과 짧은 활성화 구간을 가지는 상기 제1 스트로브 신호를 출력하기 위한 스트로브 신호 출력수단; 및
    상기 제2 감지증폭수단으로부터 출력된 데이터 신호로 글로벌 데이터 입/출력 라인을 구동하기 위한 구동수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 스트로브 신호 출력수단은,
    데이터 리드 제어신호에 응답하여 활성화되고, 상기 제2 스트로브 신호에 응답하여 비활성화되는 상기 제1 스트로브 신호를 출력하는 제1 스트로브 신호 출력부; 및
    상기 데이터 리드 제어신호를 예정된 시간만큼 지연하여 상기 제2 스트로브 신호로서 출력하는 제2 스트로브 신호 출력부를 구비하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 스트로브 신호 출력부는,
    상기 제2 스트로브 신호를 입력받아 활성화제어신호로서 출력하는 제1인버터;
    상기 데이터 리드 제어신호와 상기 활성화제어신호를 입력받아 출력하는 낸드게이트; 및
    상기 낸드게이트의 출력신호를 입력받아 상기 제1 스트로브 신호로서 출력하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 제2 스트로브 신호 출력부는,
    상기 데이터 리드 제어신호를 예정된 시간만큼 지연하여 상기 제2 스트로브 신호로서 출력하는 복수의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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