KR20090072394A - 반도체 메모리장치의 리드 제어장치 및 방법 - Google Patents

반도체 메모리장치의 리드 제어장치 및 방법 Download PDF

Info

Publication number
KR20090072394A
KR20090072394A KR1020070140489A KR20070140489A KR20090072394A KR 20090072394 A KR20090072394 A KR 20090072394A KR 1020070140489 A KR1020070140489 A KR 1020070140489A KR 20070140489 A KR20070140489 A KR 20070140489A KR 20090072394 A KR20090072394 A KR 20090072394A
Authority
KR
South Korea
Prior art keywords
column address
signal
input
sense amplifier
control signal
Prior art date
Application number
KR1020070140489A
Other languages
English (en)
Other versions
KR100909800B1 (ko
Inventor
장지은
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070140489A priority Critical patent/KR100909800B1/ko
Publication of KR20090072394A publication Critical patent/KR20090072394A/ko
Application granted granted Critical
Publication of KR100909800B1 publication Critical patent/KR100909800B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Abstract

본 발명은 반도체 메모리장치에서 리드 동작시에 입출력센스앰프(IOSA)를 동작시키는 제어신호의 타이밍을 제어하는 리드 제어장치 및 방법에 관한 것이다. 본 발명은, 리드 동작시에 컬럼 어드레스의 펄스 폭을 검출하고, 검출된 신호를 이용해서 입출력센스엠프 제어신호를 발생시키도록 제어하는 것을 특징으로 한다. 따라서 본 발명은 컬럼 어드레스의 펄스폭을 검출하기 위한 구성과, 상기 펄스폭이 검출된 후 이를 이용하여 입출력센스엠프의 제어신호를 발생하기 위한 구성 등을 포함하여 이루어진다. 이와 같은 본 발명의 특징 및 구성에 따르면, 모든 스큐에서 컬럼 어드레스 펄스신호의 펄스 폭이 변하더라도 입출력센스 엠프의 제어신호가 상기 컬럼 어드레스 펄스신호의 펄스 폭 변화량에 기초하여 변화하므로서, 입출력센스엠프의 오동작을 방지하는 효과를 얻는다.
반도체 메모리장치, 리드 동작, 입출력센스엠프, 컬럼 어드레스

Description

반도체 메모리장치의 리드 제어장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING READ IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 리드 동작시에 입출력센스앰프(IOSA)를 동작시키는 제어신호의 타이밍을 제어하는 리드 제어장치 및 방법에 관한 것이다.
DRAM을 비롯한 반도체 메모리장치는, 데이터를 저장하기 위한 단위 메모리 셀의 집합체인 메모리 셀 어레이와, 원하는 데이터 입출력 동작을 제어하기 위한 주변회로로 구성된다.
메모리 셀 어레이는 흔히 워드라인으로 불리우는 다수의 로우(ROW)와 흔히 비트라인으로 불리우는 다수의 컬럼(Column)으로 이루어진 매트릭스 형태를 이루고 있다. 각각의 로우와 컬럼에는 소정의 어드레스가 할당되어 있으며, 특정 로우를 지정하기 위해서 로우 어드레스가, 특정 컬럼을 지정하기 위해서 컬럼 어드레스가 사용된다.
로우 어드레스와 컬럼 어드레스는 커맨드와 함께 외부로부터 인가된 어드레스 신호를 디코딩하여 생성하며, 특히 리드/라이트 동작시 컬럼 어드레스에 의해 정해진 특정 비트라인에 대응하는 컬럼 선택신호의 활성화 구간을 정의하기 위하여 커맨드 신호를 받아 생성된 컬럼 어드레스 인에이블 신호가 사용된다.
도 1은 일반적인 동기식 반도체 메모리장치의 컬럼 경로와 함께, 입출력센스엠프(IOSA)를 동작시-키는 제어신호인 IOSTBp를 발생시키기 위한 블록도이다.
도시하고 있는 바와 같이, 컬럼 경로에는 N+1 비트의 어드레스신호(COL_ADD)를 버퍼링하기 위한 어드레스 버퍼(Add_buf ; 10), 어드레스 버퍼(10)의 출력신호를 내부 클럭(CLKp4)으로 래치하기 위한 어드레스 래치(ADD_Latch ; 12), 어드레스 래치(12)의 출력신호를 카운팅하여 순차적인 어드레싱을 가능하게 하는 컬럼 어드레스 카운터(Yadd_CNT ; 14), 칼럼 어드레스 인에이블 신호(BYP Yi)에 응답하여 컬럼 어드레스 카운터(14)의 출력신호를 디코딩하여 컬럼 어드레스 신호(Yi)를 생성하기 위한 컬럼 어드레스 디코더(Yadd_dec ;16)을 포함하여 구성된다.
또한, 전술한 바와 같이 컬럼 어드레스 인에이블 신호(BYP Yi)는 커맨드 신호를 받아 생성되는데, /RAS,/CAS,/WE 등의 커맨드신호(COMAND)를 버퍼링하기 위한 커맨드 버퍼(CMN_buf ;22), 커맨드 버퍼(22)의 출력신호를 내부 클럭(CLKp4)으로 래치하기 위한 커맨드 래치(CMD_latch ; 24), 커맨드 래치(24)의 출력신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 디코더(YCMD_CTRL ;26) 및 상기 커맨드 디코더(26)로부터 출력된 내부 커맨드 신호를 입력받아 컬럼 어드레스 인에이블 신호(BYP_Yi)를 생성하기 위한 컬럼 어드레스 인에이블 신호 생성기가 커맨드 의 경로를 형성한다. 상기 컬럼 어드레스 인에이블 신호 생성기의 구성은, 상기 커맨드 디코더(26)로부터 생성된 신호를 내부 펄스를 적용하여 펄스 폭(pulse width)을 결정하는 펄스 발생기(YCMD_PULSE_GEN ; 28), 상기 펄스 발생기(28)에서 발생된 AYP16 신호가 각각의 뱅크로 뿌려지게 되고, 뱅크에서는 뱅크 어드레스(Bank_add)와 만나 해당 뱅크만을 동작시키는 뱅크 제어부(YBANK_CTRL ;30), 상기 뱅크 제어부(30)에서 출력되는 컬럼 어드레스 인에이블 신호(BYP_Yi)가 상기 컬럼 어드레스 신호(Yi)와 만나도록 준비시키는 지연부(YCMD_DLY ; 32)로 구성된다. 따라서 상기 컬럼 어드레스 인에이블 신호(BYP_Yi)가 컬럼 어드레스 디코더(16)에서 컬럼 어드레스신호(Yi)를 인에이블시키게 된다.
한편, 상기와 같은 과정을 통해서 생성된 컬럼 어드레스 인에이블 신호(BYP_Yi)는, 리드 동작시에 IOSA 동작 제어를 위한 IOSTBp 신호를 발생시키기 위해 이용되어진다. 즉, 도시하고 있는 바와 같이 상기 컬럼 어드레스 인에이블 신호(BYP_Yi)가 지연부(IOSTB_DLY ; 18)에서 일정시간 지연된 후에 펄스 발생기(IOSTB_PULSE_GEN ; 20)에서 펄스 폭을 재 조정하여 IOSTBp신호가 발생되어진다.
도 2는 종래 리드 제어장치에서 펄스 발생기(20)의 상세 구성도를 도시하고 있고, 도 3은 펄스 발생기(20)의 타이밍도를 도시하고 있다.
종래 반도체 메모리장치의 리드 제어장치의 동작과정을 살펴보면, 외부에서 리드 커맨드와 컬럼 어드레스가 입력되면, 커맨드는 커맨드 버퍼와 커맨드 래치(22,24)를 거쳐서 읽기 또는 쓰기 동작시에 인에이블, 즉 하이레벨 펄스를 발생시키는 신호(Casp6_rd, Casp6_wt)를 발생한다.
컬럼 어드레스 신호(Yi)가 발생되야 하는 경우는, 리드/라이트 두 경우이다. 따라서 라이트 커맨드가 입력되었을 때, 커맨드 디코딩이 이루어져서 Casp6_wt와 Casp12를 만들고, 이 신호가 내부 펄스 발생기(28)에서 펄스폭이 결정되어 AYP16신호를 발생한다. 상기 AYP16 신호는 각각의 뱅크로 뿌려지게 되고, 이때 뱅크 제어부(30)에서 해당 뱅크만이 동작되도록 제어하는 신호(BYP_Yi)를 발생한다. 이렇게 발생된 BYP_Yi 신호는 지연부(32)에서 커맨드와 어드레스가 만날 준비를 한다.
그리고 리드 커맨드시 함께 입력된 컬럼 어드레스는, 어드레스버퍼(10), 어드레스 래치(12), 그리고 카운터(14)를 거쳐 컬럼 어드레스 디코더(16)에 입력된다. 상기 컬럼 어드레스 디코더(16)는, 상기 지연부(32)에서 제공되는 컬럼 어드레스 인에이블신호(BYP_Yi)에 제어되어 컬럼 어드레스 신호(Yi)를 인에이블시킨다.
한편, 컬럼 어드레스 디코더(16)에서 컬럼 어드레스 신호(Yi)가 출력될 때, 비트라인(bit)/비트라인바(bitb)에 실려있던 데이터가 SIO 라인/SIOB 라인을 거쳐서 LIO 라인/ LIOB 라인까지 전달되어진다. 이후 다시 LIO 라인/ LIOB 라인에 전달된 데이터는 IOSA에서 증폭되어 GIO 라인/GIOB 라인으로 전달되어진다.
도 4 내지 도 6은 컬럼 어드레스 신호(Yi)가 인에이블될 때, LIO 라인/ LIOB 라인에 데이터가 실리는 과정에 따른 동작 타이밍도를 나타내고 있다. 그리고 도 7을 참조하면, 상기 LIO 라인/ LIOB 라인에 실린 데이터가 IOSA에서 증폭되어진 후, GIO 라인/GIOB 라인에 실리기 위한 입출력센스엠프(IOSA)의 회로도를 나타낸다.
즉, IOSA 제어신호인 IOSTBp 신호가 인에이블되면, 에지 트리거(edge trigger)인 IOSA가 LIO 라인/ LIOB 라인에 실린 데이터를 감지해서 충분하게 로우 또는 하이상태로 증폭하게 되고, 이 증폭된 신호가 GIO 라인/GIOB 라인에 실리게 된다.
여기서 상기 IOSA를 인에이블시키기 위한 IOSTBp 신호는, 도 2에 도시하고 있는 바와 같이, 컬럼 어드레스 인에이블 신호(BYP_Yi)가 지연부(38)에서 일정시간 지연된 후 펄스 폭을 재 조정하여 발생되어진다.
이와 같이 종래 리드 제어장치에서 컬럼 어드레스 신호(Yi), 컬럼 어드레스 인에이블 신호(BYP_Yi), 그리고 IOSA 제어신호(IOSTBp)는, 각각의 라인에 실린 데이터의 전달을 제어하게 되는데, 스큐(Skew)가 다름으로 인해서 동작상의 오류를 발생시키는 문제점을 야기시킨다.
다시 말해서, 단순히 컬럼 어드레스 신호(Yi)의 인에이블 타이밍 후에 LIO 라인/ LIOB 라인 신호가 적당히 증폭되었을 때라고 생각되는 시점까지 많은 양의 지연회로를 사용하여 지연시킨 후에 IOSA 제어신호(IOSTBp)가 인에이블 되어진다. 이때 많은 양의 지연회로를 사용하기 위해서는 어쩔 수 없이 많은 단수의 트랜지스터를 거치게 되고, 공급전압(VDD) 또는 트랜지스터의 특성에 따라서 많은 양의 스큐가 발생되어진다.
여기서 LIO 라인/ LIOB 라인 신호를 증폭하는 델타(Delta) 량은 컬럼 어드레스 신호(Yi)의 펄스 폭에 의해 좌우된다. 따라서 공급전원이나 트랜지스터의 특성에 따라서 컬럼 어드레스 신호(Yi)의 펄스 폭이 변하는 양과 IOSA 제어신호(IOSTBp)를 만드는 딜레이 양이 다르게 된다면 도 5 또는 도 6과 같이 실패를 발생하게 된다.
즉, 도 5에서와 같이 로우 공급전원에서 컬럼 어드레스 신호(Yi)의 펄스 폭이 늘어나는 양보다 IOSA 제어신호(IOSTBp)가 증가하는 양이 더 커서 LIO 라인/ LIOB 라인 신호가 프리차지(Precharge) 되고 있는 상태를 스트로브(strobe) 하는 경우가 발생될 수 있다. 또한, 도 6에서와 같이, 하이 공급전원에서 컬럼 어드레스 신호(Yi)의 펄스 폭이 줄어드는 양보다 IOSA 제어신호(IOSTBp)가 줄어드는 양이 더 작아서 실패를 발생할 수 있다. 따라서 컬럼 어드레스 신호(Yi)의 라이징 에지에서부터 많은 양의 지연회로를 사용하여 IOSA 제어신호(IOSTBp)를 생성하기 위해서는 모든 스큐에 안전하게 동작하도록 하기 위하여 많은 마진(Margin)을 가져가게 되고, 결과적으로 타이밍의 보틀-넥(Bottle-Neck) 현상을 야기시키는 문제점이 있다.
따라서 상기 문제점을 해결하기 위한 본 발명의 목적은 리드 동작시에 입출력센스앰프(IOSA)를 동작시키는 제어신호의 타이밍을 적절히 제어 가능한 반도체 메모리장치의 리드 제어장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 리드 동작시에 입출력센스엠프를 동작시키기 위한 제어신호가 컬럼 어드레스의 변화에 연동해서 발생할 수 있도록 제어 가능한 반도체 메모리장치의 리드 제어장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 리드제어장치 및 방법은, 리드 동작시에 컬럼 어드레스의 펄스 폭을 검출하고, 입출력센스엠프 제어신호를 발생시키도록 제어하는 것을 특징으로 한다.
따라서 본 발명의 제 1 실시예에 따른 반도체 메모리장치의 리드제어장치는, 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생수단; 및 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성수단을 포함하여 제공된다.
또한 본 발명의 제 2 실시예에 따른 반도체 메모리장치의 리드제어장치는, 컬럼 어드레스를 입력하고, 상기 컬럼 어드레스 인에이블신호에 제어되어 컬럼 어드레스 신호를 디코딩하는 컬럼 어드레스 신호 발생수단; 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생수단; 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성수단을 포함하여 구성되고, 상기 컬럼 어드레스신호에 의해 비트라인의 데이터가 로컬데이터라인으로 전송되고, 로컬데이터라인의 데이터가 상기 입출력센스엠프의 제어신호에 의해 인에이블된 입출력센스엠프에서 증폭되어 글로벌라인으로 전송되도록 제어한다.
그리고 본 발명의 실시예에 따른 반도체 메모리장치의 리드제어방법은, 컬럼 어드레스를 입력하고, 상기 컬럼 어드레스 인에이블신호에 제어되어 컬럼 어드레스 신호를 디코딩하는 컬럼 어드레스 신호 디코딩 단계; 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생 단계; 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성 단계; 상기 컬럼 어드레스신호에 의해 비트라인의 데이터가 로컬데이터라인으로 전송되는 제 1 전송단계; 상기 로컬데이터라인의 데이터가 상기 입출력센스엠프의 제어신호에 의해 인에이블된 입출력센스엠프에서 증폭되어 글로벌라인으로 전송되도록 제어하는 제 2 전송단계를 포함하는 것을 특징으로 한다.
본 발명은 리드 동작시에 컬럼 어드레스의 펄스 폭을 검출하고, 검출된 신호를 이용해서 입출력센스엠프 제어신호를 발생시키도록 제어하는 것을 특징으로 하고, 컬럼 어드레스의 펄스폭을 검출하기 위한 구성과, 상기 펄스폭이 검출된 후 이를 이용하여 입출력센스엠프의 제어신호를 발생하기 위한 구성 등을 포함하여 이루어진다. 이와 같은 본 발명의 특징 및 구성에 따르면, 모든 스큐에서 컬럼 어드레스 펄스신호의 펄스 폭이 변하더라도 입출력센스 엠프의 제어신호가 상기 컬럼 어드레스 펄스신호의 펄스 폭 변화량에 기초하여 변화하므로서, 입출력센스엠프의 오동작을 방지하는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 리드제어장치 및 방법에 대해서 자세하게 살펴보기로 한다.
도 8은 본 발명에 따른 반도체 메모리장치의 리드제어장치의 블록도를 도시하고 있다.
데이터 입출력 패드와 메모리 셀 영역 사이의 데이터 전송을 위한 입출력 데이터라인인 글로벌 데이터라인(GIO)과, 메모리 셀 영역 내에서 출력되는 비트라인감지증폭기의 출력을 전송받는 로컬 데이터라인(LIO) 사이에 데이터 전송을 위한 회로가 필요하다. 이를 위해서 리드 동작시에 LIO라인에 실린 데이터를 GIO라인으로 전송하기 위하여 도 7에 도시하고 있는 입출력센스엠프(IOSA)를 사용한다. 이 때 사용되는 컬럼 어드레스신호 및 컬럼 어드레스 인에이블신호, 그리고 입출력센스엠프 제어신호 등을 발생시키기 위한 회로가 리드제어장치의 구성이다.
도시하고 있는 바와 같이, 컬럼 경로에는 N+1 비트의 어드레스신호(COL_ADD)를 버퍼링하기 위한 어드레스 버퍼(Add_buf ; 110), 어드레스 버퍼(110)의 출력신호를 내부 클럭(CLKp4)으로 래치하기 위한 어드레스 래치(ADD_Latch ; 112), 어드레스 래치(112)의 출력신호를 카운팅하여 순차적인 어드레싱을 가능하게 하는 컬럼 어드레스 카운터(Yadd_CNT ; 114), 칼럼 어드레스 인에이블 신호(BYP Yi)에 응답하여 컬럼 어드레스 카운터(114)의 출력신호를 디코딩하여 컬럼 어드레스 신호(Yi)를 생성하기 위한 컬럼 어드레스 디코더(Yadd_dec ;116)을 포함하여 구성된다.
또한, 전술한 바와 같이 컬럼 어드레스 인에이블 신호(BYP Yi)는 커맨드 신호를 받아 생성되는데, /RAS,/CAS,/WE 등의 커맨드신호(COMAND)를 버퍼링하기 위한 커맨드 버퍼(CMN_buf ;122), 커맨드 버퍼(122)의 출력신호를 내부 클럭(CLKp4)으로 래치하기 위한 커맨드 래치(CMD_latch ; 124), 커맨드 래치(124)의 출력신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 디코더(YCMD_CTRL ;126) 및 상기 커맨드 디코더(126)로부터 출력된 내부 커맨드 신호를 입력받아 컬럼 어드레스 인에이블 신호(BYP_Yi)를 생성하기 위한 컬럼 어드레스 인에이블 신호 생성기가 커맨드의 경로를 형성한다. 상기 컬럼 어드레스 인에이블 신호 생성기의 구성은, 상기 커맨드 디코더(126)로부터 생성된 신호를 내부 펄스를 적용하여 펄스 폭(pulse width)을 결정하는 펄스 발생기(YCMD_PULSE_GEN ; 128), 상기 펄스 발생기(128)에서 발생된 AYP16 신호가 각각의 뱅크로 뿌려지게 되고, 뱅크에서는 뱅크 어드레스(Bank_add)와 만나 해당 뱅크만을 동작시키는 뱅크 제어부(YBANK_CTRL ;130), 상기 뱅크 제어부(130)에서 출력되는 컬럼 어드레스 인에이블 신호(BYP_Yi)가 상기 컬럼 어드레스 신호(Yi)와 만나도록 준비시키는 지연부(YCMD_DLY ; 132)로 구성된다. 따라서 상기 컬럼 어드레스 인에이블 신호(BYP_Yi)가 컬럼 어드레스 디코더(116)에서 컬럼 어드레스신호(Yi)를 인에이블시키게 된다.
한편, 상기와 같은 과정을 통해서 생성된 컬럼 어드레스 인에이블 신호(BYP_Yi)는, 리드 동작시에 IOSA 동작 제어를 위한 IOSTBp 신호를 발생시키기 위해 이용되어진다. 즉, 도시하고 있는 바와 같이 상기 컬럼 어드레스 인에이블 신호(BYP_Yi)가 컬럼 어드레스 펄스 검출기(Yi_PULSE_WIDTH_DETECTOR:140)에 입력되어, 컬럼 어드레스 펄스 폭이 검출되고, 상기 컬럼 어드레스 펄스 검출기(140)에서 펄스 폭이 검출되어진 다. 그리고 상기 컬럼 어드레스 펄스 검출기(140)에서 검출된 신호에 기초해서 IOSA 제어신호 펄스 발생기(IOSTB_EGDE_DET_PULSE_GEN :142)에서 IOSA 제어신호인 IOSTBp의 펄스가 조정되어 발생된다. 상기 IOSA 제어신호 펄스 발생기(142)에서 발생된 IOSA 제어신호는 소정의 지연회로(YCMD_DLY2 ; 146)를 거쳐서 발생되어진다.
도 9는 본 발명의 리드 제어장치에서 컬럼 어드레스 펄스 검출기(140)와, IOSA 제어신호 펄스 발생기(IOSTB_EGDE_DET_PULSE_GEN :142)의 상세 구성도를 도시하고 있다.
컬럼 어드레스 펄스 검출기(140)는, 지연부(132)에서 발생된 컬럼 어드레스 인에이블신호(BYP YI)를 입력하고, 소정시간 지연시키는 지연소자(150)와, 상기 지연소자(150)에서 소정시간 지연 된 신호를 인버팅시키는 인버터(152), 그리고 상기 인버터(152)에서 반전된 신호와 상기 컬럼 어드레스 인에이블신호를 노아 연산하는 노아연산기(154); 상기 노아 연산기(154)의 출력을 다시 반전시키는 인버터(156)로 포함된다.
그리고 IOSA 제어신호 펄스 발생기(142)는, 상기 컬럼 어드레스 펄스 검출기(140)에서 검출되는 신호를 래치시키는 래치부(158,160), 상기 래치부(158,160)의 출력을 이용하여 PMOS 트랜지스터 및 NMOS 트랜지스터 등을 이용하여 소정량 지연시키는 지연부(170), 그리고 상기 래치부의 출력과 지연부(170)의 출력을 낸드 연산하는 낸드 연산기(162), 그리고 상기 낸드 연산기(162)의 출력을 반전하는 인버터(164)를 포함한다.
상기와 같은 구성으로 이루어진 본 발명에 따른 반도체 메모리장치의 리드제어장치의 동작과정을 살펴보면 다음과 같다.
도 10은 본 발명에 따른 리드제어장치의 동작 타이밍도를 도시하고 있다.
반도체 메모리장치의 리드 제어장치의 동작과정을 살펴보면, 외부에서 리드 커맨드와 컬럼 어드레스가 입력되면, 커맨드는 커맨드 버퍼와 커맨드 래치(122,124)를 거쳐서 읽기 또는 쓰기 동작시에 인에이블, 즉 하이레벨 펄스를 발생시키는 신호(Casp6_rd, Casp6_wt)를 발생한다.
컬럼 어드레스 신호(Yi)가 발생되야 하는 경우는, 리드/라이트 두 경우이다. 따라서 라이트 커맨드가 입력되었을 때, 커맨드 디코딩이 이루어져서 Casp6_wt와 Casp12를 만들고, 이 신호가 내부 펄스 발생기(128)에서 펄스폭이 결정되어 AYP16신호를 발생한다. 상기 AYP16 신호는 각각의 뱅크로 뿌려지게 되고, 이때 뱅크 제어부(130)에서 해당 뱅크만이 동작되도록 제어하는 신호(BYP_Yi)를 발생한다. 이렇게 발생된 BYP_Yi 신호는 지연부(312)에서 커맨드와 어드레스가 만날 준비를 한다.
그리고 리드 커맨드시 함께 입력된 컬럼 어드레스는, 어드레스버퍼(110), 어드레스 래치(112), 그리고 카운터(114)를 거쳐 컬럼 어드레스 디코더(116)에 입력된다. 상기 컬럼 어드레스 디코더(116)는, 상기 지연부(132)에서 제공되는 컬럼 어드레스 인에이블신호(BYP_Yi)에 제어되어 컬럼 어드레스 신호(Yi)를 인에이블시킨다.
한편, 컬럼 어드레스 디코더(116)에서 컬럼 어드레스 신호(Yi)가 출력될 때, 비트라인(bit)/비트라인바(bitb)에 실려있던 데이터가 SIO 라인/SIOB 라인을 거쳐서 LIO 라인/ LIOB 라인까지 전달되어진다. 이후 다시 LIO 라인/ LIOB 라인에 전달된 데이터는 IOSA에서 증폭되어 GIO 라인/GIOB 라인으로 전달되어진다.
따라서 도 10은 LIO 라인/ LIOB 라인에 실린 데이터가 IOSA에서 증폭되어진 후, GIO 라인/GIOB 라인에 실리게 되는 과정의 동작 타이밍도를 나타낸다.
즉, IOSA 제어신호인 IOSTBp 신호가 인에이블되면, 에지 트리거(edge trigger)인 IOSA가 LIO 라인/ LIOB 라인에 실린 데이터를 감지해서 충분하게 로우 또는 하이상태로 증폭하게 되고, 이 증폭된 신호가 GIO 라인/GIOB 라인에 실리게 된다.
여기서 상기 IOSA를 인에이블시키기 위한 IOSTBp 신호는, 도 10에 도시하고 있는 바와 같이, 컬럼 어드레스 인에이블 신호(BYP_Yi)의 펄스폭을 컬럼 어드레스 펄스 검출기(140)에서 우선 검출한다. 따라서 컬럼 어드레스 펄스 검출기(140)는, 컬럼 어드레스 인에이블 신호(BYP_Yi)와, 이를 소정량 지연하여 반전시킨 신호(BYPYb)를 연산해서, 컬럼 어드레스 인에이블신호의 폴링 에지가 검출되어지는 펄스 폭을 검출한다(BUPYI_edgeb). 즉, 상기 컬럼 어드레스 펄스 검출기(140)는, 상기 컬럼 어드레스 인에이블 신호를 일정시간 지연시킨 만큼의 펄스폭을 갖고, 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 로우 펄스를 발생하도록 제어하는 것을 특징으로 한다.
그 다음 IOSA 제어신호 펄스 발생기(142)는, 상기 검출된 컬럼 어드레스 인에이블신호의 펄스폭을 이용해서, 신호를 래치시키고, 래치된 값과 소정만큼 지연된 값을 연산하여 IOSA 제어를 위한 신호를 발생한다. 이때, 래치(158,160)는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 신호를 발생한다. 그리고 상기 래치(158,160)의 펄스 폭은, 상기 래치에 로우신호를 제공 하는 지연부(170)에 의해 결정된다. 즉, 상기 지연부(170)에서 상기 로우 펄스를 기결정된 시정수만큼 지연시키는 값에 의해 결정된다. 그리고 상기 래치의 출력과 상기 지연부의 출력이 앤드 연산되어져서 입출력센스엠프의 제어신호를 발생한다.
따라서 상기 IOSA 제어신호인 IOSTBp PU는 컬럼 어드레스 인에이블신호의 펄스폭을 검출한 후에 상기 검출된 값을 이용하여 발생되어진다. 즉, 상기 IOSA 제어신호 펄스 발생기(142)는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 입출력센스엠프 제어신호의 펄스폭을 생성하는 것을 특징으로 한다. 그러므로 회로 소자의 스큐로 인하여 발생될 수 있는 상기 컬럼 어드레스 인에이블신호의 펄스 폭 변화가 그대로 적용된 IOSA 제어신호가 발생될 수 있는 것이다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 리드 동작시에 입출력센스앰프(IOSA)를 동작시키는 제어신호의 타이밍을 제어하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 기술에 따른 반도체 메모리장치의 리드제어장치의 블록도,
도 2는 종래 입출력센스엠프의 제어신호를 발생하는 발생기의 상세 구성도,
도 3 내지 도 6은 종래 입출력센스엠프의 제어신호의 동작 타이밍도,
도 7은 일반적인 입출력센스엠프의 회로도,
도 8은 본 발명에 따른 반도체 메모리장치의 리드제어장치의 블록도,
도 9는 본 발명에 따른 리드제어장치에서 입출력센스엠프의 제어신호를 발생하는 발생기의 상세 구성도,
도 10은 본 발명에 따른 입출력센스엠프의 제어신호의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 컬럼 어드레스 버퍼 112 : 컬럼 어드레스 래치
114 : 컬럼 어드레스 카운터 116 : 컬럼 어드레스 디코더
122 : 커맨드 버퍼 124 : 커맨드 래치
126 : 커맨드 디코더 130 : 뱅크 제어부
132,146 : 지연부 140 : 컬럼 어드레스 펄스폭 검출기
128 : 컬럼 어드레스 인에이블 펄스 발생기
142 : 입출력센스엠프 펄스 발생기

Claims (21)

  1. 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생수단; 및
    상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.
  2. 제 1 항에 있어서,
    상기 입출력센스엠프 제어신호 생성수단에서 생성된 입출력센스엠프 제어신호를 기결정된 일정량만큼 지연시키는 지연수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  3. 제 1 항에 있어서,
    상기 입출력센스엠프 제어신호 생성수단은, 컬럼 어드레스의 펄스폭을 검출하기 위한 검출부와;
    상기 펄스폭이 검출된 후 이를 이용하여 입출력센스엠프의 제어신호를 발생하기 위한 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.
  4. 제 3 항에 있어서,
    상기 펄스 검출부는, 컬럼 어드레스 인에이블신호와, 상기 컬럼 어드레스 인에이블신호를 반전시키고 일정시간 지연시킨 신호를 노아 연산하는 노아연산기;
    상기 노아연산기의 출력을 반전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  5. 제 4 항에 있어서,
    상기 펄스 검출부는, 상기 컬럼 어드레스 인에이블 신호를 일정시간 지연시킨 만큼의 펄스폭을 갖고, 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 로우 펄스를 발생하도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  6. 제 3 항에 있어서,
    상기 펄스 발생부는, 검출된 펄스폭 만큼 지연 후에 입출력센스엠프 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.
  7. 제 6 항에 있어서,
    상기 펄스 발생부는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 입출력센스엠프 제어신호의 펄스폭을 생성하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  8. 제 7 항에 있어서,
    상기 펄스 발생부는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 래치시키는 래치;
    상기 로우 펄스를 기결정된 시정수만큼 지연시키고, 상기 래치에 제공되는 지연부;
    상기 래치의 출력과 상기 지연부의 출력으로부터 입출력센스엠프의 제어신호를 발생하는 연산기를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 컬럼 커맨드는, 리드 커맨드인 것을 특징으로 하는 반도체 메모리장치의 리드 제어장법.
  10. 컬럼 어드레스를 입력하고, 상기 컬럼 어드레스 인에이블신호에 제어되어 컬럼 어드레스 신호를 디코딩하는 컬럼 어드레스 신호 발생수단;
    컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생수단;
    상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성수단을 포함하여 구성되고,
    상기 컬럼 어드레스신호에 의해 비트라인의 데이터가 로컬데이터라인으로 전송되고, 로컬데이터라인의 데이터가 상기 입출력센스엠프의 제어신호에 의해 인에이블된 입출력센스엠프에서 증폭되어 글로벌라인으로 전송되도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  11. 제 10 항에 있어서,
    상기 입출력센스엠프 제어신호 생성수단에서 생성된 입출력센스엠프 제어신호를 기결정된 일정량만큼 지연시키는 지연수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  12. 제 10 항에 있어서,
    상기 입출력센스엠프 제어신호 생성수단은, 컬럼 어드레스의 펄스폭을 검출하기 위한 검출부와;
    상기 펄스폭이 검출된 후 이를 이용하여 입출력센스엠프의 제어신호를 발생하기 위한 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.
  13. 제 12항에 있어서,
    상기 펄스 검출부는, 컬럼 어드레스 인에이블신호와, 상기 컬럼 어드레스 인 에이블신호를 반전시키고 일정시간 지연시킨 신호를 노아 연산하는 노아연산기;
    상기 노아연산기의 출력을 반전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  14. 제 13항에 있어서,
    상기 펄스 검출부는, 상기 컬럼 어드레스 인에이블 신호를 일정시간 지연시킨 만큼의 펄스폭을 갖고, 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 로우 펄스를 발생하도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  15. 제 12 항에 있어서,
    상기 펄스 발생부는, 검출된 펄스폭 만큼 지연 후에 입출력센스엠프 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.
  16. 제 15 항에 있어서,
    상기 펄스 발생부는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 입출력센스엠프 제어신호의 펄스폭을 생성하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  17. 제 16 항에 있어서,
    상기 펄스 발생부는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 래치시키는 래치;
    상기 로우 펄스를 기결정된 시정수만큼 지연시키고, 상기 래치에 제공되는 지연부;
    상기 래치의 출력과 상기 지연부의 출력으로부터 입출력센스엠프의 제어신호를 발생하는 연산기를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.
  18. 제 10 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 컬럼 커맨드는, 리드 커맨드인 것을 특징으로 하는 반도체 메모리장치의 리드 제어장법.
  19. 컬럼 어드레스를 입력하고, 상기 컬럼 어드레스 인에이블신호에 제어되어 컬럼 어드레스 신호를 디코딩하는 컬럼 어드레스 신호 디코딩 단계;
    컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생 단계;
    상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성 단계;
    상기 컬럼 어드레스신호에 의해 비트라인의 데이터가 로컬데이터라인으로 전송되는 제 1 전송단계;
    상기 로컬데이터라인의 데이터가 상기 입출력센스엠프의 제어신호에 의해 인에이블된 입출력센스엠프에서 증폭되어 글로벌라인으로 전송되도록 제어하는 제 2 전송단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어방법.
  20. 제 19 항에 있어서,
    상기 입출력센스엠프 제어신호 생성단계는, 상기 컬럼 어드레스 인에이블 신호를 일정시간 지연시킨 만큼의 펄스폭을 갖고, 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 로우 펄스를 발생하도록 제어하는 펄스폭 검출 단계;
    상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 입출력센스엠프 제어신호의 펄스폭을 생성하는 펄스 생성 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어방법.
  21. 제 19항 또는 제 20 항에 있어서,
    상기 컬럼 커맨드는, 리드 커맨드인 것을 특징으로 하는 반도체 메모리장치의 리드 제어장법.
KR1020070140489A 2007-12-28 2007-12-28 반도체 메모리장치의 리드 제어장치 및 방법 KR100909800B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070140489A KR100909800B1 (ko) 2007-12-28 2007-12-28 반도체 메모리장치의 리드 제어장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070140489A KR100909800B1 (ko) 2007-12-28 2007-12-28 반도체 메모리장치의 리드 제어장치 및 방법

Publications (2)

Publication Number Publication Date
KR20090072394A true KR20090072394A (ko) 2009-07-02
KR100909800B1 KR100909800B1 (ko) 2009-07-29

Family

ID=41329624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070140489A KR100909800B1 (ko) 2007-12-28 2007-12-28 반도체 메모리장치의 리드 제어장치 및 방법

Country Status (1)

Country Link
KR (1) KR100909800B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8213250B2 (en) 2010-05-28 2012-07-03 Hynix Semiconductor Inc. Integrated circuit and semiconductor memory device
US9368173B1 (en) 2014-12-19 2016-06-14 SK Hynix Inc. Semiconductor memory device
KR20160091746A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130049657A (ko) 2011-11-04 2013-05-14 에스케이하이닉스 주식회사 데이터전달회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030046128A (ko) * 2001-12-05 2003-06-12 삼성전자주식회사 레이턴시가 증가하더라도 칩 면적을 증가시키지 않고고주파에서 동작가능한 파이프라인 구조를 갖는 반도체메모리장치
KR100431331B1 (ko) * 2002-08-21 2004-05-12 삼성전자주식회사 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로
KR100486260B1 (ko) * 2002-09-11 2005-05-03 삼성전자주식회사 동기식 디램의 고주파수 동작을 위한 비트라인 센스앰프구동 제어회로 및 그 구동 제어방법
KR20070078215A (ko) * 2006-01-26 2007-07-31 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8213250B2 (en) 2010-05-28 2012-07-03 Hynix Semiconductor Inc. Integrated circuit and semiconductor memory device
US9368173B1 (en) 2014-12-19 2016-06-14 SK Hynix Inc. Semiconductor memory device
KR20160091746A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
KR100909800B1 (ko) 2009-07-29

Similar Documents

Publication Publication Date Title
US9520167B2 (en) Semiconductor memory device using delays to control column signals for different memory regions
US8386737B2 (en) Memory devices and systems including write leveling operations and methods of performing write leveling operations in memory devices and systems
US20090063803A1 (en) Circuit for initializing a pipe latch unit in a semiconductor memory device
KR100909800B1 (ko) 반도체 메모리장치의 리드 제어장치 및 방법
US6163498A (en) Methods and systems for column line selection in a memory device
US6456563B1 (en) Semiconductor memory device that operates in sychronization with a clock signal
US6345007B1 (en) Prefetch and restore method and apparatus of semiconductor memory device
CN114203229A (zh) 存储器装置及其操作方法
US7512018B2 (en) Column address enable signal generation circuit for semiconductor memory device
US7746714B2 (en) Semiconductor memory device having bit-line sense amplifier
US7586798B2 (en) Write circuit of memory device
US9368173B1 (en) Semiconductor memory device
KR101551775B1 (ko) 개선된 글로벌 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR100939117B1 (ko) 안정적 데이터 액세스를 위한 반도체 메모리 장치 및 그방법
US7263026B2 (en) Semiconductor memory device and method for controlling the same
KR100849772B1 (ko) 반도체 메모리 장치
US8194485B2 (en) Semiconductor memory device and method of controlling sense amplifier of semiconductor memory device
US8395962B2 (en) Semiconductor memory device and method for operating the same
KR20070078215A (ko) 반도체 메모리 장치
US7701786B2 (en) Semiconductor memory device
US20230420038A1 (en) Pipe register control signal generation circuit and semiconductor apparatus including the same
KR20140060684A (ko) 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
KR20060067236A (ko) 반도체메모리소자
KR20080063896A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee