KR20110057314A - 비트라인 프리차지 전압 생성기, 이를 포함하는 반도체 메모리 장치 비트라인 프리차지 전압 트리밍 방법 - Google Patents

비트라인 프리차지 전압 생성기, 이를 포함하는 반도체 메모리 장치 비트라인 프리차지 전압 트리밍 방법 Download PDF

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KR20110057314A
KR20110057314A KR1020090113664A KR20090113664A KR20110057314A KR 20110057314 A KR20110057314 A KR 20110057314A KR 1020090113664 A KR1020090113664 A KR 1020090113664A KR 20090113664 A KR20090113664 A KR 20090113664A KR 20110057314 A KR20110057314 A KR 20110057314A
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Abstract

비트라인 프리차지 전압 생성기는 리키지 트리밍부 및 비트라인 프리차지 전압 공급부를 포함한다. 상기 리키지 트리밍부는 상기 비트라인 프리차지 전압이 출력되는 출력노드에 누설전류를 제공하여 상기 비트라인 프리차지 전압이 상기 데드 존의 에지 부분에 위치하로록 한다. 상기 출력노드에 상기 비트라인 프리차지 전압을 공급하고, 상기 데드 존의 에지 부분에 위치하는 상기 비트라인 프리차지 전압을 타겟 레벨로 설정한다.

Description

비트라인 프리차지 전압 생성기, 이를 포함하는 반도체 메모리 장치 비트라인 프리차지 전압 트리밍 방법{Bitline precharge voltage generator, semiconductor memory device having the same and method of trimming bitline precharge voltgae}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 비트라인 프리차지 전압 생성기 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀은 일반적으로 하나의 트랜지스터와 하나의 커패시터로 구성되어 있으며, "1" 또는 "0"의 형태로 커패시터에 전하로서 정보를 저장할 수 있다. 시간이 경과하면 커패시터에 저장되어 있던 전하를 잃을 수 있으므로, 메모리 셀들을 구성하는 커패시터는 주기적으로 리프레쉬된다.
DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 메모리 셀들을 구성하는 트랜지스터가 턴온되면 커패시터 에 저장되어 있던 데이터가 비트라인에 출력되거나, 비트라인의 데이터가 커패시터에 저장된다.
커패시터에 저장된 데이터가 비트라인에 출력될 때 커패시터와 비트라인이 가지고 있는 커패시터 사이에 전하공유(charge sharing)가 발생한다. 따라서 메모리 셀들에 저장된 데이터를 효율적으로 감지하기 위하여 비트라인은 미리 프리차지된다. 하지만 이러한 프리차지 전압이 불안정하게 되면, 커패시터에 저장된 데이터를 감지할 때 감지오류가 발생할 수 있다.
이에 따라 본 발명의 일 목적은 안정된 비트라인 프리차지 전압을 생성할 수 있는 비트라인 프리차지 전압 생성기를 제공하는데 있다.
본 발명의 일 목적은 상기 비트라인 프리차지 전압 생성기를 포함하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 비트라인 프라치지 전압 트리밍 방법을 제공하는데 있다.
본 발명의 일 목적은 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압의 산포를 최소화하는 방법을 제공하는데 있다.
본 발명의 일 목적은 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압의 산포를 최소화하는 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 데드 존을 가지는 비트라인 프리차지 전압을 생성하는 비트라인 프리차지 전압 생성기는 리키지 트리밍부 및 비트라인 프리차지 전압 공급부를 포함한다. 상기 리키지 트리밍부는 상기 비트라인 프리차지 전압이 출력되는 출력노드에 누설전류를 제공하여 상기 비트라인 프리차지 전압이 상기 데드 존의 에지 부분에 위치하로록 한다. 상기 비트라인 프리차지 전압 공급부는 상기 출력노드에 상기 비트라인 프리차지 전압을 공급하고, 상기 데드 존의 에지 부분에 위치하는 상기 비트라인 프리차지 전압을 타겟 레벨로 설정한다.
실시예에 있어서, 상기 비트라인 프리차지 전압 공급부는 복수의 저항을 구비하고, 제1 전원 전압과 접지 전압 사이의 제1 노드 및 제2 노드에서 각각 제1 기준 전압과 제2 기준 전압을 제공하는 전압 디바이더부; 상기 제1 기준 전압 상기 제2 기준 전압 및 상기 비트라인 프리차지 전압에 기초하여 제1 구동 제어 신호 및 제2 구동 제어 신호를 제공하는 증폭부; 상기 제1 및 제2 구동 제어 신호에 응답하여 상기 출력 노드를 상기 비트라인 프리차지 전압으로 구동하는 구동부; 및 상기 전압 디바이더부에 연결되고 퓨즈를 이용하여 상기 제1 기준 전압과 제2 기준 전압의 레벨을 조정하여 상기 데드 존의 에지 부분에 위치하는 상기 비트라인 프리차지 전압을 상기 타겟 레벨로 설정하는 퓨즈부를 포함할 수 있다.
상기 증폭부는 제2 전원 전압과 상기 접지 전압 사이에 연결되고 상기 제2 기준 전압과 상기 비트라인 프리차지 전압의 차이를 증폭하여 상기 제1 구동 제어 신호로 공급하는 제1 증폭기; 및 상기 제2 전원 전압과 상기 접지 전압 사이에 연결되고 상기 제1 기준 전압과 상기 비트라인 프리차지 전압의 차이를 증폭하여 상 기 제2 구동 제어 신호로 공급하는 제2 증폭기를 포함할 수 있다.
상기 구동부는 상기 제2 전원 전압과 상기 출력노드 사이에 연결되고 상기 제1 구동 제어 신호에 응답하여 상기 출력노드를 풀업 구동하는 제1 트랜지스터 및 상기 출력 노드와 사이 접지 전압 사이에 연결되고 상기 제2 구동 제어 신호에 응답하여 상기 출력노드를 풀다운 구동하는 제2 트랜지스터를 포함할 수 있다.
실시예에 있어서, 상기 리키지 트리밍부는 적어도 하나의 리키지 제어 신호에 응답하여 상기 출력 노드에 상기 누설 전류를 제공하는 적어도 하나의 리키지 소자를 포함할 수 있다.
상기 적어도 하나의 리키지 제어 신호는 제1 및 제2 리키지 제어 신호를 포함하고, 상기 리키지 트리밍부는 제3 전원 전압과 상기 출력노드에 연결된 리키지 노드 사이에 연결되어 상기 제1 리키지 제어 신호에 응답하여 상기 출력 노드에 양의 누설전류를 제공하는 제1 리키지 소자 및 상기 리키지 노드와 상기 접지 전압 사이에 연결되고 상기 제2 리키지 제어 신호에 응답하여 상기 출력 노드에 음의 누설 전류를 제공하는 제2 리키지 소자를 포함할 수 있다.
상기 리키지 트리밍부는 제3 전원 전압과 상기 출력 노드 사이에 연결된 리키지 노드 사이에 연결되고 상기 리키지 제어 신호에 응답하여 상기 출력노드에 양의 리키지 전류를 제공하는 리키지 소자를 포함할 수 있다.
상기 리키지 트리밍부는 상기 출력노드에 연결된 리키지 노드와 상기 접지 전압 사이에 연결되고 상기 리키지 제어 신호에 응답하여 상기 출력 노드에 음의 리키지 전류를 제공하는 리키지 소자를 포함할 수 있다.
실시예에 있어서, 상기 비트라인 프리차지 전압 생성기는 상기 출력노드에 연결되어 상기 비트라인 프리차지 전압의 레벨을 모니터링하는 모니터링부를 더 포함할 수 있다.
상기 모니터링부는 상기 모니터링된 비트라인 프리차지 전압이 상기 데드 존 영역내에 위치하는지 여부에 따라 상기 리키지 트리밍부를 선택적으로 활성화시킬 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 코어, 로컬 센스 앰프, 입출력 센스 앰프, 입출력 버퍼 및 전압 생성부를 포함한다. 상기 메모리 코어는 비트라인과 상보 비트라인을 비트라인 프리차지 전압으로 프리차지하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 증폭하고 상기 증폭된 전압차를 로컬 입출력 라인 쌍에 제공한다. 상기 로컬 센스 앰프는 상기 로컬 입출력 라인쌍의 전압신호를 증폭하여 글로벌 입출력 라인쌍에 제공한다. 상기 입출력 센스 앰프는 상기 글로벌 입출력 라인쌍의 전압신호를 증폭한다. 상기 입출력 버퍼는 상기 입출력 센스 앰프의 출력 신호를 버퍼링하여 출력하거나 입력 데이터를 버퍼링한다. 상기 전압 생성부는 상기 비트라인 프리차지 전압을 생성하는 비트라인 프리차지 전압 생성기를 구비한다.
실시예에 있어서, 상기 비트라인 프리차지 전압은 데드존을 가지며, 상기 비트라인 프리차지 전압 생성기는 상기 비트라인 프리차지 전압이 출력되는 출력노드에 누설전류를 공급하여 상기 비트라인 프리차지 전압이 상기 데드 존의 에지 부분에 위치하로록 하는 리키지 트리밍부; 및 상기 출력단자에 상기 비트라인 프리차지 전압을 공급하고, 상기 데드 존의 에지 부분에 의치하는 상기 비트라인 프리차지 전압을 타겟 레벨로 설정하는 비트라인 프리차지 전압 공급부를 포함할 수 있다.
실시예에 있어서 상기 메모리 코어는 상기 비트라인에 연결되어 있는 제1 메모리 셀; 상기 상보 비트라인에 연결되어 있는 제2 메모리 셀; 상기 비트라인과 상기 상보 비트라인을 상기 비트라인 프리차지 전압으로 프리차지하는 등화기; 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 증폭하는 비트라인 센스 앰프; 및 칼럼 선택 신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 상기 로컬 입출력 라인쌍에 전기적으로 연결하는 칼럼 선택회로를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 비트라인 프라치지 전압 트리밍 방법은 반도체 메모리 장치의 비트라인과 상보 비트라인을 프리차지하는데 사용되는 비트라인 프리차지 전압의 레벨을 측정하는 단계; 상기 측정된 전압 레벨의 분포에 기초하여 상기 비트라인 프리차지 전압이 데드 존 내에 위치하는지 여부를 판단하는 단계; 및 상기 판단 여부에 따라 선택적으로 누설 전류를 이용하여 상기 비트라인 프리차지 전압을 타겟 레벨로 설정하는 단계를 포함한다.
실시예에 있어서, 상기 측정된 전압 레벨이 상기 비트라인 프리차지 전압의 데드존에 인접하여 위치하는 경우, 상기 설정하는 단계는 퓨즈를 이용하여 상기 비트라인 프리차지 전압의 레벨을 타겟 레벨로 설정하는 단계(레벨 트리밍 단계)를 포함할 수 있다.
실시예에 있어서 상기 측정된 전압 레벨이 상기 비트라인 프리차지 전압의 데드존 내에 위치하는 경우 상기 설정하는 단계는 리키지 전류를 이용하여 상기 비 트라인 프리차지 전압을 상기 데드존의 에지에 위치하도록 하는 단계(리키지 트리밍) 및 퓨즈를 이용하여 상기 데드존의 에지에 위치하는 상기 비트라인 프리차지 전압의 레벨을 타겟 레벨로 설정하는 단계(레벨 트리밍 단계)를 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압의 산포를 최소화하는 방법에서는 복수의 다이들 각각의 비트라인 프리차지 전압을 측정한다. 상기 복수의 다이들 각각에 대하여 테스트 MRS를 이용하여 리키지 테스트를 수행한다. 상기 리키지 테스트 결과에 따라 상기 복수의 다이들 각각에 대하여 선택적으로 누설 전류를 이용하여 상기 비트라인 프리차지 전압을 트리밍한다.
본 발명에 따르면, 비트라인 프리차지 전압이 출력되는 출력노드에 누설 전류를 제공하여 비트라인 프리차지 전압이 데드 존의 에지 부분에 위치하도록 하고, 퓨즈를 이용하여 비트라인 프리차지 전압의 레벨을 트리밍하여 비트라인 프리차지 전압의 산포를 최소화할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르 게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 데드 존을 가지는 비트라인 프리차지 전압 생성기(VBL generator, 이하 비트라인 프리차지 전압 생성기)의 구성을 나타내 는 블록도이다.
도 1을 참조하면, 비트라인 프리차지 전압 생성기(10)는 비트라인 프리차지 전압 공급부(BPVPU; 100) 및 리키지 트리밍부(LKU; 200)를 포함한다. 비트라인 전압 생성기(10)는 모니터링부(300)를 더 포함할 수도 있다.
리키지 트리밍부(200)부는 비트라인 프리차지 전압(VBL)이 출력되는 출력 노드(NO)에 누설 전류(ILK)를 제공하여 비트라인 프리차지 전압(VBL)이 데드 존의 에지 부분에 위치하도록 한다. 비트라인 프리차지 전압 공급부(100)는 출력노드(NO)에 비트라인 프리차지 전압(VBL)을 공급하고, 데드존의 에지 부분에 위치하는 비트라인 프리차지 전압(VBL)을 타겟 레벨로 설정한다. 리키지 트리밍부(200)의 구성과 동작에 대하여는 도 4a 내지 도 4c를 참조하여 후술한다.
도 2는 도 1의 비트라인 프리차지 전압 공급부를 상세하게 나타내는 회로도이다.
도 2를 참조하면, 비트라인 프리차지 전압 공급부(100)는 전압 디바이더부(110), 퓨즈부(120), 증폭부(130) 및 구동부(140)를 포함하여 구성된다.
전압 디바이더부(110)는 제1 전원 전압(VDD, 내부 전압)과 접지 전압 사이에 직렬로 연결되는 복수의 저항들(R1, R2, R3)을 포함할 수 있다. 전압 디바이더부(110)는 저항들(R1, R2) 사이의 제1 노드(N1)에서 제1 기준 전압(VREF1)을 제공하고, 저항들(R2, R3) 사이의 제2 노드(N2)에서 제2 기준 전압(VREF2)을 제공한다. 여기서 제1 기준 전압(VREF1)의 레벨은 제2 기준 전압(VREF2)의 레벨보다 높다. 또한 여기서 제1 전원 전압(VDD)는 메모리 코어의 동작 전압으로 사용되는 전압이다.
증폭부(130)는 제1 기준 전압(VERF1), 제2 기준 전압(VREF2) 및 비트라인 프리차지 전압(VBL)에 기초하여 제1 구동 제어 신호(DCS1) 및 제2 구동 제어 신호(DCS2)를 제공한다. 보다 구체적으로 증폭부(130)는 차동 형태의 제1 증폭기(141) 및 제2 증폭기(143)를 포함한다. 제1 증폭기(141)는 제2 기준 전압(VREF2)과 비트라인 프리차지 전압(VBL)의 차이를 증폭하여 제1 구동 제어 신호(DCS1)로 제공한다. 제2 증폭기(133)는 제1 기준전압(VREF1)과 비트라인 프리차지 전압(VBL)의 차이를 증폭하여 제2 구동 제어 신호(DCS2)로 제공한다. 제1 및 제2 증폭기들(141, 143)은 제2 전원전압(VCC) 및 접지 전압 사이에 연결된다.
구동부(140)는 제1 및 제2 구동 제어 신호(DCS1, DCS2)에 응답하여 출력노드(NO)를 비트라인 프리차지 전압(VBL)으로 구동한다. 구동부(140)는 제2 전원전압(VCC)과 출력노드(NO)에 연결되고 게이트로는 1 구동 제어 신호(DCS1)를 수신하는 제1 트랜지스터(141) 및 출력노드(NO)와 접지전압에 연결되고 게이트로는 제2 구동 제어 신호(DCS2)를 수신하는 제2 트랜지스터(143)를 포함한다. 제1 트랜지스터(141)는 피모스 트랜지스터로 구성될 수 있고, 제2 트랜지스터(143)는 엔모스 트랜지스터로 구성될 수 있다. 제1 트랜지스터(141)는 1 구동 제어 신호(DCS1)에 응답하여 출력노드(NO)를 풀업구동하고, 제2 트랜지스터(143)는 제2 구동 제어 신호(DCS2)에 응답하여 출력노드(NO)를 풀다운 구동한다.
퓨즈부(120)는 전압 디바이더부(100)에 연결되고, 퓨즈를 이용하여 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2)의 레벨을 조정하여 데드 존의 에지부분에 위치하는 비트라인 프리차지 전압(VBL)을 타겟 레벨로 설정한다. 퓨즈부(120)의 구성 에 대하여는 도 3을 참조하여 후술한다.
도 2에서와 같이 비트라인 프리차지 전압 공급부(100)는 차동 형태의제1 증폭기(131), 제2 증폭기(132), 제1 트랜지스터(141) 및 제2 트랜지스터(143)를 포함하여 구성되므로 비트라인 프리차지 전압(VBL)은 데드존(도 5의 411 참조)을 포함하게 된다. 비트라인 프리차지 전압(VBL)이 이러한 데드 존 내에 위치하게 되면, 제1 트랜지스터(141)와 제2 트랜지스터(143)가 동시에 온 되는 것을 방지할 수는 있지만, 비트라인 프리차지 전압(VBL)이 메타 스테이블(metastable) 상태이므로 비트라인 프리차지 전압(VBL)이 산포를 가지게 된다. 이러한 산포를 가지는 비트라인 프리차지 전압(VBL)이 비트라인에 인가되면 데이터 "0"이나 데이터 "1"을 센싱하는데 있어서 어느 한쪽의 전하 공유량이 감소하여 센스 앰프의 동작이 나빠질 수 있다. 하지만 본 발명의 실시예에 따르면, 출력노드(NO)에서 제공되는 비트라인 프리차지 전압(VBL)이 데드 존 내에 위치하더라도 리키지 트리밍부(200)에서 출력노드(NO)에 누설 전류(ILK)를 제공하여 비트라인 프리차지 전압(VBL)의 에지 부분에 위치하도록 한다. 그 다음에 퓨즈부(120)는 퓨즈를 이용하여 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)의 전압 레벨을 조정하여 데드 존의 에지 부분에 위치하는 비트라인 프리차지 전압(VBL)을 타겟 레벨(예를 들어 VDD/2)로 설정할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 전압 디바이더부와 퓨즈부의 구성을 상세히 나타낸다.
도 3을 참조하면, 전압 디바이더부(110)는 제1 저항들(r11, r12, r13, r14), 제2 저항들(r21, r22, r23, r24) 및 제3 저항(R3)을 포함할 수 있다. 여기서 제1 저항들(r11, r12, r13, r14)은 저항(R1)을 나타내고 제2 저항들(r21, r22, r23, r24)은 저항(R2)을 나타낸다. 제1 저항들(r11, r12, r13, r14)은 제1 전원 전압(VDD)과 제1 노드(N1) 사이에 서로 직렬로 연결되고, 제2 저항들(r21, r22, r23, r24)은 제2 노드(N2)와 접지 전압 사이에 서로 직렬로 연결된다. 제2 저항(R2)은 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다.
퓨즈부(120)는 제1 퓨즈블록(121) 및 제2 퓨즈블록(123)을 포함한다. 제1 퓨즈블록(121)은 제1 퓨즈들(f11, f12, f13, f14)을 포함한다. 제1 퓨즈들(f11, f12, f13, f14)은 제1 저항들(r11, r12, r13, r14) 각각에 병렬로 연결된다. 제2 퓨즈블록(123)은 제2 퓨즈들(f21, f22, f23, f24)을 포함한다. 제2 퓨즈들(f21, f22, f23, f24)은 제2 저항들(r21, r22, r23, r24) 각각에 병렬로 연결된다. 제1 퓨즈들(f11, f12, f13, f14) 각각의 컷팅 여부에 따라 제1 기준 전압(VREF1)의 레벨이 달라진다. 또한 제2 퓨즈들(f21, f22, f23, f24) 각각의 컷팅 여부에 따라 제2 기준 전압(VREF1)의 레벨이 달라진다. 따라서 제1 퓨즈들(f11, f12, f13, f14)의 컷팅을 조절하여 제1 기준 전압(VREF1)의 레벨을 조절하고, 또한 제2 퓨즈들(f21, f22, f23, f24)의 컷팅을 조절하여 제2 기준 전압(VREF2)의 레벨을 조절할 수 있다. 따라서 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 레벨을 조절하여 비트라인 프리차지 전압(VBL)을 타겟 레벨(예를 들어 VDD/2)로 설정할 수 있다.
여기서 제1 퓨즈들(f11, f12, f13, f14)과 제2 퓨즈들(f21, f22, f23, f24)은 레이저 퓨즈 또는 E(electrical)-퓨즈 일 수 있다. 제1 퓨즈들(f11, f12, f13, f14)과 제2 퓨즈들(f21, f22, f23, f24)은 레이저 퓨즈인 경우에 상술한 비트라인 프리차지 전압(VBL)의 설정은 웨이퍼(wafer) 레벨에서 수행될 수 있다. 제1 퓨즈들(f11, f12, f13, f14)과 제2 퓨즈들(f21, f22, f23, f24)이 E-퓨즈인 경우 상술한 비트라인 프리차지 전압(VBL)의 설정은 웨이퍼(wafer) 레벨뿐만 아니라 패키지 레벨에서도 수행될 수 있다.
또한 도 3의 제1 퓨즈들(f11, f12, f13, f14)과 제2 퓨즈들(f21, f22, f23, f24)은 각각 스위치들로 구성되어 제어신호(미도시)에 따라 개폐되어 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 레벨을 조절할 수도 있다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 도 1의 리키지 트리밍부의 구성을 나타낸다.
도 4a 내지 도 4c를 참조하면, 도 1의 리키지 트리밍부(200)는 적어도 하나의 리키지 제어 신호에 응답하여 출력노드(NO)에 누설 전류(ILK)를 제공하는 적어도 하나의 리키지 소자를 포함하여 구성될 수 있다.
도 4a를 참조하면, 리키지 트리밍부(210)는 인버터(211), 제1 리키지 소자(213) 및 제2 리키지 소자(215)를 포함하여 구성될 수 있다. 제1 리키지 소자(213)는 제3 전원전압(VLK)과 출력노드(NO)에 연결된 리키지 노드(NL) 사이에 연결된다. 제1 리키지 소자(213)는 인버터(211)를 통하여 제1 리키지 제어 신호(MLK1)에 응답하여 출력노드(NO)에 양의 누설전류(ILK(+))를 제공한다. 제2 리키지 소자(215)는 출력노드(NO)와 접지 전압 사이에 연결된다. 제2 리키지 소자(215)는 제2 리키지 제어 신호(MLK2)에 응답하여 출력노드(NO)에 음의 누설 전류(ILK(-))를 제공한다. 여기서 누설 전류(ILK)는 양의 누설전류(ILK(+))와 음의 누설 전 류(ILK(-))의 합일 수 있다. 또한 제1 리키지 소자(213)는 피모스 트랜지스터로 구성될 수 있고, 제2 리키지 소자(215)는 엔모스 트랜지스터로 구성될 수 있다.
도 4b를 참조하면, 리키지 트리밍부(220)는 하나의 리키지 소자(221)를 포함하여 구성될 수 있다. 리키지 소자(221)는 출력노드(NO)에 연결된 리키지 노드(NL)와 접지 전압 사이에 연결되고 리키지 제어 신호(MLK2)에 응답하여 누설 전류(ILK)를 출력노드(NO)에 제공한다. 여기서 리키지 소자(221)는 엔모스 트랜지스터로 구성될 수 있다.
도 4c를 참조하면, 리키지 트리밍부(230)는 인버터(231)와 리키지 소자(233)를 포함하여 구성될 수 있다. 리키지 소자(233)는 제3 전원 전압(VLK)과 출력노드(NO)에 연결된 리키지 노드(NL) 사이에 연결되고 리키지 제어 신호(MLK1) 누설 전류(ILK)를 출력노드(NO)에 제공한다. 여기서 리키지 소자(233)는 피모스 트랜지스터로 구성될 수 있다.
도 4a 내지 도 4c를 참조한 설명에서 리키지 소자들(213, 215, 221, 233)은 트랜지스터로 구현하였으나 다른 실시예에서는 도 3의 경우에서처럼 퓨즈와 저항등을 이용하여 리키지 소자를 구현할 수도 있다. 또 다른 실시예에서는 다이오드를 이용하여 리키지 소자를 구현할 수도 있다. 또한 리키지 제어 신호들(MLK1, MLK2)은 테스트 MRS(mode register set)와 도 2의 퓨즈부(120)의 퓨즈 정보를 조합한 신호일 수 있다.
도 5는 본 발명의 일 실시예에 따른 누설 전류와 비트라인 프리차지 전압의 관계를 나타내는 그래프이다.
도 5의 실시예에서, 참조번호(410)는 도 1의 리키지 트리밍부(200)에서 출력노드(NO)에 누설 전류가 공급되지 않는 경우의 비트라인 프리차지 전압(VBL)을 나타내고, 참조번호(420)는 도 1의 리키지 트리밍부(200)에서 출력노드(NO)에 누설 전류가 공급되는 경우의 비트라인 프리차지 전압(VBL)을 나타내고, 참조번호(430)는 도 1의 리키지 트리밍부(200)에서 출력노드(NO)에 참조번호(420)의 경우보다 더 많은 누설 전류가 공급되는 경우의 비트라인 프리차지 전압(VBL)을 나타낸다. 또한 참조번호들(411, 421, 431)은 각각의 경우의 비트라인 프리차지 전압(VBL)의 데드존을 나타낸다.
도 5를 참조하면, 출력노드(NO)에 누설 전류(ILK)가 공급되면, 비트라인 프리차지 전압(VBL)이 참조번호(450)에서 참조번호(460) 또는 참조 번호(470)로 이동(480)되는 것을 알 수 있다. 즉 출력노드(NO)에 누설 전류(ILK)가 공급되면, 비트라인 프리차지 전압(VBL)이 데드 존의 에지 부분에 위치하게 되는 것을 알 수 있다. 따라서 비트라인 프리차지 전압(VBL)이 데드 존 영역에 위치하는 경우 누설 전류를 출력노드(NO)에 공급하여 비트라인 프리차지 전압(VBL)이 데드 존의 에지 부분에 위치하게 할 수 있다.
다시 도 1을 참조하면, 본 발명의 일 실시예에 따른 비트라인 프리차지 전압 생성기(10)는 출력노드(NO)의 비트라인 프리차지 전압(VBL)을 모니터링하는 모니터링부(300)를 더 포함할 수 있다. 모니터링부(300)는 모니터링된 비트라인 프리차지 전압(VBL)이 데드 존 영역내에 위치하는 경우, 제어 신호(CNT)로 리키지 트리밍부(200)를 활성화시켜 리키지 트리밍부(200)가 출력노드(NO)에 누설 전류(ILK)를 공급하게 한다. 또한 출력노드(NO)에 누설 전류(ILK)가 공급되어 트라인 프리차지 전압(VBL)이 데드존의 에지 부분에 위치하는 경우, 모니터링부(300)는 퓨즈 제어 신호(FCS)를 비트라인 프리차지 전압 공급부(100)의 퓨즈부(120)에 제공하여 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2)의 레벨을 조절할 수 있다. 또한 모니터링부(300)는 모니터링된 비트라인 프리차지 전압(VBL)이 데드 존 영역 밖에 위치하는 경우 제어 신호(CNT)로 리키지 트리밍부(200)를 비활성화시킬 수 있다. 즉 모니터링부(300)는 모니터링된 비트라인 프리차지 전압(VBL)이 데드 존 영역 내에 위치하는지 여부에 따라 리키지 트리밍부(200)를 선택적으로 활성화시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 반도체 메모리 장치(500)는 메모리 코어(600), 로컬 센스 앰프(510), 입출력 센스 앰프(520), 입출력 버퍼(530) 및 전압 생성부(540)를 포함한다.
메모리 코어(600)는 비트라인(BL)과 상보 비트라인(VBL)을 비트라인 프리차지 전압(VBL)으로 프리차지하고, 비트라인(BL)과 상보 비트라인(VBL) 사이의 전압차를 증폭하고, 증폭된 전압차를 로컬 입출력 라인쌍(LIO, LIOB)에 제공한다. 로컬 센스 앰프(510)는 로컬 입출력 라인쌍(LIO, LIOB)의 전압신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)에 제공한다. 입출력 센스 앰프(520)는 글로벌 입출력 라인쌍(GIO, GIOB)의 전압신호를 증폭한다. 입출력 버퍼(530)는 입출력 센스 앰프(520)의 출력을 버퍼링하여 출력하거나 입력데이터(DIN)를 버퍼링한다. 입출력 버퍼(530)의 출력은 풀력 패드(미도시)를 통하여 반도체 메모리 장치의 외부로 제공된다. 전압 생성부(540)는 전원전압(VCC)을 이용하여 여러 가지 전압들(VCP, VDD, VBL)를 생성한다. 여기서 VCP는 셀 플레이트 전압을 나타내고, VDD는 메모리 코어 전압을 나타내고, VBL은 비트라인 프리차지 전압을 나타낸다. 또한 전압 생성부(540)는 도 1의 비트라인 프리차지 전압 생성기(10)를 포함하여 비트라인 프리차지 전압(VBL)을 생성한다.
도 7은 본 발명의 일 실시예에 따른 도 6의 메모리 코어의 구성을 나타내는 회로도이다.
도 7을 참조하면, 메모리 코어(600)는 비트라인(BL)에 연결되는 제1 메모리 셀(610), 상보 비트라인(BLB)에 연결되는 2 메모리 셀(620), 비트라인 센스 앰프(630), 제1 등화기(640), 칼럼 선택 회로(650) 및 증폭 제어부를 포함한다. 증폭 제어부는 제2 등화기(660), 피모스 트랜지스터(MP3) 및 엔모스 트랜지스터(MN3)를 포함할 수 있다.
제1 메모리 셀(610)은 서로 직렬 연결된 엔모스 트랜지스터(MN1) 및 셀 커패시터(CC1)을 포함하고, 제2 메모리 셀(620)은 서로 직렬 연결된 엔모스 트랜지스터(MN2) 및 셀 커패시터(CC2)를 포함한다. 셀 커패시터(CC1) 및 셀 커팻히터(CC2)의 일단에에는 셀 플레이트 전압(VCP)이 인가된다. 엔모스 트랜지스터(MN1)의 드레인은 비트라인(BL)에 연결되고, 게이트는 워드라인(WLi)이 연결된다. 또한 엔모스 트랜지스터(MN2)의 드레인은 상보 비트라인(BLB)에 연결되고, 게이트는 워드라인(WLj)에 연결된다.
제1 등화기(640)는 엔모스 트랜지스터들(MN5, MN6, MN7)을 포함하여 구성된다. 엔모스 트랜지스터(MN5)는 비트라인(BL)과 상보 비트라인(BLB)에 연결되고, 게이트로는 등화 제어 신호(PEQI)를 인가받는다. 엔모스 트랜지스터(MN6)의 드레인은 비트라인(BL)에 연결되고, 소스는 비트라인 프리차지 전압(VBL)을 인가받으며, 게이트는 등화 제어 신호(PEQI)를 인가받는다. 엔모스 트랜지스터(MN6)의 드레인은 상보 비트라인(BLB)에 연결되고, 소스는 비트라인 프리차지 전압(VBL)을 인가받으며, 게이트는 등화 제어 신호(PEQI)를 인가받는다. 제1 등화기(640)는 등화 제어 신호(PEQI)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 비트라인 프리차지 전압(VBL)으로 프리차지한다.
비트라인 센스 앰프(630)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결된 피모스 트랜지스터들(MP1, MP2)과 비트라인(BL)과 상보 비트라인(BLB)사이에 직렬 연결된 엔모스 트랜지스터들(MN1, MN2)을 포함한다. 피모스 트랜지스터들(MP1, MP2)은 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차를 감지하고, 전원전압(VDD)을 사용하여 상기 전압차를 증폭한다. 엔모스 트랜지스터들(MN1, MN2)은 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차를 감지하고, 접지 전압(GND)을 사용하여 상기 전압차를 증폭한다.
칼럼 선택 회로(650)는 엔모스 트랜지스터들(MN8, MN9)을 포함한다. 엔모스 트랜지스터(MN8)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력라인(LIO)에 전기적으로 연결한다. 엔모스 트랜지스터(MN9)는 칼럼 선택 신호(CSL)에 응답하여 상보 비트라인(BLB)을 상보 로컬 입출력라인(LIOB)에 전기적으로 연결한 다.
증폭 제어부의 제2 등화기(660)는 엔모스 트랜지스터들(MN10, MN11, MN12)을 포함한다. 엔모스 트랜지스터들(MN10, MN11, MN12)의 게이트에는 등화 제어 신호(PEQI)가 인가되고, 엔모스 트랜지스터들(MN11, MN12)의 소tm에는 비트라인 프리차지 전압(VBL)이 인가된다. 제2 등화기(660)는 제1 전력 공급 라인(LA)을 통하여 피모스 트랜지스터들(MP1, MP2)의 드레인에 연결되고, 제2 전력 공급 라인(LAB)을 통하여 엔모스 트랜지스터들(MN1, MN2)의 소스에 연결된다. 제2 등화기(660)는 등화 제어 신호(PEQI)에 응답하여 제1 전력 공급 라인(LA) 및 제2 공급 라인(LAB)를 비트라인 프리차지 전압(VBL)으로 프리차지한다. 또한 피모스 트랜지스터(MP3)는 스위치 제어 신호(LAPG)에 응답하여 제1 전원 공급 라인(LA)을 통하여 전원 전압(VDD)을 비트라인 센스 앰프(630)에 제공하고, 엔모스 트랜지스터(MN13)는 스위치 제어 신호(LANG)에 응답하여 제2 전원 공급 라인(LA)을 통하여 접지 전압(GND)을 비트라인 센스 앰프(630)에 제공한다.
셀 커패시터(CC1)에 저장된 데이터가 비트라인(BL)에 출력될 때 셀 커패시터(CC1)와 비트라인(BL)이 가지고 있는 커패시터 사이에 전하공유(charge sharing)가 발생한다. 마찬가지로, 셀 커패시터(CC2)에 저장된 데이터가 비트라인(BLB)에 출력될 때 셀 커패시터(CC2)와 상보 비트라인(BLB)이 가지고 있는 커패시터 사이에 전하공유가 발생한다. 따라서, 메모리 셀들(610, 620)에 저장된 데이터를 효율적으로 감지하기 위해서 비트라인(BL)과 상보 비트라인(BLB)은 미리 프리차지된다.
도 8a 및 도 8b는 각각 셀 커패시터(CC1)에 저장된 데이터 "1"과 데이터 "0" 에 대해 도 1의 메모리 코어의 비트라인과 상보 비트라인의 전압 파형을 나타내는 파형도이다.
도 7의 비트라인 센스 앰프(630)가 데이터"1"을 감지할 경우, 비트라인(BL)과 상보 비트라인(BLB)은 미리 VBL로 프리차지된 후 비트라인(BL)은 VBL에서 dV1만큼 증가한다. 그 다음 비트라인 센스 앰프(630)에 의해 증폭 작용이 완료되면 비트라인(BL)의 전압은 전원전압(VDD)의 레벨이 되고, 상보 비트라인(BLB)의 전압은 접지전압(GND)의 레벨이 된다.
도 7의 비트라인 센스 앰프(630) 데이터"0"을 감지할 경우, 비트라인(BL)과 상보 비트라인(BLB)은 미리 VBL로 프리차지된 후 비트라인(BL)은 VBL에서 dV2만큼 감소한다. 그 다음 비트라인 센스 앰프(630)에 의해 증폭 작용이 완료되면 비트라인(BL)의 전압은 접지전압(GND)의 레벨이 되고, 상보 비트라인(BLB)의 전압은 전원전압(VDD)의 레벨이 된다.
여기서 VBL은 도 1의 비트라인 전압 발생기(10)에서 제공되며, 데드 존등에 의한 산포를 리키지 트리밍부(200)와 퓨즈부(120)를 이용하여 VBL로 설정하였기 때문에 dV1은 dV2와 거의 동일하게 된다. 그러므로 데이터 "0"이나 데이터 "1"을 센싱하는데 있어서 양 쪽의 전하 공유량이 실질적으로 동일하게 된다.
도 9는 본 발명의 일 실시예에 따른 비트라인 프리차지 전압 트리밍 방법을 나타내는 흐름도이다.
이하 도 1 내지 도 5 및 도 9를 참조하여 본 발명의 일 실시예에 따른 비트라인 프리차지 전압(VBL) 트리밍 방법을 설명한다.
비트라인 프리차지 전압 트리밍 방법(700)에서는 먼저, 출력노드(NO)에 제공되는 비트라인 프리차지 전압(VBL)의 레벨을 측정한다(S710). 비트라인 프리차지 전압(VBL)의 레벨의 측정은 도 1의 모니터링부(300)를 이용하여 수행할 수도 있고, 또는 외부의 측정 장치(테스트 장치)를 이용하여 수행할 수도 있다. 다음에 측정된 비트라인 프리차지 전압(VBL)이 데드 존 영역 내에 있는지 여부를 판단한다(S720). 데드 존 영역 내에 있는지 여부의 판단은 도 5의 그래프를 이용하여 수행될 수 있다. 상기 판단 결과에 따라 선택적으로 누설 전류를 이용하여 비트라인 프리차지 전압(VBL)을 타겟 레벨(예를 들어 VDD/2)로 설정한다(S730, S740). 상기 판단 결과, 비트라인 프리차지 전압(VBL)이 데드 존 영역 밖에 위치하는 경우(단계(S720)에서 NO)는, 도 3에서와 같이 퓨즈부(120)를 이용하여 비트라인 프리차지 전압(VBL)을 타겟 레벨로 설정(레벨 트리밍)한다(S730). 상기 판단 결과, 비트라인 프리차지 전압(VBL)이 데드 존 영역 내에 위치하는 경우(단계(S720)에서 YES)는, 도 4a 내지 4c에서와 같이 출력노드(NO)에 누설 전류(ILK)를 공급하여 비트라인 프리차지 전압(VBL)이 데드 존의 에지에 위치(리키지 트리밍)하도록 한(S740) 후에, 도 3에서와 같이 퓨즈부(120)를 이용하여 비트라인 프리차지 전압(VBL)을 타겟 레벨로 설정(레벨 트리밍)한다(S730).
도 9의 비트라인 프리차지 전압 설정 방법은 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압(VBL)의 산포를 최소화하는데도 이용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압(VBL)의 산포를 최소화하는 방법을 나타내는 흐름도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압(VBL)의 산포를 최소화하는 방법에서는, 복수의 다이들의 비트라인 프리차지 전압(VBL)을 측정한다(S810). 다음에 복수의 다이들 각각에 대하여 테스트 MRS(mode register set)를 이용하여 리키지 테스트(test)를 수행한다(S820). 리키지 테스트 결과에 따라 복수의 다이들 각각에 대하여 비트라인 프리차지 전압(VBL) 트리밍을 수행한다(S830). 예를 들어 단계(S820)에서의 리키지 테스트 수행결과 누설 전류가 있는 다이들에 대하여는 도 9의 단계(S730)에서와 같이 레벨 트리밍만을 수행한다. 예를 들어 단계(S820)에서의 리키지 테스트 수행결과 누설 전류가 없는 다이들에 대하여는 도 9의 단계들(S720, S730)에서와 같이 리키지 트리밍과 레벨 트리밍을 순차적으로 수행한다.
도 11a 및 도 11b는 도 10의 효과를 설명하기 위한 그래프이다.
도 11a는 누설 전류(ILK)가 없는 경우 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압(VBL)의 산포를 나타낸다. 도 11b는 도 10과 같이 비트라인 프리차지 전압(VBL) 트리밍을 수행한 후에 비트라인 프리차지 전압(VBL)의 산포를 나타낸다. 도 11b에서 누설 전류(ILK)의 크기는 -43uA이다.
도 11a를 참조하면, 복수의 다이들의 비트라인 프리차지 전압(VBL)의 산포가 약 40mV 정도로 나타나 대부분의 다이들의 비트라인 프리차지 전압(VBL)이 데드 존 영역 내에 있음을 알 수 있다. 하지만 본 발명의 실시예에 따른 도 10의 방법으로 트리밍을 하면, 복수의 다이들의 비트라인 프리차지 전압(VBL)의 산포가 약 15mV 정도로 나타나 산포가 상당히 감소한 것을 알 수 있다.
본 발명에 따르면 비트라인 프리차지 전압이 출력되는 출력노드에 누설 전류를 제공하여 비트라인 프리차지 전압이 데드 존의 에지 부분에 위치하도록 하고, 퓨즈를 이용하여 비트라인 프리차지 전압의 레벨을 트리밍하여 비트라인 프리차지 전압의 산포를 최소화할 수 있다. 따라서 웨이퍼 레벨 등에서 본 발명을 적용하여 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 데드 존을 가지는 비트라인 프리차지 전압 생성기의 구성을 나타내는 블록도이다.
도 2는 도 1의 비트라인 프리차지 전압 공급부를 상세하게 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 전압 디바이더부와 퓨즈부의 구성을 상세히 나타낸다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 도 1의 리키지 트리밍부의 구성을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 누설 전류와 비트라인 프리차지 전압의 관계를 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 도 6의 메모리 코어의 구성을 나타내는 회로도이다.
도 8a 및 도 8b는 각각 셀 커패시터에 저장된 데이터에 따른 비트라인과 상보 비트라인의 전압 파형을 나타내는 파형도이다.
도 9는 본 발명의 일 실시예에 따른 비트라인 프리차지 전압 트리밍 방법을 나타내는 흐름도이다.
도 10은 본 발명의 일 실시예에 따른 웨이퍼 레벨에서 복수의 다이들의 비트 라인 프리차지 전압의 산포를 최소화하는 방법을 나타내는 흐름도이다.
도 11a 및 도 11b는 도 10의 효과를 설명하기 위한 그래프이다.

Claims (17)

  1. 데드 존을 가지는 비트라인 프리차지 전압을 생성하는 비트라인 프리차지 전압 생성기로서,
    상기 비트라인 프리차지 전압이 출력되는 출력노드에 누설전류를 제공하여 상기 비트라인 프리차지 전압이 상기 데드 존의 에지 부분에 위치하로록 하는 리키지 트리밍부; 및
    상기 출력노드에 상기 비트라인 프리차지 전압을 공급하고, 상기 데드 존의 에지 부분에 위치하는 상기 비트라인 프리차지 전압을 타겟 레벨로 설정하는 비트라인 프리차지 전압 공급부를 포함하는 비트라인 프리차지 전압 생성기.
  2. 제1항에 있어서, 상기 비트라인 프리차지 전압 공급부는,
    복수의 저항을 구비하고, 제1 전원 전압과 접지 전압 사이의 제1 노드 및 제2 노드에서 각각 제1 기준 전압과 제2 기준 전압을 제공하는 전압 디바이더부;
    상기 제1 기준 전압 상기 제2 기준 전압 및 상기 비트라인 프리차지 전압에 기초하여 제1 구동 제어 신호 및 제2 구동 제어 신호를 제공하는 증폭부;
    상기 제1 및 제2 구동 제어 신호에 응답하여 상기 출력 노드를 상기 비트라인 프리차지 전압으로 구동하는 구동부; 및
    상기 전압 디바이더부에 연결되고 퓨즈를 이용하여 상기 제1 기준 전압과 제2 기준 전압의 레벨을 조정하여 상기 데드 존의 에지 부분에 위치하는 상기 비트라 인 프리차지 전압을 상기 타겟 레벨로 설정하는 퓨즈부를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  3. 제2항에 있어서, 상기 증폭부는,
    제2 전원 전압과 상기 접지 전압 사이에 연결되고 상기 제2 기준 전압과 상기 비트라인 프리차지 전압의 차이를 증폭하여 상기 제1 구동 제어 신호로 공급하는 제1 증폭기; 및
    상기 제2 전원 전압과 상기 접지 전압 사이에 연결되고 상기 제1 기준 전압과 상기 비트라인 프리차지 전압의 차이를 증폭하여 상기 제2 구동 제어 신호로 공급하는 제2 증폭기를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  4. 제3항에 있어서, 상기 구동부는,
    상기 제2 전원 전압과 상기 출력노드 사이에 연결되고 상기 제1 구동 제어 신호에 응답하여 상기 출력노드를 풀업 구동하는 제1 트랜지스터; 및
    상기 출력 노드와 사이 접지 전압 사이에 연결되고 상기 제2 구동 제어 신호에 응답하여 상기 출력노드를 풀다운 구동하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  5. 제1항에 있어서, 상기 리키지 트리밍부는,
    적어도 하나의 리키지 제어 신호에 응답하여 상기 출력 노드에 상기 누설 전류를 제공하는 적어도 하나의 리키지 소자를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  6. 제5항에 있어서,
    상기 적어도 하나의 리키지 제어 신호는 제1 및 제2 리키지 제어 신호를 포함하고,
    상기 리키지 트리밍부는 제3 전원 전압과 상기 출력노드에 연결된 리키지 노드 사이에 연결되어 상기 제1 리키지 제어 신호에 응답하여 상기 출력 노드에 양의 누설전류를 제공하는 제1 리키지 소자; 및
    상기 리키지 노드와 상기 접지 전압 사이에 연결되고 상기 제2 리키지 제어 신호에 응답하여 상기 출력 노드에 음의 누설 전류를 제공하는 제2 리키지 소자를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  7. 제5항에 있어서,
    상기 리키지 트리밍부는
    제3 전원 전압과 상기 출력 노드 사이에 연결된 리키지 노드 사이에 연결되고 상기 리키지 제어 신호에 응답하여 상기 출력노드에 양의 리키지 전류를 제공하는 리키지 소자를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  8. 제5항에 있어서,
    상기 리키지 트리밍부는,
    상기 출력노드에 연결된 리키지 노드와 상기 접지 전압 사이에 연결되고 상기 리키지 제어 신호에 응답하여 상기 출력 노드에 음의 리키지 전류를 제공하는 리키지 소자를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  9. 제1항에 있어서,
    상기 출력노드에 연결되어 상기 비트라인 프리차지 전압의 레벨을 모니터링하는 모니터링부를 더 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  10. 제9항에 있어서,
    상기 모니터링부는 상기 모니터링된 비트라인 프리차지 전압이 상기 데드 존 영역내에 위치하는지 여부에 따라 상기 리키지 트리밍부를 선택적으로 활성화시키는 것을 특징으로 하는 비트라인 프리차지 전압 생성기.
  11. 비트라인과 상보 비트라인을 비트라인 프리차지 전압으로 프리차지하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압차를 증폭하고 상기 증폭된 전압차를 로컬 입출력 라인 쌍에 제공하는 메모리 코어;
    상기 로컬 입출력 라인쌍의 전압신호를 증폭하여 글로벌 입출력 라인쌍에 제 공하는 로컬 센스 앰프;
    상기 글로벌 입출력 라인쌍의 전압신호를 증폭하는 입출력 센스 앰프;
    상기 입출력 센스 앰프의 출력 신호를 버퍼링하여 출력하거나 입력 데이터를 버퍼링하는 입출력 버퍼; 및
    상기 비트라인 프리차지 전압을 생성하는 비트라인 프리차지 전압 생성기를 구비하는 전압 생성부를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 비트라인 프리차지 전압은 데드존을 가지며,
    상기 비트라인 프리차지 전압 생성기는,
    상기 비트라인 프리차지 전압이 출력되는 출력노드에 누설전류를 공급하여 상기 비트라인 프리차지 전압이 상기 데드 존의 에지 부분에 위치하로록 하는 리키지 트리밍부; 및
    상기 출력단자에 상기 비트라인 프리차지 전압을 공급하고, 상기 데드 존의 에지 부분에 의치하는 상기 비트라인 프리차지 전압을 타겟 레벨로 설정하는 비트라인 프리차지 전압 공급부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 메모리 코어는,
    상기 비트라인에 연결되어 있는 제1 메모리 셀;
    상기 상보 비트라인에 연결되어 있는 제2 메모리 셀;
    상기 비트라인과 상기 상보 비트라인을 상기 비트라인 프리차지 전압으로 프 리차지하는 등화기;
    상기 비트라인과 상기 상보 비트라인 사이의 전압차를 증폭하는 비트라인 센스 앰프; 및
    칼럼 선택 신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 상기 로컬 입출력 라인쌍에 전기적으로 연결하는 칼럼 선택회로를 포함하는 반도체 메모리 장치.
  14. 반도체 메모리 장치의 비트라인과 상보 비트라인을 프리차지하는데 사용되는 비트라인 프리차지 전압의 레벨을 측정하는 단계;
    상기 측정된 전압 레벨의 분포에 기초하여 상기 비트라인 프리차지 전압이 데드 존 내에 위치하는지 여부를 판단하는 단계; 및
    상기 판단 여부에 따라 선택적으로 누설 전류를 이용하여 상기 비트라인 프리차지 전압을 타겟 레벨로 설정하는 단계를 포함하는 비트라인 프리차지 전압 트리밍 방법.
  15. 제14항에 있어서,
    상기 측정된 전압 레벨이 상기 비트라인 프리차지 전압의 데드존에 인접하여 위치하는 경우, 상기 설정하는 단계는,
    퓨즈를 이용하여 상기 비트라인 프리차지 전압의 레벨을 타겟 레벨로 설정하는 단계(레벨 트리밍 단계)를 포함하는 것을 특징으로 하는 비트라인 프리차지 전 압 트리밍 방법.
  16. 제14항에 있어서,
    상기 측정된 전압 레벨이 상기 비트라인 프리차지 전압의 데드존 내에 위치하는 경우, 상기 설정하는 단계는
    리키지 전류를 이용하여 상기 비트라인 프리차지 전압을 상기 데드존의 에지에 위치하도록 하는 단계(리키지 트리밍); 및
    퓨즈를 이용하여 상기 데드존의 에지에 위치하는 상기 비트라인 프리차지 전압의 레벨을 타겟 레벨로 설정하는 단계(레벨 트리밍 단계)를 더 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 트리밍 방법.
  17. 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압의 산포를 최소화하는 방법으로서,
    복수의 다이들 각각의 비트라인 프리차지 전압을 측정하는 단계;
    상기 복수의 다이들 각각에 대하여 테스트 MRS를 이용하여 리키지 테스트를 수행하는 단계; 및
    상기 리키지 테스트 결과에 따라 상기 복수의 다이들 각각에 대하여 선택적으로 누설 전류를 이용하여 상기 비트라인 프리차지 전압을 트리밍하는 단계를 포함하는 웨이퍼 레벨에서 복수의 다이들의 비트라인 프리차지 전압의 산포를 최소화하는 방법.
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