JPH0935480A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】ヒューズあるいはボンディングにより値を変え
られる抵抗により基準電圧を発生させ、その基準電圧に
依存して変わる電圧変換回路の出力電圧をDRAMのビット
線のプリチャージ電圧とする 【効果】プリチャージ電圧が変更可能でありノイズマー
ジンを最大にすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置のノイズ
マージンを最大にするための、特に、接続回路によるノ
イズあるいは電流リークを補償するための電圧変換回路
に関する。

【０００２】

【従来の技術】近年、半導体回路とりわけメモリでの高
速化・大容量化に伴い消費電力は増大し、この消費電力
の低減が設計上の重要な課題となっている。この課題に
対処するため、特に集積度の向上の著しいダイナミック
ランダムアクセスメモリ（以下ＤＲＡＭ）では、例え
ば、インターナショナル ソリッド ステイト サーキ
ッツ コンファランス ダイジェスト オフ テクニカ
ル ペイパーズ（１９８６IEEE International SolidーS
tate Circuits Conference digest of technicalpaper
s）２７２ページ−２７３ページに記載されているよう
な１／２電源電圧プリチャージ方式が提案されている。
この方式はプリチャージ期間の消費電力を低減し、しか
も高速にできる方式であるが、ノイズマージンの点で問
題がある。

【０００３】図２にＤＲＡＭの構成を示す。ＤＲＡＭは
データを蓄えるメモリ容量素子５，ビット線対Ｄ１，Ｄ
２，ビット線と容量素子５を接続するスイッチ４，ビッ
ト線の最大振幅の１／２の電圧を発生させる抵抗１５，
１６その電圧を受け駆動能力を高めてビット線にプリチ
ャージ電圧を供給する回路１２，ビット線対Ｄ１，Ｄ２
とプリチャージ電圧供給線を接続するＮチャネルＭＯＳ
トランジスタ（以下ＮＭＯＳ）２−３，ビット線対を短
絡させるＮＭＯＳ１、およびＮＭＯＳ１−３のゲートに
接続された信号線ＰＣおよび、センスアンプ１１，外部
電源電圧を降圧しセンスアンプに供給する第１の電圧変
換手段１４，第１の電圧変換手段と同一の電圧を出力し
第２の電圧手段の基準電圧を作るための電源を発生する
電源電圧手段１３，電源線１７から構成される。

【０００４】動作を図３を用いて説明する。まず、ビッ
ト線対は読み出されたデータが増幅，保持された状態で
ビット線Ｄ１，Ｄ２はそれぞれＶｃｃと０Ｖになってい
るとする。信号ＰＣがハイレベルになることによってプ
リチャージ動作が開始される。トランジスタ１はオン状
態となり、ビット線Ｄ１，Ｄ２は短絡されビット線電位
は同一電位となる。このときｎＭＯＳ１−３は、ゲート
酸化膜下に導電性のチャネル層が形成されており、ゲー
ト−チャネル間に容量が形成され容量結合によりノイズ
を受け、Ｄ１，Ｄ２の電位は上昇しかける。しかしＮＭ
ＯＳ２−３がオンしているのでプリチャージ電圧供給回
路１２から供給される電圧Ｖｃｃ／２になる。

【０００５】

【発明が解決しようとする課題】ところが、その後の動
作により、以下の問題点があることがわかった。

【０００６】すなわち、ＰＣがハイレベルでプリチャー
ジされた後、信号読み出し時になるとＰＣはローレベル
となる。このとき、ＮＭＯＳのしきい電圧をＶｔとする
とＮＭＯＳ１−３はゲート電圧が（Ｖｃｃ／２）＋Ｖｔ
まではオン状態でありゲート酸化膜下にチャネル層が形
成されており、ゲート−チャネル層間に容量が形成され
容量結合によりノイズを受けＤ１，Ｄ２が下がる。

【０００７】ＰＣの電圧が（Ｖｃｃ／２）＋Ｖｔ以下に
下がるとＮＭＯＳ１，２，３はオフ状態になりチャネル
層も消滅し容量結合も消え、１２からも電圧Ｖｃｃ／２
の電圧が供給されなくなる。この動作は数ナノ秒で行わ
れるため１，２，３がオン状態にあるうちに１２からの
供給が間に合わずビット線がΔＶｓだけ電圧低下した状
態となる。このあとスイッチ４の駆動信号Ｗが立ち上が
りスイッチ４が閉じビット線容量とメモリセル容量との
チャージシェアによって微小信号がビット線上に現わ
れ、これをセンスアンプ１１で増幅する。このときプリ
チャージ電圧の低下が問題となる。

【０００８】まず図４を用いて１／２電源電圧プリチャ
ージ方式の信号量とスイッチ４が閉じる直前の電圧Ｖｐ
との関係について説明する。同図で横軸はプリチャージ
電圧Ｖｐ、縦軸は信号量を示している。ここでビット線
の寄生容量をＣｄ、メモリ容量素子５の容量をＣｓとす
る。５に０Ｖが蓄えられている場合（データ“０”の状
態）の信号量ＶＳＬは電荷保存則より−Ｃｓ×Ｖｐ／
（Ｃｄ＋Ｃｓ）、容量にデータ線振幅の最大電圧Ｖｃｃ
が蓄えられている場合（データ“１”の状態）の信号量
ＶＳＨはＣｓ×（Ｖｃｃ−Ｖｐ）／（Ｃｄ＋Ｃｓ）とな
る。これらの絶対値をとり図示すると図４のようにな
る。すなわち、ＶＳＨはＶｐが高くなるほど小さくな
り、一方ＶＳＬはＶｐが高くなるほど大きくなる。ここ
で、ノイズマージンはＶＳＨ，ＶＳＬいずれか小さいほ
うで決まるので、Ｖｐに対するノイズマージンは２本の
直線の交点、すなわち、Ｖｃｃ／２のときに最大とな
る。ここで、ＶｐがＶｃｃ／２より変動する場合、たと
えば、ＶｐがΔＶＰＲ減少すればＶＳＬはΔＶＳ減少
し、ノイズマージンが減少し誤動作を起こしやすくな
る。

【０００９】次にメモリセル内でリーク電流があった場
合にも問題となる。それは以下の理由による。メモリ素
子にＶｃｃが書き込まれているとする。ここで拡散層接
合部から基板へのリーク電流によりΔＶｌだけ低下した
とするとビット線の電圧は（Ｃｓ×（Ｖｃｃ−ΔＶｌ）
＋Ｃｄ×Ｖｃｃ／２）／（Ｃｓ＋Ｃｄ）となる。一方０
Ｖが書き込まれている場合は、基板は０Ｖであるとする
とリークせずビット電圧はＣｄ×Ｖｃｃ／［２×（Ｃｓ
＋Ｃｄ）］となる。

【００１０】マージンを最大とするには、この中間に設
定しなければならないから、その電圧Ｖｃｃ／２−Ｃｓ
×ΔＶｌ／［２×（Ｃｓ＋Ｃｄ）］となり、リークがな
い場合のＶｃｃ／２に比べＣｓ×ΔＶｌ／［２×（Ｃｓ
＋Ｃｄ）］だけ低くなる。またΔＶｌはリーク電流の大
きさに比例し素子ごとに異なるので最大のノイズマージ
ンを得るには、それに応じてプリチャージ電圧を変える
必要がある。このように実際のデバイスではプリチャー
ジ電圧が上がるとノイズマージンが大きくなる場合と、
下がるとノイズマージンが大きくなる場合があるので、
プリチャージ電圧を一定にしておくとノイズマージンの
減少が避けられない。さらにメモリセルの拡散層からリ
ーク電流がありハイの場合には信号量が減少しノイズと
なる。

【００１１】図５はセンスアンプ駆動用電源の電圧３
Ｖ，プリチャージ電圧１.５ Ｖのときのノイズ量を書き
込み時の電圧に換算してリーク電流依存性を示したもの
である。このときメモリセル容量は３５，３０，２５フ
ェムトファラッドの３種、リフレッシュサイクルは６４
ミリ秒，１秒を仮定している。リフレッシュサイクルが
１秒である場合にはリーク電流が小さいときには正にな
っている。これは接続手段からのノイズが優勢になって
いるためである。リーク電流が増加するに従ってリーク
電流が優勢となり負になる。リフレッシュサイクルが６
４ミリ秒である場合には接続手段からのノイズが優勢に
なっている。また、リーク電流が大きい場合にはメモリ
セル容量のばらつきによるノイズ量の変動も大きくな
る。このようにノイズ量は製造ばらつきやリフレッシュ
サイクルによって変動するという問題もある。

【００１２】このように、ＤＲＡＭのビット線を従来の
技術でプリチャージしようとした場合、ビット線とプリ
チャージ用電源線との接続手段とビット線の間の容量結
合によるビット線のプリチャージレベルの変動、あるい
はメモリセルの接合面からのリーク電流等によりメモリ
セルからの読み出し信号のノイズマージンが減少し、誤
動作が起こりやすくなり、さらにこれが製造ばらつきや
動作条件で変動するという問題があった。

【００１３】本発明の目的は、そのビット線のプリチャ
ージ電圧を各デバイスごとにさらには動作条件ごとに最
適に設定できる手段を提供することにある。

【００１４】

【課題を解決するための手段】上記目的は、第２の電圧
変換手段の参照電位を抵抗で分圧することにより発生さ
せ、その抵抗から複数の中間タップを取り出しそれらの
間にヒューズを挿入しておき、外部よりそれを切断する
ことにより分圧比を変えること、あるいは中間タップ間
に設けたスイッチをボンディングにより切り換え、抵抗
の比を変え分圧比を変えることさらには、電圧変換手段
を複数用意して、これらを動作条件ごとに切り換えるこ
とにより達成される。

【００１５】

【作用】スイッチやヒューズによりプリチャージ電圧発
生回路の出力電圧を可変にすることにより、ビット線の
プリチャージ電圧の低下が問題になる素子にはプリチャ
ージ電圧を高く、またメモリセル内での拡散接合面から
のリーク電流によりハイ側の信号量が減少する場合には
プリチャージ電圧を低く設定することが可能となる。し
たがって、たとえ素子特性がばらついてもノイズ耐性を
最大にすることができる。

【００１６】

【実施例】図１に本発明の第１の実施例を示す。本実施
例の特徴は、従来例の参照電位を発生させる部分の抵抗
にフューズ付きの抵抗を設けたことである。構成は従来
例の抵抗１５，１６の代わりに２３，２４，２５，２６
の抵抗と２１，２２のフューズを設けている。これらの
抵抗２４，２５は並列接続し、抵抗間に２１のフューズ
を挿入する。また２３，２６は並列に接続し抵抗間に２
２のフューズを挿入する。

【００１７】電圧設定は以下の様になる。従来例のとこ
ろで説明した接続手段からのノイズが大きな場合には２
２のフューズを切断する。すると１９に出力される電圧
は、たとえば抵抗２３〜２６がすべて同じ値だとする
と、節点２０の電圧の２／３になり電圧を高くすること
ができる。またメモリセル内のリーク電流が大きくプリ
チャージ電圧を低くしたい場合にはフューズ２１を切断
することによって節点２０の電圧の１／３となる。この
ようにフューズを切断することによって設計時の電圧を
変更でき、ノイズマージンが最大になるようにプリチャ
ージ電圧を設定できる。ここでは説明のためモデルを簡
略化したため変更可能な電圧値が少ないが並列の抵抗の
数を増やすあるいは種々の値を持つ抵抗を用いることの
いずれか一方あるいは両方を合わせ用いることにより細
かく電圧を設定でき任意の電圧を得ることが可能とな
る。このように細かく電圧を設定できるようにすること
により、より大きなノイズマージンを得ることができ
る。

【００１８】図６に第２の実施例を示す。この実施例の
特徴は、ボンディングワイヤの結線を変えることにより
プリチャージ電圧を変更できることである。構成は、従
来例の抵抗１５，１６の代わりに抵抗２７，２８，２
９，３０，スイッチとしてＰチャネルＭＯＳ３１，Ｎチ
ャネルＭＯＳ３２，パッド３３，３４からなる。抵抗は
直列に２７，２８，２９，３０と接続し、２７の一方の
端子は第１の電源電圧の出力端２０に接続し、抵抗２７
と２８の節点にＰチャネルＭＯＳ３１のドレインを繋ぎ
ソースは第１の電源電圧変換手段の出力端２０に接続し
２９と３０の節点にはＮチャネルＭＯＳ３２のドレイン
を接続しソースはグランドに繋ぐ。ＰチャネルＭＯＳ３
１のゲートはパッド３３に繋がり、ＮＭＯＳ３２のゲー
トはパッド３４に繋がる。

【００１９】電圧の変更は次の様に行う。プリチャージ
電圧を上げたい場合にはパッド３３，３４を共に０Ｖと
し３１をオン，３２をオフすることによりノード１９は
２０の電圧の２／３となり電圧を高く設定できる。逆に
低く設定したい場合にはともにＶｃｃとしスイッチ３１
はオフ，３２をオンすることにより２０の電圧の１／３
となり電圧を低く設定できる。実施例１の場合と同様に
抵抗の段数スイッチとパッドを増すことおよび／または
種々の抵抗値を持たせることの組み合わせによりプリチ
ャージ電圧は細かく設定できる。この回路の利点は素子
自体に加工を加えることなく、ボンディングにより組み
立てる時に決定でき、特別にフューズを切断する工程が
不要になることである。

【００２０】図７に第３の実施例を図８に動作波形図を
示す。本実施例の特徴は、異なる電圧を発生する電圧変
換手段を複数有しそれを切り換えることにより複数のプ
リチャージ電圧を実現できることである。

【００２１】図７で電圧変換手段１２と４０は、それぞ
れ異なる電圧を発生し、それをＮチャネルＭＯＳ３８，
３６により切り換えてプリチャージ電圧として供給す
る。電圧変換手段４０は電圧変換手段１２と同様に抵抗
４４，４５，４６，４７，フューズ４２，４３によって
参照電圧を切り換えることができる。

【００２２】この方式の利点は、動作モードに応じて電
圧を変えることができるので、個々の動作に特有のノイ
ズを相殺できる。たとえば、読み出し書き込みを行う時
間に対して、プリチャージの時間が非常に長い場合、メ
モリセルからのリーク電流による信号“１”のレベル低
下が問題となる。この場合、前述のように、プリチャー
ジレベルを１／２Ｖｃｃより少し低くすることにより改
善することができる。一方、最小サイクル時間で連続し
て読み出し書き込みを行うような場合には、リーク電流
による信号“１”のレベル低下よりもプリチャージ信号
ノイズによる信号“０”のレベル低下が支配的となる。
この場合は、上記とは逆にプリチャージレベルを１／２
Ｖｃｃより少し高くすることにより改善することができ
る。したがって、電圧手段４４と１２の出力電圧を１／
２Ｖｃｃよりやや高いものとやや低いものに設定して、
動作モードに応じて切り換えれば常に最高のノイズマー
ジンを得ることができる。

【００２３】図９に本発明の第４の実施例を示す。本実
施例の特徴は、容量４９にあらかじめ１／２Ｖｃｃより
高めか低めの補正した電圧を充電しておき、負荷回路６
がプリチャージ動作を行うとき、チャージシェアーによ
り高速に電荷を負荷回路６に供給できるようにしたこと
である。構成は負荷回路６をノイズマージンを最高にす
る電圧を発生する電圧変換回路１２の出力Ｖｐ１に繋
ぎ、補正した電圧を充電する静電容量４９はＮＭＯＳ７
０，７１の間の接点３７に接続する。その他は第３の実
施例と同一である。

【００２４】動作を図１０を用いて説明する。まずＯＰ
３が上がると３７の端子は３９の端子から充電され３９
の電位と等しくなり、充電が終わるとＯＰ３は下がり３
９の端子から切り離される。次に負荷回路内のＰＣが立
ち上がりビット線Ｄ１，Ｄ２は短絡されＶｃｃ／２とな
る。このときＯＰ４も同時に立ち上げ３７の端子から電
荷を負荷回路に供給する。このとき容量４９の電荷とビ
ット線Ｄ１，Ｄ２の寄生容量の電荷がシェアーされ、あ
る一定の電圧になる。ここで、容量４９の容量値あるい
は電圧値をチャージシェアー後に電圧変換回路１２の出
力電圧Ｖｐ１となるよう設定しておくことにより、電圧
変換回路１２からはほとんど電流を供給する必要がなく
なる。ここでＰＣのノイズによる電圧の降下を相殺する
ためには容量４９に１／２Ｖｃｃより高めの電圧をセッ
トする。また拡散層からのリークが主となる場合には４
９の電位はＶｃｃ／２より低く設定しておく。

【００２５】以上のように本実施例によれば、チャージ
シェアーにより電荷をビット線に供給できるので電圧変
換回路１２の駆動能力を増加させることなく、すなわ
ち、消費電流を増加させることなく高速にプリチャージ
できる。

【００２６】図１１に第５の実施例を示す。本実施例の
特徴は、プリチャージ電圧が電源電圧領域によって異な
る依存性を持ち、かつ各々の領域でそれぞれフューズに
より参照電圧を変えることができることである。構成
は、実施例１のプリチャージ電圧発生回路に加えて低電
圧領域で動作するプリチャージ電圧発生回路を並列に接
続する。

【００２７】低電圧領域で動作するプリチャージ電圧発
生回路は、Ｖｒｅｆを基準電圧とする作動アンプ５７と
ＰチャネルＭＯＳ５８，帰還抵抗５０，５１，５２，５
３、およびフューズ５４，５５から構成する。また、高
電圧領域で動作するプリチャージ電圧発生回路は、作動
アンプ５９とＰチャネルＭＯＳ６０，分圧抵抗２３，２
４，２５，２６、およびフューズ２１，２２から構成
し、先の回路の出力端と接続する。

【００２８】図１２に本実施例の電圧特性を示す。フュ
ーズを切断しない場合には高い電源電圧領域のＢ領域で
はフューズ２１，２２を切断することにより、また低電
圧領域のＡ領域ではフューズ５４，５５を切断すること
により自由に電圧を変更できる。このような電圧特性
は、電源電圧が低いときセンスアンプを高速に動作させ
るのに有効である。

【００２９】

【発明の効果】本発明によれば、プリチャージ信号のノ
イズやメモリセルのリーク電流による信号読み出し時の
ノイズマージンの低下を補正できると同時に電源電圧が
低くなってもセンスアンプを高速に動作させることがで
きる。

【図面の簡単な説明】

【図１】フューズによりプリチャージ電圧を変更できる
回路図。

【図２】従来例の回路図。

【図３】入力信号とビット線電圧の特性図。

【図４】プリチャージ電圧と信号量の特性図。

【図５】書き込み電圧に換算したノイズ量のリーク電流
の関係の特性図。

【図６】ボンディングによりプリチャージ電圧を変更で
きる回路図。

【図７】複数の第２電圧変換手段を有する回路図。

【図８】入力信号とビット線電圧の特性図。

【図９】複数の第２電圧変換手段の出力に容量を有する
回路図。

【図１０】入力信号とビット線電圧の特性図。

【図１１】第１の電圧変換手段の出力に依存して第２電
圧変換手段の出力が切り換わる回路図。

【図１２】プリチャージ電圧ＶｐとＶｃｃ依存性の説明
図。

【符号の説明】

６…負荷ブロック、１２…第２電圧変換手段、１３…第
１電圧変換手段、１４…第１電圧変換手段、１７…外部
電源線、１８…第１電圧変換手段出力線、１９…第２電
圧変換手段基準電圧線出力線、２０…第１電圧変換手段
出力線、２１，２２…フューズ、２３，２４，２５，２
６…抵抗。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 均 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 堀口 真志 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１の電圧変換手段と、前記第１の電圧変
   換手段の出力または外部電圧源を基準とする第２の電圧
   変換手段、少なくとも一対の入力出力線、前記入力出力
   線に開閉手段を介して接続された容量素子からなる複数
   の記憶手段、および前記一対の入出力線のうちの一方か
   ら読み出すときには他方を参照電圧線として用い、前記
   参照電圧線には前記第２の電圧変換手段の出力電圧を与
   え、前記第１の電圧変換手段または前記外部電圧源を電
   源とする増幅手段を有する半導体記憶装置において、前
   記第２の電圧変換手段の出力を電気的または機械的にプ
   ログラムすることにより変えられることを特徴とする半
   導体記憶装置。
2. 【請求項２】ボンディングにより前記第２の電圧変換手
   段の出力電圧値を決定できる請求項１に記載の半導体記
   憶装置。
3. 【請求項３】第１の電圧変換手段と、前記第１の電圧変
   換手段の出力または外部電圧源を基準とする第２，第３
   の電圧変換手段、少なくとも一対の入力出力線、前記入
   力出力線に開閉手段を介して接続された容量素子からな
   る複数の記憶手段、および前記一対の入出力線のうちの
   一方から読み出すときには他方を参照電圧線として用い
   る増幅手段を有する半導体記憶装置において、前記第
   ２，第３の電圧変換手段の出力電圧を電気的または機械
   的にプログラムすることにより変えられることかつ動作
   モードに応じて選択的に参照電圧線に供給することを特
   徴とする半導体記憶装置。
4. 【請求項４】前記第３の電圧変換手段の出力端には静電
   容量を有し、前記第２の電圧変換手段と前記第３の電圧
   変換手段の出力端子は、開閉手段により選択的に前記参
   照電圧線に接続される請求項３に記載の半導体記憶装
   置。
5. 【請求項５】請求項１，２，３または４において、前記
   第１の電圧変換手段または外部電圧源のある電圧以下で
   は第２あるいは第３の電圧変換手段の出力が一定の電圧
   となる半導体記憶装置。