JP3580062B2 - バスライン駆動回路およびこれを具備する半導体記憶装置 - Google Patents
バスライン駆動回路およびこれを具備する半導体記憶装置 Download PDFInfo
- Publication number
- JP3580062B2 JP3580062B2 JP35418596A JP35418596A JP3580062B2 JP 3580062 B2 JP3580062 B2 JP 3580062B2 JP 35418596 A JP35418596 A JP 35418596A JP 35418596 A JP35418596 A JP 35418596A JP 3580062 B2 JP3580062 B2 JP 3580062B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus line
- bus
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものであり、特に、バスライン等の負荷容量，負荷抵抗の大きいバスラインを駆動する回路に関する。
【０００２】
【背景技術】
近年、半導体記憶装置、半導体記憶装置を内蔵するロジック等においては動作時における低消費電力化が大きな技術課題となっている。そのための一方法として、バスライン等、負荷容量の大きい信号ラインを駆動する場合には、その負荷容量に対する充放電電流を抑えるために、以下のような方法を利用している。すなわち、電源電圧を外部端子から供給し、この電源電圧よりも低い電圧を半導体記憶装置内で形成してメモリアレイ等の内部回路に供給している。このことによって、前記内部回路を低電圧で駆動させ、製品全体としての消費電流を抑えている。
【０００３】
例えば、『ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．４，Ｐ３９７，ＡＰＲＩＬ １９９５』にはクロック容量と振幅を半分にしてクロック電力を１／４にした回路が記載されている。この回路は、十分に大きな、同等の容量を電源電圧（ＶＤＤ）と接地電圧（ＧＮＤ）の間に設けて、クロック線の容量を半分にして、ドライバ回路を構成する２つのインバータをそれぞれ異なる電圧にて動作させるものである。
【０００４】
すなわち、この回路においては、電源電圧用端子側に設けられたインバータを、ＶＤＤ，ＶＤＤ／２の電圧間で振幅させ、接地電圧用端子側に設けられたインバータをＶＤＤ／２，ＧＮＤの電圧間で振幅させるものである。そして、このことによって、この回路において、信号振幅の深さを浅くし、チップ内に引き回されるバスラインの充放電における消費電力を低減している。
【０００５】
近年は回路の高集積化、大規模化に伴い、１チップ当たりのトランジスタ数が増加していることから、低消費電力化のために電源電圧自体を下げるという検討が進んでいる。例えば、半導体記憶装置の電源電圧の仕様が５Ｖであったものが、電源電圧仕様を３．３Ｖへ移行するといった電源電圧の低電圧化がすすめられている。そして、この低電圧化によって、たとえば、ＭＯＳトランジスタのしきい値電圧分の電源電圧の低下でさえも問題となってくる。すなわち、電源電圧ＶＤＤのうち、ＭＯＳトランジスタのしきい値電圧Ｖｔｈｎの占める割合が大きくなってしまうため、トランジスタの動作マージンの確保が困難となる。たとえば、ＶＤＤ＝５Ｖ，Ｖｔｈｎ＝０．７Ｖであれば、Ｖｔｈｎは電源電圧の１４％に相当するのに対し、ＶＤＤ＝３．３Ｖ，Ｖｔｈｎ＝０．７Ｖであれば、Ｖｔｈｎは約２１．２％の電圧に相当する。
【０００６】
つまり、電源電圧ＶＤＤが低い仕様の半導体記憶装置を構成することは、出力電圧の低下に伴う動作不良や、ＭＯＳトランジスタが導通時の電流供給能力の低下に伴うバスラインの充電速度の低下という問題を引き起こすこととなる。
【０００７】
ところで、スタティック型ＲＡＭにおいては、高速であるという性能を利用して、コンピュータ等の高速性が要求される機器においてキャッシュメモリ等に内蔵されるケースが多い。このスタティック型ＲＡＭは、周辺回路がＣＭＯＳトランジスタにより構成されているが、メモリセルの構成によっては、メモリアレイ等の内部回路において消費電力が大きくなってしまう。このため、スタティック型ＲＡＭの消費電力をダイナミックＲＡＭよりも低消費電力とすることが大きな課題となっている。
【０００８】
さらに、ダイナミック型ＲＡＭにおいては、安価で大きな記憶容量をもつため、コンピュータの主記憶装置，画像メモリ等に内蔵されるなど適用範囲が大きいが、ダイナミック型ＲＡＭは、一定時間間隔をもって、リフレッシュ動作によりメモリセルのデータの書き替えが行われるので、リフレッシュ時の充放電に電流を消費する。したがって、ダイナミックＲＡＭにおいても、バッテリバックアップ方式を採る場合には、さらなる低消費電力化が重要な課題となっている。このように、ダイナミック型ＲＡＭは、低価格で構成できるという点と、高集積度に構成することができるという点から、多方面にわたって活用されているが、一方、スタティック型ＲＡＭのような高速性も要求されるようになってきている。このため、ダイナミック型ＲＡＭの高速化および低消費電力化は大きな課題となっている。
【０００９】
このように、現在、半導体記憶装置の低消費電力化，高速化について着目され、さまざまな検討が行われている。特に、半導体記憶装置のバスラインは、例えばアルミニウム，ポリシリコンなどで形成されているが、バスラインは非常に長い配線であるため大きな負荷抵抗および負荷容量を有する。一方、回路レイアウトを変更しても長い配線をなくすことは困難であり、また、抵抗値の低い配線材料に変更することも、デバイスの特性が変わってしまうことになり、実現することが難しい。
【００１０】
【発明が解決しようとする課題】
本発明は、上述したような課題に鑑みてなされたものであり、その目的は、消費電流が低減できるとともに、低電圧動作のマージンを確保でき、動作速度の向上を図ることのできるバスライン駆動回路、およびこのバスライン駆動回路を搭載した半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１の態様に係るバスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該バスラインの一端と前記第２導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第２導電型のトランジスタのゲートに、電源電圧以下であって該デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値以上の電圧が印加されることを特徴とする。
【００１２】
したがって、このバスライン駆動回路によれば、前記バスラインの電位は、前記デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値のみに依存するものであって、電源電圧の影響を受けることがない。このため、上述した電源電圧の低電圧化に対応でき、この電源電圧が低く設定されても安定した回路動作が可能である。また、前記バスラインにおいては、すべてのバスラインの充放電が高速にでき、かつ、消費電力が小さくなる。
【００１３】
前記デプリーション型の第２導電型のトランジスタのゲートには、前記第１導電型のトランジスタのゲートに入力される信号を遅延した信号が入力されてもよい。
【００１４】
したがって、デプリーション型の第２導電型のトランジスタのゲートに印加される電圧は、入力電圧レベル変化直後は、電源電圧レベルの信号が遅延されて転送されるため、比較的高い電圧レベルとなり、この電圧が前記デプリーション型ＮＭＯＳトランジスタのゲートに印加されることとなる。このため、前記デプリーション型の第２導電型のトランジスタは、大きな電流供給能力をもって、バスラインを充電することができる。
【００１５】
前記デプリーション型の第２導電型のトランジスタのゲートに、前記第１導電型のトランジスタのゲートに入力される信号と略同相の信号を入力することができる。
【００１６】
したがって、前記バスラインの電位は、前記第１導電型のトランジスタのゲートに印加される電圧と、入力電圧レベル変化直後は、同相の信号が遅延されて転送されるため、前記デプリーション型の第２導電型のトランジスタのしきい値電圧のみに依存するものであって、電源電圧の影響を受けることがない。このため、上述した電源電圧の低電圧化に対応でき、この電源電圧が低く設定されても安定した回路動作が可能である。また、前記バスラインにおいては、すべてのバスラインの充放電が高速にでき、かつ、消費電力が小さくなる。
【００１７】
本発明の第２の態様に係るバスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該バスラインの一端と前記第２導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第２導電型のトランジスタのゲートに、接地電圧または電源電圧よりも低い電圧が供給されることを特徴とする。
したがって、このバスライン駆動回路によれば、遅延回路を設けることなく、電源電圧に依存せずに電源を供給することができるので、小型のチップにて構成でき、遅延時間の設定も不要になり、使い勝手が向上できる。
【００１８】
本発明の第３の態様に係るバスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインと前記バスラインの一端とを接続し、前記第１導電型のトランジスタのソースと電源端子との間にデプリーション型の第２導電型のトランジスタが接続され、該デプリーション型の第２導電型のトランジスタのゲートに、電源電圧以下の電圧であって該デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値以上の電圧を印加することを特徴とする。
【００１９】
したがって、遅延回路を設けることなく、さらに回路素子数を低減させることができ、さらに電源電圧に依存せずに電源を供給することができるので、大容量の半導体記憶装置を小型のチップにて構成でき、遅延時間の設定も不要になり、使い勝手が向上できる。
【００２０】
バスライン駆動回路は、複数のバスラインと複数の前記第１導電型のトランジスタとを含み、前記デプリーション型の第２導電型のトランジスタのソースが、該複数の第１導電型のトランジスタのソースに共通接続されてなり、前記デプリーション型の第２導電型のトランジスタは、前記複数のバスラインを駆動する電源供給能力を有することができる。
【００２１】
したがって、すべてのバスラインが導通状態となったときに、前記デプリーション型の第２導電型のトランジスタのサイズが充分大きく構成されているので、前記バスラインの電位の立ち上がりを高速にすることができる。
【００２２】
本発明の第４の態様に係るバスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインとを接続し、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該デプリーション型の第２導電型のトランジスタのゲートには、前記第１導電型のトランジスタのゲートに入力される信号を遅延した信号が入力されてなることを特徴とする。
【００２３】
したがって、デプリーション型ＮＭＯＳトランジスタのゲートに印加される電圧は、入力電圧レベル変化直後は、電源電圧レベルの信号が遅延されて転送されるため、比較的高い電圧レベルとなり、この電圧が前記デプリーション型の第２導電型のトランジスタのゲートに印加されることとなる。このため、前記デプリーション型の第２導電型のトランジスタは、大きな電流供給能力をもって、バスラインを充電することができる。
【００２４】
本発明の第５の態様に係るバスライン駆動回路は、第２の第１導電型のトランジスタと第２の第２導電型のトランジスタとを含み、該第２の第１導電型のトランジスタのドレインと該第２の第２導電型のトランジスタのドレインとを接続し、該第２の第１導電型のトランジスタのソースと電源端子との間に第２のデプリーション型の第２導電型のトランジスタを接続し、該第２のデプリーション型の第２導電型のトランジスタのゲートには、前記第２の第１導電型のトランジスタのドレインから出力される信号を入力してなるレベル変換回路を有することを特徴とする。
【００２５】
したがって、第２の第１導電型のトランジスタのソースと電源端子との間に第２のデプリーション型の第２導電型のトランジスタが接続してなるレベル変換回路ＬＶＣを有するため、データ書き込み／読み出しのどちらの動作の場合にも電源ＶＤＤからデプリーション型の第２導電型のトランジスタＤＱ２，第１導電型のトランジスタＱ１０，第２導電型のトランジスタＱ１１を通してＧＮＤへの定常的な貫通電流はなく、消費電流の増加は生じない。
【００２６】
スタティック型のメモリセルにバスラインを介して所定のデータを書き込み又は該メモリセルに記憶されたデータを読み出す半導体記憶装置において、前記バスラインの一方の端部を接続したバスライン駆動回路を具備することをができる。
【００２７】
したがって、スタティック型のメモリ内に設けられた回路間の長いバスラインの電位を、前記デプリーション型の第２導電型のトランジスタのしきい値電圧のみに依存させるようにして、電源電圧の影響を受けることをなくし、電源電圧の低電圧化に対応できるようにし、この電源電圧が低く設定されても安定した回路動作を可能とする。
【００２８】
半導体記憶装置は、さらに、前記バスライン駆動回路の出力信号が前記バスラインを介して入力されるレベル変換回路を具備することができる。
【００２９】
したがって、スタティック型のメモリ内に設けられた回路間の長いバスラインの電位を、回路内部では低電圧とし、外部には所定の電源電圧レベルのデータ信号を出力し、又は外部から所定の電源電圧レベルのデータ信号を入力することができ、外部機器や外部の回路とのインターフェースが容易となる。
【００３０】
半導体記憶装置は、複数のセンスアンプとデータ入力バッファとを含み、前記バスライン駆動回路は、前記センスアンプの出力段又は前記データ入力バッファの出力段に設けることができる。
【００３１】
したがって、データ読み出し又は書き込みにおいて消費電力を低減することができる。また、データ出力バス，データ入力バスにおいては、データ書き込み時又は読み出し時においてデータ転送が速くなるため、半導体記憶装置の応答性が向上できる。
【００３２】
前記バスライン駆動回路は、電源電圧よりも低い電圧を供給するバスラインへの電源供給回路として使用することができる。
【００３３】
したがって、前記バスライン駆動回路を低電圧動作を行なう回路の電源供給回路として使用することで、回路の応用範囲を広げることができ、種々の低電圧供給回路に応用できる。
【００３４】
半導体記憶装置は、複数のセンスアンプとデータ出力バッファとを含み、前記データ出力バッファは、前記センスアンプから転送された読み出しデータを受け、該読み出しデータの電圧振幅を変換する回路を含むことができる。
【００３５】
したがって、前記回路に転送された小振幅の信号の電圧振幅を大きくすることができ、外部装置の電源仕様に合わせた信号振幅にすることができる。
【００３６】
ダイナミック型のメモリセルにバスラインを介して所定のデータを書き込み又は該メモリセルに記憶されたデータを読み出す半導体記憶装置において、前記バスラインの一方の端部を接続したバスライン駆動回路を具備することができる。
【００３７】
したがって、ダイナミック型のメモリ内に設けられた回路間の長いバスラインの電位を、前記デプリーション型ＮＭＯＳトランジスタのしきい値電圧のみに依存させるようにして、電源電圧の影響を受けることをなくし、電源電圧の低電圧化に対応できるようにし、この電源電圧が低く設定されても安定した回路動作を可能とする。
【００３８】
半導体記憶装置は、さらに、前記バスライン駆動回路の出力信号が前記バスラインを介して入力されるレベル変換回路を具備することができる。
【００３９】
したがって、ダイナミック型のメモリ内に設けられた回路間の長いバスラインの電位を、回路内部では低電圧とし、外部には所定の電源電圧レベルのデータ信号を出力し、又は外部から所定の電源電圧レベルのデータ信号を入力することができ、外部機器や外部の回路とのインターフェースが容易となる。
【００４０】
半導体記憶装置は、複数のセンスアンプとデータ入力バッファとを含み、前記バスライン駆動回路は、前記センスアンプの出力段又は前記データ入力バッファの出力段に設けることができる。
【００４１】
したがって、データ読み出し又は書き込みにおいて消費電力を低減することができる。また、データ出力バス，データ入力バスにおいては、データ書き込み時又は読み出し時においてデータ転送が速くなるため、半導体記憶装置の応答性が向上できる。
【００４２】
前記バスライン駆動回路は、電源電圧よりも低い電圧を供給するバスラインへの電源供給回路として使用することができる。
【００４３】
したがって、前記バスライン駆動回路を低電圧動作を行なう回路の電源供給回路として使用することで、回路の応用範囲を広げることができ、種々の低電圧供給回路に応用できる。
【００４４】
半導体記憶装置は、複数のセンスアンプとデータ出力バッファとを含み、前記データ出力バッファは、前記センスアンプから転送された読み出しデータを受け、該読み出しデータの電圧振幅を変換する回路を含むことができる。
【００４５】
したがって、前記回路に転送された小振幅の信号の電圧振幅を大きくすることができ、外部装置の電源仕様に合わせた信号振幅にすることができる。
【００４６】
本発明の第６の態様に係る半導体記憶装置は、複数のデータ線対と、複数のワード線と、前記データ線対と前記ワード線の交点にそれぞれ設けられた複数のスタティック型メモリセルと、を含む複数のメモリブロックと、アドレス信号を入力するアドレス端子と、前記アドレス信号を取り込んで、前記メモリブロック内のカラムアドレスを指定するカラムアドレスバッファ並びにカラムアドレスデコーダと、前記アドレス信号を取り込んで、前記メモリブロック内のローアドレスを指定するローアドレスバッファならびにローアドレスデコーダと、前記アドレス信号を取り込んで、前記複数のメモリブロックのうち一つのメモリブロックを選択するブロック入力バッファ並びにブロックプリデコーダと、前記メモリブロックへの書き込みデータあるいは前記メモリブロックからの読み出しデータを増幅する複数のセンスアンプと、外部データが入力されるデータ入力端子と、記憶データが出力されるデータ出力端子と、外部端子から入力される書き込み制御信号、アウトプットイネーブル信号、チップセレクト信号により、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するクロックジェネレータと、前記アウトプットイネーブル信号により制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した読み出しデータを取り込み、データ出力バスを介して、前記データ出力端子へ前記読み出しデータを転送するデータ出力バッファと、前記書き込み制御信号により制御され、データ入力時に、前記データ入力端子からの書き込みデータを取り込み、データ入力バスを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路と、により構成される半導体記憶装置であって、
前記バスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該バスラインの一端と前記第２導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第２導電型のトランジスタのゲートに、電源電圧以下であって該デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値以上の電圧が印加されることを特徴とする。
【００４７】
したがって、スタティック型のメモリ内に設けられた回路間の長いバスラインの電位を、前記デプリーション型ＮＭＯＳトランジスタのしきい値電圧のみに依存させるようにして、電源電圧の影響を受けることをなくし、電源電圧の低電圧化に対応できるようにし、この電源電圧が低く設定されても安定した回路動作を可能とする。
【００４８】
本発明の第７の態様に係る半導体記憶装置は、複数のビット線対と、複数のワード線と、前記ビット線対と前記ワード線の交点にそれぞれ設けられた複数のダイナミック型メモリセルと、を含む複数のメモリアレイと、アドレス信号を入力するアドレス端子と、前記アドレス信号を取り込んで、前記メモリアレイ内のカラムアドレスを指定するカラムアドレスバッファ、カラムアドレスプリデコーダ、カラムアドレスデコーダと、前記アドレス信号を取り込んで、前記メモリアレイ内のローアドレスを指定するローアドレスバッファ、ローアドレスプリデコーダ、ローアドレスデコーダと、前記メモリアレイへの書き込みデータあるいは前記メモリブロックからの読み出しデータを増幅する複数のセンスアンプと、外部データが入力されるデータ入力端子と、記憶データが出力されるデータ出力端子と、外部端子から入力されるカラムアドレスストローブ信号、ローアドレスストローブ信号、ライトイネーブル信号の、それぞれの信号の組み合わせによって、ダイナミック型ＲＡＭのモードを設定し、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するロー系，カラム系，ライト系のそれぞれのクロックジェネレータと、前記アウトプットイネーブル信号により制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した読み出しデータを取り込み、データ出力バスを介して、前記データ出力端子へ前記読み出しデータを転送するデータ出力バッファと、前記ライトイネーブル信号により制御され、データ入力時に、前記データ入力端子からの書き込みデータを取り込み、データ入力バスを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路と、により構成される半導体記憶装置であって、前記バスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該バスラインの一端と前記第２導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第２導電型のトランジスタのゲートに、電源電圧以下であって該デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値以上の電圧が印加されることを特徴とする。
【００４９】
したがって、ダイナミック型のメモリ内に設けられた回路間の長いバスラインの電位を、前記デプリーション型ＮＭＯＳトランジスタのしきい値電圧のみに依存させるようにして、電源電圧の影響を受けることをなくし、電源電圧の低電圧化に対応できるようにし、この電源電圧が低く設定されても安定した回路動作を可能とする。
【００５０】
【発明の実施の形態】
＜実施の形態１＞
図２に本願発明者が検討した比較例のバスライン駆動回路を示す。このバスライン駆動回路は、半導体記憶装置に含まれるバスラインの数（ｎ本）と対応されて設けられるものであるが、ここでは省略し、ｎ本のバスラインの内の１本のバスラインＬ０の駆動回路のみを示す。
【００５１】
図２のバスライン駆動回路は、ＰＭＯＳトランジスタＱ５のドレインとＮＭＯＳトランジスタＱ６のドレインが接続され、それらのゲートに同一の信号が供給される電源供給回路ＰＳを有する。そして、前記ＰＭＯＳトランジスタＱ５のソースに電源電圧ＶＤＤ，ＮＭＯＳトランジスタＱ６のソースに接地電圧ＧＮＤが印加されることによって、前記電源電圧ＶＤＤを分圧し、ラインｐの電位を前記電源電圧ＶＤＤよりも低い電位Ｖｐとしている。たとえば、前記ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６が同等の電流供給能力をもって構成されれば、電源電圧ＶＤＤが５Ｖであれば、電圧Ｖｐは約２．５Ｖとなる。
【００５２】
図２のバスライン駆動回路では、ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６により構成される電源供給回路ＰＳに定常的な貫通電流が流れてしまい、その分だけ消費電流が大きくなってしまうことになる。
【００５３】
そして、前記ラインｐの電位Ｖｐは、サブストレート（トランジスタの基板）とソースとが短絡されたＰＭＯＳトランジスタＱ９のソースに供給される。また、前記ＰＭＯＳトランジスタＱ９のドレインとＮＭＯＳトランジスタＱ８のドレインがラインｑにおいて共通接続されると共に、前記２つのトランジスタＱ８，Ｑ９のゲートは共通接続されている。
【００５４】
このＰＭＯＳトランジスタＱ９と、ＮＭＯＳトランジスタＱ８とが直列接続された回路Ｘは、たとえば、データ出力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ内部回路側（メモリアレイ側）に接続される回路である。また、この回路Ｘは、たとえば、データ入力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ入力バッファ側に接続される回路である。ここでは、前記データ出力にかかるバスライン駆動回路として、比較例のバスライン駆動回路を用いた場合について説明する。
【００５５】
ここで、前記ＰＭＯＳトランジスタＱ９，ＮＭＯＳトランジスタＱ８のそれぞれのゲートには、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２からなるインバータＩＮＶ１からの出力信号が入力される。このインバータＩＮＶ１は、内部回路からの内部読み出しデータｄ０を入力信号として、この内部読み出しデータｄ０をバスライン駆動回路に取り込むものである。
【００５６】
そして、前記ＰＭＯＳトランジスタＱ９，ＮＭＯＳトランジスタＱ８からなる回路Ｘの出力信号は、ラインｑから長く引き延ばされたバスラインＬ０上に出力され、データ出力部の初段に設けられたレベル変換回路ＬＶＣに入力される。
【００５７】
このレベル変換回路ＬＶＣは、電源電圧をＶＤＤとし、レベル変換回路のＬＶＣの入力段の回路を構成するトランジスタのしきい値電圧を適切に設定すれば、バスラインＬ０上にラインｑから出力されたＶｐと０Ｖとを振幅とする信号をフルスイング（ＶＤＤレベルとＧＮＤレベルを振幅とするスイング）させることにより、外部装置の入力電圧仕様の電圧振幅に適合した電圧レベルに変換する。すなわち、前記バスラインＬ０上に出力される信号の振幅を電源電圧ＶＤＤまたは接地電圧ＧＮＤにするものである。このレベル変換回路ＬＶＣについては図１０に示し、この詳細な構成及び動作については後に説明する。ここで、前記外部装置は、たとえば、磁気ディスク等のインターフェース回路やマイクロプロセッサ等を示している。
【００５８】
ここで、このバスラインＬ０は、前記したように長く引き延ばされているため、負荷容量ＣＬ，負荷抵抗ＲＬが形成されてしまうことになる。
【００５９】
次に図２に示す回路の動作について説明する。まず、内部読み出しデータｄ０をローレベルからハイレベルに変化させた場合の動作について説明する。
【００６０】
内部読み出しデータｄ０をローレベルからハイレベルに変化させることにより、ＰＭＯＳトランジスタＱ１がオフされ、ＮＭＯＳトランジスタＱ２がオンされる。このことによって、ラインｏにおける電位が接地電圧ＧＮＤレベル（０Ｖ）とされる。
【００６１】
そして、インバータＩＮＶ１からのローレベルの出力信号を受けて、ＰＭＯＳトランジスタＱ９がオンされ、ＮＭＯＳトランジスタＱ８がオフされる。このため、前記接地電圧ＧＮＤレベルとされていたバスラインＬ０は電位Ｖｐ（＝ＶＤＤ／２＝２．５Ｖ）に充電される。
【００６２】
そして、レベル変換回路ＬＶＣはバスラインＬ０の電位変化を受けて、バスラインＬ０の出力電位Ｖｐを電源電圧ＶＤＤレベルに変換し、読み出しデータＤ０として出力する。この読み出しデータＤ０は、半導体記憶装置の出力部を介して図示しないデータ出力端子から出力され、外部装置へ転送される。
【００６３】
一方、前記内部読み出しデータｄ０をハイレベルからローレベルに変化させた場合は、ＰＭＯＳトランジスタＱ１がオンされ、ＮＭＯＳトランジスタＱ２がオフされる。従って、ラインｏの電位は電源電圧ＶＤＤレベル（５Ｖ）となる。
【００６４】
そして、インバータＩＮＶ１からのハイレベルの出力信号を受けて、ＰＭＯＳトランジスタＱ９がオフされ、ＮＭＯＳトランジスタＱ８がオンされる。このため、電位Ｖｐに充電されていた前記バスラインＬ０のラインｒの電荷は放電されて、ラインｒの電位は接地電圧ＧＮＤとなる。
【００６５】
そして、レベル変換回路ＬＶＣはこのバスラインＬ０の電位変化を受けて、接地電圧ＧＮＤレベルの信号を読み出しデータＤ０として出力する。この読み出しデータＤ０は、半導体記憶装置の出力部を介して図示しないデータ出力端子から出力され、外部装置へ転送される。
【００６６】
次に、図２のレベル変換回路ＬＶＣを図１０を用いて説明する。図１０のレベル変換回路は、バスラインＬ０のラインｒの電位を入力信号とするＮＭＯＳトランジスタＱ３１と、該ＮＭＯＳトランジスタＱ３１の出力がゲートに入力されるＰＭＯＳトランジスタＱ３３と、前記ラインｒに出力される信号がゲートに入力されるＮＭＯＳトランジスタＱ３４とを含み、ＰＭＯＳトランジスタＱ３３のドレインとＮＭＯＳトランジスタＱ３４のドレインと接続されている。また、ラインｋの電位をゲートに入力するＰＭＯＳトランジスタＱ３２を含み、該ＰＭＯＳトランジスタＱ３２のドレインがＰＭＯＳトランジスタＱ３３のゲートに接続されている。また、ＮＭＯＳトランジスタＱ３１のゲートには、図２のＶｐが印加されている。ラインｋからは信号が出力され、その信号はＰＭＯＳトランジスタＱ３５とＮＭＯＳトランジスタＱ３６とからなるＣＭＯＳインバータに入力され、ＣＭＯＳインバータは読み出しデータＤ０を出力する。
【００６７】
図１０のレベル変換回路ＬＶＣの動作を説明する。ラインｒにハイレベル即ち電位Ｖｐをもつ信号が入力されると、ＮＭＯＳトランジスタＱ３４はオンするため、ラインｋの電位は接地電位ＧＮＤレベルとなる。なお、ラインｋの電位がＧＮＤレベルになると、ＰＭＯＳトランジスタＱ３２はオンするため、ラインｊにはＶＤＤの電位となり、ＰＭＯＳトランジスタＱ３３はオフする。また、ＮＭＯＳトランジスタＱ３１のゲートにはラインｒの電位と同じ電位Ｖｐが印加されているため、ＮＭＯＳＱ３１はオフ状態となり、ラインｊからラインｒへの定常的電流は流れない。
【００６８】
そして、ラインｋがローレベルであるため、ＰＭＯＳトランジスタＱ３５がオンし、ＮＭＯＳトランジスタＱ３６がオフするため、読み出しデータＤ０はハイレベル即ちＶＤＤの電位を持つ信号として出力される。
【００６９】
次に、ラインｒにローレベル即ち接地電位ＧＮＤレベルの信号が入力された場合を説明する。ラインｒがローレベルであるため、ＮＭＯＳトランジスタＱ３４はオフする一方、ＮＭＯＳトランジスタＱ３１はオンする。また、ＰＭＯＳトランジスタＱ３２はラインｋの電位の上昇の伴ってオフに移行するため、ラインｊの電位は接地電位に向けて低下する。ラインｒの電位の低下に伴ってＰＭＯＳトランジスタＱ３３がオンに移行し、ラインｋの電位はさらに上昇する。そして、ラインｋの電位はＶＤＤまで上昇する。なお、ラインｋがＶＤＤ電位となるとＰＭＯＳトランジスタＱ３２はオフ状態となり、ＰＭＯＳトランジスタＱ３２を介してラインｊからラインｒへ定常的な電流が流れることはない。
【００７０】
そして、ラインｋがハイレベルであるため、ＮＭＯＳトランジスタＱ３６がオンし、ＰＭＯＳトランジスタＱ３５がオフするため、読み出しデータＤ０はローレベル即ち接地電位ＧＮＤレベルの電位を持つ信号として出力される。
【００７１】
図１に本発明の実施の形態１のバスライン駆動回路を示す。このバスライン駆動回路は、前記問題を鑑みて本願発明者によって見出されたものである。ここで、前記ＰＭＯＳトランジスタＱ７と、デプリーション型ＮＭＯＳトランジスタＤＱ１と、ＮＭＯＳトランジスタＱ８とにより構成される回路Ｙは、たとえば、データ出力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ内部回路側（メモリアレイ側）に接続される回路である。また、この回路Ｙは、たとえば、データ入力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ入力バッファ側に接続される回路である。ここでは、図２の比較例と対応させて、前記データ出力にかかるバスライン駆動回路として、本発明のバスライン駆動回路を用いた場合について説明する。また、このバスライン駆動回路は、半導体記憶装置に含まれるバスラインの数（ｎ本）と対応されて設けられるものであるが、ここでは省略し、一本のバスラインＬ０の駆動回路のみを示す。また、説明の便宜上、電源電圧ＶＤＤを５Ｖとし、接地電位ＧＮＤを０Ｖとして説明するが、電圧はこれに限定されるものではない。また、ＭＯＳトランジスタを例として説明するが、ＭＩＳトランジスタでもよく、本発明の趣旨を損なわない限り同等の機能を有する能動素子であれば良いことは明らかである。また、ＭＯＳトランジスタの導電型については、便宜上、Ｐ型を第１導電型とし、Ｎ型を第２導電型として説明する。
【００７２】
本発明の実施の形態１のバスライン駆動回路の構成について以下に説明する。バスライン駆動回路は、共通に接続されたそれぞれのゲートに内部読み出しデータｄ０が入力されるＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２からなるインバータＩＮＶ１と、該インバータＩＮＶ１の出力信号を受ける遅延回路ＤＬと、前記インバータＩＮＶ１の出力信号をゲートにて受ける、ＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８と、前記遅延回路ＤＬの出力を受けるデプリーション型ＮＭＯＳトランジスタＤＱ１とを含む。
【００７３】
ここで、前記ＰＭＯＳトランジスタＱ７のソースには電源電圧ＶＤＤが印加され、前記ＮＭＯＳトランジスタＱ８のソースには接地電圧ＧＮＤが印加されている。そして、前記デプリーション型ＮＭＯＳトランジスタＤＱ１は、前記ＰＭＯＳトランジスタＱ７のドレインと、前記ＮＭＯＳトランジスタＱ８のドレインとの間に設けられる。そして、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のソースと、前記ＮＭＯＳトランジスタＱ８のドレインとを接続したラインｄと、バスラインＬ０とが接続されている。ここで、このバスラインＬ０は、上述したように長く引き延ばされているため、負荷容量ＣＬ，負荷抵抗ＲＬが形成されてしまうことになる。
【００７４】
そして、前記長く引き延ばされたバスラインＬ０上に出力された信号は、レベル変換回路ＬＶＣに入力され、このレベル変換回路ＬＶＣによって、ラインｃの信号レベルをフルスイング（ＶＤＤレベルとＧＮＤレベルを振幅とするスイング）した信号に変換した上で、読み出しデータＤ０として出力する。そして該読み出しデータＤ０は図示しないデータ出力端子から出力され、外部装置へ転送される。
【００７５】
ところで、前記遅延回路ＤＬは、例えば、抵抗ＲｄおよびキャパシタＣｄにより形成される。この場合、半導体チップにおいて、前記抵抗ＲｄおよびキャパシタＣｄは、前記半導体チップ上の不活性領域において、ポリシリコン等の導電層により形成された配線を使用して、それを引き回すことにより、形成することができる。 また、この遅延回路ＤＬを前記抵抗，容量で構成する代わりに、例えばＰＭＯＳトランジスタ，ＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路を偶数個接続させても良い。この場合、このインバータ回路はチップ面積対策としては有効であり、前記ＰＭＯＳトランジスタやＮＭＯＳトランジスタのチャネル幅やチャネル長を所望の寸法にすることで所望の遅延時間を有する遅延回路を構成することができる。また、このＣＭＯＳインバータ回路は、精度がよく、特に、遅延時間を調整するのには有効である。例えば、ＣＭＯＳインバータ回路を偶数個直列接続させ、複数のＣＭＯＳインバータ回路間にヒューズを接続して、トリミングすることにより、チップ上にＣＭＯＳインバータ回路を形成してから、仕様に合わせて遅延段数や遅延時間を調整することもできる。この遅延時間については、遅延回路からの出力信号をそのゲートに受けるデプリーション型ＮＭＯＳトランジスタＤＱ１のチャンネル幅，チャンネル長に依存してオン又はオフするタイミングが異なるために、最適値を選択して遅延時間を設定するようにすればよい。
【００７６】
次に図１に示すバスライン駆動回路の動作について、図１に加えて、図３に示す回路の動作波形図（縦軸：電圧（Ｖ），横軸：時間），図４に示す図１中のラインｃにおける電圧（縦軸，Ｖ）と時間（横軸）との依存を示すグラフ及び図５に示すレベル変換回路ＬＶＣの回路図とを使用して以下に説明する。なお、説明の便宜上、前記ＰＭＯＳトランジスタＱ１と、ＮＭＯＳトランジスタＱ２との電流供給能力を同一とし、直列接続された前記ＰＭＯＳトランジスタＱ７およびデプリーション型ＮＭＯＳトランジスタＤＱ１のトータルの電流供給能力と、前記ＮＭＯＳトランジスタＱ８の電流供給能力とを同一とさせて構成したものとする。
【００７７】
まず、内部読み出しデータｄ０を、ローレベルからハイレベルに変化させた場合について説明する。内部読み出しデータｄ０の電位をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶＤＤ＝５Ｖ）に変化させることにより、ＰＭＯＳトランジスタＱ１がオフされ、ＮＭＯＳトランジスタＱ２がオンされる。このことによって、インバータＩＮＶ１の出力信号はローレベルとなるため、内部読み出しデータｄ０の電位のローレベルからハイレベルへの立ち上がりエッジに応答して、ラインａの電位がハイレベルからローレベルに変化する。
【００７８】
そして、ラインａの電位が低下してゆくと、ＰＭＯＳトランジスタＱ７がオンし，ＮＭＯＳトランジスタＱ８がオフ状態に移行する。したがって、ＰＭＯＳトランジスタＱ７のドレインはＶＤＤとなる。
【００７９】
一方、前記インバータＩＮＶ１による出力信号は、遅延回路ＤＬによって所定の時間だけ遅延され、ラインｂには遅延信号が伝播される。すなわち、図３に示されるように、ラインａの電位の立ち下がりにおいては、ラインｂの電位は依然としてハイレベルであるため、デプリーション型ＮＭＯＳトランジスタＤＱ１は該ＤＱ１のソースをＤＱ１のドレインの電位即ちＶＤＤレベルにまで引き上げようとする。つまり、デプリーション型ＮＭＯＳトランジスタＤＱ１のゲートには、内部読み出しデータｄ０の電圧レベル変化直後は、電源電圧ＶＤＤレベルの信号が図３に示されるように所定の遅延時間分印加されるため、前記デプリーション型ＮＭＯＳトランジスタＤＱ１は、大きな電流供給能力をもって、急速にバスラインＬ０を充電することができる。なお、この遅延時間とデプリーション型ＮＭＯＳトランジスタＤＱ１との関係については後に詳細に説明する。
【００８０】
その後、ラインｂの電位が、ラインａの電位とほぼ同等の電位即ち接地電位へ向けて低下し、該接地電位が前記デプリーション型ＮＭＯＳトランジスタＤＱ１のゲートに印加され始めるとともに、バスラインＬ０には十分な充電がされる。そして、ラインｂの電位が低下するにつれてラインｄ，ｃの電位が上昇し、該ラインｃ，ｄの電位の上昇は、デプリーション型ＮＭＯＳトランジスタＤＱ１の電流供給能力が無くなったところで停止する。デプリーション型ＮＭＯＳトランジスタＤＱ１の電流供給能力は、ソース電位とゲート電位との相互関係で定まり、デプリーション型ＮＭＯＳトランジスタＤＱ１電流供給能力は最終的に０となる。このときのラインｄの電位及びラインｃの電位Ｖｃは、デプリーション型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の絶対値Ｖｔｈｄ（たとえば１．５Ｖ）とほぼ等しい値に収束し、それ以上の電位の上昇は生じない。
【００８１】
一方、レベル変換回路ＬＶＣ内の初段の回路は、該回路を構成するトランジスタのしきい値電圧をたとえばＶｃ／２としてレベル判定するように構成すれば、前記ラインｃの電位がＶｃ／２以上に上昇すると、レベル変換回路ＬＶＣは、ラインｃの電位をハイレベル、すなわち、電源電圧ＶＤＤレベルに変換した上で、読み出しデータＤ０として、図示しないデータ出力端子から出力し、外部装置へ転送する。そして、図１のバスライン駆動回路のラインｃにおける充電速度は図４に示すように図２の比較回路と比べてｔ１分だけ速くなるため、読み出しデータＤ０も高速に立ち上がることになる。
【００８２】
ここで、デプリーション型ＮＭＯＳトランジスタＤＱ１の性質について説明する。デプリーション型ＮＭＯＳトランジスタは、チャネルにおける不純物濃度を制御すること等によって、しきい値電圧の絶対値Ｖｔｈｄを低く設定するものであって、ゲート電位ＶＧが０Ｖであっても導電性のチャネルを有するデバイスである。すなわち、ゲート接合の内蔵電位でもって、チャネル領域は充分反転しているものである。
【００８３】
よって、そのドレインに電源電圧ＶＤＤが印加され、ゲートに電源電圧ＶＤＤが印加された場合には、ソース電位は電源電圧ＶＤＤと同等の電圧レベルＶＤＤとされる。
【００８４】
また、そのドレインに電源電圧ＶＤＤが印加され、ゲートに接地電圧ＧＮＤが印加された場合には、ソース電位はしきい値電圧の絶対値Ｖｔｈｄと同等とされる。
【００８５】
また、そのドレインに電源電圧ＶＤＤが印加され、ゲートに電源電圧ＶＤＤよりも低い正電圧Ｖｘが印加された場合には、ソース電位はしきい値電圧の絶対値Ｖｔｈｄに電圧Ｖｘ分が加算された電圧とされる。
【００８６】
すなわち、ＶＤＤがＶｔｈｄよりも大きいときに、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のソース電位は、ドレイン電位の影響を受けず、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のゲート電位ＶＧおよびしきい値電圧の絶対値Ｖｔｈｄにのみしか依存しない。
【００８７】
以上説明したように、本実施の形態の回路においても、ラインｃの電位Ｖｃは、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の絶対値Ｖｔｈｄのみに依存するものであって、電源電圧ＶＤＤの影響を受けることがない。このため、上述した電源電圧の低電圧化に対応でき、この電源電圧が低く設定されても安定した回路動作が可能である。また、前記バスラインにおいては、すべてのバスラインの充放電が高速にでき、かつ、消費電力が小さくなる。
【００８８】
次に、内部読み出しデータｄ０の電圧レベルをハイレベルからローレベルに変化させた場合について説明する。
【００８９】
内部読み出しデータｄ０の電位をハイレベル（ＶＤＤ＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変化させると、ＰＭＯＳトランジスタＱ１がオンに移行し、ＮＭＯＳトランジスタＱ２がオフに移行する。そのため、インバータＩＮＶ１の出力信号はハイレベルとなり、内部読み出しデータｄ０の電位のハイレベルからローレベルへの立ち下がりエッジに応答して、前記ラインａの電位がローレベルからハイレベルに変化する。
【００９０】
そして、このラインａがハイレベルに変化するため、ＰＭＯＳトランジスタＱ７がオフし、ＮＭＯＳトランジスタＱ８がオンする。したがって、バスラインＬ０に充電されていた電荷はＮＭＯＳトランジスタＱ８を介して速やかに放電され、ラインｄ，ラインｃの電位は接地電位となる。
【００９１】
一方、前記ラインｃの電位がＶｃ／２以下に低下すると、レベル変換回路ＬＶＣ内の初段の回路は、該回路を構成するトランジスタのしきい値電圧をたとえばＶｃ／２としてレベル判定するように構成すれば、ラインｃの電位をローレベル、すなわち、接地電位０Ｖに変換した上で、読み出しデータＤ０として、図示しないデータ出力端子から出力し、外部装置へ転送する。
【００９２】
次に、前記遅延時間とデプリーション型ＮＭＯＳトランジスタＤＱ１の関係について説明する。この遅延時間による電位の判定レベルについて図２の比較例と図１の回路について説明する。
【００９３】
このとき、比較例の回路において、バスラインＬ０の負荷抵抗ＲＬが０オームであるとし、ゲート入力はステップ関数として計算する。ここで、式中の記号は、バスラインの電位をＶ，負荷容量をＣ，ＰＭＯＳトランジスタＱ９のしきい値電圧の絶対値をＶｔｈｐ，飽和・非飽和の境界をｔｃ，判定レベルに達するまでの時間をｔ，Ｆを周波数，Ｉを電流とし、図１のＰＭＯＳトランジスタＱ９の電流増幅率をβｐ，デプリーション型ＮＭＯＳトランジスタＤＱ１の電流増幅率をβＤＥとする。Ｉ＝ＣＶＦであるから、ＣＶ（＝Ｉ／Ｆ）について求めると、式１のようになる。
【００９４】
【数１】
また、この式１を解いてＰＭＯＳトランジスタＱ９の遅延時間ｔｐについて求めると、式２のようになる。
【００９５】
【数２】
一方、図１の回路において、バスラインＬ０の負荷抵抗ＲＬがないものとし、ゲート入力はステップ関数とし、デプリーション型ＮＭＯＳトランジスタＤＱ１のゲートには遅延により電源電圧ＶＤＤが印加されているものとする。さらに、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のドレインに接続されたＰＭＯＳトランジスタＱ７の遅延時間を無視し、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のボディー効果によるしきい値電圧の絶対値Ｖｔｈｄの変化は無視するものとする。そして、ＣＶ（＝Ｉ／Ｆ）について求めると、式３のようになる。
【００９６】
【数３】
この場合、デプリーション型ＮＭＯＳＤＱ１が常に非飽和状態であるので、このような式が算出される。
【００９７】
そして、この式を解いてデプリーション型ＮＭＯＳトランジスタＤＱ１の遅延時間を求めると、式４のようになる。
【００９８】
【数４】
そして、前記式２と、式３を利用して、判定レベルに達するまでの時間を同一にするための条件を求める。この場合、式２にＶ＝ＶＤＤ／２を代入し、式４にＶ＝２Ｖｔｈｄ／２を代入し、ｔｐ＝ｔｄｅであるから、遅延量ｔｒは、式５のようになる。
【００９９】
【数５】
そして、この式をβＤＥ（βＤＥ＜βｐ）について解くことにより、遅延量を設定することができる。
【０１００】
また、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のゲート電圧を、判定レベルまで電源電圧ＶＤＤレベルを保持する、ＲＧ，ＣＧ，ｔｒの関係を示すと式６のようになる。ここで、ＲＧ，ＣＧは、夫々図１のバスライン駆動回路のＲｄ，Ｃｄの値を表わしている。
【０１０１】
【数６】
【数７】
ここで、αの値は、およそ０．４から１．０程度の値となる。例えば、図１のＲｄ、Ｃｄを集中定数とし、ラインｂの電位Ｖｂがラインａの電位Ｖａの９０％の電位になるまで充電する場合を考えると、式７においてＶｂ／Ｖａを０．９とするとＣｄ・Ｒｄ＝０．４３ｔとなり、αの値は、およそ０．４３となる。また、分布定数モデルを用い、他の条件を同じにして計算すると、Ｃｄ・Ｒｄ＝１．００ｔとなり、αの値は、およそ１．００となる。従って、このようなαの値を前記求めた式５の遅延量ｔｒに設定すればよい。
【０１０２】
図５に、本発明のレベル変換回路ＬＶＣの一例を示す。この回路は、インバータＩＮＶ２と、レベル変換回路ＬＶＣに電源を供給するデプリーション型ＮＭＯＳトランジスタＤＱ２と、出力信号の波形整形を行なうインバータＩＮＶ３により構成される。
【０１０３】
前記インバータＩＮＶ２は、ＰＭＯＳトランジスタＱ１０と、ＮＭＯＳトランジスタＱ１１とを含み、それぞれのゲートとドレインがそれぞれ共通接続されて構成される。
【０１０４】
前記デプリーション型ＮＭＯＳトランジスタＤＱ２のゲートには、ＰＭＯＳトランジスタＱ１０のドレインとＮＭＯＳトランジスタＱ１１のドレインとが共通接続されたラインｆに出力される信号が印加され、ＤＱ２のドレインには電源電圧ＶＤＤが、ソースにはＱ１０のソースがそれぞれ接続されている。
【０１０５】
そして、前記インバータＩＮＶ３は、それぞれのゲート、ドレインが共通接続されたＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３とを含む。そして、前記インバータＩＮＶ２は、前記バスラインＬ０上の図１に示すラインｃ上の信号、すなわち、内部読み出しデータｄ０に相当する信号をそのゲートに受け、前記インバータＩＮＶ３は、該内部読み出しデータｄ０に相当する信号の振幅をフルスイング（ＶＤＤレベルとＧＮＤレベルを振幅とするスイング）させて読み出しデータＤ０を生成する。そして、前記読み出しデータＤ０は、図示しないデータ出力端子を介して出力され、外部装置へ転送される。
【０１０６】
次にこのレベル変換回路ＬＶＣの動作について説明する。まず、内部読み出しデータｄ０をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶＤＤ＝５Ｖ）に変化させた場合、すなわち、バスラインＬ０のラインｃの電位をローレベル（ＧＮＤ）から前記電位Ｖｃ（＝Ｖｔｈｄ）に変化させた場合について説明する。この場合には、ＰＭＯＳトランジスタＱ１０がオフとなり、ＮＭＯＳトランジスタＱ１１はオンとなるため、ラインｆの電位は低下してローレベル（接地電位）となる。そして、このローレベルの信号がインバータＩＮＶ３に入力され、ＰＭＯＳトランジスタＱ１２がオンするため、ハイレベルすなわち電源電圧ＶＤＤレベルの読み出しデータＤ０がラインｅから出力される。そして、前記ハイレベルのデータＤ０が図示しないデータ出力端子を介して出力され、外部装置へ転送される。
【０１０７】
次に、内部読み出しデータｄ０をハイレベル（ＶＤＤ＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変化させた場合、すなわち、バスラインＬ０のラインｃの電位をハイレベル（Ｖｔｈｄ）からローレベル（ＧＮＤ）に変化させた場合について説明する。この場合、ＮＭＯＳトランジスタＱ１１はオフされ、ＰＭＯＳトランジスタＱ１０はオンに移行する。デプリーション型ＮＭＯＳトランジスタＤＱ２は、ゲート電位に該デプリーション型ＮＭＯＳトランジスタＤＱ２のしきい値電圧の絶対値Ｖｔｈｄを加えた値分の電圧をＰＭＯＳトランジスタＱ１０のソースに印加する。従って、ＰＭＯＳトランジスタＱ１０がオンされ、ラインｆの電位はＧＮＤから徐々に上昇して、最終的にラインｆの電位は電源電圧ＶＤＤレベルにまで達する。
【０１０８】
そして、ラインｆに出力された信号はインバータＩＮＶ３に入力され、ラインｅには接地電圧ＧＮＤレベルの読み出しデータＤ０が、図示しないデータ出力端子を介して出力され、外部装置へ転送される。
【０１０９】
このレベル変換回路ＬＶＣにおいては、データ書き込み／読み出しのどちらの動作の場合にも電源ＶＤＤからデプリーション型ＮＭＯＳトランジスタＤＱ２，ＰＭＯＳトランジスタＱ１０，ＮＭＯＳトランジスタＱ１１を通してＧＮＤへの定常的な貫通電流はなく、消費電流の増加は生じない。
【０１１０】
ところで、本実施の形態のバスライン駆動回路は、すでに触れたように、データ入力部においても適用することができる。ただし、この場合、内部回路には低振幅の電圧が印加されていれば良いので、レベル変換回路ＬＶＣは不要であリ、バスラインＬ０の電位をそのまま内部回路に供給すれば良い。そして、この場合、図１の内部読み出しデータｄ０が信号振幅の大きい書き込みデータに対応し、読み出しデータＤ０が信号振幅の小さい内部書き込みデータに対応する。つまり、特に図示しないが、図１のインバータＩＮＶ１のゲートには書き込みデータがｄ０として供給され、ＩＮＶ１は、図１のＰＭＯＳトランジスタＱ７，デプリーション型ＮＭＯＳトランジスタＤＱ１，ＮＭＯＳトランジスタＱ８により構成される回路Ｙを駆動する。そして、データ読み出し時と同様に、デプリーション型ＮＭＯＳトランジスタＤＱ１のゲートへの信号は所定の遅延時間分遅延されて伝播される。そして、ラインｃの電位は、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のしきい値電圧のみにしか依存しなくなるので、電源電圧の影響を受けることがなくなるので、低電圧動作マージンを確保することができ、バスラインを高速に駆動することができる。
【０１１１】
また、本実施の形態は、バスラインＬ０のみに着目して記載したが、ｎ本のうちのいずれのバスラインにおいても共通であり、夫々のデータの電位レベルにしたがった動作を行なうものである。そして、特に、バスラインを一括充放電するときに、本実施の形態のバス駆動回路は大きな効果を奏する。
【０１１２】
このように、本発明のバス駆動回路は、電源電圧ＶＤＤが低い電圧仕様の半導体記憶装置を構成することによる、出力電圧の低下に伴う動作不良や、ＮＭＯＳトランジスタのオンによる電流供給能力の低下に伴うバスラインの充電速度の低下という問題を完全に解決することができ、半導体記憶装置を高性能に構成できる。
【０１１３】
＜実施の形態２＞
図６は、本発明の実施の形態２を示すバスライン駆動回路である。本実施の形態の回路によれば、デプリーション型ＮＭＯＳトランジスタＤＱ３のゲート電位が接地電圧ＧＮＤに固定されている。そのため、デプリーション型ＮＭＯＳトランジスタＤＱ３は入力信号としての内部読み出しデータｄ０の電圧レベルの変化直後の大きな電流供給能力を有しないため、実施の形態１に比べ、図４に示すように充電速度の低下ｔ２が生じる。しかしながら、この実施の形態によれば、図１における遅延回路を不要にできるという利点がある。
【０１１４】
つまり、このバスライン駆動回路は、ＰＭＯＳトランジスタＱ７のソースが電源ＶＤＤに接続され、ドレインはデプリーション型ＮＭＯＳトランジスタＤＱ３のドレインに接続されている。また、デプリーション型ＮＭＯＳトランジスタＤＱ３のソースは、ラインｄにおいてＮＭＯＳトランジスタＱ８のドレインに接続され、ＮＭＯＳトランジスタＱ８のソースは接地されている。そして、ラインｄに長く引き回されたバスラインＬ０が接続されている。
【０１１５】
つまり、このバスライン駆動回路は、前記ＰＭＯＳトランジスタＱ７のドレインと、ＮＭＯＳトランジスタＱ８のドレインの間に、前記デプリーション型ＮＭＯＳトランジスタＤＱ３が設けられるものである。そして、前記デプリーション型ＮＭＯＳトランジスタＤＱ３のソースと、ＮＭＯＳトランジスタＱ８のドレインとの間にて、長く引き回されたバスラインＬ０と接続されるものである。
【０１１６】
そして、図１に示した回路と同様に、前記長く引き延ばされて負荷容量ＣＬ，負荷抵抗ＲＬが形成されたバスラインＬ０上に出力された信号は、レベル変換回路ＬＶＣに入力されるものである。
【０１１７】
ただし、この場合も実施の形態１と同様に、前記ＰＭＯＳトランジスタＱ７と、デプリーション型ＮＭＯＳトランジスタＤＱ３と、ＮＭＯＳトランジスタＱ８とを含む回路Ｚは、たとえば、データ出力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ内部回路側（メモリアレイ側）に接続される回路である。そして、データ入力に係るバスライン駆動回路としては、バスラインＬ０の端部かつ入力バッファ側に接続される回路である。また、このバスライン駆動回路は、半導体記憶装置に含まれるバスラインの数と、対応されて設けられるものであるが、ここでは省略し、１本のバスラインＬ０の駆動回路のみを示す。ここでは、前記データ出力にかかるるバス駆動回路として、本発明のバスライン駆動回路を用いた場合について説明する。
【０１１８】
まず、図６の回路動作について説明する。まず、内部読み出しデータｄ０をローレベルからハイレベルに変化させた場合について説明する。この場合、前記内部読み出しデータｄ０の電位をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶＤＤ＝５Ｖ）に変化させると、ラインａの電位は、前記内部読み出しデータｄ０の立ち上がりに応答してハイレベルからローレベルに変化する。したがって、ＰＭＯＳトランジスタＱ７がオンに移行し、ＮＭＯＳトランジスタＱ８はオフに移行する。
【０１１９】
一方、デプリーション型ＮＭＯＳトランジスタＤＱ３のゲートは常に接地電位ＧＮＤに固定されているために、デプリーション型ＮＭＯＳトランジスタＤＱ３のソース電位は、しきい値電圧の絶対値Ｖｔｈｄとなる。そのため、バスラインＬ０の電位はＶｃ即ちしきい値電圧の絶対値Ｖｔｈｄに達するまで充電される。レベル変換回路ＬＶＣ内の初段の回路は、該回路を構成するトランジスタのしきい値電圧をたとえばＶｃ／２としてレベル判定するように構成すれば、前記ラインｃの電位がＶｃ／２以上に上昇すると、レベル変換回路ＬＶＣは、ラインｃの電位をハイレベル、すなわち、電源電圧ＶＤＤレベルに変換した上で、読み出しデータＤ０として、図示しないデータ出力端子から出力し、外部装置へ転送する。
【０１２０】
次に、内部読み出しデータｄ０をハイレベルからローレベルに変化させた場合について説明する。
【０１２１】
この場合、前記内部読み出しデータｄ０の電位をハイレベル（ＶＤＤ＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変化させると、ラインａの電位は、前記内部読み出しデータｄ０の立ち下がりエッジに応答してローレベルからハイレベルとなる。従って、ＮＭＯＳトランジスタＱ８がオンとなり、ＰＭＯＳトランジスタＱ７がオフとなる。その結果、バスラインＬ０の電位は接地電位となる。レベル変換回路ＬＶＣ内の初段の回路は、該回路を構成するトランジスタのしきい値電圧をたとえばＶｃ／２としてレベル判定するように構成すれば、前記ラインｃの電位がＶｃ／２以下に低下すると、レベル変換回路ＬＶＣは、ラインｃの電位をローレベル、すなわち、接地電位ＧＮＤに変換した上で、読み出しデータＤ０として、図示しないデータ出力端子から出力し、外部装置へ転送する。
【０１２２】
また、実施の形態２ではデプリーション型ＮＭＯＳトランジスタＤＱ３のゲート電位を接地電圧ＧＮＤに固定したが、これは接地電圧ＧＮＤに限らず電源電圧ＶＤＤよりも低い任意の電位Ｖｄであってもよい。この場合は、ラインｃの電位Ｖｃは約Ｖｄ分だけ増加する。そして、その分消費電流は増えるが、充電速度は速くなる。
【０１２３】
また、デプリーション型ＮＭＯＳトランジスタＤＱ３のゲートをＰＭＯＳトランジスタＱ７，ＮＭＯＳトランジスタＱ８のゲート信号に接続してもよく、図１に示したバス駆動回路と同様の効果が得られる。
【０１２４】
また、本実施の形態２ではＮＭＯＳトランジスタＱ８のドレインをバスラインＬ０に接続したが、これはＰＭＯＳトランジスタＱ７のドレインに接続してもよく、図２の回路と比べて消費電力が低減される。
【０１２５】
このように、本実施の形態のバス駆動回路は、遅延回路を不要にできると共に、電源電圧に依存せずに電源を供給することができるので、小型のチップにて構成でき、遅延時間の設定も不要になり、使い勝手が向上できる。
【０１２６】
また、本実施の形態では、バスライン駆動回路をデータ出力にかかる回路に設けた例について記載したが、実施の形態１と同様に、前記バスライン駆動回路をデータ入力にかかる回路に設けても上述したような効果を得ることができる。
【０１２７】
＜実施の形態３＞
図７は、本発明の実施の形態３のバスライン駆動回路である。
【０１２８】
この回路は、電流供給源と、内部読み出しデータｄ０からｄｎ−１をそれぞれ入力とするＣＭＯＳトランジスタからなるｎ個のインバータＩＮＶ１０からＩＮＶ１ｎ−１と、ＣＭＯＳトランジスタからなるｎ個のインバータＩＮＶ４０からＩＮＶ４ｎ−１と、前記インバータＩＮＶ４０からＩＮＶ４ｎ−１の出力をそれぞれ受けるｎ本のバスラインＬ０からＬｎ−１とを含み構成される。前記インバータＩＮＶ１０からＩＮＶ１ｎ−１は、たとえば、図１に示したＩＮＶ１と同様な構成をしている。また、前記電流供給源は、デプリーション型ＮＭＯＳトランジスタＤＱ４を含み、デプリーション型ＭＯＳトランジスタＤＱ４のドレインには電源電圧ＶＤＤが供給され、ＤＱ４のゲートには電源電圧ＶＤＤよりも小さな一定の電圧Ｖｄｇが印加される。デプリーション型ＮＭＯＳトランジスタＤＱ４は、複数のバスラインＬ０〜Ｌｎ−１に対し、１つのトランジスタで構成されているために、バスラインの本数ｎ分の電流駆動能力、及びＰＭＯＳトランジスタＱ１４０からＱ１４ｎ−１を形成するためのＰウェルの容量分を駆動する能力が必要となる。すなわち、すべてのバスラインＬ０〜Ｌｎ−１がハイレベルとなったときに、前記デプリーション型ＮＭＯＳトランジスタＤＱ４のサイズが小さすぎると、電位の立ち上がりが悪くなるため、前記バスラインの数（ｎ本）分の電流駆動能力が必要となる。また、Ｎウェルがジャンクションとして延びてしまうため、前記デプリーション型ＮＭＯＳトランジスタの駆動能力としては、ジャンクション容量と負荷容量とをもつＮウエルを駆動する能力が最低必要となる。
【０１２９】
一方、内部読み出しデータｄ０はＩＮＶ１０に入力され、該ＩＮＶ１０の出力（ラインａ０）はインバータ４０に入力される。インバータＩＮＶ４０は、ＰＭＯＳトランジスタＱ１４０と、ＮＭＯＳトランジスタＱ１５０により構成される。前記ＰＭＯＳトランジスタＱ１４０は、ソースとサブストレート（基板）とが共通接続され、該ソースが前記デプリーション型ＮＭＯＳトランジスタＤＱ４のソースとラインｇにて接続されている。前記ＮＭＯＳトランジスタＱ１５０のドレインは、前記ＰＭＯＳトランジスタＱ１４０のドレインとラインｈ０にて接続され、Ｑ１５０のソースには接地電圧ＧＮＤが印加される。そして、前記インバータＩＮＶ４０の出力、すなわち、前記ＰＭＯＳトランジスタＱ１４０のドレインと前記ＮＭＯＳトランジスタＱ１５０のドレインそれぞれが共通接続されたラインｈ０に、前記バスラインＬ０が接続されている。また、ｎ個の内部読み出しデータｄ０からｄｎ−１のうちのｄ０以外のデータが入力される回路も同様な構成をしており、図７においては繁雑を避けるために、ｄ０とｄｎ−１のみを示した。
【０１３０】
ところで、インバータＩＮＶ１０，ＩＮＶ４０等のｎ組の回路は、たとえば、データ出力にかかるバスライン駆動回路としては、ｎ本のバスライン（Ｌ０からＬｎ−１）の端部かつ内部回路側（メモリアレイ側）に接続される回路である。また、これらのインバータは、たとえば、データ入力にかかるバスライン駆動回路としては、バスラインの端部かつ入力バッファ側に接続される回路である。ここでは、前記データ出力にかかるバスライン駆動回路として、本発明のバスライン駆動回路を用いた場合について動作を説明する。最初に、内部読み出しデータｄ０をローレベルからハイレベルに変化させた場合について説明する。
【０１３１】
まず、デプリーション型ＮＭＯＳトランジスタＤＱ４のゲートは常にドレインの電圧である電源電圧ＶＤＤよりも低い電位Ｖｄｇに固定されているために、デプリーション型ＮＭＯＳトランジスタＤＱ４のソース電位、すなわち、ラインｇの電位は、前記デプリーション型ＮＭＯＳトランジスタＤＱ４のゲートに印加される電圧Ｖｄｇと、そのしきい値電圧の絶対値Ｖｔｈｄとの和、つまり電位Ｖｄｇ＋Ｖｔｈｄとなっている。そして、ラインｇの該電位Ｖｄｇ＋ＶｔｈｄはＩＮＶ４０からＩＮＶ４ｎ−１までのすべてのインバータへ電源電圧として供給される。
【０１３２】
次に、前記内部読み出しデータｄ０の電位をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶＤＤ＝５Ｖ）に変化させると、ＩＮＶ１０の出力はローレベルとなるため、ＰＭＯＳトランジスタＱ１４０はオンする。そして、ＮＭＯＳトランジスタ１５０はオフする。従って、接地電位ＧＮＤとされていたバスラインＬ０のラインｈ０，ｃ０は充電されて、前記の電位Ｖｄｇ＋Ｖｔｈｄまで上昇する。
【０１３３】
そして、このラインｃ０の電位がＶｄｇ＋Ｖｔｈｄへ上昇してゆくと、レベル変換回路ＬＶＣ０はハイレベル、すなわち、電源電圧ＶＤＤレベルの信号を読み出しデータＤ０として図示しないデータ出力端子から出力し、該読み出しデータＤ０は外部装置へ転送される。
【０１３４】
次に、内部読み出しデータｄ０をハイレベルからローレベルに変化させた場合について説明する。
【０１３５】
この場合、前記内部読み出しデータｄ０の電位をハイレベル（ＶＤＤ＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変化させると、ＩＮＶ１０の出力はハイレベルとなるため、ＰＭＯＳトランジスタＱ１４０はオフする。そして、ＮＭＯＳトランジスタ１５０はオンする。従って、Ｖｄｇ＋ＶｔｈｄとされていたバスラインＬ０のラインｃ０の電荷は放電されてｃ０の電位は接地電圧ＧＮＤまで低下する。
【０１３６】
そして、このラインｃ０の電位が接地電位へ低下してゆくと、レベル変換回路ＬＶＣ０はローレベル、すなわち、接地電位ＧＮＤレベルの信号を読み出しデータＤ０として図示しないデータ出力端子から出力し、該読み出しデータＤ０は外部装置へ転送される。
【０１３７】
このように、本実施の形態のバス駆動回路は、遅延回路を不要にできると共に、実施の形態２よりもさらに回路素子数を低減させることができ、さらに半導体装置の電源電圧に依存せずに所定の振幅（電圧レベル）を有する信号を形成できるので、小型のチップにて構成でき、遅延時間の設定も不要になり、使い勝手が向上できる。
【０１３８】
また、本実施の形態では、バスライン駆動回路をデータ出力にかかる回路に設けた例について記載したが、前記バスライン駆動回路をデータ入力にかかる回路に設けても上述したような効果が得られることは、前述の実施の形態１と同様である。
【０１３９】
＜実施の形態４＞
図１１は、本発明の実施の形態４のバスライン駆動回路である。内部読み出しデータｄ０はインバータＩＮＶ１に入力され、該インバータＩＮＶ１の出力はＰＭＯＳトランジスタＱ２１のゲートと、遅延回路ＤＬ２と、ＮＭＯＳトランジスタＱ２２のゲートに接続されている。ＰＭＯＳトランジスタＱ２１のソースはＶＤＤに、ドレインはＮＭＯＳトランジスタＱ２２のドレインと接続されている。ＮＭＯＳトランジスタＱ２２のソースは接地電位に接続されており、ＰＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２はラインｍを出力とするインバータを構成している。遅延回路ＤＬ２は図１の遅延回路ＤＬと同様な構成をしている。該遅延回路ＤＬ２の出力であるラインｌはデプリーション型ＮＭＯＳトランジスタＤＱ５のゲートに接続されており、前記ラインｍは該デプリーション型ＮＭＯＳトランジスタＤＱ５の一方の電極に接続されており、また該デプリーション型ＮＭＯＳトランジスタＤＱ５の他方の電極はラインｎにてバスラインＬ０の一端と接続されている。ＩＮＶ１、バスラインＬ０及びレベル変換回路ＬＶＣについては図１と同様な構成をしている。
【０１４０】
次に、図１１の回路の動作を説明する。内部読み出しデータｄ０がローレベルからハイレベルへ変化した場合には、ラインａはローレベルとなるため、ＰＭＯＳトランジスタＱ２１がオンし、ラインｍはＶＤＤレベルとなる。ラインｌは遅延回路ＤＬ２の遅延時間に応じた時間分だけ遅れてローレベルとなるため、ラインｌの電位は依然としてＶＤＤに保たれることになり、デプリーション型ＮＭＯＳトランジスタＤＱ５は、該ＤＱ５のラインｎの電位をＤＱ５のラインｍの電位即ちＶＤＤレベルに向けて引き上げようとする。したがって、デプリーション型ＮＭＯＳトランジスタＤＱ５は、大きな電流供給能力をもって、急速にバスラインＬ０を充電することができる。
【０１４１】
遅延回路ＤＬ２の遅延時間が経過するにつれて、またバスラインＬＯの充電が進むにつれて、ラインｌ、すなわちデプリーション型ＮＭＯＳトランジスタＤＱ５のゲートの電位はローレベルに低下してゆく。そしてデプリーション型ＮＭＯＳトランジスタＤＱ５は、バスラインＬ０を充電しながら、該デプリーション型ＮＭＯＳトランジスタＤＱ５のゲート電位が接地電位にまで低下するにつれてデプリーション型ＮＭＯＳトランジスタＤＱ５は徐々にオフ状態に移行し、ラインｎの電位がデプリーション型ＮＭＯＳトランジスタＤＱ５のしきい値電圧の絶対値Ｖｔｈｄになったときに平衡状態に達し、Ｌ０の電位はデプリーション型ＮＭＯＳトランジスタＤＱ５のしきい値電圧の絶対値Ｖｔｈｄとなる。
【０１４２】
次に、内部読み出しデータｄ０がハイレベルからローレベルに変化した場合を説明する。内部読み出しデータｄ０がローレベルに変化すると、ラインａはハイレベルとなるため、ＰＭＯＳトランジスタＱ２１がオフし、ＮＭＯＳトランジスタＱ２２がオンするため、ラインｍは接地電位ＧＮＤレベルとなる。ラインｌは遅延回路ＤＬ２の遅延時間に応じた時間分だけ遅れてローレベルからハイレベルとなるが、ラインｍは接地電位ＧＮＤレベルであるため、デプリーション型ＮＭＯＳトランジスタＤＱ５は十分に導通しており、バスラインＬ０の電荷はすみやかに放電される。そして、バスラインＬ０の電位は接地電位ＧＮＤレベルとなる。
【０１４３】
なお、デプリーション型ＮＭＯＳトランジスタＤＱ５の駆動能力をＭＯＳトランジスタＱ２１、Ｑ２２の駆動能力に比べて十分大きくすれば、デプリーション型ＮＭＯＳトランジスタＤＱ５をバスラインＬ０の一端とラインｍとの間に設けることは問題にならない。
【０１４４】
このように、本実施の形態においても、バスラインＬ０の電位は、前記デプリーション型ＮＭＯＳトランジスタＤＱ５のしきい値電圧のみにしか依存しなくなるので、電源電圧の影響を受けることがなくなるので、低電圧動作マージンを確保することができ、バスラインを高速に駆動することができる。従って、本発明のバス駆動回路は、電源電圧ＶＤＤが低い電圧仕様の半導体記憶装置を構成することによる、出力電圧の低下に伴う動作不良や、ＮＭＯＳトランジスタのオンによる電流供給能力の低下に伴うバスラインの充電速度の低下という問題を完全に解決することができ、半導体記憶装置を高性能に構成できる。
【０１４５】
＜実施の形態５＞
図８は、本発明のバスライン駆動回路を半導体記憶装置、たとえば、スタティック型ＲＡＭ（以下、「ＳＲＡＭ」という）に適用した場合の機能ブロック図である。本実施の形態においては、一例として１メガビットの記憶容量をもつデータ幅８ビットのスタティック型ＲＡＭを示し、複数のメモリブロックＭ−ＢＬＫにより構成されているものとし、冗長回路等の本発明を説明するのに不要な機能については省略して示す。
【０１４６】
前記ＳＲＡＭは、前記各メモリブロックＭ−ＢＬＫを有し、該メモリブロックＭ−ＢＬＫは、特に図示しないが、複数のワード線と、複数のデータ線対と、夫々のワード線と夫々のデータ線対との交点に設けられた複数のスタティック型メモリセルを有する。また、アドレス信号を入力するアドレス端子Ａ０〜Ａ１６と、前記アドレス信号をカラムアドレス信号として取り込んむカラムアドレスバッファＣ−ＡＢと、前記カラムアドレス信号をデコードして前記メモリブロック内のカラムアドレスを指定するカラムアドレスデコーダＣ−ＤＣＲとを含む。また、前記ＳＲＡＭは、前記アドレス信号をローアドレス信号として取り込むローアドレスバッファＲ−ＡＢと、前記ローアドレス信号をデコードして前記メモリブロック内のローアドレスを指定するローアドレスデコーダＲ−ＤＣＲとを含む。さらに、前記ＳＲＡＭは、前記アドレス信号をブロックアドレス信号として取り込むブロック入力バッファＢＩＢと、前記ブロックアドレス信号をデコードして前記複数のメモリブロックのうち一つのメモリブロックを選択する並びにブロックプリデコーダＢ−ＤＣＲとを含む。また前記ＳＲＡＭは、前記メモリブロックへの書き込みデータあるいは前記メモリブロックからの読み出しデータを増幅する複数のセンスアンプＳＡと、外部データを入力し又は記憶データを出力する入出力兼用のデータ入出力端子Ｄ０〜Ｄ７と、外部端子から入力される書き込み制御信号ＷＢ、アウトプットイネーブル信号ＯＥＢ、チップセレクト信号Ｓ１，Ｓ２とにより、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するクロックジェネレータＣＧとを含む。さらに、前記アウトプットイネーブル信号により制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した内部読み出しデータｄｏｕｔを取り込み、データ出力バスＬｏｕｔを介して、前記データ入出力端子へ前記読み出しデータを転送するデータ出力バッファＤＯＢと、前記書き込み制御信号により制御され、データ入力時に、前記データ入出力端子からの書き込みデータＤｉｎを取り込み、データ入力バスＬｉｎを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファＤＩＢと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路とを含む。また、入力データ制御回路ＩＤＣＮＴを有し、該ＩＤＣＮＴは、所謂前記データ入力バッファＤＩＢを含む。
【０１４７】
そして、さらに、センスアンプＳＡの出力端部には、図１に記載したバスライン駆動回路と同様の構成を有し、データ出力バスＬｏｕｔの本数分設けられた第１バスライン駆動回路ＢＤ１が設けられ、複数本により構成される前記データ出力バスＬｏｕｔにおける電圧振幅を小さくしている。また、特に図示しないが、前記出力バッファＤＯＢの初段には、図５に示すレベル変換回路ＬＶＣが複数含まれる。
【０１４８】
また、前記入力データ制御回路ＩＤＣＮＴの出力部には、図１に記載したバスライン駆動回路と同様の構成を有し、複数本にて構成されるデータ入力バスＬｉｎと対応して設けられる第２バスライン駆動回路ＢＤ２が設けられ、前記複数本により構成されるデータ入力バスＬｉｎの電圧振幅を小さくしている。
【０１４９】
まず、本実施の形態のＳＲＡＭにおけるデータ書き込み動作について説明する。書き込むべきセルのアドレスをアドレス端子Ａ０〜Ａ１６から入力し、書き込むべきデータをデータ入出力端子に入力するとともに、書き込み制御信号ＷＢ等に所定のタイミングで所定のレベルの信号を入力することで、書き込みが行われる。データ入出力端子Ｄ０〜Ｄ７から書き込みデータＤｉｎが入力され、前記書き込みデータＤｉｎが、入力データ制御回路ＩＤＣＮＴに入力される。そして、前記入力データ制御回路ＩＤＣＮＴにて、前記書き込みデータＤｉｎをバッファリングし、前記入力データ制御回路ＩＤＣＮＴの出力信号に基づいて内部書き込みデータｄｉｎが、前記指定されたアドレスの記憶セルに書き込まれる。
【０１５０】
ところで、指定アドレスへのデータ書き込みにおいては、入力データ制御回路ＩＤＣＮＴの出力部と第２バスライン駆動回路ＢＤ２とが接続され、データ入力バスＬｉｎを介して書き込みが行われる。このため、特に、前記データ入力バスＬｉｎはデータ転送を行なう信号配線であるので、信号伝達速度および精度はＳＲＡＭ上重要である。しかしながら、このデータ入力バスＬｉｎの負荷容量，負荷抵抗は前記第２バスライン駆動回路ＢＤ２によって軽減されているために、高速に充放電が行われる。よって、本実施の形態のＳＲＡＭにおいて、信号伝達速度が速く、回路動作自体に悪影響が及ばない。さらに、本実施の形態のＳＲＡＭにおいて、低電圧仕様の電源電圧ＶＤＤを使用しても、消費電力を低減できるばかりでなく、データ入力を高速に行なうことが可能となる。
【０１５１】
次に、本実施の形態のＳＲＡＭにおけるデータ出力（読み出し）動作について説明する。ここで、アドレス選択方法については、上述したように書き込み動作と同一のため説明を省略し、アドレス選択後の動作について説明する。
【０１５２】
内部読み出しデータｄｏｕｔを前記センスアンプＳＡにて取り込み、その微小電圧を増幅する。そして、データ出力バスＬｏｕｔを介して、前記内部読み出しデータｄｏｕｔをデータ出力バッファＤＯＢに送出する。ところで、このセンスアンプＳＡの出力端部には、上述した第１バスライン駆動回路ＢＤ１が構成され、前記出力バッファＤＯＢの入力端部には上述したレベル変換回路ＬＶＣが含まれるものであるので、前記データ出力バスＬｏｕｔを介して前記内部読み出しデータｄｏｕｔを、前記レベル変換回路ＬＶＣに取り込む。このとき、前記データ出力バスＬｏｕｔにおいては、負荷容量および負荷抵抗が形成されているが、この第１バスライン駆動回路ＢＤ１により前記データ出力バスＬｏｕｔにおける充放電において負荷が小さくされているために、データ読み出し時の消費電力の低電力化が図れる。そして、前記読み出しデータＤｏｕｔがデータ出力端子Ｄ０〜Ｄ７から出力される。
【０１５３】
このとき、このデータ出力バスＬｏｕｔはデータ転送を行なう信号配線であるので、信号伝達速度および精度はＳＲＡＭ上重要である。しかしながら、このデータ入力バスＬｏｕｔの負荷容量，負荷抵抗は前記第１バスライン駆動回路ＢＤ１によって軽くされているために、高速に充放電が行われる。このため、本実施の形態のＳＲＡＭにおいて、信号伝達速度が速く、回路動作自体に悪影響が及ばない。さらに、本実施の形態のＳＲＡＭにおいて、低電圧仕様の電源電圧ＶＤＤを使用しても、消費電力を低減できるばかりでなく、データ出力を高速に行なうことが可能となる。
【０１５４】
このように、図１のバスライン駆動回路をＳＲＡＭにおける第１バスライン駆動回路，第２バスライン駆動回路に適用することによって、データ読み出しおよび書き込みにおける消費電力を低減することができる。また、前記データ出力バス，データ入力バスにおいては、データ書き込み時および読み出し時のデータ転送が速くなるため、ＳＲＡＭの応答性が向上できる。このため、本実施の形態をコンピュータに格納する高速記憶装置に適用することによって、高速動作というニーズに応えることができる。
【０１５５】
本実施の形態においては、本発明のバスライン駆動回路をデータ入力バッファ，データ出力バッファの両者に適用して示したが、特に限定されることなく、どちらか一方のみを用いても良い。
【０１５６】
また、本実施の形態のＳＲＡＭは、図１に示すバスライン駆動回路をＳＲＡＭにおける第１バスライン駆動回路，第２バスライン駆動回路に適用した例について示したが、図５または、図７に示すバスライン駆動回路を本実施の形態のＳＲＡＭにおける第１バスライン駆動回路，第２バス駆動回路に適用することもできる。たとえば、図５に示すバスライン駆動回路を本実施の形態のＳＲＡＭにおける第１バスライン駆動回路，第２バスライン駆動回路に適用した場合は、遅延回路を不要にできるので、記憶装置周辺回路の規模を小さくすることができ、素子数の多いＳＲＡＭには有利であり、かつ低消費電力のＳＲＡＭが実現できる。また、たとえば、図７に示すバスライン駆動回路を本実施の形態のＳＲＡＭにおける第１バス駆動回路，第２バス駆動回路に適用した場合は、回路素子数を大幅に減少することができるので、マイクロコンピュータ等に搭載でき、かつ低消費電力，高速動作のＳＲＡＭを得ることができる。
【０１５７】
また、本発明のバス駆動回路は、他のバスの駆動にも用いることができる。たとえば、半導体記憶装置内のアドレスバスや、マイクロプロセッサ内のデータバス、アドレスバス、又は、表示制御装置内の表示データ用バスライン等にも使用することができる。
【０１５８】
＜実施の形態６＞
図９に本発明のバスライン駆動回路を半導体記憶装置、特に、ダイナミック型ＲＡＭに適用した場合の機能ブロック図を示す。本実施の形態においては、一例として１６Ｍビットの記憶容量を持つダイナミック型ＲＡＭ（以下、「ＤＲＡＭ」という）を示し、冗長回路等本発明を説明するのに不要な回路は省略して示す。
【０１５９】
本実施の形態のＤＲＡＭは、複数のビット線対と、複数のワード線と、前記ビット線対と前記ワード線の交点にそれぞれ設けられた複数のダイナミック型記憶装置セルとを含むメモリアレイＭ−ＡＲＹと、アドレス信号を入力するアドレス端子Ａ０〜Ａ１０とを含む。さらに、前記アドレス信号をカラムアドレス信号として取り込むカラムアドレスバッファＡＢと、前記カラムアドレス信号をデコードしてメモリアレイ内のカラムアドレスを指定するカラムアドレスプリデコーダＰＤＣＲ，カラムアドレスデコーダＣ−ＤＣＲとを含む。さらに、前記アドレス信号をローアドレス信号として取り込むローアドレスバッファ（図示せず）と、前記ローアドレス信号をデコードして前記メモリアレイ内のローアドレスを指定するローアドレスプリデコーダ（図示せず），ローアドレスデコーダＲ−ＤＣＲとを含む。ここで、図中のアドレスバッファＡＢは、カラムアドレスバッファとローアドレスバッファを含み、図中のプリデコーダＰＤＣＲは、カラムアドレスプリデコーダとローアドレスプリデコーダを含み、前記アドレスバッファＡＢおよび前記プリデコーダＰＤＣＲは夫々マルチプレクサによって一方が選択されるものである。更に、前記ＤＲＡＭは、前記メモリアレイへの書き込みデータあるいは前記メモリアレイからの読み出しデータを増幅する複数のセンスアンプＳＡと、外部データが入力され又は記憶データが出力される入出力兼用のデータ入出力端子Ｄ０〜Ｄ７とを含む。また、外部端子から入力されるカラムアドレスストローブ信号ＣＡＳＢ、ローアドレスストローブ信号ＲＡＳＢ、ライトイネーブル信号ＷＥＢの、それぞれの信号の組み合わせによって、該ＤＲＡＭのモードを設定し、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するロー系，カラム系，ライト系のそれぞれのクロックジェネレータＣＧ１，ＣＧ２、ＷＣＧとを含む。また、アウトプットイネーブル信号ＯＥＢにより制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した読み出しデータを取り込み、データ出力バスＬｏｕｔを介して、前記データ入出力端子へ前記読み出しデータを転送するデータ出力バッファＤＯＢと、前記ライトイネーブル信号により制御され、データ入力時に、前記データ入出力端子からの書き込みデータを取り込み、データ入力バスＬｉｎを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファＤＩＢと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路とを含み構成される。
【０１６０】
前記センスアンプＳＡの出力端部には、図１に記載したバスライン駆動回路と同様の構成を有する第１バスライン駆動回路ＢＤ１が設けられる。そして、データ出力バスＬｏｕｔを介して、データ出力バッファＤＯＢと第１バスライン駆動回路ＢＤ１は接続される。また、前記出力バッファＤＯＢの入力端部には、ここでは図示しないが、図５に示すレベル変換回路ＬＶＣが含まれる。
【０１６１】
ライトクロックジェネレータＷＣＧは、ライトイネーブル信号ＷＥＢに制御され、前記データ入力バッファＤＩＢの出力部は、第２バスライン駆動回路ＢＤ２と接続される。そして、この第２バスライン駆動回路ＢＤ２は、図１に示すバスライン駆動回路と同様の回路構成を有するものである。そして、この第２バスライン駆動回路ＢＤ２は、データ入力バスＬｉｎを介して、入出力ゲートＩＯと接続される。
【０１６２】
一方、前記データ出力バッファＤＯＢは、クロックジェネレータＣＧ２と接続され、さらにアウトプットイネーブル信号ＯＥＢにより動作制御される。そして、前記データ入力バッファＤＩＢおよびデータ出力バッファＤＯＢはそれぞれデータ入出力端子Ｄ０〜Ｄ７に接続される。このデータ入出力端子は、データの入力時および出力時にそれぞれ兼用して使用されるものである。
【０１６３】
また、このＤＲＡＭは、さらに、リフレッシュカウンタＲＥＦＣを含み、一定時間ごとにリフレッシュを行なうことを指示するリフレッシュ信号が発生される。また、基板バックバイアスジェネレータＶＢＢＧは、基板電位を負電位に引く回路である。
【０１６４】
ここで、メモリセルへの情報の読み出し／書き込みにおいては、特に図示しないが、前記センスアンプＳＡとメモリアレイＭ−ＡＲＹ間に設けられたカラムスイッチＣＷにより指定アドレスにおけるビット線対を選択し、カラムアドレスデコーダＣ−ＤＣＲによりビット線対の電位をセンスし、その電圧の増幅をセンスアンプＳＡにより行なっているものである。
【０１６５】
最初に、本実施の形態のＤＲＡＭにおけるデータ書き込み動作について説明する。まず、書き込むべきセルのアドレスをアドレス端子Ａ０〜Ａ１６から所定のタイミングで入力し、書き込むべきデータをデータ入出力端子に入力するとともに、書き込み制御信号ＷＢ等に所定のタイミングで所定のレベルの信号を入力することで、書き込みが行われる。データ入出力端子Ｄ０〜Ｄ７から書き込みデータＤｉｎが入力され、データ入力バッファＤＩＢに取り込む。なお、特に図示しないがアドレスバッファＡＢおよびプリデコーダＰＤＣＲにおいて、カラム系回路とロー系回路はマルチプレクサを切り換えることによって、カラム系，ロー系のそれぞれのアドレスを取り込んでいる。そして、これらの動作により、カラム，ローアドレスがそれぞれ指定され、選択されたワード線およびビット線対が交差する箇所に形成されたメモリセルが選択される。
【０１６６】
一方、前記データ入力バッファＤＩＢに入力された書き込みデータＤｉｎは、第２バス駆動回路ＢＤ２に入力され、データ入力バスＬｉｎを介して、入出力ゲートＩＯ，センスアンプＳＡに内部書き込みデータｄｉｎを送出する。そして、前記センスアンプＳＡにより微小信号の内部書き込みデータｄｉｎを増幅してビット線対を介して、指定したアドレスにおけるメモリセルに前記内部書き込みデータｄｉｎが書き込まれる。
【０１６７】
本実施の形態のＤＲＡＭにおいては、データ入力バッファＤＩＢからセンスアンプＳＡへのデータ転送時に、データ入力バスＬｉｎによって伝送される内部書き込みデータｄｉｎの信号振幅が、第２バスライン駆動回路ＢＤ２により小さくされているため、データ入力バッファＤＩＢと、センスアンプＳＡ間のバスラインＬｉｎは、高速かつ低消費電力にて充電される。そして、センスアンプＳＡにて、前記内部書き込みデータｄｉｎを増幅して、入出力ゲートＩＯを介して選択されたメモリセルに前記内部書き込みデータｄｉｎを書き込む。
【０１６８】
本実施の形態においては、特に、このデータ入力バスＬｉｎはデータ転送を行なう信号配線であるので、上述したように、信号伝達速度および精度はＤＲＡＭにおいても重要である。しかしながら、このデータ入力バスＬｉｎの負荷容量，負荷抵抗は前記第２バスライン駆動回路ＢＤ２によって軽くされているために、高速に充放電が行われる。このため、本実施の形態のＤＲＡＭにおいて、信号伝達速度が速く、回路動作自体に悪影響が及ばない。さらに、本実施の形態のＤＲＡＭにおいて、低電圧仕様の電源電圧ＶＤＤを使用しても、消費電力を低減できるばかりでなく、データ入力を高速に行なうことが可能となる。
【０１６９】
次に本実施の形態のＤＲＡＭのデータ読み出し動作について説明する。
【０１７０】
アドレスの指定については、書き込みの場合と同様に行うことができるため、データの転送経路についてのみ説明する。
【０１７１】
入出力ゲートＩＯを介して、選択されたアドレスにおけるメモリセルの蓄積データｄｏｕｔをビット線対上に読み出し、センスアンプＳＡにて増幅して、この内部読み出しデータｄｏｕｔを第１バスライン駆動回路ＢＤ１に取り込む。そして、前記第１バスライン駆動回路ＢＤ１にて前記内部読み出しデータｄｏｕｔの電位を小振幅に変換する。このことにより、前記第１バスライン駆動回路の出力部と接続されたデータ出力バスＬｏｕｔ上の電位が低くなり、前記データ出力バスＬｏｕｔの充放電が高速に行われる。そして、この内部読み出しデータｄｏｕｔは、前記データ出力バスＬｏｕｔと接続されたデータ出力バッファＤＯＢに入力され、その入力段に設けられた図示しないレベル変換回路に入力される。このとき、前記データ出力バスＬｏｕｔは上述したように長い配線によって構成されているために、負荷抵抗，負荷容量が形成されているものの、前記データ出力バスＬｏｕｔの充放電が高速に行われるために、内部読み出しデータｄｏｕｔのデータ出力バッファＤＯＢへの転送を高速に行なうことが可能となる。そして、前記読み出しデータＤｏｕｔが、データ出力バッファＤＯＢにてバッファリングされ、前記データ入出力端子Ｄ０〜Ｄ７から出力される。
【０１７２】
このように、このデータ出力バスＬｏｕｔはデータ転送を行なう信号配線であるので、信号伝達速度および精度はＤＲＡＭにおいても重要である。しかしながら、このデータ出力バスＬｏｕｔの負荷容量，負荷抵抗は前記第１バスライン駆動回路ＢＤ１によって軽くされているために、高速に充放電が行われる。このため、本実施の形態のＤＲＡＭにおいて、信号伝達速度が速く、回路動作自体に悪影響が及ばない。さらに、本実施の形態のＤＲＡＭにおいて、低電圧仕様の電源電圧ＶＤＤを使用しても、消費電力を低減できるばかりでなく、データ出力を高速に行なうことが可能となる。
【０１７３】
このように、図１のバスライン駆動回路をＤＲＡＭにおける第１バスライン駆動回路，第２バスライン駆動回路に適用することによって、データ読み出しおよび書き込みにおける消費電力を低減することができる。また、前記データ出力バス，データ入力バスにおいては、データ書き込み時および読み出し時のデータ転送が速くなるため、ＤＲＡＭの性能が向上できる。このことによって、本実施の形態のダイナミック型ＲＡＭは、多方面にわたって活用されることができ、ダイナミック型ＲＡＭの高速化および低消費電力化というニーズに応えることができる。
【０１７４】
本実施の形態においては、本発明のバスライン駆動回路をデータ入力バッファ，データ出力バッファの両者に適用して示したが、特に限定されることなく、どちらか一方のみを用いても良い。
【０１７５】
また、本発明のバス駆動回路は、他の回路の電源供給回路として、用いることもできる。たとえば、プリチャージ回路の電源供給回路として、プリチャージ回路の電源供給ラインの端部に、本発明のバス駆動回路を設け、電源電圧の略１／２の電圧を生成しても良い。この場合、製造プロセスにおいて、デプリーション型ＮＭＯＳトランジスタのしきい値電圧を調整することが必要となる。また、いうまでもなく、他の電源電圧よりも小さい電源を要する回路であれば、どの回路にも適用することが可能である。
【０１７６】
また、本実施の形態のＤＲＡＭは、図１に示すバスライン駆動回路をＤＲＡＭに適用した例について示したが、図５または、図７に示すバスライン駆動回路をＤＲＡＭに適用することもできる。たとえば、図５に示すバスライン駆動回路を本実施の形態のＤＲＡＭに適用した場合は、遅延回路を不要にできるので、記憶装置周辺回路の規模を小さくすることができ、コンパクトかつ低消費電力のＤＲＡＭが実現できる。また、たとえば、図７に示すバスライン駆動回路を本実施の形態のＤＲＡＭに適用した場合は、回路素子数を大幅に減少することができるので、大容量ＤＲＡＭに適用でき、かつ低消費電力，高速動作のＤＲＡＭを得ることができる。
【０１７７】
また、本発明のバス駆動回路は、ＳＲＡＭ，ＤＲＡＭのみでなく、マスクＲＯＭ，プログラマブルＲＯＭ（ＰＲＯＭ），不揮発性メモリ（ＥＥＰＲＯＭ）等に適用することも可能である。この場合、デプリーション型ＭＯＳトランジスタが、メモリアレイ内に複数使用されているために、このデプリーション型ＭＯＳトランジスタの製造工程を利用して、バス駆動回路におけるデプリーション型ＭＯＳトランジスタも形成することができる。このため、この場合は、製造工程を特に増加させることなく、それぞれの前記記憶装置を製造することができる。
【０１７８】
【図面の簡単な説明】
【図１】本発明による実施の形態１のバスライン駆動回路の概略図である。
【図２】本願発明者によって検討された比較例としてのバスライン駆動回路の概略図である。
【図３】本発明による実施の形態１のバスライン駆動回路の動作波形図である。
【図４】本発明による実施の形態１，実施の形態２のバスライン駆動回路におけるラインｃの電位レベルと時間との関係を示すグラフである。
【図５】本発明のレベル変換回路の概略図である。
【図６】本発明による実施の形態２のバスライン駆動回路の概略図である。
【図７】本発明による実施の形態３のバスライン駆動回路の概略図である。
【図８】本発明によるバスライン駆動回路を搭載したスタティック型ＲＡＭの機能ブロック図である。
【図９】本発明によるバスライン駆動回路を搭載したダイナミック型ＲＡＭの機能ブロック図である。
【図１０】レベル変換回路の概略図である。
【図１１】本発明による実施の形態４のバスライン駆動回路の概略図である。
【符号の説明】
Ｑ・・・・ＭＯＳトランジスタ
ＤＱ・・・・デプリーションＭＯＳトランジスタ
ＩＮＶ・・・・インバータ回路
ＲＬ，Ｒｄ・・・・抵抗
ＣＬ，Ｃｄ・・・・容量
ＰＳ・・・・電源供給回路
ＤＬ・・・・遅延回路
ＬＶＣ・・・・レベル変換回路
ＩＤＣＮＴ・・・・入力データ制御回路
ＤＩＢ・・・・データ入力バッファ
ＤＯＢ・・・・データ出力バッファ
ＡＢ・・・・アドレスバッファ
Ｍ−ＢＬＫ・・・・メモリブロック
Ｃ−ＤＣＲ・・・・カラムアドレスデコーダ
Ｒ−ＤＣＲ・・・・ローアドレスデコーダ
ＰＤＣＲ・・・・アドレスプリデコーダ
ＢＩＢ・・・・ブロック入力バッファ
Ｂ−ＤＣＲ・・・・ブロックアドレスデコーダ
ＣＧ１，ＣＧ２・・・・クロックジェネレータ
ＲＥＦＣ・・・・リフレッシュアドレスカウンタ
Ｍ−ＡＲＹ・・・・メモリアレイ
ＳＡ・・・・センスアンプ
ＶＢＢＧ・・・・基板バイアスジェネレータ
ＭＡ・・・・メインアンプ
ＭＣＮＴ・・・・モードコントロール
ＷＣＧ・・・・ライトクロックジェネレータ
ＩＯ・・・・入出力ゲート
Ｌ０，Ｌｎ・・・・バスライン
Ｌｏｕｔ・・・・データ出力バス
Ｌｉｎ・・・・データ入力バス
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものであり、特に、バスライン等の負荷容量，負荷抵抗の大きいバスラインを駆動する回路に関する。
【０００２】
【背景技術】
近年、半導体記憶装置、半導体記憶装置を内蔵するロジック等においては動作時における低消費電力化が大きな技術課題となっている。そのための一方法として、バスライン等、負荷容量の大きい信号ラインを駆動する場合には、その負荷容量に対する充放電電流を抑えるために、以下のような方法を利用している。すなわち、電源電圧を外部端子から供給し、この電源電圧よりも低い電圧を半導体記憶装置内で形成してメモリアレイ等の内部回路に供給している。このことによって、前記内部回路を低電圧で駆動させ、製品全体としての消費電流を抑えている。
【０００３】
例えば、『ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．４，Ｐ３９７，ＡＰＲＩＬ １９９５』にはクロック容量と振幅を半分にしてクロック電力を１／４にした回路が記載されている。この回路は、十分に大きな、同等の容量を電源電圧（ＶＤＤ）と接地電圧（ＧＮＤ）の間に設けて、クロック線の容量を半分にして、ドライバ回路を構成する２つのインバータをそれぞれ異なる電圧にて動作させるものである。
【０００４】
すなわち、この回路においては、電源電圧用端子側に設けられたインバータを、ＶＤＤ，ＶＤＤ／２の電圧間で振幅させ、接地電圧用端子側に設けられたインバータをＶＤＤ／２，ＧＮＤの電圧間で振幅させるものである。そして、このことによって、この回路において、信号振幅の深さを浅くし、チップ内に引き回されるバスラインの充放電における消費電力を低減している。
【０００５】
近年は回路の高集積化、大規模化に伴い、１チップ当たりのトランジスタ数が増加していることから、低消費電力化のために電源電圧自体を下げるという検討が進んでいる。例えば、半導体記憶装置の電源電圧の仕様が５Ｖであったものが、電源電圧仕様を３．３Ｖへ移行するといった電源電圧の低電圧化がすすめられている。そして、この低電圧化によって、たとえば、ＭＯＳトランジスタのしきい値電圧分の電源電圧の低下でさえも問題となってくる。すなわち、電源電圧ＶＤＤのうち、ＭＯＳトランジスタのしきい値電圧Ｖｔｈｎの占める割合が大きくなってしまうため、トランジスタの動作マージンの確保が困難となる。たとえば、ＶＤＤ＝５Ｖ，Ｖｔｈｎ＝０．７Ｖであれば、Ｖｔｈｎは電源電圧の１４％に相当するのに対し、ＶＤＤ＝３．３Ｖ，Ｖｔｈｎ＝０．７Ｖであれば、Ｖｔｈｎは約２１．２％の電圧に相当する。
【０００６】
つまり、電源電圧ＶＤＤが低い仕様の半導体記憶装置を構成することは、出力電圧の低下に伴う動作不良や、ＭＯＳトランジスタが導通時の電流供給能力の低下に伴うバスラインの充電速度の低下という問題を引き起こすこととなる。
【０００７】
ところで、スタティック型ＲＡＭにおいては、高速であるという性能を利用して、コンピュータ等の高速性が要求される機器においてキャッシュメモリ等に内蔵されるケースが多い。このスタティック型ＲＡＭは、周辺回路がＣＭＯＳトランジスタにより構成されているが、メモリセルの構成によっては、メモリアレイ等の内部回路において消費電力が大きくなってしまう。このため、スタティック型ＲＡＭの消費電力をダイナミックＲＡＭよりも低消費電力とすることが大きな課題となっている。
【０００８】
さらに、ダイナミック型ＲＡＭにおいては、安価で大きな記憶容量をもつため、コンピュータの主記憶装置，画像メモリ等に内蔵されるなど適用範囲が大きいが、ダイナミック型ＲＡＭは、一定時間間隔をもって、リフレッシュ動作によりメモリセルのデータの書き替えが行われるので、リフレッシュ時の充放電に電流を消費する。したがって、ダイナミックＲＡＭにおいても、バッテリバックアップ方式を採る場合には、さらなる低消費電力化が重要な課題となっている。このように、ダイナミック型ＲＡＭは、低価格で構成できるという点と、高集積度に構成することができるという点から、多方面にわたって活用されているが、一方、スタティック型ＲＡＭのような高速性も要求されるようになってきている。このため、ダイナミック型ＲＡＭの高速化および低消費電力化は大きな課題となっている。
【０００９】
このように、現在、半導体記憶装置の低消費電力化，高速化について着目され、さまざまな検討が行われている。特に、半導体記憶装置のバスラインは、例えばアルミニウム，ポリシリコンなどで形成されているが、バスラインは非常に長い配線であるため大きな負荷抵抗および負荷容量を有する。一方、回路レイアウトを変更しても長い配線をなくすことは困難であり、また、抵抗値の低い配線材料に変更することも、デバイスの特性が変わってしまうことになり、実現することが難しい。
【００１０】
【発明が解決しようとする課題】
本発明は、上述したような課題に鑑みてなされたものであり、その目的は、消費電流が低減できるとともに、低電圧動作のマージンを確保でき、動作速度の向上を図ることのできるバスライン駆動回路、およびこのバスライン駆動回路を搭載した半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１の態様に係るバスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該バスラインの一端と前記第２導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第２導電型のトランジスタのゲートに、電源電圧以下であって該デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値以上の電圧が印加されることを特徴とする。
【００１２】
したがって、このバスライン駆動回路によれば、前記バスラインの電位は、前記デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値のみに依存するものであって、電源電圧の影響を受けることがない。このため、上述した電源電圧の低電圧化に対応でき、この電源電圧が低く設定されても安定した回路動作が可能である。また、前記バスラインにおいては、すべてのバスラインの充放電が高速にでき、かつ、消費電力が小さくなる。
【００１３】
前記デプリーション型の第２導電型のトランジスタのゲートには、前記第１導電型のトランジスタのゲートに入力される信号を遅延した信号が入力されてもよい。
【００１４】
したがって、デプリーション型の第２導電型のトランジスタのゲートに印加される電圧は、入力電圧レベル変化直後は、電源電圧レベルの信号が遅延されて転送されるため、比較的高い電圧レベルとなり、この電圧が前記デプリーション型ＮＭＯＳトランジスタのゲートに印加されることとなる。このため、前記デプリーション型の第２導電型のトランジスタは、大きな電流供給能力をもって、バスラインを充電することができる。
【００１５】
前記デプリーション型の第２導電型のトランジスタのゲートに、前記第１導電型のトランジスタのゲートに入力される信号と略同相の信号を入力することができる。
【００１６】
したがって、前記バスラインの電位は、前記第１導電型のトランジスタのゲートに印加される電圧と、入力電圧レベル変化直後は、同相の信号が遅延されて転送されるため、前記デプリーション型の第２導電型のトランジスタのしきい値電圧のみに依存するものであって、電源電圧の影響を受けることがない。このため、上述した電源電圧の低電圧化に対応でき、この電源電圧が低く設定されても安定した回路動作が可能である。また、前記バスラインにおいては、すべてのバスラインの充放電が高速にでき、かつ、消費電力が小さくなる。
【００１７】
本発明の第２の態様に係るバスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該バスラインの一端と前記第２導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第２導電型のトランジスタのゲートに、接地電圧または電源電圧よりも低い電圧が供給されることを特徴とする。
したがって、このバスライン駆動回路によれば、遅延回路を設けることなく、電源電圧に依存せずに電源を供給することができるので、小型のチップにて構成でき、遅延時間の設定も不要になり、使い勝手が向上できる。
【００１８】
本発明の第３の態様に係るバスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインと前記バスラインの一端とを接続し、前記第１導電型のトランジスタのソースと電源端子との間にデプリーション型の第２導電型のトランジスタが接続され、該デプリーション型の第２導電型のトランジスタのゲートに、電源電圧以下の電圧であって該デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値以上の電圧を印加することを特徴とする。
【００１９】
したがって、遅延回路を設けることなく、さらに回路素子数を低減させることができ、さらに電源電圧に依存せずに電源を供給することができるので、大容量の半導体記憶装置を小型のチップにて構成でき、遅延時間の設定も不要になり、使い勝手が向上できる。
【００２０】
バスライン駆動回路は、複数のバスラインと複数の前記第１導電型のトランジスタとを含み、前記デプリーション型の第２導電型のトランジスタのソースが、該複数の第１導電型のトランジスタのソースに共通接続されてなり、前記デプリーション型の第２導電型のトランジスタは、前記複数のバスラインを駆動する電源供給能力を有することができる。
【００２１】
したがって、すべてのバスラインが導通状態となったときに、前記デプリーション型の第２導電型のトランジスタのサイズが充分大きく構成されているので、前記バスラインの電位の立ち上がりを高速にすることができる。
【００２２】
本発明の第４の態様に係るバスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインとを接続し、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該デプリーション型の第２導電型のトランジスタのゲートには、前記第１導電型のトランジスタのゲートに入力される信号を遅延した信号が入力されてなることを特徴とする。
【００２３】
したがって、デプリーション型ＮＭＯＳトランジスタのゲートに印加される電圧は、入力電圧レベル変化直後は、電源電圧レベルの信号が遅延されて転送されるため、比較的高い電圧レベルとなり、この電圧が前記デプリーション型の第２導電型のトランジスタのゲートに印加されることとなる。このため、前記デプリーション型の第２導電型のトランジスタは、大きな電流供給能力をもって、バスラインを充電することができる。
【００２４】
本発明の第５の態様に係るバスライン駆動回路は、第２の第１導電型のトランジスタと第２の第２導電型のトランジスタとを含み、該第２の第１導電型のトランジスタのドレインと該第２の第２導電型のトランジスタのドレインとを接続し、該第２の第１導電型のトランジスタのソースと電源端子との間に第２のデプリーション型の第２導電型のトランジスタを接続し、該第２のデプリーション型の第２導電型のトランジスタのゲートには、前記第２の第１導電型のトランジスタのドレインから出力される信号を入力してなるレベル変換回路を有することを特徴とする。
【００２５】
したがって、第２の第１導電型のトランジスタのソースと電源端子との間に第２のデプリーション型の第２導電型のトランジスタが接続してなるレベル変換回路ＬＶＣを有するため、データ書き込み／読み出しのどちらの動作の場合にも電源ＶＤＤからデプリーション型の第２導電型のトランジスタＤＱ２，第１導電型のトランジスタＱ１０，第２導電型のトランジスタＱ１１を通してＧＮＤへの定常的な貫通電流はなく、消費電流の増加は生じない。
【００２６】
スタティック型のメモリセルにバスラインを介して所定のデータを書き込み又は該メモリセルに記憶されたデータを読み出す半導体記憶装置において、前記バスラインの一方の端部を接続したバスライン駆動回路を具備することをができる。
【００２７】
したがって、スタティック型のメモリ内に設けられた回路間の長いバスラインの電位を、前記デプリーション型の第２導電型のトランジスタのしきい値電圧のみに依存させるようにして、電源電圧の影響を受けることをなくし、電源電圧の低電圧化に対応できるようにし、この電源電圧が低く設定されても安定した回路動作を可能とする。
【００２８】
半導体記憶装置は、さらに、前記バスライン駆動回路の出力信号が前記バスラインを介して入力されるレベル変換回路を具備することができる。
【００２９】
したがって、スタティック型のメモリ内に設けられた回路間の長いバスラインの電位を、回路内部では低電圧とし、外部には所定の電源電圧レベルのデータ信号を出力し、又は外部から所定の電源電圧レベルのデータ信号を入力することができ、外部機器や外部の回路とのインターフェースが容易となる。
【００３０】
半導体記憶装置は、複数のセンスアンプとデータ入力バッファとを含み、前記バスライン駆動回路は、前記センスアンプの出力段又は前記データ入力バッファの出力段に設けることができる。
【００３１】
したがって、データ読み出し又は書き込みにおいて消費電力を低減することができる。また、データ出力バス，データ入力バスにおいては、データ書き込み時又は読み出し時においてデータ転送が速くなるため、半導体記憶装置の応答性が向上できる。
【００３２】
前記バスライン駆動回路は、電源電圧よりも低い電圧を供給するバスラインへの電源供給回路として使用することができる。
【００３３】
したがって、前記バスライン駆動回路を低電圧動作を行なう回路の電源供給回路として使用することで、回路の応用範囲を広げることができ、種々の低電圧供給回路に応用できる。
【００３４】
半導体記憶装置は、複数のセンスアンプとデータ出力バッファとを含み、前記データ出力バッファは、前記センスアンプから転送された読み出しデータを受け、該読み出しデータの電圧振幅を変換する回路を含むことができる。
【００３５】
したがって、前記回路に転送された小振幅の信号の電圧振幅を大きくすることができ、外部装置の電源仕様に合わせた信号振幅にすることができる。
【００３６】
ダイナミック型のメモリセルにバスラインを介して所定のデータを書き込み又は該メモリセルに記憶されたデータを読み出す半導体記憶装置において、前記バスラインの一方の端部を接続したバスライン駆動回路を具備することができる。
【００３７】
したがって、ダイナミック型のメモリ内に設けられた回路間の長いバスラインの電位を、前記デプリーション型ＮＭＯＳトランジスタのしきい値電圧のみに依存させるようにして、電源電圧の影響を受けることをなくし、電源電圧の低電圧化に対応できるようにし、この電源電圧が低く設定されても安定した回路動作を可能とする。
【００３８】
半導体記憶装置は、さらに、前記バスライン駆動回路の出力信号が前記バスラインを介して入力されるレベル変換回路を具備することができる。
【００３９】
したがって、ダイナミック型のメモリ内に設けられた回路間の長いバスラインの電位を、回路内部では低電圧とし、外部には所定の電源電圧レベルのデータ信号を出力し、又は外部から所定の電源電圧レベルのデータ信号を入力することができ、外部機器や外部の回路とのインターフェースが容易となる。
【００４０】
半導体記憶装置は、複数のセンスアンプとデータ入力バッファとを含み、前記バスライン駆動回路は、前記センスアンプの出力段又は前記データ入力バッファの出力段に設けることができる。
【００４１】
したがって、データ読み出し又は書き込みにおいて消費電力を低減することができる。また、データ出力バス，データ入力バスにおいては、データ書き込み時又は読み出し時においてデータ転送が速くなるため、半導体記憶装置の応答性が向上できる。
【００４２】
前記バスライン駆動回路は、電源電圧よりも低い電圧を供給するバスラインへの電源供給回路として使用することができる。
【００４３】
したがって、前記バスライン駆動回路を低電圧動作を行なう回路の電源供給回路として使用することで、回路の応用範囲を広げることができ、種々の低電圧供給回路に応用できる。
【００４４】
半導体記憶装置は、複数のセンスアンプとデータ出力バッファとを含み、前記データ出力バッファは、前記センスアンプから転送された読み出しデータを受け、該読み出しデータの電圧振幅を変換する回路を含むことができる。
【００４５】
したがって、前記回路に転送された小振幅の信号の電圧振幅を大きくすることができ、外部装置の電源仕様に合わせた信号振幅にすることができる。
【００４６】
本発明の第６の態様に係る半導体記憶装置は、複数のデータ線対と、複数のワード線と、前記データ線対と前記ワード線の交点にそれぞれ設けられた複数のスタティック型メモリセルと、を含む複数のメモリブロックと、アドレス信号を入力するアドレス端子と、前記アドレス信号を取り込んで、前記メモリブロック内のカラムアドレスを指定するカラムアドレスバッファ並びにカラムアドレスデコーダと、前記アドレス信号を取り込んで、前記メモリブロック内のローアドレスを指定するローアドレスバッファならびにローアドレスデコーダと、前記アドレス信号を取り込んで、前記複数のメモリブロックのうち一つのメモリブロックを選択するブロック入力バッファ並びにブロックプリデコーダと、前記メモリブロックへの書き込みデータあるいは前記メモリブロックからの読み出しデータを増幅する複数のセンスアンプと、外部データが入力されるデータ入力端子と、記憶データが出力されるデータ出力端子と、外部端子から入力される書き込み制御信号、アウトプットイネーブル信号、チップセレクト信号により、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するクロックジェネレータと、前記アウトプットイネーブル信号により制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した読み出しデータを取り込み、データ出力バスを介して、前記データ出力端子へ前記読み出しデータを転送するデータ出力バッファと、前記書き込み制御信号により制御され、データ入力時に、前記データ入力端子からの書き込みデータを取り込み、データ入力バスを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路と、により構成される半導体記憶装置であって、
前記バスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該バスラインの一端と前記第２導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第２導電型のトランジスタのゲートに、電源電圧以下であって該デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値以上の電圧が印加されることを特徴とする。
【００４７】
したがって、スタティック型のメモリ内に設けられた回路間の長いバスラインの電位を、前記デプリーション型ＮＭＯＳトランジスタのしきい値電圧のみに依存させるようにして、電源電圧の影響を受けることをなくし、電源電圧の低電圧化に対応できるようにし、この電源電圧が低く設定されても安定した回路動作を可能とする。
【００４８】
本発明の第７の態様に係る半導体記憶装置は、複数のビット線対と、複数のワード線と、前記ビット線対と前記ワード線の交点にそれぞれ設けられた複数のダイナミック型メモリセルと、を含む複数のメモリアレイと、アドレス信号を入力するアドレス端子と、前記アドレス信号を取り込んで、前記メモリアレイ内のカラムアドレスを指定するカラムアドレスバッファ、カラムアドレスプリデコーダ、カラムアドレスデコーダと、前記アドレス信号を取り込んで、前記メモリアレイ内のローアドレスを指定するローアドレスバッファ、ローアドレスプリデコーダ、ローアドレスデコーダと、前記メモリアレイへの書き込みデータあるいは前記メモリブロックからの読み出しデータを増幅する複数のセンスアンプと、外部データが入力されるデータ入力端子と、記憶データが出力されるデータ出力端子と、外部端子から入力されるカラムアドレスストローブ信号、ローアドレスストローブ信号、ライトイネーブル信号の、それぞれの信号の組み合わせによって、ダイナミック型ＲＡＭのモードを設定し、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するロー系，カラム系，ライト系のそれぞれのクロックジェネレータと、前記アウトプットイネーブル信号により制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した読み出しデータを取り込み、データ出力バスを介して、前記データ出力端子へ前記読み出しデータを転送するデータ出力バッファと、前記ライトイネーブル信号により制御され、データ入力時に、前記データ入力端子からの書き込みデータを取り込み、データ入力バスを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路と、により構成される半導体記憶装置であって、前記バスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該バスラインの一端と前記第２導電型のトランジスタのドレインとが接続されてなり、前記デプリーション型の第２導電型のトランジスタのゲートに、電源電圧以下であって該デプリーション型の第２導電型のトランジスタのしきい値電圧の絶対値以上の電圧が印加されることを特徴とする。
【００４９】
したがって、ダイナミック型のメモリ内に設けられた回路間の長いバスラインの電位を、前記デプリーション型ＮＭＯＳトランジスタのしきい値電圧のみに依存させるようにして、電源電圧の影響を受けることをなくし、電源電圧の低電圧化に対応できるようにし、この電源電圧が低く設定されても安定した回路動作を可能とする。
【００５０】
【発明の実施の形態】
＜実施の形態１＞
図２に本願発明者が検討した比較例のバスライン駆動回路を示す。このバスライン駆動回路は、半導体記憶装置に含まれるバスラインの数（ｎ本）と対応されて設けられるものであるが、ここでは省略し、ｎ本のバスラインの内の１本のバスラインＬ０の駆動回路のみを示す。
【００５１】
図２のバスライン駆動回路は、ＰＭＯＳトランジスタＱ５のドレインとＮＭＯＳトランジスタＱ６のドレインが接続され、それらのゲートに同一の信号が供給される電源供給回路ＰＳを有する。そして、前記ＰＭＯＳトランジスタＱ５のソースに電源電圧ＶＤＤ，ＮＭＯＳトランジスタＱ６のソースに接地電圧ＧＮＤが印加されることによって、前記電源電圧ＶＤＤを分圧し、ラインｐの電位を前記電源電圧ＶＤＤよりも低い電位Ｖｐとしている。たとえば、前記ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６が同等の電流供給能力をもって構成されれば、電源電圧ＶＤＤが５Ｖであれば、電圧Ｖｐは約２．５Ｖとなる。
【００５２】
図２のバスライン駆動回路では、ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６により構成される電源供給回路ＰＳに定常的な貫通電流が流れてしまい、その分だけ消費電流が大きくなってしまうことになる。
【００５３】
そして、前記ラインｐの電位Ｖｐは、サブストレート（トランジスタの基板）とソースとが短絡されたＰＭＯＳトランジスタＱ９のソースに供給される。また、前記ＰＭＯＳトランジスタＱ９のドレインとＮＭＯＳトランジスタＱ８のドレインがラインｑにおいて共通接続されると共に、前記２つのトランジスタＱ８，Ｑ９のゲートは共通接続されている。
【００５４】
このＰＭＯＳトランジスタＱ９と、ＮＭＯＳトランジスタＱ８とが直列接続された回路Ｘは、たとえば、データ出力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ内部回路側（メモリアレイ側）に接続される回路である。また、この回路Ｘは、たとえば、データ入力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ入力バッファ側に接続される回路である。ここでは、前記データ出力にかかるバスライン駆動回路として、比較例のバスライン駆動回路を用いた場合について説明する。
【００５５】
ここで、前記ＰＭＯＳトランジスタＱ９，ＮＭＯＳトランジスタＱ８のそれぞれのゲートには、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２からなるインバータＩＮＶ１からの出力信号が入力される。このインバータＩＮＶ１は、内部回路からの内部読み出しデータｄ０を入力信号として、この内部読み出しデータｄ０をバスライン駆動回路に取り込むものである。
【００５６】
そして、前記ＰＭＯＳトランジスタＱ９，ＮＭＯＳトランジスタＱ８からなる回路Ｘの出力信号は、ラインｑから長く引き延ばされたバスラインＬ０上に出力され、データ出力部の初段に設けられたレベル変換回路ＬＶＣに入力される。
【００５７】
このレベル変換回路ＬＶＣは、電源電圧をＶＤＤとし、レベル変換回路のＬＶＣの入力段の回路を構成するトランジスタのしきい値電圧を適切に設定すれば、バスラインＬ０上にラインｑから出力されたＶｐと０Ｖとを振幅とする信号をフルスイング（ＶＤＤレベルとＧＮＤレベルを振幅とするスイング）させることにより、外部装置の入力電圧仕様の電圧振幅に適合した電圧レベルに変換する。すなわち、前記バスラインＬ０上に出力される信号の振幅を電源電圧ＶＤＤまたは接地電圧ＧＮＤにするものである。このレベル変換回路ＬＶＣについては図１０に示し、この詳細な構成及び動作については後に説明する。ここで、前記外部装置は、たとえば、磁気ディスク等のインターフェース回路やマイクロプロセッサ等を示している。
【００５８】
ここで、このバスラインＬ０は、前記したように長く引き延ばされているため、負荷容量ＣＬ，負荷抵抗ＲＬが形成されてしまうことになる。
【００５９】
次に図２に示す回路の動作について説明する。まず、内部読み出しデータｄ０をローレベルからハイレベルに変化させた場合の動作について説明する。
【００６０】
内部読み出しデータｄ０をローレベルからハイレベルに変化させることにより、ＰＭＯＳトランジスタＱ１がオフされ、ＮＭＯＳトランジスタＱ２がオンされる。このことによって、ラインｏにおける電位が接地電圧ＧＮＤレベル（０Ｖ）とされる。
【００６１】
そして、インバータＩＮＶ１からのローレベルの出力信号を受けて、ＰＭＯＳトランジスタＱ９がオンされ、ＮＭＯＳトランジスタＱ８がオフされる。このため、前記接地電圧ＧＮＤレベルとされていたバスラインＬ０は電位Ｖｐ（＝ＶＤＤ／２＝２．５Ｖ）に充電される。
【００６２】
そして、レベル変換回路ＬＶＣはバスラインＬ０の電位変化を受けて、バスラインＬ０の出力電位Ｖｐを電源電圧ＶＤＤレベルに変換し、読み出しデータＤ０として出力する。この読み出しデータＤ０は、半導体記憶装置の出力部を介して図示しないデータ出力端子から出力され、外部装置へ転送される。
【００６３】
一方、前記内部読み出しデータｄ０をハイレベルからローレベルに変化させた場合は、ＰＭＯＳトランジスタＱ１がオンされ、ＮＭＯＳトランジスタＱ２がオフされる。従って、ラインｏの電位は電源電圧ＶＤＤレベル（５Ｖ）となる。
【００６４】
そして、インバータＩＮＶ１からのハイレベルの出力信号を受けて、ＰＭＯＳトランジスタＱ９がオフされ、ＮＭＯＳトランジスタＱ８がオンされる。このため、電位Ｖｐに充電されていた前記バスラインＬ０のラインｒの電荷は放電されて、ラインｒの電位は接地電圧ＧＮＤとなる。
【００６５】
そして、レベル変換回路ＬＶＣはこのバスラインＬ０の電位変化を受けて、接地電圧ＧＮＤレベルの信号を読み出しデータＤ０として出力する。この読み出しデータＤ０は、半導体記憶装置の出力部を介して図示しないデータ出力端子から出力され、外部装置へ転送される。
【００６６】
次に、図２のレベル変換回路ＬＶＣを図１０を用いて説明する。図１０のレベル変換回路は、バスラインＬ０のラインｒの電位を入力信号とするＮＭＯＳトランジスタＱ３１と、該ＮＭＯＳトランジスタＱ３１の出力がゲートに入力されるＰＭＯＳトランジスタＱ３３と、前記ラインｒに出力される信号がゲートに入力されるＮＭＯＳトランジスタＱ３４とを含み、ＰＭＯＳトランジスタＱ３３のドレインとＮＭＯＳトランジスタＱ３４のドレインと接続されている。また、ラインｋの電位をゲートに入力するＰＭＯＳトランジスタＱ３２を含み、該ＰＭＯＳトランジスタＱ３２のドレインがＰＭＯＳトランジスタＱ３３のゲートに接続されている。また、ＮＭＯＳトランジスタＱ３１のゲートには、図２のＶｐが印加されている。ラインｋからは信号が出力され、その信号はＰＭＯＳトランジスタＱ３５とＮＭＯＳトランジスタＱ３６とからなるＣＭＯＳインバータに入力され、ＣＭＯＳインバータは読み出しデータＤ０を出力する。
【００６７】
図１０のレベル変換回路ＬＶＣの動作を説明する。ラインｒにハイレベル即ち電位Ｖｐをもつ信号が入力されると、ＮＭＯＳトランジスタＱ３４はオンするため、ラインｋの電位は接地電位ＧＮＤレベルとなる。なお、ラインｋの電位がＧＮＤレベルになると、ＰＭＯＳトランジスタＱ３２はオンするため、ラインｊにはＶＤＤの電位となり、ＰＭＯＳトランジスタＱ３３はオフする。また、ＮＭＯＳトランジスタＱ３１のゲートにはラインｒの電位と同じ電位Ｖｐが印加されているため、ＮＭＯＳＱ３１はオフ状態となり、ラインｊからラインｒへの定常的電流は流れない。
【００６８】
そして、ラインｋがローレベルであるため、ＰＭＯＳトランジスタＱ３５がオンし、ＮＭＯＳトランジスタＱ３６がオフするため、読み出しデータＤ０はハイレベル即ちＶＤＤの電位を持つ信号として出力される。
【００６９】
次に、ラインｒにローレベル即ち接地電位ＧＮＤレベルの信号が入力された場合を説明する。ラインｒがローレベルであるため、ＮＭＯＳトランジスタＱ３４はオフする一方、ＮＭＯＳトランジスタＱ３１はオンする。また、ＰＭＯＳトランジスタＱ３２はラインｋの電位の上昇の伴ってオフに移行するため、ラインｊの電位は接地電位に向けて低下する。ラインｒの電位の低下に伴ってＰＭＯＳトランジスタＱ３３がオンに移行し、ラインｋの電位はさらに上昇する。そして、ラインｋの電位はＶＤＤまで上昇する。なお、ラインｋがＶＤＤ電位となるとＰＭＯＳトランジスタＱ３２はオフ状態となり、ＰＭＯＳトランジスタＱ３２を介してラインｊからラインｒへ定常的な電流が流れることはない。
【００７０】
そして、ラインｋがハイレベルであるため、ＮＭＯＳトランジスタＱ３６がオンし、ＰＭＯＳトランジスタＱ３５がオフするため、読み出しデータＤ０はローレベル即ち接地電位ＧＮＤレベルの電位を持つ信号として出力される。
【００７１】
図１に本発明の実施の形態１のバスライン駆動回路を示す。このバスライン駆動回路は、前記問題を鑑みて本願発明者によって見出されたものである。ここで、前記ＰＭＯＳトランジスタＱ７と、デプリーション型ＮＭＯＳトランジスタＤＱ１と、ＮＭＯＳトランジスタＱ８とにより構成される回路Ｙは、たとえば、データ出力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ内部回路側（メモリアレイ側）に接続される回路である。また、この回路Ｙは、たとえば、データ入力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ入力バッファ側に接続される回路である。ここでは、図２の比較例と対応させて、前記データ出力にかかるバスライン駆動回路として、本発明のバスライン駆動回路を用いた場合について説明する。また、このバスライン駆動回路は、半導体記憶装置に含まれるバスラインの数（ｎ本）と対応されて設けられるものであるが、ここでは省略し、一本のバスラインＬ０の駆動回路のみを示す。また、説明の便宜上、電源電圧ＶＤＤを５Ｖとし、接地電位ＧＮＤを０Ｖとして説明するが、電圧はこれに限定されるものではない。また、ＭＯＳトランジスタを例として説明するが、ＭＩＳトランジスタでもよく、本発明の趣旨を損なわない限り同等の機能を有する能動素子であれば良いことは明らかである。また、ＭＯＳトランジスタの導電型については、便宜上、Ｐ型を第１導電型とし、Ｎ型を第２導電型として説明する。
【００７２】
本発明の実施の形態１のバスライン駆動回路の構成について以下に説明する。バスライン駆動回路は、共通に接続されたそれぞれのゲートに内部読み出しデータｄ０が入力されるＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２からなるインバータＩＮＶ１と、該インバータＩＮＶ１の出力信号を受ける遅延回路ＤＬと、前記インバータＩＮＶ１の出力信号をゲートにて受ける、ＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８と、前記遅延回路ＤＬの出力を受けるデプリーション型ＮＭＯＳトランジスタＤＱ１とを含む。
【００７３】
ここで、前記ＰＭＯＳトランジスタＱ７のソースには電源電圧ＶＤＤが印加され、前記ＮＭＯＳトランジスタＱ８のソースには接地電圧ＧＮＤが印加されている。そして、前記デプリーション型ＮＭＯＳトランジスタＤＱ１は、前記ＰＭＯＳトランジスタＱ７のドレインと、前記ＮＭＯＳトランジスタＱ８のドレインとの間に設けられる。そして、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のソースと、前記ＮＭＯＳトランジスタＱ８のドレインとを接続したラインｄと、バスラインＬ０とが接続されている。ここで、このバスラインＬ０は、上述したように長く引き延ばされているため、負荷容量ＣＬ，負荷抵抗ＲＬが形成されてしまうことになる。
【００７４】
そして、前記長く引き延ばされたバスラインＬ０上に出力された信号は、レベル変換回路ＬＶＣに入力され、このレベル変換回路ＬＶＣによって、ラインｃの信号レベルをフルスイング（ＶＤＤレベルとＧＮＤレベルを振幅とするスイング）した信号に変換した上で、読み出しデータＤ０として出力する。そして該読み出しデータＤ０は図示しないデータ出力端子から出力され、外部装置へ転送される。
【００７５】
ところで、前記遅延回路ＤＬは、例えば、抵抗ＲｄおよびキャパシタＣｄにより形成される。この場合、半導体チップにおいて、前記抵抗ＲｄおよびキャパシタＣｄは、前記半導体チップ上の不活性領域において、ポリシリコン等の導電層により形成された配線を使用して、それを引き回すことにより、形成することができる。 また、この遅延回路ＤＬを前記抵抗，容量で構成する代わりに、例えばＰＭＯＳトランジスタ，ＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路を偶数個接続させても良い。この場合、このインバータ回路はチップ面積対策としては有効であり、前記ＰＭＯＳトランジスタやＮＭＯＳトランジスタのチャネル幅やチャネル長を所望の寸法にすることで所望の遅延時間を有する遅延回路を構成することができる。また、このＣＭＯＳインバータ回路は、精度がよく、特に、遅延時間を調整するのには有効である。例えば、ＣＭＯＳインバータ回路を偶数個直列接続させ、複数のＣＭＯＳインバータ回路間にヒューズを接続して、トリミングすることにより、チップ上にＣＭＯＳインバータ回路を形成してから、仕様に合わせて遅延段数や遅延時間を調整することもできる。この遅延時間については、遅延回路からの出力信号をそのゲートに受けるデプリーション型ＮＭＯＳトランジスタＤＱ１のチャンネル幅，チャンネル長に依存してオン又はオフするタイミングが異なるために、最適値を選択して遅延時間を設定するようにすればよい。
【００７６】
次に図１に示すバスライン駆動回路の動作について、図１に加えて、図３に示す回路の動作波形図（縦軸：電圧（Ｖ），横軸：時間），図４に示す図１中のラインｃにおける電圧（縦軸，Ｖ）と時間（横軸）との依存を示すグラフ及び図５に示すレベル変換回路ＬＶＣの回路図とを使用して以下に説明する。なお、説明の便宜上、前記ＰＭＯＳトランジスタＱ１と、ＮＭＯＳトランジスタＱ２との電流供給能力を同一とし、直列接続された前記ＰＭＯＳトランジスタＱ７およびデプリーション型ＮＭＯＳトランジスタＤＱ１のトータルの電流供給能力と、前記ＮＭＯＳトランジスタＱ８の電流供給能力とを同一とさせて構成したものとする。
【００７７】
まず、内部読み出しデータｄ０を、ローレベルからハイレベルに変化させた場合について説明する。内部読み出しデータｄ０の電位をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶＤＤ＝５Ｖ）に変化させることにより、ＰＭＯＳトランジスタＱ１がオフされ、ＮＭＯＳトランジスタＱ２がオンされる。このことによって、インバータＩＮＶ１の出力信号はローレベルとなるため、内部読み出しデータｄ０の電位のローレベルからハイレベルへの立ち上がりエッジに応答して、ラインａの電位がハイレベルからローレベルに変化する。
【００７８】
そして、ラインａの電位が低下してゆくと、ＰＭＯＳトランジスタＱ７がオンし，ＮＭＯＳトランジスタＱ８がオフ状態に移行する。したがって、ＰＭＯＳトランジスタＱ７のドレインはＶＤＤとなる。
【００７９】
一方、前記インバータＩＮＶ１による出力信号は、遅延回路ＤＬによって所定の時間だけ遅延され、ラインｂには遅延信号が伝播される。すなわち、図３に示されるように、ラインａの電位の立ち下がりにおいては、ラインｂの電位は依然としてハイレベルであるため、デプリーション型ＮＭＯＳトランジスタＤＱ１は該ＤＱ１のソースをＤＱ１のドレインの電位即ちＶＤＤレベルにまで引き上げようとする。つまり、デプリーション型ＮＭＯＳトランジスタＤＱ１のゲートには、内部読み出しデータｄ０の電圧レベル変化直後は、電源電圧ＶＤＤレベルの信号が図３に示されるように所定の遅延時間分印加されるため、前記デプリーション型ＮＭＯＳトランジスタＤＱ１は、大きな電流供給能力をもって、急速にバスラインＬ０を充電することができる。なお、この遅延時間とデプリーション型ＮＭＯＳトランジスタＤＱ１との関係については後に詳細に説明する。
【００８０】
その後、ラインｂの電位が、ラインａの電位とほぼ同等の電位即ち接地電位へ向けて低下し、該接地電位が前記デプリーション型ＮＭＯＳトランジスタＤＱ１のゲートに印加され始めるとともに、バスラインＬ０には十分な充電がされる。そして、ラインｂの電位が低下するにつれてラインｄ，ｃの電位が上昇し、該ラインｃ，ｄの電位の上昇は、デプリーション型ＮＭＯＳトランジスタＤＱ１の電流供給能力が無くなったところで停止する。デプリーション型ＮＭＯＳトランジスタＤＱ１の電流供給能力は、ソース電位とゲート電位との相互関係で定まり、デプリーション型ＮＭＯＳトランジスタＤＱ１電流供給能力は最終的に０となる。このときのラインｄの電位及びラインｃの電位Ｖｃは、デプリーション型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の絶対値Ｖｔｈｄ（たとえば１．５Ｖ）とほぼ等しい値に収束し、それ以上の電位の上昇は生じない。
【００８１】
一方、レベル変換回路ＬＶＣ内の初段の回路は、該回路を構成するトランジスタのしきい値電圧をたとえばＶｃ／２としてレベル判定するように構成すれば、前記ラインｃの電位がＶｃ／２以上に上昇すると、レベル変換回路ＬＶＣは、ラインｃの電位をハイレベル、すなわち、電源電圧ＶＤＤレベルに変換した上で、読み出しデータＤ０として、図示しないデータ出力端子から出力し、外部装置へ転送する。そして、図１のバスライン駆動回路のラインｃにおける充電速度は図４に示すように図２の比較回路と比べてｔ１分だけ速くなるため、読み出しデータＤ０も高速に立ち上がることになる。
【００８２】
ここで、デプリーション型ＮＭＯＳトランジスタＤＱ１の性質について説明する。デプリーション型ＮＭＯＳトランジスタは、チャネルにおける不純物濃度を制御すること等によって、しきい値電圧の絶対値Ｖｔｈｄを低く設定するものであって、ゲート電位ＶＧが０Ｖであっても導電性のチャネルを有するデバイスである。すなわち、ゲート接合の内蔵電位でもって、チャネル領域は充分反転しているものである。
【００８３】
よって、そのドレインに電源電圧ＶＤＤが印加され、ゲートに電源電圧ＶＤＤが印加された場合には、ソース電位は電源電圧ＶＤＤと同等の電圧レベルＶＤＤとされる。
【００８４】
また、そのドレインに電源電圧ＶＤＤが印加され、ゲートに接地電圧ＧＮＤが印加された場合には、ソース電位はしきい値電圧の絶対値Ｖｔｈｄと同等とされる。
【００８５】
また、そのドレインに電源電圧ＶＤＤが印加され、ゲートに電源電圧ＶＤＤよりも低い正電圧Ｖｘが印加された場合には、ソース電位はしきい値電圧の絶対値Ｖｔｈｄに電圧Ｖｘ分が加算された電圧とされる。
【００８６】
すなわち、ＶＤＤがＶｔｈｄよりも大きいときに、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のソース電位は、ドレイン電位の影響を受けず、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のゲート電位ＶＧおよびしきい値電圧の絶対値Ｖｔｈｄにのみしか依存しない。
【００８７】
以上説明したように、本実施の形態の回路においても、ラインｃの電位Ｖｃは、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の絶対値Ｖｔｈｄのみに依存するものであって、電源電圧ＶＤＤの影響を受けることがない。このため、上述した電源電圧の低電圧化に対応でき、この電源電圧が低く設定されても安定した回路動作が可能である。また、前記バスラインにおいては、すべてのバスラインの充放電が高速にでき、かつ、消費電力が小さくなる。
【００８８】
次に、内部読み出しデータｄ０の電圧レベルをハイレベルからローレベルに変化させた場合について説明する。
【００８９】
内部読み出しデータｄ０の電位をハイレベル（ＶＤＤ＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変化させると、ＰＭＯＳトランジスタＱ１がオンに移行し、ＮＭＯＳトランジスタＱ２がオフに移行する。そのため、インバータＩＮＶ１の出力信号はハイレベルとなり、内部読み出しデータｄ０の電位のハイレベルからローレベルへの立ち下がりエッジに応答して、前記ラインａの電位がローレベルからハイレベルに変化する。
【００９０】
そして、このラインａがハイレベルに変化するため、ＰＭＯＳトランジスタＱ７がオフし、ＮＭＯＳトランジスタＱ８がオンする。したがって、バスラインＬ０に充電されていた電荷はＮＭＯＳトランジスタＱ８を介して速やかに放電され、ラインｄ，ラインｃの電位は接地電位となる。
【００９１】
一方、前記ラインｃの電位がＶｃ／２以下に低下すると、レベル変換回路ＬＶＣ内の初段の回路は、該回路を構成するトランジスタのしきい値電圧をたとえばＶｃ／２としてレベル判定するように構成すれば、ラインｃの電位をローレベル、すなわち、接地電位０Ｖに変換した上で、読み出しデータＤ０として、図示しないデータ出力端子から出力し、外部装置へ転送する。
【００９２】
次に、前記遅延時間とデプリーション型ＮＭＯＳトランジスタＤＱ１の関係について説明する。この遅延時間による電位の判定レベルについて図２の比較例と図１の回路について説明する。
【００９３】
このとき、比較例の回路において、バスラインＬ０の負荷抵抗ＲＬが０オームであるとし、ゲート入力はステップ関数として計算する。ここで、式中の記号は、バスラインの電位をＶ，負荷容量をＣ，ＰＭＯＳトランジスタＱ９のしきい値電圧の絶対値をＶｔｈｐ，飽和・非飽和の境界をｔｃ，判定レベルに達するまでの時間をｔ，Ｆを周波数，Ｉを電流とし、図１のＰＭＯＳトランジスタＱ９の電流増幅率をβｐ，デプリーション型ＮＭＯＳトランジスタＤＱ１の電流増幅率をβＤＥとする。Ｉ＝ＣＶＦであるから、ＣＶ（＝Ｉ／Ｆ）について求めると、式１のようになる。
【００９４】
【数１】
【００９５】
【数２】
【００９６】
【数３】
【００９７】
そして、この式を解いてデプリーション型ＮＭＯＳトランジスタＤＱ１の遅延時間を求めると、式４のようになる。
【００９８】
【数４】
【００９９】
【数５】
【０１００】
また、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のゲート電圧を、判定レベルまで電源電圧ＶＤＤレベルを保持する、ＲＧ，ＣＧ，ｔｒの関係を示すと式６のようになる。ここで、ＲＧ，ＣＧは、夫々図１のバスライン駆動回路のＲｄ，Ｃｄの値を表わしている。
【０１０１】
【数６】
【０１０２】
図５に、本発明のレベル変換回路ＬＶＣの一例を示す。この回路は、インバータＩＮＶ２と、レベル変換回路ＬＶＣに電源を供給するデプリーション型ＮＭＯＳトランジスタＤＱ２と、出力信号の波形整形を行なうインバータＩＮＶ３により構成される。
【０１０３】
前記インバータＩＮＶ２は、ＰＭＯＳトランジスタＱ１０と、ＮＭＯＳトランジスタＱ１１とを含み、それぞれのゲートとドレインがそれぞれ共通接続されて構成される。
【０１０４】
前記デプリーション型ＮＭＯＳトランジスタＤＱ２のゲートには、ＰＭＯＳトランジスタＱ１０のドレインとＮＭＯＳトランジスタＱ１１のドレインとが共通接続されたラインｆに出力される信号が印加され、ＤＱ２のドレインには電源電圧ＶＤＤが、ソースにはＱ１０のソースがそれぞれ接続されている。
【０１０５】
そして、前記インバータＩＮＶ３は、それぞれのゲート、ドレインが共通接続されたＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３とを含む。そして、前記インバータＩＮＶ２は、前記バスラインＬ０上の図１に示すラインｃ上の信号、すなわち、内部読み出しデータｄ０に相当する信号をそのゲートに受け、前記インバータＩＮＶ３は、該内部読み出しデータｄ０に相当する信号の振幅をフルスイング（ＶＤＤレベルとＧＮＤレベルを振幅とするスイング）させて読み出しデータＤ０を生成する。そして、前記読み出しデータＤ０は、図示しないデータ出力端子を介して出力され、外部装置へ転送される。
【０１０６】
次にこのレベル変換回路ＬＶＣの動作について説明する。まず、内部読み出しデータｄ０をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶＤＤ＝５Ｖ）に変化させた場合、すなわち、バスラインＬ０のラインｃの電位をローレベル（ＧＮＤ）から前記電位Ｖｃ（＝Ｖｔｈｄ）に変化させた場合について説明する。この場合には、ＰＭＯＳトランジスタＱ１０がオフとなり、ＮＭＯＳトランジスタＱ１１はオンとなるため、ラインｆの電位は低下してローレベル（接地電位）となる。そして、このローレベルの信号がインバータＩＮＶ３に入力され、ＰＭＯＳトランジスタＱ１２がオンするため、ハイレベルすなわち電源電圧ＶＤＤレベルの読み出しデータＤ０がラインｅから出力される。そして、前記ハイレベルのデータＤ０が図示しないデータ出力端子を介して出力され、外部装置へ転送される。
【０１０７】
次に、内部読み出しデータｄ０をハイレベル（ＶＤＤ＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変化させた場合、すなわち、バスラインＬ０のラインｃの電位をハイレベル（Ｖｔｈｄ）からローレベル（ＧＮＤ）に変化させた場合について説明する。この場合、ＮＭＯＳトランジスタＱ１１はオフされ、ＰＭＯＳトランジスタＱ１０はオンに移行する。デプリーション型ＮＭＯＳトランジスタＤＱ２は、ゲート電位に該デプリーション型ＮＭＯＳトランジスタＤＱ２のしきい値電圧の絶対値Ｖｔｈｄを加えた値分の電圧をＰＭＯＳトランジスタＱ１０のソースに印加する。従って、ＰＭＯＳトランジスタＱ１０がオンされ、ラインｆの電位はＧＮＤから徐々に上昇して、最終的にラインｆの電位は電源電圧ＶＤＤレベルにまで達する。
【０１０８】
そして、ラインｆに出力された信号はインバータＩＮＶ３に入力され、ラインｅには接地電圧ＧＮＤレベルの読み出しデータＤ０が、図示しないデータ出力端子を介して出力され、外部装置へ転送される。
【０１０９】
このレベル変換回路ＬＶＣにおいては、データ書き込み／読み出しのどちらの動作の場合にも電源ＶＤＤからデプリーション型ＮＭＯＳトランジスタＤＱ２，ＰＭＯＳトランジスタＱ１０，ＮＭＯＳトランジスタＱ１１を通してＧＮＤへの定常的な貫通電流はなく、消費電流の増加は生じない。
【０１１０】
ところで、本実施の形態のバスライン駆動回路は、すでに触れたように、データ入力部においても適用することができる。ただし、この場合、内部回路には低振幅の電圧が印加されていれば良いので、レベル変換回路ＬＶＣは不要であリ、バスラインＬ０の電位をそのまま内部回路に供給すれば良い。そして、この場合、図１の内部読み出しデータｄ０が信号振幅の大きい書き込みデータに対応し、読み出しデータＤ０が信号振幅の小さい内部書き込みデータに対応する。つまり、特に図示しないが、図１のインバータＩＮＶ１のゲートには書き込みデータがｄ０として供給され、ＩＮＶ１は、図１のＰＭＯＳトランジスタＱ７，デプリーション型ＮＭＯＳトランジスタＤＱ１，ＮＭＯＳトランジスタＱ８により構成される回路Ｙを駆動する。そして、データ読み出し時と同様に、デプリーション型ＮＭＯＳトランジスタＤＱ１のゲートへの信号は所定の遅延時間分遅延されて伝播される。そして、ラインｃの電位は、前記デプリーション型ＮＭＯＳトランジスタＤＱ１のしきい値電圧のみにしか依存しなくなるので、電源電圧の影響を受けることがなくなるので、低電圧動作マージンを確保することができ、バスラインを高速に駆動することができる。
【０１１１】
また、本実施の形態は、バスラインＬ０のみに着目して記載したが、ｎ本のうちのいずれのバスラインにおいても共通であり、夫々のデータの電位レベルにしたがった動作を行なうものである。そして、特に、バスラインを一括充放電するときに、本実施の形態のバス駆動回路は大きな効果を奏する。
【０１１２】
このように、本発明のバス駆動回路は、電源電圧ＶＤＤが低い電圧仕様の半導体記憶装置を構成することによる、出力電圧の低下に伴う動作不良や、ＮＭＯＳトランジスタのオンによる電流供給能力の低下に伴うバスラインの充電速度の低下という問題を完全に解決することができ、半導体記憶装置を高性能に構成できる。
【０１１３】
＜実施の形態２＞
図６は、本発明の実施の形態２を示すバスライン駆動回路である。本実施の形態の回路によれば、デプリーション型ＮＭＯＳトランジスタＤＱ３のゲート電位が接地電圧ＧＮＤに固定されている。そのため、デプリーション型ＮＭＯＳトランジスタＤＱ３は入力信号としての内部読み出しデータｄ０の電圧レベルの変化直後の大きな電流供給能力を有しないため、実施の形態１に比べ、図４に示すように充電速度の低下ｔ２が生じる。しかしながら、この実施の形態によれば、図１における遅延回路を不要にできるという利点がある。
【０１１４】
つまり、このバスライン駆動回路は、ＰＭＯＳトランジスタＱ７のソースが電源ＶＤＤに接続され、ドレインはデプリーション型ＮＭＯＳトランジスタＤＱ３のドレインに接続されている。また、デプリーション型ＮＭＯＳトランジスタＤＱ３のソースは、ラインｄにおいてＮＭＯＳトランジスタＱ８のドレインに接続され、ＮＭＯＳトランジスタＱ８のソースは接地されている。そして、ラインｄに長く引き回されたバスラインＬ０が接続されている。
【０１１５】
つまり、このバスライン駆動回路は、前記ＰＭＯＳトランジスタＱ７のドレインと、ＮＭＯＳトランジスタＱ８のドレインの間に、前記デプリーション型ＮＭＯＳトランジスタＤＱ３が設けられるものである。そして、前記デプリーション型ＮＭＯＳトランジスタＤＱ３のソースと、ＮＭＯＳトランジスタＱ８のドレインとの間にて、長く引き回されたバスラインＬ０と接続されるものである。
【０１１６】
そして、図１に示した回路と同様に、前記長く引き延ばされて負荷容量ＣＬ，負荷抵抗ＲＬが形成されたバスラインＬ０上に出力された信号は、レベル変換回路ＬＶＣに入力されるものである。
【０１１７】
ただし、この場合も実施の形態１と同様に、前記ＰＭＯＳトランジスタＱ７と、デプリーション型ＮＭＯＳトランジスタＤＱ３と、ＮＭＯＳトランジスタＱ８とを含む回路Ｚは、たとえば、データ出力にかかるバスライン駆動回路としては、バスラインＬ０の端部かつ内部回路側（メモリアレイ側）に接続される回路である。そして、データ入力に係るバスライン駆動回路としては、バスラインＬ０の端部かつ入力バッファ側に接続される回路である。また、このバスライン駆動回路は、半導体記憶装置に含まれるバスラインの数と、対応されて設けられるものであるが、ここでは省略し、１本のバスラインＬ０の駆動回路のみを示す。ここでは、前記データ出力にかかるるバス駆動回路として、本発明のバスライン駆動回路を用いた場合について説明する。
【０１１８】
まず、図６の回路動作について説明する。まず、内部読み出しデータｄ０をローレベルからハイレベルに変化させた場合について説明する。この場合、前記内部読み出しデータｄ０の電位をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶＤＤ＝５Ｖ）に変化させると、ラインａの電位は、前記内部読み出しデータｄ０の立ち上がりに応答してハイレベルからローレベルに変化する。したがって、ＰＭＯＳトランジスタＱ７がオンに移行し、ＮＭＯＳトランジスタＱ８はオフに移行する。
【０１１９】
一方、デプリーション型ＮＭＯＳトランジスタＤＱ３のゲートは常に接地電位ＧＮＤに固定されているために、デプリーション型ＮＭＯＳトランジスタＤＱ３のソース電位は、しきい値電圧の絶対値Ｖｔｈｄとなる。そのため、バスラインＬ０の電位はＶｃ即ちしきい値電圧の絶対値Ｖｔｈｄに達するまで充電される。レベル変換回路ＬＶＣ内の初段の回路は、該回路を構成するトランジスタのしきい値電圧をたとえばＶｃ／２としてレベル判定するように構成すれば、前記ラインｃの電位がＶｃ／２以上に上昇すると、レベル変換回路ＬＶＣは、ラインｃの電位をハイレベル、すなわち、電源電圧ＶＤＤレベルに変換した上で、読み出しデータＤ０として、図示しないデータ出力端子から出力し、外部装置へ転送する。
【０１２０】
次に、内部読み出しデータｄ０をハイレベルからローレベルに変化させた場合について説明する。
【０１２１】
この場合、前記内部読み出しデータｄ０の電位をハイレベル（ＶＤＤ＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変化させると、ラインａの電位は、前記内部読み出しデータｄ０の立ち下がりエッジに応答してローレベルからハイレベルとなる。従って、ＮＭＯＳトランジスタＱ８がオンとなり、ＰＭＯＳトランジスタＱ７がオフとなる。その結果、バスラインＬ０の電位は接地電位となる。レベル変換回路ＬＶＣ内の初段の回路は、該回路を構成するトランジスタのしきい値電圧をたとえばＶｃ／２としてレベル判定するように構成すれば、前記ラインｃの電位がＶｃ／２以下に低下すると、レベル変換回路ＬＶＣは、ラインｃの電位をローレベル、すなわち、接地電位ＧＮＤに変換した上で、読み出しデータＤ０として、図示しないデータ出力端子から出力し、外部装置へ転送する。
【０１２２】
また、実施の形態２ではデプリーション型ＮＭＯＳトランジスタＤＱ３のゲート電位を接地電圧ＧＮＤに固定したが、これは接地電圧ＧＮＤに限らず電源電圧ＶＤＤよりも低い任意の電位Ｖｄであってもよい。この場合は、ラインｃの電位Ｖｃは約Ｖｄ分だけ増加する。そして、その分消費電流は増えるが、充電速度は速くなる。
【０１２３】
また、デプリーション型ＮＭＯＳトランジスタＤＱ３のゲートをＰＭＯＳトランジスタＱ７，ＮＭＯＳトランジスタＱ８のゲート信号に接続してもよく、図１に示したバス駆動回路と同様の効果が得られる。
【０１２４】
また、本実施の形態２ではＮＭＯＳトランジスタＱ８のドレインをバスラインＬ０に接続したが、これはＰＭＯＳトランジスタＱ７のドレインに接続してもよく、図２の回路と比べて消費電力が低減される。
【０１２５】
このように、本実施の形態のバス駆動回路は、遅延回路を不要にできると共に、電源電圧に依存せずに電源を供給することができるので、小型のチップにて構成でき、遅延時間の設定も不要になり、使い勝手が向上できる。
【０１２６】
また、本実施の形態では、バスライン駆動回路をデータ出力にかかる回路に設けた例について記載したが、実施の形態１と同様に、前記バスライン駆動回路をデータ入力にかかる回路に設けても上述したような効果を得ることができる。
【０１２７】
＜実施の形態３＞
図７は、本発明の実施の形態３のバスライン駆動回路である。
【０１２８】
この回路は、電流供給源と、内部読み出しデータｄ０からｄｎ−１をそれぞれ入力とするＣＭＯＳトランジスタからなるｎ個のインバータＩＮＶ１０からＩＮＶ１ｎ−１と、ＣＭＯＳトランジスタからなるｎ個のインバータＩＮＶ４０からＩＮＶ４ｎ−１と、前記インバータＩＮＶ４０からＩＮＶ４ｎ−１の出力をそれぞれ受けるｎ本のバスラインＬ０からＬｎ−１とを含み構成される。前記インバータＩＮＶ１０からＩＮＶ１ｎ−１は、たとえば、図１に示したＩＮＶ１と同様な構成をしている。また、前記電流供給源は、デプリーション型ＮＭＯＳトランジスタＤＱ４を含み、デプリーション型ＭＯＳトランジスタＤＱ４のドレインには電源電圧ＶＤＤが供給され、ＤＱ４のゲートには電源電圧ＶＤＤよりも小さな一定の電圧Ｖｄｇが印加される。デプリーション型ＮＭＯＳトランジスタＤＱ４は、複数のバスラインＬ０〜Ｌｎ−１に対し、１つのトランジスタで構成されているために、バスラインの本数ｎ分の電流駆動能力、及びＰＭＯＳトランジスタＱ１４０からＱ１４ｎ−１を形成するためのＰウェルの容量分を駆動する能力が必要となる。すなわち、すべてのバスラインＬ０〜Ｌｎ−１がハイレベルとなったときに、前記デプリーション型ＮＭＯＳトランジスタＤＱ４のサイズが小さすぎると、電位の立ち上がりが悪くなるため、前記バスラインの数（ｎ本）分の電流駆動能力が必要となる。また、Ｎウェルがジャンクションとして延びてしまうため、前記デプリーション型ＮＭＯＳトランジスタの駆動能力としては、ジャンクション容量と負荷容量とをもつＮウエルを駆動する能力が最低必要となる。
【０１２９】
一方、内部読み出しデータｄ０はＩＮＶ１０に入力され、該ＩＮＶ１０の出力（ラインａ０）はインバータ４０に入力される。インバータＩＮＶ４０は、ＰＭＯＳトランジスタＱ１４０と、ＮＭＯＳトランジスタＱ１５０により構成される。前記ＰＭＯＳトランジスタＱ１４０は、ソースとサブストレート（基板）とが共通接続され、該ソースが前記デプリーション型ＮＭＯＳトランジスタＤＱ４のソースとラインｇにて接続されている。前記ＮＭＯＳトランジスタＱ１５０のドレインは、前記ＰＭＯＳトランジスタＱ１４０のドレインとラインｈ０にて接続され、Ｑ１５０のソースには接地電圧ＧＮＤが印加される。そして、前記インバータＩＮＶ４０の出力、すなわち、前記ＰＭＯＳトランジスタＱ１４０のドレインと前記ＮＭＯＳトランジスタＱ１５０のドレインそれぞれが共通接続されたラインｈ０に、前記バスラインＬ０が接続されている。また、ｎ個の内部読み出しデータｄ０からｄｎ−１のうちのｄ０以外のデータが入力される回路も同様な構成をしており、図７においては繁雑を避けるために、ｄ０とｄｎ−１のみを示した。
【０１３０】
ところで、インバータＩＮＶ１０，ＩＮＶ４０等のｎ組の回路は、たとえば、データ出力にかかるバスライン駆動回路としては、ｎ本のバスライン（Ｌ０からＬｎ−１）の端部かつ内部回路側（メモリアレイ側）に接続される回路である。また、これらのインバータは、たとえば、データ入力にかかるバスライン駆動回路としては、バスラインの端部かつ入力バッファ側に接続される回路である。ここでは、前記データ出力にかかるバスライン駆動回路として、本発明のバスライン駆動回路を用いた場合について動作を説明する。最初に、内部読み出しデータｄ０をローレベルからハイレベルに変化させた場合について説明する。
【０１３１】
まず、デプリーション型ＮＭＯＳトランジスタＤＱ４のゲートは常にドレインの電圧である電源電圧ＶＤＤよりも低い電位Ｖｄｇに固定されているために、デプリーション型ＮＭＯＳトランジスタＤＱ４のソース電位、すなわち、ラインｇの電位は、前記デプリーション型ＮＭＯＳトランジスタＤＱ４のゲートに印加される電圧Ｖｄｇと、そのしきい値電圧の絶対値Ｖｔｈｄとの和、つまり電位Ｖｄｇ＋Ｖｔｈｄとなっている。そして、ラインｇの該電位Ｖｄｇ＋ＶｔｈｄはＩＮＶ４０からＩＮＶ４ｎ−１までのすべてのインバータへ電源電圧として供給される。
【０１３２】
次に、前記内部読み出しデータｄ０の電位をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶＤＤ＝５Ｖ）に変化させると、ＩＮＶ１０の出力はローレベルとなるため、ＰＭＯＳトランジスタＱ１４０はオンする。そして、ＮＭＯＳトランジスタ１５０はオフする。従って、接地電位ＧＮＤとされていたバスラインＬ０のラインｈ０，ｃ０は充電されて、前記の電位Ｖｄｇ＋Ｖｔｈｄまで上昇する。
【０１３３】
そして、このラインｃ０の電位がＶｄｇ＋Ｖｔｈｄへ上昇してゆくと、レベル変換回路ＬＶＣ０はハイレベル、すなわち、電源電圧ＶＤＤレベルの信号を読み出しデータＤ０として図示しないデータ出力端子から出力し、該読み出しデータＤ０は外部装置へ転送される。
【０１３４】
次に、内部読み出しデータｄ０をハイレベルからローレベルに変化させた場合について説明する。
【０１３５】
この場合、前記内部読み出しデータｄ０の電位をハイレベル（ＶＤＤ＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変化させると、ＩＮＶ１０の出力はハイレベルとなるため、ＰＭＯＳトランジスタＱ１４０はオフする。そして、ＮＭＯＳトランジスタ１５０はオンする。従って、Ｖｄｇ＋ＶｔｈｄとされていたバスラインＬ０のラインｃ０の電荷は放電されてｃ０の電位は接地電圧ＧＮＤまで低下する。
【０１３６】
そして、このラインｃ０の電位が接地電位へ低下してゆくと、レベル変換回路ＬＶＣ０はローレベル、すなわち、接地電位ＧＮＤレベルの信号を読み出しデータＤ０として図示しないデータ出力端子から出力し、該読み出しデータＤ０は外部装置へ転送される。
【０１３７】
このように、本実施の形態のバス駆動回路は、遅延回路を不要にできると共に、実施の形態２よりもさらに回路素子数を低減させることができ、さらに半導体装置の電源電圧に依存せずに所定の振幅（電圧レベル）を有する信号を形成できるので、小型のチップにて構成でき、遅延時間の設定も不要になり、使い勝手が向上できる。
【０１３８】
また、本実施の形態では、バスライン駆動回路をデータ出力にかかる回路に設けた例について記載したが、前記バスライン駆動回路をデータ入力にかかる回路に設けても上述したような効果が得られることは、前述の実施の形態１と同様である。
【０１３９】
＜実施の形態４＞
図１１は、本発明の実施の形態４のバスライン駆動回路である。内部読み出しデータｄ０はインバータＩＮＶ１に入力され、該インバータＩＮＶ１の出力はＰＭＯＳトランジスタＱ２１のゲートと、遅延回路ＤＬ２と、ＮＭＯＳトランジスタＱ２２のゲートに接続されている。ＰＭＯＳトランジスタＱ２１のソースはＶＤＤに、ドレインはＮＭＯＳトランジスタＱ２２のドレインと接続されている。ＮＭＯＳトランジスタＱ２２のソースは接地電位に接続されており、ＰＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２はラインｍを出力とするインバータを構成している。遅延回路ＤＬ２は図１の遅延回路ＤＬと同様な構成をしている。該遅延回路ＤＬ２の出力であるラインｌはデプリーション型ＮＭＯＳトランジスタＤＱ５のゲートに接続されており、前記ラインｍは該デプリーション型ＮＭＯＳトランジスタＤＱ５の一方の電極に接続されており、また該デプリーション型ＮＭＯＳトランジスタＤＱ５の他方の電極はラインｎにてバスラインＬ０の一端と接続されている。ＩＮＶ１、バスラインＬ０及びレベル変換回路ＬＶＣについては図１と同様な構成をしている。
【０１４０】
次に、図１１の回路の動作を説明する。内部読み出しデータｄ０がローレベルからハイレベルへ変化した場合には、ラインａはローレベルとなるため、ＰＭＯＳトランジスタＱ２１がオンし、ラインｍはＶＤＤレベルとなる。ラインｌは遅延回路ＤＬ２の遅延時間に応じた時間分だけ遅れてローレベルとなるため、ラインｌの電位は依然としてＶＤＤに保たれることになり、デプリーション型ＮＭＯＳトランジスタＤＱ５は、該ＤＱ５のラインｎの電位をＤＱ５のラインｍの電位即ちＶＤＤレベルに向けて引き上げようとする。したがって、デプリーション型ＮＭＯＳトランジスタＤＱ５は、大きな電流供給能力をもって、急速にバスラインＬ０を充電することができる。
【０１４１】
遅延回路ＤＬ２の遅延時間が経過するにつれて、またバスラインＬＯの充電が進むにつれて、ラインｌ、すなわちデプリーション型ＮＭＯＳトランジスタＤＱ５のゲートの電位はローレベルに低下してゆく。そしてデプリーション型ＮＭＯＳトランジスタＤＱ５は、バスラインＬ０を充電しながら、該デプリーション型ＮＭＯＳトランジスタＤＱ５のゲート電位が接地電位にまで低下するにつれてデプリーション型ＮＭＯＳトランジスタＤＱ５は徐々にオフ状態に移行し、ラインｎの電位がデプリーション型ＮＭＯＳトランジスタＤＱ５のしきい値電圧の絶対値Ｖｔｈｄになったときに平衡状態に達し、Ｌ０の電位はデプリーション型ＮＭＯＳトランジスタＤＱ５のしきい値電圧の絶対値Ｖｔｈｄとなる。
【０１４２】
次に、内部読み出しデータｄ０がハイレベルからローレベルに変化した場合を説明する。内部読み出しデータｄ０がローレベルに変化すると、ラインａはハイレベルとなるため、ＰＭＯＳトランジスタＱ２１がオフし、ＮＭＯＳトランジスタＱ２２がオンするため、ラインｍは接地電位ＧＮＤレベルとなる。ラインｌは遅延回路ＤＬ２の遅延時間に応じた時間分だけ遅れてローレベルからハイレベルとなるが、ラインｍは接地電位ＧＮＤレベルであるため、デプリーション型ＮＭＯＳトランジスタＤＱ５は十分に導通しており、バスラインＬ０の電荷はすみやかに放電される。そして、バスラインＬ０の電位は接地電位ＧＮＤレベルとなる。
【０１４３】
なお、デプリーション型ＮＭＯＳトランジスタＤＱ５の駆動能力をＭＯＳトランジスタＱ２１、Ｑ２２の駆動能力に比べて十分大きくすれば、デプリーション型ＮＭＯＳトランジスタＤＱ５をバスラインＬ０の一端とラインｍとの間に設けることは問題にならない。
【０１４４】
このように、本実施の形態においても、バスラインＬ０の電位は、前記デプリーション型ＮＭＯＳトランジスタＤＱ５のしきい値電圧のみにしか依存しなくなるので、電源電圧の影響を受けることがなくなるので、低電圧動作マージンを確保することができ、バスラインを高速に駆動することができる。従って、本発明のバス駆動回路は、電源電圧ＶＤＤが低い電圧仕様の半導体記憶装置を構成することによる、出力電圧の低下に伴う動作不良や、ＮＭＯＳトランジスタのオンによる電流供給能力の低下に伴うバスラインの充電速度の低下という問題を完全に解決することができ、半導体記憶装置を高性能に構成できる。
【０１４５】
＜実施の形態５＞
図８は、本発明のバスライン駆動回路を半導体記憶装置、たとえば、スタティック型ＲＡＭ（以下、「ＳＲＡＭ」という）に適用した場合の機能ブロック図である。本実施の形態においては、一例として１メガビットの記憶容量をもつデータ幅８ビットのスタティック型ＲＡＭを示し、複数のメモリブロックＭ−ＢＬＫにより構成されているものとし、冗長回路等の本発明を説明するのに不要な機能については省略して示す。
【０１４６】
前記ＳＲＡＭは、前記各メモリブロックＭ−ＢＬＫを有し、該メモリブロックＭ−ＢＬＫは、特に図示しないが、複数のワード線と、複数のデータ線対と、夫々のワード線と夫々のデータ線対との交点に設けられた複数のスタティック型メモリセルを有する。また、アドレス信号を入力するアドレス端子Ａ０〜Ａ１６と、前記アドレス信号をカラムアドレス信号として取り込んむカラムアドレスバッファＣ−ＡＢと、前記カラムアドレス信号をデコードして前記メモリブロック内のカラムアドレスを指定するカラムアドレスデコーダＣ−ＤＣＲとを含む。また、前記ＳＲＡＭは、前記アドレス信号をローアドレス信号として取り込むローアドレスバッファＲ−ＡＢと、前記ローアドレス信号をデコードして前記メモリブロック内のローアドレスを指定するローアドレスデコーダＲ−ＤＣＲとを含む。さらに、前記ＳＲＡＭは、前記アドレス信号をブロックアドレス信号として取り込むブロック入力バッファＢＩＢと、前記ブロックアドレス信号をデコードして前記複数のメモリブロックのうち一つのメモリブロックを選択する並びにブロックプリデコーダＢ−ＤＣＲとを含む。また前記ＳＲＡＭは、前記メモリブロックへの書き込みデータあるいは前記メモリブロックからの読み出しデータを増幅する複数のセンスアンプＳＡと、外部データを入力し又は記憶データを出力する入出力兼用のデータ入出力端子Ｄ０〜Ｄ７と、外部端子から入力される書き込み制御信号ＷＢ、アウトプットイネーブル信号ＯＥＢ、チップセレクト信号Ｓ１，Ｓ２とにより、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するクロックジェネレータＣＧとを含む。さらに、前記アウトプットイネーブル信号により制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した内部読み出しデータｄｏｕｔを取り込み、データ出力バスＬｏｕｔを介して、前記データ入出力端子へ前記読み出しデータを転送するデータ出力バッファＤＯＢと、前記書き込み制御信号により制御され、データ入力時に、前記データ入出力端子からの書き込みデータＤｉｎを取り込み、データ入力バスＬｉｎを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファＤＩＢと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路とを含む。また、入力データ制御回路ＩＤＣＮＴを有し、該ＩＤＣＮＴは、所謂前記データ入力バッファＤＩＢを含む。
【０１４７】
そして、さらに、センスアンプＳＡの出力端部には、図１に記載したバスライン駆動回路と同様の構成を有し、データ出力バスＬｏｕｔの本数分設けられた第１バスライン駆動回路ＢＤ１が設けられ、複数本により構成される前記データ出力バスＬｏｕｔにおける電圧振幅を小さくしている。また、特に図示しないが、前記出力バッファＤＯＢの初段には、図５に示すレベル変換回路ＬＶＣが複数含まれる。
【０１４８】
また、前記入力データ制御回路ＩＤＣＮＴの出力部には、図１に記載したバスライン駆動回路と同様の構成を有し、複数本にて構成されるデータ入力バスＬｉｎと対応して設けられる第２バスライン駆動回路ＢＤ２が設けられ、前記複数本により構成されるデータ入力バスＬｉｎの電圧振幅を小さくしている。
【０１４９】
まず、本実施の形態のＳＲＡＭにおけるデータ書き込み動作について説明する。書き込むべきセルのアドレスをアドレス端子Ａ０〜Ａ１６から入力し、書き込むべきデータをデータ入出力端子に入力するとともに、書き込み制御信号ＷＢ等に所定のタイミングで所定のレベルの信号を入力することで、書き込みが行われる。データ入出力端子Ｄ０〜Ｄ７から書き込みデータＤｉｎが入力され、前記書き込みデータＤｉｎが、入力データ制御回路ＩＤＣＮＴに入力される。そして、前記入力データ制御回路ＩＤＣＮＴにて、前記書き込みデータＤｉｎをバッファリングし、前記入力データ制御回路ＩＤＣＮＴの出力信号に基づいて内部書き込みデータｄｉｎが、前記指定されたアドレスの記憶セルに書き込まれる。
【０１５０】
ところで、指定アドレスへのデータ書き込みにおいては、入力データ制御回路ＩＤＣＮＴの出力部と第２バスライン駆動回路ＢＤ２とが接続され、データ入力バスＬｉｎを介して書き込みが行われる。このため、特に、前記データ入力バスＬｉｎはデータ転送を行なう信号配線であるので、信号伝達速度および精度はＳＲＡＭ上重要である。しかしながら、このデータ入力バスＬｉｎの負荷容量，負荷抵抗は前記第２バスライン駆動回路ＢＤ２によって軽減されているために、高速に充放電が行われる。よって、本実施の形態のＳＲＡＭにおいて、信号伝達速度が速く、回路動作自体に悪影響が及ばない。さらに、本実施の形態のＳＲＡＭにおいて、低電圧仕様の電源電圧ＶＤＤを使用しても、消費電力を低減できるばかりでなく、データ入力を高速に行なうことが可能となる。
【０１５１】
次に、本実施の形態のＳＲＡＭにおけるデータ出力（読み出し）動作について説明する。ここで、アドレス選択方法については、上述したように書き込み動作と同一のため説明を省略し、アドレス選択後の動作について説明する。
【０１５２】
内部読み出しデータｄｏｕｔを前記センスアンプＳＡにて取り込み、その微小電圧を増幅する。そして、データ出力バスＬｏｕｔを介して、前記内部読み出しデータｄｏｕｔをデータ出力バッファＤＯＢに送出する。ところで、このセンスアンプＳＡの出力端部には、上述した第１バスライン駆動回路ＢＤ１が構成され、前記出力バッファＤＯＢの入力端部には上述したレベル変換回路ＬＶＣが含まれるものであるので、前記データ出力バスＬｏｕｔを介して前記内部読み出しデータｄｏｕｔを、前記レベル変換回路ＬＶＣに取り込む。このとき、前記データ出力バスＬｏｕｔにおいては、負荷容量および負荷抵抗が形成されているが、この第１バスライン駆動回路ＢＤ１により前記データ出力バスＬｏｕｔにおける充放電において負荷が小さくされているために、データ読み出し時の消費電力の低電力化が図れる。そして、前記読み出しデータＤｏｕｔがデータ出力端子Ｄ０〜Ｄ７から出力される。
【０１５３】
このとき、このデータ出力バスＬｏｕｔはデータ転送を行なう信号配線であるので、信号伝達速度および精度はＳＲＡＭ上重要である。しかしながら、このデータ入力バスＬｏｕｔの負荷容量，負荷抵抗は前記第１バスライン駆動回路ＢＤ１によって軽くされているために、高速に充放電が行われる。このため、本実施の形態のＳＲＡＭにおいて、信号伝達速度が速く、回路動作自体に悪影響が及ばない。さらに、本実施の形態のＳＲＡＭにおいて、低電圧仕様の電源電圧ＶＤＤを使用しても、消費電力を低減できるばかりでなく、データ出力を高速に行なうことが可能となる。
【０１５４】
このように、図１のバスライン駆動回路をＳＲＡＭにおける第１バスライン駆動回路，第２バスライン駆動回路に適用することによって、データ読み出しおよび書き込みにおける消費電力を低減することができる。また、前記データ出力バス，データ入力バスにおいては、データ書き込み時および読み出し時のデータ転送が速くなるため、ＳＲＡＭの応答性が向上できる。このため、本実施の形態をコンピュータに格納する高速記憶装置に適用することによって、高速動作というニーズに応えることができる。
【０１５５】
本実施の形態においては、本発明のバスライン駆動回路をデータ入力バッファ，データ出力バッファの両者に適用して示したが、特に限定されることなく、どちらか一方のみを用いても良い。
【０１５６】
また、本実施の形態のＳＲＡＭは、図１に示すバスライン駆動回路をＳＲＡＭにおける第１バスライン駆動回路，第２バスライン駆動回路に適用した例について示したが、図５または、図７に示すバスライン駆動回路を本実施の形態のＳＲＡＭにおける第１バスライン駆動回路，第２バス駆動回路に適用することもできる。たとえば、図５に示すバスライン駆動回路を本実施の形態のＳＲＡＭにおける第１バスライン駆動回路，第２バスライン駆動回路に適用した場合は、遅延回路を不要にできるので、記憶装置周辺回路の規模を小さくすることができ、素子数の多いＳＲＡＭには有利であり、かつ低消費電力のＳＲＡＭが実現できる。また、たとえば、図７に示すバスライン駆動回路を本実施の形態のＳＲＡＭにおける第１バス駆動回路，第２バス駆動回路に適用した場合は、回路素子数を大幅に減少することができるので、マイクロコンピュータ等に搭載でき、かつ低消費電力，高速動作のＳＲＡＭを得ることができる。
【０１５７】
また、本発明のバス駆動回路は、他のバスの駆動にも用いることができる。たとえば、半導体記憶装置内のアドレスバスや、マイクロプロセッサ内のデータバス、アドレスバス、又は、表示制御装置内の表示データ用バスライン等にも使用することができる。
【０１５８】
＜実施の形態６＞
図９に本発明のバスライン駆動回路を半導体記憶装置、特に、ダイナミック型ＲＡＭに適用した場合の機能ブロック図を示す。本実施の形態においては、一例として１６Ｍビットの記憶容量を持つダイナミック型ＲＡＭ（以下、「ＤＲＡＭ」という）を示し、冗長回路等本発明を説明するのに不要な回路は省略して示す。
【０１５９】
本実施の形態のＤＲＡＭは、複数のビット線対と、複数のワード線と、前記ビット線対と前記ワード線の交点にそれぞれ設けられた複数のダイナミック型記憶装置セルとを含むメモリアレイＭ−ＡＲＹと、アドレス信号を入力するアドレス端子Ａ０〜Ａ１０とを含む。さらに、前記アドレス信号をカラムアドレス信号として取り込むカラムアドレスバッファＡＢと、前記カラムアドレス信号をデコードしてメモリアレイ内のカラムアドレスを指定するカラムアドレスプリデコーダＰＤＣＲ，カラムアドレスデコーダＣ−ＤＣＲとを含む。さらに、前記アドレス信号をローアドレス信号として取り込むローアドレスバッファ（図示せず）と、前記ローアドレス信号をデコードして前記メモリアレイ内のローアドレスを指定するローアドレスプリデコーダ（図示せず），ローアドレスデコーダＲ−ＤＣＲとを含む。ここで、図中のアドレスバッファＡＢは、カラムアドレスバッファとローアドレスバッファを含み、図中のプリデコーダＰＤＣＲは、カラムアドレスプリデコーダとローアドレスプリデコーダを含み、前記アドレスバッファＡＢおよび前記プリデコーダＰＤＣＲは夫々マルチプレクサによって一方が選択されるものである。更に、前記ＤＲＡＭは、前記メモリアレイへの書き込みデータあるいは前記メモリアレイからの読み出しデータを増幅する複数のセンスアンプＳＡと、外部データが入力され又は記憶データが出力される入出力兼用のデータ入出力端子Ｄ０〜Ｄ７とを含む。また、外部端子から入力されるカラムアドレスストローブ信号ＣＡＳＢ、ローアドレスストローブ信号ＲＡＳＢ、ライトイネーブル信号ＷＥＢの、それぞれの信号の組み合わせによって、該ＤＲＡＭのモードを設定し、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するロー系，カラム系，ライト系のそれぞれのクロックジェネレータＣＧ１，ＣＧ２、ＷＣＧとを含む。また、アウトプットイネーブル信号ＯＥＢにより制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した読み出しデータを取り込み、データ出力バスＬｏｕｔを介して、前記データ入出力端子へ前記読み出しデータを転送するデータ出力バッファＤＯＢと、前記ライトイネーブル信号により制御され、データ入力時に、前記データ入出力端子からの書き込みデータを取り込み、データ入力バスＬｉｎを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファＤＩＢと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路とを含み構成される。
【０１６０】
前記センスアンプＳＡの出力端部には、図１に記載したバスライン駆動回路と同様の構成を有する第１バスライン駆動回路ＢＤ１が設けられる。そして、データ出力バスＬｏｕｔを介して、データ出力バッファＤＯＢと第１バスライン駆動回路ＢＤ１は接続される。また、前記出力バッファＤＯＢの入力端部には、ここでは図示しないが、図５に示すレベル変換回路ＬＶＣが含まれる。
【０１６１】
ライトクロックジェネレータＷＣＧは、ライトイネーブル信号ＷＥＢに制御され、前記データ入力バッファＤＩＢの出力部は、第２バスライン駆動回路ＢＤ２と接続される。そして、この第２バスライン駆動回路ＢＤ２は、図１に示すバスライン駆動回路と同様の回路構成を有するものである。そして、この第２バスライン駆動回路ＢＤ２は、データ入力バスＬｉｎを介して、入出力ゲートＩＯと接続される。
【０１６２】
一方、前記データ出力バッファＤＯＢは、クロックジェネレータＣＧ２と接続され、さらにアウトプットイネーブル信号ＯＥＢにより動作制御される。そして、前記データ入力バッファＤＩＢおよびデータ出力バッファＤＯＢはそれぞれデータ入出力端子Ｄ０〜Ｄ７に接続される。このデータ入出力端子は、データの入力時および出力時にそれぞれ兼用して使用されるものである。
【０１６３】
また、このＤＲＡＭは、さらに、リフレッシュカウンタＲＥＦＣを含み、一定時間ごとにリフレッシュを行なうことを指示するリフレッシュ信号が発生される。また、基板バックバイアスジェネレータＶＢＢＧは、基板電位を負電位に引く回路である。
【０１６４】
ここで、メモリセルへの情報の読み出し／書き込みにおいては、特に図示しないが、前記センスアンプＳＡとメモリアレイＭ−ＡＲＹ間に設けられたカラムスイッチＣＷにより指定アドレスにおけるビット線対を選択し、カラムアドレスデコーダＣ−ＤＣＲによりビット線対の電位をセンスし、その電圧の増幅をセンスアンプＳＡにより行なっているものである。
【０１６５】
最初に、本実施の形態のＤＲＡＭにおけるデータ書き込み動作について説明する。まず、書き込むべきセルのアドレスをアドレス端子Ａ０〜Ａ１６から所定のタイミングで入力し、書き込むべきデータをデータ入出力端子に入力するとともに、書き込み制御信号ＷＢ等に所定のタイミングで所定のレベルの信号を入力することで、書き込みが行われる。データ入出力端子Ｄ０〜Ｄ７から書き込みデータＤｉｎが入力され、データ入力バッファＤＩＢに取り込む。なお、特に図示しないがアドレスバッファＡＢおよびプリデコーダＰＤＣＲにおいて、カラム系回路とロー系回路はマルチプレクサを切り換えることによって、カラム系，ロー系のそれぞれのアドレスを取り込んでいる。そして、これらの動作により、カラム，ローアドレスがそれぞれ指定され、選択されたワード線およびビット線対が交差する箇所に形成されたメモリセルが選択される。
【０１６６】
一方、前記データ入力バッファＤＩＢに入力された書き込みデータＤｉｎは、第２バス駆動回路ＢＤ２に入力され、データ入力バスＬｉｎを介して、入出力ゲートＩＯ，センスアンプＳＡに内部書き込みデータｄｉｎを送出する。そして、前記センスアンプＳＡにより微小信号の内部書き込みデータｄｉｎを増幅してビット線対を介して、指定したアドレスにおけるメモリセルに前記内部書き込みデータｄｉｎが書き込まれる。
【０１６７】
本実施の形態のＤＲＡＭにおいては、データ入力バッファＤＩＢからセンスアンプＳＡへのデータ転送時に、データ入力バスＬｉｎによって伝送される内部書き込みデータｄｉｎの信号振幅が、第２バスライン駆動回路ＢＤ２により小さくされているため、データ入力バッファＤＩＢと、センスアンプＳＡ間のバスラインＬｉｎは、高速かつ低消費電力にて充電される。そして、センスアンプＳＡにて、前記内部書き込みデータｄｉｎを増幅して、入出力ゲートＩＯを介して選択されたメモリセルに前記内部書き込みデータｄｉｎを書き込む。
【０１６８】
本実施の形態においては、特に、このデータ入力バスＬｉｎはデータ転送を行なう信号配線であるので、上述したように、信号伝達速度および精度はＤＲＡＭにおいても重要である。しかしながら、このデータ入力バスＬｉｎの負荷容量，負荷抵抗は前記第２バスライン駆動回路ＢＤ２によって軽くされているために、高速に充放電が行われる。このため、本実施の形態のＤＲＡＭにおいて、信号伝達速度が速く、回路動作自体に悪影響が及ばない。さらに、本実施の形態のＤＲＡＭにおいて、低電圧仕様の電源電圧ＶＤＤを使用しても、消費電力を低減できるばかりでなく、データ入力を高速に行なうことが可能となる。
【０１６９】
次に本実施の形態のＤＲＡＭのデータ読み出し動作について説明する。
【０１７０】
アドレスの指定については、書き込みの場合と同様に行うことができるため、データの転送経路についてのみ説明する。
【０１７１】
入出力ゲートＩＯを介して、選択されたアドレスにおけるメモリセルの蓄積データｄｏｕｔをビット線対上に読み出し、センスアンプＳＡにて増幅して、この内部読み出しデータｄｏｕｔを第１バスライン駆動回路ＢＤ１に取り込む。そして、前記第１バスライン駆動回路ＢＤ１にて前記内部読み出しデータｄｏｕｔの電位を小振幅に変換する。このことにより、前記第１バスライン駆動回路の出力部と接続されたデータ出力バスＬｏｕｔ上の電位が低くなり、前記データ出力バスＬｏｕｔの充放電が高速に行われる。そして、この内部読み出しデータｄｏｕｔは、前記データ出力バスＬｏｕｔと接続されたデータ出力バッファＤＯＢに入力され、その入力段に設けられた図示しないレベル変換回路に入力される。このとき、前記データ出力バスＬｏｕｔは上述したように長い配線によって構成されているために、負荷抵抗，負荷容量が形成されているものの、前記データ出力バスＬｏｕｔの充放電が高速に行われるために、内部読み出しデータｄｏｕｔのデータ出力バッファＤＯＢへの転送を高速に行なうことが可能となる。そして、前記読み出しデータＤｏｕｔが、データ出力バッファＤＯＢにてバッファリングされ、前記データ入出力端子Ｄ０〜Ｄ７から出力される。
【０１７２】
このように、このデータ出力バスＬｏｕｔはデータ転送を行なう信号配線であるので、信号伝達速度および精度はＤＲＡＭにおいても重要である。しかしながら、このデータ出力バスＬｏｕｔの負荷容量，負荷抵抗は前記第１バスライン駆動回路ＢＤ１によって軽くされているために、高速に充放電が行われる。このため、本実施の形態のＤＲＡＭにおいて、信号伝達速度が速く、回路動作自体に悪影響が及ばない。さらに、本実施の形態のＤＲＡＭにおいて、低電圧仕様の電源電圧ＶＤＤを使用しても、消費電力を低減できるばかりでなく、データ出力を高速に行なうことが可能となる。
【０１７３】
このように、図１のバスライン駆動回路をＤＲＡＭにおける第１バスライン駆動回路，第２バスライン駆動回路に適用することによって、データ読み出しおよび書き込みにおける消費電力を低減することができる。また、前記データ出力バス，データ入力バスにおいては、データ書き込み時および読み出し時のデータ転送が速くなるため、ＤＲＡＭの性能が向上できる。このことによって、本実施の形態のダイナミック型ＲＡＭは、多方面にわたって活用されることができ、ダイナミック型ＲＡＭの高速化および低消費電力化というニーズに応えることができる。
【０１７４】
本実施の形態においては、本発明のバスライン駆動回路をデータ入力バッファ，データ出力バッファの両者に適用して示したが、特に限定されることなく、どちらか一方のみを用いても良い。
【０１７５】
また、本発明のバス駆動回路は、他の回路の電源供給回路として、用いることもできる。たとえば、プリチャージ回路の電源供給回路として、プリチャージ回路の電源供給ラインの端部に、本発明のバス駆動回路を設け、電源電圧の略１／２の電圧を生成しても良い。この場合、製造プロセスにおいて、デプリーション型ＮＭＯＳトランジスタのしきい値電圧を調整することが必要となる。また、いうまでもなく、他の電源電圧よりも小さい電源を要する回路であれば、どの回路にも適用することが可能である。
【０１７６】
また、本実施の形態のＤＲＡＭは、図１に示すバスライン駆動回路をＤＲＡＭに適用した例について示したが、図５または、図７に示すバスライン駆動回路をＤＲＡＭに適用することもできる。たとえば、図５に示すバスライン駆動回路を本実施の形態のＤＲＡＭに適用した場合は、遅延回路を不要にできるので、記憶装置周辺回路の規模を小さくすることができ、コンパクトかつ低消費電力のＤＲＡＭが実現できる。また、たとえば、図７に示すバスライン駆動回路を本実施の形態のＤＲＡＭに適用した場合は、回路素子数を大幅に減少することができるので、大容量ＤＲＡＭに適用でき、かつ低消費電力，高速動作のＤＲＡＭを得ることができる。
【０１７７】
また、本発明のバス駆動回路は、ＳＲＡＭ，ＤＲＡＭのみでなく、マスクＲＯＭ，プログラマブルＲＯＭ（ＰＲＯＭ），不揮発性メモリ（ＥＥＰＲＯＭ）等に適用することも可能である。この場合、デプリーション型ＭＯＳトランジスタが、メモリアレイ内に複数使用されているために、このデプリーション型ＭＯＳトランジスタの製造工程を利用して、バス駆動回路におけるデプリーション型ＭＯＳトランジスタも形成することができる。このため、この場合は、製造工程を特に増加させることなく、それぞれの前記記憶装置を製造することができる。
【０１７８】
【図面の簡単な説明】
【図１】本発明による実施の形態１のバスライン駆動回路の概略図である。
【図２】本願発明者によって検討された比較例としてのバスライン駆動回路の概略図である。
【図３】本発明による実施の形態１のバスライン駆動回路の動作波形図である。
【図４】本発明による実施の形態１，実施の形態２のバスライン駆動回路におけるラインｃの電位レベルと時間との関係を示すグラフである。
【図５】本発明のレベル変換回路の概略図である。
【図６】本発明による実施の形態２のバスライン駆動回路の概略図である。
【図７】本発明による実施の形態３のバスライン駆動回路の概略図である。
【図８】本発明によるバスライン駆動回路を搭載したスタティック型ＲＡＭの機能ブロック図である。
【図９】本発明によるバスライン駆動回路を搭載したダイナミック型ＲＡＭの機能ブロック図である。
【図１０】レベル変換回路の概略図である。
【図１１】本発明による実施の形態４のバスライン駆動回路の概略図である。
【符号の説明】
Ｑ・・・・ＭＯＳトランジスタ
ＤＱ・・・・デプリーションＭＯＳトランジスタ
ＩＮＶ・・・・インバータ回路
ＲＬ，Ｒｄ・・・・抵抗
ＣＬ，Ｃｄ・・・・容量
ＰＳ・・・・電源供給回路
ＤＬ・・・・遅延回路
ＬＶＣ・・・・レベル変換回路
ＩＤＣＮＴ・・・・入力データ制御回路
ＤＩＢ・・・・データ入力バッファ
ＤＯＢ・・・・データ出力バッファ
ＡＢ・・・・アドレスバッファ
Ｍ−ＢＬＫ・・・・メモリブロック
Ｃ−ＤＣＲ・・・・カラムアドレスデコーダ
Ｒ−ＤＣＲ・・・・ローアドレスデコーダ
ＰＤＣＲ・・・・アドレスプリデコーダ
ＢＩＢ・・・・ブロック入力バッファ
Ｂ−ＤＣＲ・・・・ブロックアドレスデコーダ
ＣＧ１，ＣＧ２・・・・クロックジェネレータ
ＲＥＦＣ・・・・リフレッシュアドレスカウンタ
Ｍ−ＡＲＹ・・・・メモリアレイ
ＳＡ・・・・センスアンプ
ＶＢＢＧ・・・・基板バイアスジェネレータ
ＭＡ・・・・メインアンプ
ＭＣＮＴ・・・・モードコントロール
ＷＣＧ・・・・ライトクロックジェネレータ
ＩＯ・・・・入出力ゲート
Ｌ０，Ｌｎ・・・・バスライン
Ｌｏｕｔ・・・・データ出力バス
Ｌｉｎ・・・・データ入力バス
Claims (3)
- 第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインとを接続し、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該デプリーション型の第２導電型のトランジスタのゲートには、前記第１導電型のトランジスタのゲートに入力される信号を遅延した信号が入力されてなることを特徴とするバスライン駆動回路。
- 複数のデータ線対と、複数のワード線と、前記データ線対と前記ワード線の交点にそれぞれ設けられた複数のスタティック型メモリセルと、を含む複数のメモリブロックと、アドレス信号を入力するアドレス端子と、前記アドレス信号を取り込んで、前記メモリブロック内のカラムアドレスを指定するカラムアドレスバッファ並びにカラムアドレスデコーダと、前記アドレス信号を取り込んで、前記メモリブロック内のローアドレスを指定するローアドレスバッファならびにローアドレスデコーダと、前記アドレス信号を取り込んで、前記複数のメモリブロックのうち一つのメモリブロックを選択するブロック入力バッファ並びにブロックプリデコーダと、前記メモリブロックへの書き込みデータあるいは前記メモリブロックからの読み出しデータを増幅する複数のセンスアンプと、外部データが入力されるデータ入力端子と、記憶データが出力されるデータ出力端子と、外部端子から入力される書き込み制御信号、アウトプットイネーブル信号、チップセレクト信号により、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するクロックジェネレータと、前記アウトプットイネーブル信号により制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した読み出しデータを取り込み、データ出力バスを介して、前記データ入出力端子へ前記読み出しデータを転送するデータ出力バッファと、前記書き込み制御信号により制御され、データ入力時に、前記データ入出力端子からの書き込みデータを取り込み、データ入力バスを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路と、により構成される半導体記憶装置であって、
前記バスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインとを接続し、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該デプリーション型の第２導電型のトランジスタのゲートには、前記第１導電型のトランジスタのゲートに入力される信号を遅延した信号が入力されてなることを特徴とする半導体記憶装置。 - 複数のビット線対と、複数のワード線と、前記ビット線対と前記ワード線の交点にそれぞれ設けられた複数のダイナミック型メモリセルと、を含む複数のメモリアレイと、アドレス信号を入力するアドレス端子と、前記アドレス信号を取り込んで、前記メモリアレイ内のカラムアドレスを指定するカラムアドレスバッファ、カラムアドレスプリデコーダ、カラムアドレスデコーダと、前記アドレス信号を取り込んで、前記メモリアレイ内のローアドレスを指定するローアドレスバッファ、ローアドレスプリデコーダ、ローアドレスデコーダと、前記メモリアレイへの書き込みデータあるいは前記メモリブロックからの読み出しデータを増幅する複数のセンスアンプと、外部データが入力されるデータ入力端子と、記憶データが出力されるデータ出力端子と、外部端子から入力されるカラムアドレスストローブ信号、ローアドレスストローブ信号、ライトイネーブル信号の、それぞれの信号の組み合わせによって、ダイナミック型ＲＡＭのモードを設定し、前記それぞれの回路の動作タイミングを制御するタイミング制御信号を生成するロー系，カラム系，ライト系のそれぞれのクロックジェネレータと、前記アウトプットイネーブル信号により制御され、データ出力時に、前記センスアンプを介してメモリセルから読み出した読み出しデータを取り込み、データ出力バスを介して、前記データ出力端子へ前記読み出しデータを転送するデータ出力バッファと、前記ライトイネーブル信号により制御され、データ入力時に、前記データ入力端子からの書き込みデータを取り込み、データ入力バスを介して、前記センスアンプへ前記書き込みデータを転送するデータ入力バッファと、前記それぞれの回路間に設けられた複数のバスラインと、前記バスラインの一部または全部において、前記バスラインの一方の端部に設けられたバスライン駆動回路と、により構成される半導体記憶装置であって、
前記バスライン駆動回路は、第１導電型のトランジスタと第２導電型のトランジスタとバスラインとを含み、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインとを接続し、前記第１導電型のトランジスタのドレインと前記バスラインの一端の間にデプリーション型の第２導電型のトランジスタが接続され、該デプリーション型の第２導電型のトランジスタのゲートには、前記第１導電型のトランジスタのゲートに入力される信号を遅延した信号が入力されてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35418596A JP3580062B2 (ja) | 1995-12-20 | 1996-12-18 | バスライン駆動回路およびこれを具備する半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33220195 | 1995-12-20 | ||
| JP7-332201 | 1995-12-20 | ||
| JP35418596A JP3580062B2 (ja) | 1995-12-20 | 1996-12-18 | バスライン駆動回路およびこれを具備する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232937A JPH09232937A (ja) | 1997-09-05 |
| JP3580062B2 true JP3580062B2 (ja) | 2004-10-20 |
Family
ID=26574116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35418596A Expired - Fee Related JP3580062B2 (ja) | 1995-12-20 | 1996-12-18 | バスライン駆動回路およびこれを具備する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3580062B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3838482B2 (ja) * | 2000-10-30 | 2006-10-25 | 株式会社ルネサステクノロジ | 出力回路および入力回路 |
| JP2007200354A (ja) * | 2007-04-13 | 2007-08-09 | Fujitsu Ltd | シリアルバス高速化回路 |
| JP5533264B2 (ja) * | 2010-05-26 | 2014-06-25 | 凸版印刷株式会社 | 半導体メモリ |
| JP5861337B2 (ja) * | 2010-10-28 | 2016-02-16 | 住友電気工業株式会社 | 駆動回路、及び、光送信装置 |
| JP5208249B2 (ja) * | 2011-06-06 | 2013-06-12 | ルネサスエレクトロニクス株式会社 | 半導体チップ |
-
1996
- 1996-12-18 JP JP35418596A patent/JP3580062B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232937A (ja) | 1997-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6384674B2 (en) | Semiconductor device having hierarchical power supply line structure improved in operating speed | |
| US4893277A (en) | Semiconductor memory | |
| US6359473B1 (en) | Amplifier for use in semiconductor integrated circuits | |
| US8395956B2 (en) | Symmetrically operating single-ended input buffer devices and methods | |
| US6445226B2 (en) | Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus | |
| US6292413B1 (en) | Semiconductor device, semiconductor memory device and semiconductor integrated circuit device | |
| KR19980080153A (ko) | 고속 기입 회복을 하는 메모리 장치 및 고속 기입회복 방법 | |
| US5808956A (en) | Bus-line drive circuit and semiconductor storage device comprising the same | |
| JP2002074960A (ja) | 半導体記憶装置 | |
| US5659512A (en) | Semiconductor integrated circuit applicable to data read circuit from memory | |
| JP3580062B2 (ja) | バスライン駆動回路およびこれを具備する半導体記憶装置 | |
| US5896320A (en) | Semiconductor memory device | |
| US5818787A (en) | Semiconductor memory device | |
| US5136545A (en) | Semiconductor memory device having a sensitivity controllable sense amplifier circuit | |
| JPH06132747A (ja) | 半導体装置 | |
| US4542484A (en) | Sense amplifier with high speed, stabilized read-out | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| JP2006054017A (ja) | メモリディジット線のキャパシタ支持によるプレチャージ | |
| JP4543349B2 (ja) | 半導体記憶装置 | |
| KR19990066688A (ko) | I/o 클램프 회로를 구비한 반도체 메모리 장치 | |
| JP2012216271A (ja) | 半導体装置及び半導体装置を含む情報処理システム | |
| JP3098514B2 (ja) | 半導体記憶装置 | |
| JP2940127B2 (ja) | 半導体装置 | |
| JPH0713869B2 (ja) | データ伝送回路 | |
| JPS6156597B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040629 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |