JP3098514B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3098514B2 JP3098514B2 JP11159234A JP15923499A JP3098514B2 JP 3098514 B2 JP3098514 B2 JP 3098514B2 JP 11159234 A JP11159234 A JP 11159234A JP 15923499 A JP15923499 A JP 15923499A JP 3098514 B2 JP3098514 B2 JP 3098514B2
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- Japan
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- sense amplifier
- power supply
- bit line
- reset
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置、特
にＤＲＡＭのセンスアンプとビット線とを接続するＭＯ
Ｓトランジスタのゲート回路と電源に関する。
にＤＲＡＭのセンスアンプとビット線とを接続するＭＯ
Ｓトランジスタのゲート回路と電源に関する。
【０００２】近年ＤＲＡＭの高集積化によりメモリセル
は微細化の一途を辿っている。これに伴いメモリセルに
用いられるトランジスタのゲート長も短くなる一方であ
り、たとえば４Ｍでは０．９μｍ程度、１６Ｍでは０．
５μｍ程度、といった具合である。これによりトランジ
スタの耐圧も低下するので、メモリセルから与える電圧
も低下させる必要が生じている。また、メモリセルに与
える電圧つまりビット線の電圧振幅を小さくすること
で、メモリセルアレイが消費する電力も少なくなり、こ
れにより、高集積化に伴って一度に充放電するビット線
数が増大して必然的に消費電力が増大することを防止で
きる。
は微細化の一途を辿っている。これに伴いメモリセルに
用いられるトランジスタのゲート長も短くなる一方であ
り、たとえば４Ｍでは０．９μｍ程度、１６Ｍでは０．
５μｍ程度、といった具合である。これによりトランジ
スタの耐圧も低下するので、メモリセルから与える電圧
も低下させる必要が生じている。また、メモリセルに与
える電圧つまりビット線の電圧振幅を小さくすること
で、メモリセルアレイが消費する電力も少なくなり、こ
れにより、高集積化に伴って一度に充放電するビット線
数が増大して必然的に消費電力が増大することを防止で
きる。
【０００３】
【従来の技術】センスアンプとビット線との接続はＭＯ
Ｓトランジスタを介してなされることが殆どである。こ
のトランジスタの目的は、主として次の３つである。
Ｓトランジスタを介してなされることが殆どである。こ
のトランジスタの目的は、主として次の３つである。
【０００４】センスアンプとビット線との間に抵抗成
分を該トランジスタのチャネル抵抗によって挿入し、ビ
ット線容量とＣＲ時定数を形成して、センスアンプ動作
時にビット線容量が大きな容量性負荷としてセンスアン
プに加わり、センスアンプの動作の負担にならないよう
にすること。この目的のためには当該トランジスタは常
に導通したままで良い。すなわち、当該トランジスタに
ゲートは外部から供給される電源ＶCCに接続しておけば
良い。
分を該トランジスタのチャネル抵抗によって挿入し、ビ
ット線容量とＣＲ時定数を形成して、センスアンプ動作
時にビット線容量が大きな容量性負荷としてセンスアン
プに加わり、センスアンプの動作の負担にならないよう
にすること。この目的のためには当該トランジスタは常
に導通したままで良い。すなわち、当該トランジスタに
ゲートは外部から供給される電源ＶCCに接続しておけば
良い。
【０００５】該トランジスタのゲートをクロック制御
して、センスアンプ動作時に該トランジスタをオフさ
せ、センスアンプが動作中にビット線を負荷としないよ
うにすること。このときは、該トランジスタのゲートは
直接電源に繋ぐのではなく、ゲートを制御するクロック
の発生回路につながる。このクロックはＲＡＳクロック
に同期してゲートを制御するため、該クロック発生回路
はロウ系周辺回路の一部として、ロウ系周辺回路の電源
から電源を供給させるか、もしくは直接外部から供給さ
れる電源から供給させる。
して、センスアンプ動作時に該トランジスタをオフさ
せ、センスアンプが動作中にビット線を負荷としないよ
うにすること。このときは、該トランジスタのゲートは
直接電源に繋ぐのではなく、ゲートを制御するクロック
の発生回路につながる。このクロックはＲＡＳクロック
に同期してゲートを制御するため、該クロック発生回路
はロウ系周辺回路の一部として、ロウ系周辺回路の電源
から電源を供給させるか、もしくは直接外部から供給さ
れる電源から供給させる。
【０００６】いわゆるシェアド・センスアンプのと
き、アレイ選択用スイッチとするため。シェアド・セン
スアンプは１つのセンスアンプを２対のビット線に共通
に使うため、トランジスタ（切替スイッチ）を介してセ
ンスアンプとビット線を繋ぐ。選択するセルアレイ側に
トランジスタを導通させ、他方を遮断すれば良い。導通
しているトランジスタとセンスアンプとビット線の関係
はと同じになる。
き、アレイ選択用スイッチとするため。シェアド・セン
スアンプは１つのセンスアンプを２対のビット線に共通
に使うため、トランジスタ（切替スイッチ）を介してセ
ンスアンプとビット線を繋ぐ。選択するセルアレイ側に
トランジスタを導通させ、他方を遮断すれば良い。導通
しているトランジスタとセンスアンプとビット線の関係
はと同じになる。
【０００７】何れの場合にせよ、センスアンプとビット
線とを接続するトランジスタは、メモリセルに書き込む
電圧を規定する手段に用いるのではなく、シェアド・セ
ンスアンプのときのアレイ選択スイッチ用、時定数形成
のための抵抗用などに過ぎなかった。
線とを接続するトランジスタは、メモリセルに書き込む
電圧を規定する手段に用いるのではなく、シェアド・セ
ンスアンプのときのアレイ選択スイッチ用、時定数形成
のための抵抗用などに過ぎなかった。
【０００８】図６は従来のＤＲＡＭの電源配分構成を示
すものである。ダイナミックＲＡＭはブロック化するセ
ルアレイ１０、センスアンプ群１１、ＲＡＳ（Row Addr
essStrobe) 系周辺回路１２、ＣＡＳ（Colu-mm Addres
s Strobe)系周辺回路１３、データ出力系周辺回路１４
などになるが、周辺回路１４は一般には５Ｖの電源電圧
ＶCCを受け、周辺回路１２、１３は該Ｖccから作った例
えば４Ｖの電圧であるＶcc2 を受け、センスアンプ群１
１は該ＶCCから作った例えば３．３Ｖの電圧Ｖcc1 を受
ける。セルアレイのビット線とセンスアンプとを接続す
るＭＯＳトランジスタＱ1 、Ｑ 2…Ｑn のゲートは本例
では電源ＶCCへ接続され、単なる抵抗として働らく。
すものである。ダイナミックＲＡＭはブロック化するセ
ルアレイ１０、センスアンプ群１１、ＲＡＳ（Row Addr
essStrobe) 系周辺回路１２、ＣＡＳ（Colu-mm Addres
s Strobe)系周辺回路１３、データ出力系周辺回路１４
などになるが、周辺回路１４は一般には５Ｖの電源電圧
ＶCCを受け、周辺回路１２、１３は該Ｖccから作った例
えば４Ｖの電圧であるＶcc2 を受け、センスアンプ群１
１は該ＶCCから作った例えば３．３Ｖの電圧Ｖcc1 を受
ける。セルアレイのビット線とセンスアンプとを接続す
るＭＯＳトランジスタＱ1 、Ｑ 2…Ｑn のゲートは本例
では電源ＶCCへ接続され、単なる抵抗として働らく。
【０００９】ゲートをＶCCすなわち外部供給電源に繋い
だ場合、ビット線の最高電圧つまりセルへのリストア電
圧はＶCC−Ｖthになって、メモリセルアレイ内の電圧は
電源電圧よりも降下する。またこうして得られたリスト
ア電圧は供給電圧にトラッキングして、常に供給電圧か
らしきい値電圧Ｖthだけ降下した電圧になり、電源電圧
が変化すればそのままビット線のリストア電圧も追従し
て変化してしまう。このため、ビット線とセンスアンプ
の間にトランジスタを入れ、そのゲートを電源ＶCCへ接
続するだけのことでは、メモリセル内動作電圧を約０．
７Ｖ低下させるが、該電圧を安定に制限する手段ではな
い。
だ場合、ビット線の最高電圧つまりセルへのリストア電
圧はＶCC−Ｖthになって、メモリセルアレイ内の電圧は
電源電圧よりも降下する。またこうして得られたリスト
ア電圧は供給電圧にトラッキングして、常に供給電圧か
らしきい値電圧Ｖthだけ降下した電圧になり、電源電圧
が変化すればそのままビット線のリストア電圧も追従し
て変化してしまう。このため、ビット線とセンスアンプ
の間にトランジスタを入れ、そのゲートを電源ＶCCへ接
続するだけのことでは、メモリセル内動作電圧を約０．
７Ｖ低下させるが、該電圧を安定に制限する手段ではな
い。
【００１０】従来メモリセルに与える電圧を安定に制限
する方法は次の２つがあった。
する方法は次の２つがあった。
【００１１】外部供給電圧（たとえば５Ｖ）からチッ
プ内で電圧（たとえば３．３Ｖ）を発生させ、これをチ
ップ内全回路の供給電源にする。この電圧変換回路は温
度変化や外部供給電圧変化に対しても一定の電圧が発生
できるように回路的工夫をされているので、メモリが微
細化していってもそれに応じて最適な電圧を発生すれば
良いだけである。ところがこの方法は考え方としては簡
単であるが、集積度の向上とともに微細化を急ピッチで
進める必要があるセルと、それほど急ピッチで微細化し
なくてもチップ寸法に大きな変化がない周辺回路とで与
える電圧を別にすることができず、必ずしも最適な設計
にはならない。また、消費電流がダイナミックに変化す
るＤＲＡＭでは一部の回路の動作で生じる瞬時電流が他
の回路に雑音として影響を与えるため、一括したチップ
内電圧降下方法でセルアレイに与える電圧を安定にする
ことは容易でない。
プ内で電圧（たとえば３．３Ｖ）を発生させ、これをチ
ップ内全回路の供給電源にする。この電圧変換回路は温
度変化や外部供給電圧変化に対しても一定の電圧が発生
できるように回路的工夫をされているので、メモリが微
細化していってもそれに応じて最適な電圧を発生すれば
良いだけである。ところがこの方法は考え方としては簡
単であるが、集積度の向上とともに微細化を急ピッチで
進める必要があるセルと、それほど急ピッチで微細化し
なくてもチップ寸法に大きな変化がない周辺回路とで与
える電圧を別にすることができず、必ずしも最適な設計
にはならない。また、消費電流がダイナミックに変化す
るＤＲＡＭでは一部の回路の動作で生じる瞬時電流が他
の回路に雑音として影響を与えるため、一括したチップ
内電圧降下方法でセルアレイに与える電圧を安定にする
ことは容易でない。
【００１２】外部供給電圧（たとえば５Ｖ）からチッ
プ内で電圧（たとえば４Ｖ）を発生させ、周辺回路に供
給する。これとともに、センスアンプにはチップ内で発
生させた別の電圧（たとえば３．３Ｖ）を供給し、微細
化の進んだセルアレイの電圧を下げる。図６はこの例を
示している。Ｖcc1 は３．３Ｖ、Ｖcc2 は４Ｖに設定さ
れている。この方法をとると瞬間的電流変化の大きいセ
ンスアンプと周辺回路を別系統の電源にできることか
ら、センスアンプが他の回路に雑音を与えないメリット
がある。しかしビット線のリストア電圧をセンスアンプ
の振幅制限で行うこの方法では、電圧を低下させるほど
センスアンプがデータバスを駆動する駆動力が小さくな
るので、これに伴ってコラム側のアドレスアクセス時間
が長くなってしまう欠点がある。この欠点はでも電圧
を低下させることにおいて同じ欠点として現れる。
プ内で電圧（たとえば４Ｖ）を発生させ、周辺回路に供
給する。これとともに、センスアンプにはチップ内で発
生させた別の電圧（たとえば３．３Ｖ）を供給し、微細
化の進んだセルアレイの電圧を下げる。図６はこの例を
示している。Ｖcc1 は３．３Ｖ、Ｖcc2 は４Ｖに設定さ
れている。この方法をとると瞬間的電流変化の大きいセ
ンスアンプと周辺回路を別系統の電源にできることか
ら、センスアンプが他の回路に雑音を与えないメリット
がある。しかしビット線のリストア電圧をセンスアンプ
の振幅制限で行うこの方法では、電圧を低下させるほど
センスアンプがデータバスを駆動する駆動力が小さくな
るので、これに伴ってコラム側のアドレスアクセス時間
が長くなってしまう欠点がある。この欠点はでも電圧
を低下させることにおいて同じ欠点として現れる。
【００１３】
【発明が解決しようとする課題】このようにメモリセル
アレイを駆動する電圧をセル微細化に応じて低下させる
とき、一括して電圧を低下させると、負荷電流がＤＲＡ
Ｍではとくに変化が激しいのでチップ内電圧の安定化が
難しい。具体的には、瞬時大電流を駆動できる大型のト
ランジスタで電圧制御しなければならず、大型にトラン
ジスタはこれを駆動する回路も消費電力の大きい大型の
増幅回路でなければならず、またこれに伴い制御回路の
フィードバックループの安定化が容易ではない。また必
ずしもセルアレイと周辺回路とでは電圧を最適化するこ
とができない。更に、周辺回路とセンスアンプを別々の
チップ内発生電圧で駆動した場合でも、センスアンプの
振幅をセルアレイの所望電圧に応じて下げてしまうとア
クセス時間が長くなってしまうという問題がある。
アレイを駆動する電圧をセル微細化に応じて低下させる
とき、一括して電圧を低下させると、負荷電流がＤＲＡ
Ｍではとくに変化が激しいのでチップ内電圧の安定化が
難しい。具体的には、瞬時大電流を駆動できる大型のト
ランジスタで電圧制御しなければならず、大型にトラン
ジスタはこれを駆動する回路も消費電力の大きい大型の
増幅回路でなければならず、またこれに伴い制御回路の
フィードバックループの安定化が容易ではない。また必
ずしもセルアレイと周辺回路とでは電圧を最適化するこ
とができない。更に、周辺回路とセンスアンプを別々の
チップ内発生電圧で駆動した場合でも、センスアンプの
振幅をセルアレイの所望電圧に応じて下げてしまうとア
クセス時間が長くなってしまうという問題がある。
【００１４】本発明はかかる点を改善し、負荷電流の変
動などの影響を受けずに低い一定の電圧をセルアレイに
供給できるようにすること、一方、センスアンプは比較
的大きな振幅で動作できてデータバスを強力に駆動でき
るようにすること、及び消費電流の増大などを招かない
ことを目的とするものである。
動などの影響を受けずに低い一定の電圧をセルアレイに
供給できるようにすること、一方、センスアンプは比較
的大きな振幅で動作できてデータバスを強力に駆動でき
るようにすること、及び消費電流の増大などを招かない
ことを目的とするものである。
【００１５】
【課題を解決するための手段】図１に示すように本発明
では、セルアレイ１０の各ビット線とセンスアンプ群１
１の各センスアンプとを接続するＭＯＳトランジスタＱ
1 、Ｑ2 、…Ｑn のゲートを、センスアンプ群の電源回
路１５、周辺回路の電源回路１６とは別の電源回路１７
で駆動する。
では、セルアレイ１０の各ビット線とセンスアンプ群１
１の各センスアンプとを接続するＭＯＳトランジスタＱ
1 、Ｑ2 、…Ｑn のゲートを、センスアンプ群の電源回
路１５、周辺回路の電源回路１６とは別の電源回路１７
で駆動する。
【００１６】電源回路１７は安定化電源回路であり、一
定電圧を出力する。この一定電圧は、センスアンプが増
幅後最終的に到達する電圧（出力端電圧）より低いのが
好ましい。電源回路１５、１６は安定化電源であっても
なくてもよく、電圧がＶccでよければ回路らしきものが
なく単なる配線であってもよい。
定電圧を出力する。この一定電圧は、センスアンプが増
幅後最終的に到達する電圧（出力端電圧）より低いのが
好ましい。電源回路１５、１６は安定化電源であっても
なくてもよく、電圧がＶccでよければ回路らしきものが
なく単なる配線であってもよい。
【００１７】シェアド・センスアンプでは２つのセルア
レイに１つのセンスアンプ群が設けられ、ＭＯＳトラン
ジスタにより各セルアレイは選択的にセンスアンプ群に
接続される。従ってこのＭＯＳトランジスタのゲート駆
動回路は論理回路であり、接続すべきセルアレイ具体的
には行（ロー、ワード線）アドレスによりＭＯＳトラン
ジスタＱ1 、Ｑ、2 …をオンオフする。例えば第１のセ
ルアレイにはＱ1 〜Ｑn の前半が用いられ、第２のセル
アレイには同後半が用いられるとすると、第１のセルア
レイをアクセスするときは論理回路１７ＡはＱ1 〜Ｑn
の前半をオン、後半をオフにする（そのようにゲートを
駆動する）。この論理回路１７Ａも本発明では少なくと
もその最終段の電源は、センスアンプ及び周辺回路の電
源回路とは別のチップ内安定化電源回路から供給し、ト
ランジスタＱ1 〜Ｑn を一定電圧で駆動させる。
レイに１つのセンスアンプ群が設けられ、ＭＯＳトラン
ジスタにより各セルアレイは選択的にセンスアンプ群に
接続される。従ってこのＭＯＳトランジスタのゲート駆
動回路は論理回路であり、接続すべきセルアレイ具体的
には行（ロー、ワード線）アドレスによりＭＯＳトラン
ジスタＱ1 、Ｑ、2 …をオンオフする。例えば第１のセ
ルアレイにはＱ1 〜Ｑn の前半が用いられ、第２のセル
アレイには同後半が用いられるとすると、第１のセルア
レイをアクセスするときは論理回路１７ＡはＱ1 〜Ｑn
の前半をオン、後半をオフにする（そのようにゲートを
駆動する）。この論理回路１７Ａも本発明では少なくと
もその最終段の電源は、センスアンプ及び周辺回路の電
源回路とは別のチップ内安定化電源回路から供給し、ト
ランジスタＱ1 〜Ｑn を一定電圧で駆動させる。
【００１８】この一定電圧は、センスアンプが増幅後に
到達する電圧（出力端電圧）より低いようにするとよ
い。
到達する電圧（出力端電圧）より低いようにするとよ
い。
【００１９】このように、ビット線とセンスアンプとを
接続するＭＯＳトランジスタのゲートを安定化電源回路
１７または論理回路１７Ａから供給する、センスアンプ
出力電圧以下の一定電圧で駆動すると、該ＭＯＳトラン
ジスタのソース電圧に従ってビット線電圧は該一定電圧
で規定されて、一定値となり、負荷電流変動などの影響
を受けない。
接続するＭＯＳトランジスタのゲートを安定化電源回路
１７または論理回路１７Ａから供給する、センスアンプ
出力電圧以下の一定電圧で駆動すると、該ＭＯＳトラン
ジスタのソース電圧に従ってビット線電圧は該一定電圧
で規定されて、一定値となり、負荷電流変動などの影響
を受けない。
【００２０】また該一定電圧でビット線電圧に従ってメ
モリセルのリストア電圧が規定されるから、セルアレイ
側は低電圧、小振幅として高速化を図り、一方センスア
ンプ側は大振幅として強力にデータバスを駆動し、高速
化することができる。
モリセルのリストア電圧が規定されるから、セルアレイ
側は低電圧、小振幅として高速化を図り、一方センスア
ンプ側は大振幅として強力にデータバスを駆動し、高速
化することができる。
【００２１】安定化電源１７、１７Ａの負荷はＭＯＳト
ランジスタＱ1 〜Ｑn のゲート回路だけで、軽負荷であ
り、これの出力電圧安定化は容易であり、大電流素子、
大消費電力を必要としない。
ランジスタＱ1 〜Ｑn のゲート回路だけで、軽負荷であ
り、これの出力電圧安定化は容易であり、大電流素子、
大消費電力を必要としない。
【００２２】
【発明の実施の形態】図３に本発明の実施例を示す。本
例はシェアド・センスアンプ構成なので、図２に対応す
る。また本例では電源Ｖccは３．３Ｖであり、ビット線
ＢＬ１ａ、……とセンスアンプ１１Ａ、……を接続する
ＭＯＳトランジスタＱ1a、……のゲートを駆動する論理
回路Ｑ11とＱ12、……の電源電圧Ｖcc3 は２．２Ｖであ
る。センスアンプの電源は定電流源であり、従ってその
電圧Ｖcc1 は一定ではないが、増幅後の最終電圧はＶcc
に近くなる。周辺回路の電源１６はここでは図示してい
ない。また図中において、＊を付された信号線は反転信
号線を表している。
例はシェアド・センスアンプ構成なので、図２に対応す
る。また本例では電源Ｖccは３．３Ｖであり、ビット線
ＢＬ１ａ、……とセンスアンプ１１Ａ、……を接続する
ＭＯＳトランジスタＱ1a、……のゲートを駆動する論理
回路Ｑ11とＱ12、……の電源電圧Ｖcc3 は２．２Ｖであ
る。センスアンプの電源は定電流源であり、従ってその
電圧Ｖcc1 は一定ではないが、増幅後の最終電圧はＶcc
に近くなる。周辺回路の電源１６はここでは図示してい
ない。また図中において、＊を付された信号線は反転信
号線を表している。
【００２３】論理回路１７Ａの電源部の抵抗Ｒ1 、ダイ
オード接続のｎチャネルＭＯＳトランジスタＱ17、
Ｑ18、p チャネルＭＯＳトランジスタＱ19は２．２Ｖの
一定電圧を出力する。即ちトランジスタＱ17、Ｑ18でＶ
th（＝０．６Ｖ）だけの電圧降下があり、Ｑ19でもＶth
（＝１Ｖ）だけ電圧降下があり、合わせて２．２Ｖの電
圧降下がある。なおＱ19のＶth＝１Ｖは、ソース接地で
の閾値０．８Ｖに基板バイアス効果が加わったことによ
る。この２．２Ｖは差動対Ｑ11〜Ｑ15のトランジスタＱ
11のゲートに加わり、他方のトランジスタＱ12のゲート
には帰還回路（トランジスタＱ16）の電圧Ｖcc3 が加わ
るので、該ＶCC3 は２．２Ｖに等しくなるように自動調
整される。
オード接続のｎチャネルＭＯＳトランジスタＱ17、
Ｑ18、p チャネルＭＯＳトランジスタＱ19は２．２Ｖの
一定電圧を出力する。即ちトランジスタＱ17、Ｑ18でＶ
th（＝０．６Ｖ）だけの電圧降下があり、Ｑ19でもＶth
（＝１Ｖ）だけ電圧降下があり、合わせて２．２Ｖの電
圧降下がある。なおＱ19のＶth＝１Ｖは、ソース接地で
の閾値０．８Ｖに基板バイアス効果が加わったことによ
る。この２．２Ｖは差動対Ｑ11〜Ｑ15のトランジスタＱ
11のゲートに加わり、他方のトランジスタＱ12のゲート
には帰還回路（トランジスタＱ16）の電圧Ｖcc3 が加わ
るので、該ＶCC3 は２．２Ｖに等しくなるように自動調
整される。
【００２４】論理回路１７Ａの論理部は、トランジスタ
Ｑ11とＱ12、Ｑ13とＱ14で構成されるＣＭＯＳインバー
タであり、ローアドレスが左側のセルアレイ１０Ａに属
するものであるとき選択信号ＢＴＸ１がＬ、ＢＴＸ２が
Ｈになって、ＣＭＯＳインバータＱ11とＱ12がＨ（２．
２Ｖ）出力、ＣＭＯＳインバータＱ13とＱ14がＬ（０
Ｖ）出力になる。従ってトランジスタＱ1a、Ｑ2a……が
オン、トランジスタＱ1b、Ｑ2b……がオフになり、左側
のセルアレイがセンスアンプに接続される。選択信号Ｂ
ＴＸ１がＨ、ＢＴＸ２がＬのときはこの逆で、右側のセ
ルアレイ１０Ｂがセンスアンプに接続される。トランジ
スタＱ1a……のゲート電圧が２．２Ｖであると、ビット
線ＢＬ１a 、……はそれよりＶth＝０．６Ｖだけ下がっ
た１．６Ｖであり、センスアンプの電源電圧より低い一
定電圧である。
Ｑ11とＱ12、Ｑ13とＱ14で構成されるＣＭＯＳインバー
タであり、ローアドレスが左側のセルアレイ１０Ａに属
するものであるとき選択信号ＢＴＸ１がＬ、ＢＴＸ２が
Ｈになって、ＣＭＯＳインバータＱ11とＱ12がＨ（２．
２Ｖ）出力、ＣＭＯＳインバータＱ13とＱ14がＬ（０
Ｖ）出力になる。従ってトランジスタＱ1a、Ｑ2a……が
オン、トランジスタＱ1b、Ｑ2b……がオフになり、左側
のセルアレイがセンスアンプに接続される。選択信号Ｂ
ＴＸ１がＨ、ＢＴＸ２がＬのときはこの逆で、右側のセ
ルアレイ１０Ｂがセンスアンプに接続される。トランジ
スタＱ1a……のゲート電圧が２．２Ｖであると、ビット
線ＢＬ１a 、……はそれよりＶth＝０．６Ｖだけ下がっ
た１．６Ｖであり、センスアンプの電源電圧より低い一
定電圧である。
【００２５】電圧Ｖcc3 を出力する電源電圧は、負荷は
トランジスタＱ1a〜Ｑna、Ｑ1b〜Ｑnbのゲート回路だけ
であり、極めて軽い。従って一定の低電圧Ｖcc3 を出力
するのは容易で、大電流素子の使用は必要でない。また
センスアンプや出力回路などの動作による大電流変動の
影響を受けにくい。この結果、ビット線のリストア電圧
に従ってメモリセルの“１”書込みレベルは常に安定し
ている。
トランジスタＱ1a〜Ｑna、Ｑ1b〜Ｑnbのゲート回路だけ
であり、極めて軽い。従って一定の低電圧Ｖcc3 を出力
するのは容易で、大電流素子の使用は必要でない。また
センスアンプや出力回路などの動作による大電流変動の
影響を受けにくい。この結果、ビット線のリストア電圧
に従ってメモリセルの“１”書込みレベルは常に安定し
ている。
【００２６】センスアンプ群の電源電圧はトランジスタ
Ｑ15とＱ16、抵抗Ｒ2 、トランジスタＱ17で構成され
る。センスイネーブル信号ＳＥが入ってＱ17がオンにな
ると、抵抗Ｒ2 に電流が流れ、Ｑ15、Ｑ16はカレントミ
ラーを構成するから、Ｑ16に従ってセンスアンプ群へは
抵抗Ｒ2 と電源Ｖccなどで定まる一定の電流が流れる。
Ｑ15とＱ16、抵抗Ｒ2 、トランジスタＱ17で構成され
る。センスイネーブル信号ＳＥが入ってＱ17がオンにな
ると、抵抗Ｒ2 に電流が流れ、Ｑ15、Ｑ16はカレントミ
ラーを構成するから、Ｑ16に従ってセンスアンプ群へは
抵抗Ｒ2 と電源Ｖccなどで定まる一定の電流が流れる。
【００２７】センスアンプの動作は既知の通りで、ワー
ド線ＷＬで選択したメモリセルＭＣによりビット線ＢＬ
１a が＊ＢＬ１a よりＨになると、センスアンプ１１Ａ
のトランジスタＱ33がオン、Ｑ32がオフ、Ｑ30がオン、
Ｑ31がオフ側へ駆動され、ＢＬ１a をＶcc1 へプルアッ
プ、＊ＢＬ１a を、このときオンのトランジスタＱ25を
介してグランドへプルダウンする。Ｖcc1 は最終的には
Ｖcc＝３．３Ｖまで上昇するが、トランジスタＱ1a、Ｑ
2aにより制限されてＢＬ１a が上昇できるのは上記１．
６Ｖまでである。Ｌレベル側の＊ＢＬ１a はＱ2a、Ｑ33
によりグランドレベルまでプルダウンされる。
ド線ＷＬで選択したメモリセルＭＣによりビット線ＢＬ
１a が＊ＢＬ１a よりＨになると、センスアンプ１１Ａ
のトランジスタＱ33がオン、Ｑ32がオフ、Ｑ30がオン、
Ｑ31がオフ側へ駆動され、ＢＬ１a をＶcc1 へプルアッ
プ、＊ＢＬ１a を、このときオンのトランジスタＱ25を
介してグランドへプルダウンする。Ｖcc1 は最終的には
Ｖcc＝３．３Ｖまで上昇するが、トランジスタＱ1a、Ｑ
2aにより制限されてＢＬ１a が上昇できるのは上記１．
６Ｖまでである。Ｌレベル側の＊ＢＬ１a はＱ2a、Ｑ33
によりグランドレベルまでプルダウンされる。
【００２８】トランジスタＱ18〜Ｑ21と抵抗Ｒ3 は、リ
セット電圧、本例では０．８Ｖを発生する回路である。
ｐチャネルＭＯＳトランジスタＱ21、Ｑ19のＶthは０．
８Ｖ、ｎチャネルＭＯＳトランジスタＱ20、Ｑ18のＶth
は０．６Ｖ、そこでＱ18のゲートへは１．４Ｖの一定電
圧が与えられ、これで定電流化されてトランジスタＱ19
は０．８Ｖを発生する。リセット時にリセット信号ＲＥ
が出るとトランジスタＱ22、Ｑ23がオンになり、センス
アンプの電源とグランド端子がトランジスタＱ23で短絡
され、かつトランジスタＱ22により０．８Ｖを与えられ
る。これでビット線ＢＬ、＊ＢＬ（添字１a 、１ b等は
適宜省略する）は、振幅１．６Ｖの半分の０．８Ｖにリ
セットされる。このときクロックＳＥはＬであるからセ
ンスアンプ電源（Ｖcc1 ）回路は不動作、トランジスタ
Ｑ25はオフである。
セット電圧、本例では０．８Ｖを発生する回路である。
ｐチャネルＭＯＳトランジスタＱ21、Ｑ19のＶthは０．
８Ｖ、ｎチャネルＭＯＳトランジスタＱ20、Ｑ18のＶth
は０．６Ｖ、そこでＱ18のゲートへは１．４Ｖの一定電
圧が与えられ、これで定電流化されてトランジスタＱ19
は０．８Ｖを発生する。リセット時にリセット信号ＲＥ
が出るとトランジスタＱ22、Ｑ23がオンになり、センス
アンプの電源とグランド端子がトランジスタＱ23で短絡
され、かつトランジスタＱ22により０．８Ｖを与えられ
る。これでビット線ＢＬ、＊ＢＬ（添字１a 、１ b等は
適宜省略する）は、振幅１．６Ｖの半分の０．８Ｖにリ
セットされる。このときクロックＳＥはＬであるからセ
ンスアンプ電源（Ｖcc1 ）回路は不動作、トランジスタ
Ｑ25はオフである。
【００２９】トランジスタＱ35、Ｑ36はコラムゲート
で、コラムデコーダに出力ＣＬ1 〜ＣＬn によりオンに
なり、センスアンプ出力をデータバスＤＢへ加える。こ
れはメモリ読取り時であるが、メモリ書込み時はデータ
バスＤＢの電圧をビット線ＢＬ、＊ＢＬへ加える。
で、コラムデコーダに出力ＣＬ1 〜ＣＬn によりオンに
なり、センスアンプ出力をデータバスＤＢへ加える。こ
れはメモリ読取り時であるが、メモリ書込み時はデータ
バスＤＢの電圧をビット線ＢＬ、＊ＢＬへ加える。
【００３０】トランジスタＱ38、Ｑ39はビット線ＢＬ、
＊ＢＬの短絡線用トランジスタで、リセット信号ＲＥに
よりオンになる。
＊ＢＬの短絡線用トランジスタで、リセット信号ＲＥに
よりオンになる。
【００３１】図４に、図３の各部の電圧波形を示す。Ｒ
ＡＳバークロックが立下がってチップが選択状態になる
と、リセットクロックＲＥが立下がり、ローアドレスに
応じてＢＴＸ本例ではＢＴＸ２が立上がる。これにより
図３の左側にセルアレイ１０Ａがセンスアンプに接続さ
れ、右側にセルアレイ１０Ｂはセンスアンプから切離さ
れる。
ＡＳバークロックが立下がってチップが選択状態になる
と、リセットクロックＲＥが立下がり、ローアドレスに
応じてＢＴＸ本例ではＢＴＸ２が立上がる。これにより
図３の左側にセルアレイ１０Ａがセンスアンプに接続さ
れ、右側にセルアレイ１０Ｂはセンスアンプから切離さ
れる。
【００３２】ワード線ＷＬが立上がり、センスアンプ活
性化クロックＳＥが立上がると、センスアンプはビット
線の電圧を増幅する。Ｎ1 、Ｎ2 はセンスアンプの出力
端で、図示のようにビット線ＢＬ１a 、＊ＢＬ１a より
高速で変化する。この理由は、ビット線とセンスアンプ
との間にトランジスタＱ1a、Ｑ2aがあり、これらのトラ
ンジスタのチャネル抵抗のためビット線容量が直接セン
スアンプにつながらないからである。
性化クロックＳＥが立上がると、センスアンプはビット
線の電圧を増幅する。Ｎ1 、Ｎ2 はセンスアンプの出力
端で、図示のようにビット線ＢＬ１a 、＊ＢＬ１a より
高速で変化する。この理由は、ビット線とセンスアンプ
との間にトランジスタＱ1a、Ｑ2aがあり、これらのトラ
ンジスタのチャネル抵抗のためビット線容量が直接セン
スアンプにつながらないからである。
【００３３】センスアンプの出力端の電圧がある程度大
きくなったときコラム選択信号ＣＬ1 が出てトランジス
タＱ35、Ｑ36がオンになり、これによりデータバスＤＢ
がセンスアンプに接続する。センスアンプは今度はデー
タバスも駆動しながら、Ｈレベル側はＶcc近くへ上昇し
て行く。ビット線のＨレベル側ＢＬ１a は、１．６Ｖ近
くでトランジスタＱ1aがオフし始めるので、１．６Ｖ以
上へは上昇しない。こうしてビット線のリストア電圧は
１．６Ｖに制限される。トランジスタＱ1aがオフになる
と、センスアンプ側から見るとビット線は負荷にならな
いことになり、増幅動作は高速化する。尤も、ほぼこの
ときデータバスがセンスアンプに接続するので、これが
センスアンプの負荷になる。センスアンプ出力は最終的
にはＶcc近くへ上昇するので、データバスは強力駆動さ
れ、アクセスの高速化が図られる。
きくなったときコラム選択信号ＣＬ1 が出てトランジス
タＱ35、Ｑ36がオンになり、これによりデータバスＤＢ
がセンスアンプに接続する。センスアンプは今度はデー
タバスも駆動しながら、Ｈレベル側はＶcc近くへ上昇し
て行く。ビット線のＨレベル側ＢＬ１a は、１．６Ｖ近
くでトランジスタＱ1aがオフし始めるので、１．６Ｖ以
上へは上昇しない。こうしてビット線のリストア電圧は
１．６Ｖに制限される。トランジスタＱ1aがオフになる
と、センスアンプ側から見るとビット線は負荷にならな
いことになり、増幅動作は高速化する。尤も、ほぼこの
ときデータバスがセンスアンプに接続するので、これが
センスアンプの負荷になる。センスアンプ出力は最終的
にはＶcc近くへ上昇するので、データバスは強力駆動さ
れ、アクセスの高速化が図られる。
【００３４】この図４のＳap、Ｓanはセンスアンプの電
源の高、低電位側を示す。ΔＶはトランジスタＱ1a……
のゲート電圧以上にセンスアンプを駆動する分（差電
圧）である。
源の高、低電位側を示す。ΔＶはトランジスタＱ1a……
のゲート電圧以上にセンスアンプを駆動する分（差電
圧）である。
【００３５】このようにビット線とセンスアンプを接続
するトランジスタのゲートで電圧を制限することでビッ
ト線のリストア電圧を規定し、センスアンプはこれ以上
の電圧で駆動することで、アクセスの高速化をはかりつ
つアレイの低消費電力化が図られる。
するトランジスタのゲートで電圧を制限することでビッ
ト線のリストア電圧を規定し、センスアンプはこれ以上
の電圧で駆動することで、アクセスの高速化をはかりつ
つアレイの低消費電力化が図られる。
【００３６】図５は本発明の別の実施例を示す。基本的
構成は図３と同じであるが、読み出し専用ビット線デー
タバスを接続するトランジスタＱ41〜Ｑ44を設け、読み
出し動作のときにビット線は直接データバスＤＢに接続
されないようにしている。すなわち、ビット線をＱ41、
Ｑ 42 のゲートで受け、当該トランジスタをバッファと
してデータで読み出す。コラムの選択は、トランジスタ
Ｑ43、Ｑ44を選択信号ＣＬ1 Ｒで駆動することで行う。
これにより、センスアンプはデータバス線を負荷容量と
してもたなくなるので、増幅動作はより高速化される。
構成は図３と同じであるが、読み出し専用ビット線デー
タバスを接続するトランジスタＱ41〜Ｑ44を設け、読み
出し動作のときにビット線は直接データバスＤＢに接続
されないようにしている。すなわち、ビット線をＱ41、
Ｑ 42 のゲートで受け、当該トランジスタをバッファと
してデータで読み出す。コラムの選択は、トランジスタ
Ｑ43、Ｑ44を選択信号ＣＬ1 Ｒで駆動することで行う。
これにより、センスアンプはデータバス線を負荷容量と
してもたなくなるので、増幅動作はより高速化される。
【００３７】データの書き込みは選択信号ＣＬ1 でトラ
ンジスタＱ35、Ｑ36を駆動することで従来と同じように
行われる。書き込みゲート部分の配線が読み出しの際に
余計な負荷容量とならないように、トランジスタＱ45、
Ｑ46のゲートをクロックＢＳで制御して、読み出し動作
時にはこの部分の配線を切り離す。
ンジスタＱ35、Ｑ36を駆動することで従来と同じように
行われる。書き込みゲート部分の配線が読み出しの際に
余計な負荷容量とならないように、トランジスタＱ45、
Ｑ46のゲートをクロックＢＳで制御して、読み出し動作
時にはこの部分の配線を切り離す。
【００３８】このトランジスタを介してのビット線とデ
ータバスとの接続は本発明者が別途提案している。本発
明ではかかる記憶装置のビット線とセンスアンプを接続
するＭＯＳトランジスタのゲートを安定化された論理回
路１７Ａの出力電圧で駆動する。
ータバスとの接続は本発明者が別途提案している。本発
明ではかかる記憶装置のビット線とセンスアンプを接続
するＭＯＳトランジスタのゲートを安定化された論理回
路１７Ａの出力電圧で駆動する。
【００３９】
【発明の効果】以上説明したように、本発明によりビッ
ト線に最高電圧は、ビット線とセンスアンプを接続する
トランジスタのゲート電圧で規定しているので、センス
アンプと独立にセルを最適な電圧で動作できる。この結
果センスアンプはメモリセルに与える電圧以上の電圧で
動作させることにより、データバスを強力に駆動できる
のでアクセスの高速化が図られる。更にこのトランジス
タのゲート電圧を規定するチップ内安定化電源回路は、
負荷としてゲートをもつだけであり、大きな消費電流を
賄う必要がないため、定常時の消費電流の少ない小型の
ものですむ利点がある。
ト線に最高電圧は、ビット線とセンスアンプを接続する
トランジスタのゲート電圧で規定しているので、センス
アンプと独立にセルを最適な電圧で動作できる。この結
果センスアンプはメモリセルに与える電圧以上の電圧で
動作させることにより、データバスを強力に駆動できる
のでアクセスの高速化が図られる。更にこのトランジス
タのゲート電圧を規定するチップ内安定化電源回路は、
負荷としてゲートをもつだけであり、大きな消費電流を
賄う必要がないため、定常時の消費電流の少ない小型の
ものですむ利点がある。
【図１】本発明の原理図である。
【図２】本発明の原理図である。
【図３】本発明の実施例を示す回路図である。
【図４】図３の動作説明用波形図である。
【図５】本発明の他の実施例を示す回路図である。
【図６】従来例を示すブロック図である。
Ｑ1 〜Ｑn ：ＭＯＳトランジスタ １７：安定化電源回路 １７Ａ：論理回路 １１：センスアンプ １５、１６：電源供給手段
Claims (10)
- 【請求項１】メモリセルに接続されたビット線をセンス
アンプへ接続するＭＯＳトランジスタと、 該ＭＯＳトランジスタのゲートにゲート電圧を供給する
チップ内安定化電源回路と、 リセット電圧を発生するリセット電圧発生回路と、 リセット信号に応答して前記リセット電圧を前記センス
アンプの電源端子に供給するセンスアンプリセット手段
と、 前記ＭＯＳトランジスタの前記メモリセル側に設けら
れ、前記リセット信号に応答して前記ビット線のレベル
をリセットするビット線リセット手段を有し、前記メモ
リセルへのリストア電圧が前記ＭＯＳトランジスタのゲ
ート電圧によって規定されていることを特徴とする半導
体記憶装置。 - 【請求項２】前記リセット電圧は、前記ビット線のリセ
ットレベルと等しいことを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】前記チップ内安定化電源回路は、前記セン
スアンプが増幅後最終的に到達する電圧より低い一定電
圧を出力することを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】メモリセルが接続されたビット線をセンス
アンプへ接続するＭＯＳトランジスタと、該ＭＯＳトラ
ンジスタのゲートをアドレスに対応して選択的に駆動す
る論理回路を備え、 該論理回路の少なくとも最終段の電源は、前記センスア
ンプへの電源供給手段とは別のチップ内安定化電源回路
から供給され、前記メモリセルへのリストア電圧が前記
ＭＯＳトランジスタのゲート電圧によって規定されてい
ることを特徴とする半導体記憶装置。 - 【請求項５】請求項４に於いて、前記論理回路の少なく
とも最終段は、前記センスアンプが増幅後、最終的に到
達する電圧より低い一定電圧を出力することを特徴とす
る半導体記憶装置。 - 【請求項６】請求項４に於いて、前記センスアンプへの
電源供給手段は定電流源であり、 前記論理回路は、該センスアンプが増幅後最終的に到達
する電圧より低い一定電圧を出力する安定化電源部と、
前記アドレスの一部で駆動されて、前記ＭＯＳトランジ
スタの前記ゲートへ前記安定化電源部の出力する前記一
定電圧または接地電位を供給するＣＭＯＳインバータか
らなることを特徴とする半導体記憶装置。 - 【請求項７】ビット線と、 前記ビット線に接続されたメモリセルと、 センスアンプと、 前記センスアンプに対して動作電源電圧として第１電圧
を与える第１手段と、 前記センスアンプと前記ビット線との間に接続されたＭ
ＯＳトランジスタと、 前記メモリセルへのリストア動作時に、前記第１電圧よ
りも低い安定化された第２電圧を前記ＭＯＳトランジス
タのゲート電極に与える安定化電源回路を有する第２手
段と、 リセット電圧を発生するリセット電圧発生回路と、 リセット信号に応答して前記リセット電圧を前記センス
アンプの電源端子に供給する第３の手段と、 前記ＭＯＳトランジスタの前記メモリセル側に設けら
れ、前記リセット信号に応答して前記ビット線のレベル
をリセットするビット線リセット手段、 を有することを特徴とする半導体記憶装置。 - 【請求項８】第１のメモリセルに接続された第１のビッ
ト線と、 第２のメモリセルに接続された第２のビット線と、 センスアンプと、 前記第１のビット線と前記センスアンプとの間に設けら
れた第１のＭＯＳトランジスタと、 前記第２のビット線と前記センスアンプとの間に設けら
れた第２のＭＯＳトランジスタと、 前記センスアンプに対して動作電源電圧として第１電圧
を与える第１手段と、 前記第１電圧よりも低い安定化された第２電圧を出力す
る安定化電源回路と、 アドレス信号に応答して、前記第１及び第２のＭＯＳト
ランジスタのゲート電極の一方に前記第２電圧を選択的
に与える第２手段と、 を有することを特徴とする半導体記憶装置。 - 【請求項９】請求項７に於いて、前記安定化電源回路
は、外部電源電圧を降圧して前記第２電圧を生成する降
圧素子を有し、該降圧素子は、前記第２電圧と基準電圧
との比較結果に応答して制御されていることを特徴とす
る半導体記憶装置。 - 【請求項１０】請求項８に於いて、 リセット電圧を発生するリセット電圧発生回路と、 リセット信号に応答して前記リセット電圧を前記センス
アンプの電源端子に供給する第１のリセット手段と、 前記第１のビット線をリセットする第２のリセット手段
と、 前記第２のビット線をリセットする第３のリセット手段
をさらに有し、 該第１及び第２のビット線のリセットレベルは、前記リ
セット電圧と等しいことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11159234A JP3098514B2 (ja) | 1999-06-07 | 1999-06-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11159234A JP3098514B2 (ja) | 1999-06-07 | 1999-06-07 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2149444A Division JPH0442493A (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003592A JP2000003592A (ja) | 2000-01-07 |
| JP3098514B2 true JP3098514B2 (ja) | 2000-10-16 |
Family
ID=15689281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11159234A Expired - Lifetime JP3098514B2 (ja) | 1999-06-07 | 1999-06-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3098514B2 (ja) |
-
1999
- 1999-06-07 JP JP11159234A patent/JP3098514B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000003592A (ja) | 2000-01-07 |
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