JP2937649B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2937649B2 JP2937649B2 JP4254442A JP25444292A JP2937649B2 JP 2937649 B2 JP2937649 B2 JP 2937649B2 JP 4254442 A JP4254442 A JP 4254442A JP 25444292 A JP25444292 A JP 25444292A JP 2937649 B2 JP2937649 B2 JP 2937649B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置（メモ
リ）に関し、特に、外部からの電源電圧を降圧して内部
回路に供給する降圧回路を内蔵する１チップ半導体メモ
リに関する。
リ）に関し、特に、外部からの電源電圧を降圧して内部
回路に供給する降圧回路を内蔵する１チップ半導体メモ
リに関する。
【０００２】
【従来の技術】１チップ半導体メモリは大容量化のため
に降圧回路を内蔵し、この降圧回路によって外部からの
供給電圧を降圧して内部回路の電源電圧として用いる。
この降圧回路は、それに伴う消費電力の増加を最小限に
保つものでなければならない。この要求に応える一つの
解決方法が特開平２ー１９５５９６号公報に記載されて
いる。
に降圧回路を内蔵し、この降圧回路によって外部からの
供給電圧を降圧して内部回路の電源電圧として用いる。
この降圧回路は、それに伴う消費電力の増加を最小限に
保つものでなければならない。この要求に応える一つの
解決方法が特開平２ー１９５５９６号公報に記載されて
いる。
【０００３】上記公報記載の技術によるＳＲＡＭの本発
明関連部分の回路図を図２に示す。図２を参照すると、
この図に示すＳＲＡＭ１００の本発明関連部分は、内部
回路１とこの内部回路１を駆動する電源電圧ＶINT を発
生する降圧回路とを同一チップ上に備えている。降圧回
路は、基準電圧発生回路２と、アクティブ用ドライバ回
路３と、スタンバイ用ドライバ回路４とからなる。
明関連部分の回路図を図２に示す。図２を参照すると、
この図に示すＳＲＡＭ１００の本発明関連部分は、内部
回路１とこの内部回路１を駆動する電源電圧ＶINT を発
生する降圧回路とを同一チップ上に備えている。降圧回
路は、基準電圧発生回路２と、アクティブ用ドライバ回
路３と、スタンバイ用ドライバ回路４とからなる。
【０００４】内部回路１は、一例として図中に示したア
ドレスバッファ回路１Ａの他に、図示しないが、チップ
イネーブル（セレクト）信号，ライトイネーブル信号お
よびアウトプットイネーブル信号などの制御信号に応答
する制御回路やデータ入力バッファ回路など、チップ外
の回路からの外部信号を入力とする回路、並びにメモリ
セルアレイ、アドレスデコーダ、センス回路およびデー
タ出力バッファ回路など、チップ内部で発生される信号
を入力とする回路を含む。これら回路は上記出力バッフ
ァ回路を除いていずれも内部電源線５により供給される
電圧ＶINT （以下、内部電源電圧と記す）を電源電圧と
して動作するが、上記回路のうち本発明に関連するのは
外部信号を入力とする回路であるので、図２には、その
ような回路の一例としてアドレスバッファ回路を示す。
ドレスバッファ回路１Ａの他に、図示しないが、チップ
イネーブル（セレクト）信号，ライトイネーブル信号お
よびアウトプットイネーブル信号などの制御信号に応答
する制御回路やデータ入力バッファ回路など、チップ外
の回路からの外部信号を入力とする回路、並びにメモリ
セルアレイ、アドレスデコーダ、センス回路およびデー
タ出力バッファ回路など、チップ内部で発生される信号
を入力とする回路を含む。これら回路は上記出力バッフ
ァ回路を除いていずれも内部電源線５により供給される
電圧ＶINT （以下、内部電源電圧と記す）を電源電圧と
して動作するが、上記回路のうち本発明に関連するのは
外部信号を入力とする回路であるので、図２には、その
ような回路の一例としてアドレスバッファ回路を示す。
【０００５】アクティブ用ドライバ回路３およびスタン
バイ用ドライバ回路４の各各は、外部電源線（電圧
ＶCC）６と内部電源線（電圧ＶINT ）５との間に挿入さ
れた可変コンダクタンス素子を形成し、チップ外部から
の電源電圧（以下、外部電源電圧と記す）ＶCCを内部電
源電圧ＶINT に降圧する。すなわちアクティブ用ドライ
バ回路３は、ソース電極を外部電源線６にドレイン電極
を内部電源線５にそれぞれ接続したＰチャンネルＭＯＳ
トランジスタＱ3 と、このトランジスタＱ3 のゲート電
圧を制御する電流ミラー負荷型差動増幅回路３Ａとを備
える。差動増幅回路３Ａは、内部電源電圧ＶINT と基準
電圧発生回路２からの基準電圧ＶREF との差電圧を増幅
し、トランジスタＱ3 のゲート電極に供給してそのコン
ダクタンスを変えることにより、内部電源電圧ＶINT を
基準電圧ＶREF に常に等しくするように制御する。同様
に、スタンバイ用ドライバ回路４は、ソース電極を外部
電源線６にドレイン電極を内部電源線５にそれぞれ接続
したＰチャンネルＭＯＳトランジスタＱ6 とこのトラン
ジスタＱ6 のゲート電圧を制御する差動増幅回路４Ａと
を備え、差動増幅回路４Ａの出力によりトランジスタＱ
6 のコンダクタンスを制御して電圧ＶINT を電圧ＶREF
に等しくする。
バイ用ドライバ回路４の各各は、外部電源線（電圧
ＶCC）６と内部電源線（電圧ＶINT ）５との間に挿入さ
れた可変コンダクタンス素子を形成し、チップ外部から
の電源電圧（以下、外部電源電圧と記す）ＶCCを内部電
源電圧ＶINT に降圧する。すなわちアクティブ用ドライ
バ回路３は、ソース電極を外部電源線６にドレイン電極
を内部電源線５にそれぞれ接続したＰチャンネルＭＯＳ
トランジスタＱ3 と、このトランジスタＱ3 のゲート電
圧を制御する電流ミラー負荷型差動増幅回路３Ａとを備
える。差動増幅回路３Ａは、内部電源電圧ＶINT と基準
電圧発生回路２からの基準電圧ＶREF との差電圧を増幅
し、トランジスタＱ3 のゲート電極に供給してそのコン
ダクタンスを変えることにより、内部電源電圧ＶINT を
基準電圧ＶREF に常に等しくするように制御する。同様
に、スタンバイ用ドライバ回路４は、ソース電極を外部
電源線６にドレイン電極を内部電源線５にそれぞれ接続
したＰチャンネルＭＯＳトランジスタＱ6 とこのトラン
ジスタＱ6 のゲート電圧を制御する差動増幅回路４Ａと
を備え、差動増幅回路４Ａの出力によりトランジスタＱ
6 のコンダクタンスを制御して電圧ＶINT を電圧ＶREF
に等しくする。
【０００６】スタンバイ用ドライバ回路４は常時動作状
態にありＳＲＡＭ１００のスタンバイモード期間中の待
機内部回路電流（スタンバイ時に全内部回路に流れる電
流）を供給する。この期間においては、トランジスタＱ
6 のコンダクタンスを大きくするようなゲート電圧が差
動増幅回路４Ａから供給されている。アクティブ用ドラ
イバ回路３は、チップ外部からのチップイネーブル（セ
レクト）信号（図示せず）に同期してチップ内部で発生
される制御信号ＣＳＢが活性化したとき、すなわちＳＲ
ＡＭ１００がアクティブモードに入ったときは、差動増
幅回路３ＡのＮチャンネルＭＯＳトランジスタＱ13の導
通化によりトランジスタＱ3 のゲート電圧を制御してそ
のコンダクタンスを上昇させ、アクティブモードでの動
作内部回路電流（アクティブ時に全内部回路を流れる電
流）をドライバ回路４と並列に供給する。
態にありＳＲＡＭ１００のスタンバイモード期間中の待
機内部回路電流（スタンバイ時に全内部回路に流れる電
流）を供給する。この期間においては、トランジスタＱ
6 のコンダクタンスを大きくするようなゲート電圧が差
動増幅回路４Ａから供給されている。アクティブ用ドラ
イバ回路３は、チップ外部からのチップイネーブル（セ
レクト）信号（図示せず）に同期してチップ内部で発生
される制御信号ＣＳＢが活性化したとき、すなわちＳＲ
ＡＭ１００がアクティブモードに入ったときは、差動増
幅回路３ＡのＮチャンネルＭＯＳトランジスタＱ13の導
通化によりトランジスタＱ3 のゲート電圧を制御してそ
のコンダクタンスを上昇させ、アクティブモードでの動
作内部回路電流（アクティブ時に全内部回路を流れる電
流）をドライバ回路４と並列に供給する。
【０００７】上述のように、上記公報記載の半導体メモ
リは、共通の出力端子をもち電流供給能力の互いに異る
２つの並列接続のドライバ回路を有する降圧回路を備え
ている。これらドライバ回路の１つ、すなわちスタンバ
イ用ドライバ回路４は常時動作状態にあるものの、メモ
リのスタンバイモードにおいて待機内部回路電流を供給
できれば十分であるので電流供給能力は小さく、従って
消費電力も小さい。上記２つのドライバ回路の他の一
方、すなわちアクティブ用ドライバ回路３は、メモリの
アクティブモードにおいて動作内部回路電流の最大電流
を供給する必要があるので電流供給能力も大きく消費電
力もそれだけ大きい。ここで、ＳＲＡＭ１００のスタン
バイモードにおいて、外部の電源回路からチップに供給
される全電流すなわち待機電源電流は、メモリセルアレ
イ（図示せず）を含む全内部回路に流れる電流（待機内
部回路電流）ＩICと、上記内部回路以外の回路すなわち
スタンバイ用ドライバ回路４の差動増幅回路４Ａに流れ
る電流（ＮチャンネルＭＯＳトランジスタＱ16のドレイ
ン電流）ＩQ16 と、基準電圧発生回路２で消費される電
流ＩREF との和である。内部電源電圧ＶINT ４Ｖで動作
する４メガビットＳＲＡＭの場合、上記電流はそれぞ
れ、およそ、ＩIC＝０．０１ｍＡ，ＩQ16 ＝０．３ｍＡ
およびＩREF ＝０．５ｍＡ程度で、待機電源電流は約
０．８ｍＡである。内部回路は後述するパワーカット機
能により、入力信号がＴＴＬレベル信号またはオン・オ
フするＭＯＳレベル信号のとき（以下、この条件の下で
のスタンバイモードをＩＳＢモードと記す）でも、直流
のＭＯＳレベル信号のとき（以下、この条件の下でのス
タンバイモードをＩＳＢ１モードと記す）でも、殆ど電
流ＩICを消費せず、待機電源電流の大部分は降圧回路に
流れる電流（ＩQ16 ＋ＩREF ）で占められている。この
ように、降圧回路の構成は、スタンバイモードにおける
ＳＲＡＭ全体の消費電力を決める待機電源電流の値に大
きな影響を与える。
リは、共通の出力端子をもち電流供給能力の互いに異る
２つの並列接続のドライバ回路を有する降圧回路を備え
ている。これらドライバ回路の１つ、すなわちスタンバ
イ用ドライバ回路４は常時動作状態にあるものの、メモ
リのスタンバイモードにおいて待機内部回路電流を供給
できれば十分であるので電流供給能力は小さく、従って
消費電力も小さい。上記２つのドライバ回路の他の一
方、すなわちアクティブ用ドライバ回路３は、メモリの
アクティブモードにおいて動作内部回路電流の最大電流
を供給する必要があるので電流供給能力も大きく消費電
力もそれだけ大きい。ここで、ＳＲＡＭ１００のスタン
バイモードにおいて、外部の電源回路からチップに供給
される全電流すなわち待機電源電流は、メモリセルアレ
イ（図示せず）を含む全内部回路に流れる電流（待機内
部回路電流）ＩICと、上記内部回路以外の回路すなわち
スタンバイ用ドライバ回路４の差動増幅回路４Ａに流れ
る電流（ＮチャンネルＭＯＳトランジスタＱ16のドレイ
ン電流）ＩQ16 と、基準電圧発生回路２で消費される電
流ＩREF との和である。内部電源電圧ＶINT ４Ｖで動作
する４メガビットＳＲＡＭの場合、上記電流はそれぞ
れ、およそ、ＩIC＝０．０１ｍＡ，ＩQ16 ＝０．３ｍＡ
およびＩREF ＝０．５ｍＡ程度で、待機電源電流は約
０．８ｍＡである。内部回路は後述するパワーカット機
能により、入力信号がＴＴＬレベル信号またはオン・オ
フするＭＯＳレベル信号のとき（以下、この条件の下で
のスタンバイモードをＩＳＢモードと記す）でも、直流
のＭＯＳレベル信号のとき（以下、この条件の下でのス
タンバイモードをＩＳＢ１モードと記す）でも、殆ど電
流ＩICを消費せず、待機電源電流の大部分は降圧回路に
流れる電流（ＩQ16 ＋ＩREF ）で占められている。この
ように、降圧回路の構成は、スタンバイモードにおける
ＳＲＡＭ全体の消費電力を決める待機電源電流の値に大
きな影響を与える。
【０００８】電流供給能力に差のあるこれら２種類のド
ライバ回路３および４は、動作モードによって、上述の
使い分けをされる。この使い分けによって、消費電力の
大きいアクティブ用ドライバ回路３がスタンバイモード
で非動作状態を保ち、メモリ全体としての消費電力を低
減し、それによってメモリの高集積度化／大容量化を可
能にしている。
ライバ回路３および４は、動作モードによって、上述の
使い分けをされる。この使い分けによって、消費電力の
大きいアクティブ用ドライバ回路３がスタンバイモード
で非動作状態を保ち、メモリ全体としての消費電力を低
減し、それによってメモリの高集積度化／大容量化を可
能にしている。
【０００９】
【発明が解決しようとする課題】しかしながら上記公報
記載のメモリをＣＭＯＳ構成にした場合は、消費電力の
低減が書込み／読出し速度の低下を伴う。この問題はメ
モリの信号入力初段をＣＭＯＳインバータで構成した場
合に特に起り易い。周知のとおり、ＣＭＯＳインバータ
は、入力信号の変化の過渡期だけ電流を消費するので、
消費電力が非常に小さい。ところが、入力信号がＴＴＬ
からのＴＴＬレベル信号である場合は、それが直流信号
であっても、ＣＭＯＳインバータには大きな電流が流れ
る。又、ＭＯＳレベル信号であっても、それがオン・オ
フを繰返すときは、その繰返し周波数に比例した電流が
流れる。
記載のメモリをＣＭＯＳ構成にした場合は、消費電力の
低減が書込み／読出し速度の低下を伴う。この問題はメ
モリの信号入力初段をＣＭＯＳインバータで構成した場
合に特に起り易い。周知のとおり、ＣＭＯＳインバータ
は、入力信号の変化の過渡期だけ電流を消費するので、
消費電力が非常に小さい。ところが、入力信号がＴＴＬ
からのＴＴＬレベル信号である場合は、それが直流信号
であっても、ＣＭＯＳインバータには大きな電流が流れ
る。又、ＭＯＳレベル信号であっても、それがオン・オ
フを繰返すときは、その繰返し周波数に比例した電流が
流れる。
【００１０】従って、半導体メモリの入力信号がＴＴＬ
レベル信号である場合や、ＭＯＳレベル信号ではあるも
ののオン・オフを繰返す入力信号（例えば、複数個の同
一メモリの並列接続によるメモリ容量の拡張に対応して
スタンバイモードにあるメモリの入力信号）の場合は、
そのメモリがスタンバイモードにあっても、信号入力初
段に大電流が流れ、待機内部回路電流が大幅に増加す
る。例えば、４メガビット規模のＳＲＡＭの場合、本来
なら数十μＡ程度の待機内部回路電流が数十ｍＡにもな
ることがある。
レベル信号である場合や、ＭＯＳレベル信号ではあるも
ののオン・オフを繰返す入力信号（例えば、複数個の同
一メモリの並列接続によるメモリ容量の拡張に対応して
スタンバイモードにあるメモリの入力信号）の場合は、
そのメモリがスタンバイモードにあっても、信号入力初
段に大電流が流れ、待機内部回路電流が大幅に増加す
る。例えば、４メガビット規模のＳＲＡＭの場合、本来
なら数十μＡ程度の待機内部回路電流が数十ｍＡにもな
ることがある。
【００１１】ところが、上述の公報記載のメモリにおい
ては、スタンバイ用ドライバ回路３の電流供給能力が上
述のとおり小さくされているので、上記のような待機内
部回路電流の大幅増加は、スタンバイ用ドライバ回路４
の出力電圧、すなわちメモリチップの内部電源電圧Ｖ
INT を著しく低下させる。その結果、メモリセルの記憶
内容が害われたり、スタンバイモードからアクティブモ
ードへの移行の際に内部電源電圧の回復が遅れて書込み
／読出し速度が害われるなどの障害が起る。メモリチッ
プの接続相手の回路の選択に制約を加えることなく、し
かも上記障害を避けるには、上記信号入力初段における
電流増加に備えて、スタンバイ用ドライバ回路４の電流
供給能力を予め大きく設計する手法もあるが、その手法
を採ればスタンバイ用ドライバ回路４での消費電流（差
動増幅回路４ＡのＮチャンネルＭＯＳトランジスタＱ16
のドレイン電流ＩQ16 ）が大幅に増大する結果になる。
ては、スタンバイ用ドライバ回路３の電流供給能力が上
述のとおり小さくされているので、上記のような待機内
部回路電流の大幅増加は、スタンバイ用ドライバ回路４
の出力電圧、すなわちメモリチップの内部電源電圧Ｖ
INT を著しく低下させる。その結果、メモリセルの記憶
内容が害われたり、スタンバイモードからアクティブモ
ードへの移行の際に内部電源電圧の回復が遅れて書込み
／読出し速度が害われるなどの障害が起る。メモリチッ
プの接続相手の回路の選択に制約を加えることなく、し
かも上記障害を避けるには、上記信号入力初段における
電流増加に備えて、スタンバイ用ドライバ回路４の電流
供給能力を予め大きく設計する手法もあるが、その手法
を採ればスタンバイ用ドライバ回路４での消費電流（差
動増幅回路４ＡのＮチャンネルＭＯＳトランジスタＱ16
のドレイン電流ＩQ16 ）が大幅に増大する結果になる。
【００１２】上記障害を防ぐもう一つの手法は、内部回
路の入力初段に所謂パワーカット機能を設ける手法であ
る。すなわち、ＤＲＡＭのＲＡＳ信号やＳＲＡＭのＣＳ
（チップセレクト）信号などメモリの起動制御信号に同
期して入力初段の動作を禁止し信号入力を遮断し、それ
によって上記待機内部回路電流の増加を抑える手法であ
る。図２を参照すると、この図に示すＳＲＡＭ１００の
内部回路１は、２つのＰチャンネルＭＯＳトランジスタ
Ｑ7 ／Ｑ8 と２つのＮチャンネルＭＯＳトランジスタＱ
17／Ｑ18とからなるＣＭＯＳ２入力ＮＯＲゲートを入力
初段に含む。２入力ＮＯＲゲートの２つの入力には、チ
ップ外部からのアドレス信号ＡＤＤとチップ内部で発生
される制御信号ＣＳＴとがそれぞれ入力される。制御信
号ＣＳＴは上記制御信号ＣＳＢと論理反転の関係にあ
る。入力初段の上記２入力ＮＯＲゲートは、スタンバイ
モードでの入力アドレス信号ＡＤＤがＴＴＬレベル信号
またはオン・オフするＭＯＳレベル信号である場合（Ｉ
ＳＢモード）の内部回路１の消費電流（待機内部回路電
流）の増大、したがってそれに起因する内部電源電圧Ｖ
INT の低下を防ぐパワーカット機能を内部回路１に与え
る。より詳細に述べると、上記入力初段の２入力ＮＯＲ
ゲートへの制御信号ＣＳＴはスタンバイモードのときＨ
（ハイ）レベルとなるので、ＰチャンネルＭＯＳトラン
ジスタＱ7 がオフしＮチャンネルＭＯＳトランジスタＱ
17がオンする。したがってこの２入力ＮＯＲゲートの出
力は、アドレス信号ＡＤＤのレベルの如何に拘わらず必
ずＬ（ロウ）レベルに固定され、内部回路１では電流の
変化が起らないので、スタンバイ用ドライバ回路４の電
流供給能力が小さくても、内部電源電圧ＶINT は基準電
圧ＶREF に維持される。しかし、このパワーカット機能
は、メモリのスタンバイモードからアクティブモードへ
の移行の期間には停止しなければならない機能であり、
この移行期間だけメモリの書込み／読出し動作の遅れが
大きくなる。
路の入力初段に所謂パワーカット機能を設ける手法であ
る。すなわち、ＤＲＡＭのＲＡＳ信号やＳＲＡＭのＣＳ
（チップセレクト）信号などメモリの起動制御信号に同
期して入力初段の動作を禁止し信号入力を遮断し、それ
によって上記待機内部回路電流の増加を抑える手法であ
る。図２を参照すると、この図に示すＳＲＡＭ１００の
内部回路１は、２つのＰチャンネルＭＯＳトランジスタ
Ｑ7 ／Ｑ8 と２つのＮチャンネルＭＯＳトランジスタＱ
17／Ｑ18とからなるＣＭＯＳ２入力ＮＯＲゲートを入力
初段に含む。２入力ＮＯＲゲートの２つの入力には、チ
ップ外部からのアドレス信号ＡＤＤとチップ内部で発生
される制御信号ＣＳＴとがそれぞれ入力される。制御信
号ＣＳＴは上記制御信号ＣＳＢと論理反転の関係にあ
る。入力初段の上記２入力ＮＯＲゲートは、スタンバイ
モードでの入力アドレス信号ＡＤＤがＴＴＬレベル信号
またはオン・オフするＭＯＳレベル信号である場合（Ｉ
ＳＢモード）の内部回路１の消費電流（待機内部回路電
流）の増大、したがってそれに起因する内部電源電圧Ｖ
INT の低下を防ぐパワーカット機能を内部回路１に与え
る。より詳細に述べると、上記入力初段の２入力ＮＯＲ
ゲートへの制御信号ＣＳＴはスタンバイモードのときＨ
（ハイ）レベルとなるので、ＰチャンネルＭＯＳトラン
ジスタＱ7 がオフしＮチャンネルＭＯＳトランジスタＱ
17がオンする。したがってこの２入力ＮＯＲゲートの出
力は、アドレス信号ＡＤＤのレベルの如何に拘わらず必
ずＬ（ロウ）レベルに固定され、内部回路１では電流の
変化が起らないので、スタンバイ用ドライバ回路４の電
流供給能力が小さくても、内部電源電圧ＶINT は基準電
圧ＶREF に維持される。しかし、このパワーカット機能
は、メモリのスタンバイモードからアクティブモードへ
の移行の期間には停止しなければならない機能であり、
この移行期間だけメモリの書込み／読出し動作の遅れが
大きくなる。
【００１３】従って、この発明の目的は、上記パワーカ
ット機能に依存することなく、しかも接続相手の回路の
選択の自由度を害なうことなく、書込み／読出し速度を
確保した低消費電力で高集積度／大容量の半導体メモリ
を提供することにある。
ット機能に依存することなく、しかも接続相手の回路の
選択の自由度を害なうことなく、書込み／読出し速度を
確保した低消費電力で高集積度／大容量の半導体メモリ
を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体メモリ
は、外部からの制御信号に応答して、アクティブモード
およびスタンバイモードのいずれかの状態をとる１チッ
プ半導体記憶装置において、前記半導体記憶装置のチッ
プ上に形成され外部からの外部電源電圧を所定電圧に降
圧し前記半導体記憶装置の内部電源電圧として内部回路
に供給する降圧回路と、前記チップ上に形成され前記内
部電源電圧と前記所定電圧との比較の結果に応答して前
記スタンバイモードにおける前記降圧回路の前記内部回
路への電流供給量を制御し、前記内部電源電圧を前記所
定電圧に等しくする制御回路とを有することを特徴とす
る。
は、外部からの制御信号に応答して、アクティブモード
およびスタンバイモードのいずれかの状態をとる１チッ
プ半導体記憶装置において、前記半導体記憶装置のチッ
プ上に形成され外部からの外部電源電圧を所定電圧に降
圧し前記半導体記憶装置の内部電源電圧として内部回路
に供給する降圧回路と、前記チップ上に形成され前記内
部電源電圧と前記所定電圧との比較の結果に応答して前
記スタンバイモードにおける前記降圧回路の前記内部回
路への電流供給量を制御し、前記内部電源電圧を前記所
定電圧に等しくする制御回路とを有することを特徴とす
る。
【００１５】又、前記降圧回路は、前記所定電圧に対応
する基準電圧を発生する基準電圧発生回路と、定常的に
活性状態にあり前記外部電源電圧を前記基準電圧に等し
い電圧に降圧し前記内部電源電圧を生ずる第１のドライ
バ回路と、前記制御信号に同期した第１の補助制御信号
に応答して活性化され前記外部電源電圧を前記基準電圧
に等しい電圧に降圧して前記内部電源電圧を生ずる第２
のドライバ回路と、第２の補助制御信号に応答して活性
化され、前記外部電源電圧を前記基準電圧に等しい電圧
に降圧して前記内部電源電圧を生ずる第３のドライバ回
路とからなることを特徴とする。
する基準電圧を発生する基準電圧発生回路と、定常的に
活性状態にあり前記外部電源電圧を前記基準電圧に等し
い電圧に降圧し前記内部電源電圧を生ずる第１のドライ
バ回路と、前記制御信号に同期した第１の補助制御信号
に応答して活性化され前記外部電源電圧を前記基準電圧
に等しい電圧に降圧して前記内部電源電圧を生ずる第２
のドライバ回路と、第２の補助制御信号に応答して活性
化され、前記外部電源電圧を前記基準電圧に等しい電圧
に降圧して前記内部電源電圧を生ずる第３のドライバ回
路とからなることを特徴とする。
【００１６】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の図２
対応部分の回路図であり、図２と共通な構成要素には共
通な参照番号を付して示す。図１を参照すると、スタン
バイモード判別回路８と補償用ドライバ回路９とが新た
に加えられ、内部回路１がパワーカット機能を除去され
ている。このＳＲＡＭ２００は外部電源電圧５Ｖを４Ｖ
に降圧して内部電源電圧とする（内部電源電圧としては
３．３Ｖの例もあるが、本実施例は高速性を重視して、
４Ｖとしている）。
を参照して説明する。図１は、本発明の一実施例の図２
対応部分の回路図であり、図２と共通な構成要素には共
通な参照番号を付して示す。図１を参照すると、スタン
バイモード判別回路８と補償用ドライバ回路９とが新た
に加えられ、内部回路１がパワーカット機能を除去され
ている。このＳＲＡＭ２００は外部電源電圧５Ｖを４Ｖ
に降圧して内部電源電圧とする（内部電源電圧としては
３．３Ｖの例もあるが、本実施例は高速性を重視して、
４Ｖとしている）。
【００１７】アクティブ用ドライバ回路３およびスタン
バイ用ドライバ回路４の構成およびその電流供給能力
は、図２に示す従来の技術によるＳＲＡＭ１００に用い
られるドライバ回路３および４と同一である。
バイ用ドライバ回路４の構成およびその電流供給能力
は、図２に示す従来の技術によるＳＲＡＭ１００に用い
られるドライバ回路３および４と同一である。
【００１８】アクティブ用ドライバ回路３のＰチャンネ
ルＭＯＳトランジスタＱ3 は、ＳＲＡＭ２００がアクテ
ィブモードのときの最大動作内部回路電流約２００ｍＡ
を供給しなければならないので、ゲート幅は２０ｍｍ程
度の大きい値にしてある。一方、スタンバイ用ドライバ
回路４のＰチャンネルＭＯＳトランジスタＱ6 は、ＳＲ
ＡＭ２００がＩＳＢ１モードのときの最大０．３ｍＡ程
度以下の小さな待機内部回路電流ＩICを供給すればよい
ので、ゲート幅は０．２ｍｍ程度の小さい値にしてあ
る。差動増幅回路４ＡのトランジスタＱ16には常時、
０．３ｍＡの電流ＩQ16 が流れるように設計してある。
ルＭＯＳトランジスタＱ3 は、ＳＲＡＭ２００がアクテ
ィブモードのときの最大動作内部回路電流約２００ｍＡ
を供給しなければならないので、ゲート幅は２０ｍｍ程
度の大きい値にしてある。一方、スタンバイ用ドライバ
回路４のＰチャンネルＭＯＳトランジスタＱ6 は、ＳＲ
ＡＭ２００がＩＳＢ１モードのときの最大０．３ｍＡ程
度以下の小さな待機内部回路電流ＩICを供給すればよい
ので、ゲート幅は０．２ｍｍ程度の小さい値にしてあ
る。差動増幅回路４ＡのトランジスタＱ16には常時、
０．３ｍＡの電流ＩQ16 が流れるように設計してある。
【００１９】補償用ドライバ回路９はドライバ回路３お
よび４と同様の構成を有している。すなわち、このドラ
イバ回路９の差動増幅回路９Ａにおいては、２つのＮチ
ャンネルＭＯＳトランジスタＱ21／Ｑ22が各各のソース
電極を接続されている。これらトランジスタＱ21／Ｑ22
の各各のドレイン電極と外部電源線６との間には、Ｐチ
ャンネルＭＯＳトランジスタＱ23／Ｑ24が設けられる。
トランジスタＱ23のゲート電極はそのドレイン電極に共
通接続され、更にトランジスタＱ24のゲート電極に接続
される。これによりトランジスタＱ23／Ｑ24は電流ミラ
ー回路をなし、トランジスタＱ21／Ｑ22に対するアクテ
ィブ負荷として作用する。差動トランジスタ対をなすト
ランジスタＱ21／Ｑ22の共通接続されたソース電極と接
地線７との間には、電流源としてのＮチャンネルＭＯＳ
トランジスタＱ25が設けられている。このトランジスタ
Ｑ25のゲート電極は、スタンバイモード判別回路８の出
力端に接続されている。トランジスタＱ22のゲート電極
には、基準電圧発生回路２の発生する基準電圧ＶREF が
与えられ、トランジスタＱ21のゲート電極には、内部電
源線５の電圧ＶINT が印加される。上記のように接続さ
れたトランジスタは差動増回路９Ａを構成し、内部電源
電圧ＶINT と基準電圧ＶREF とを比較し、その差電圧を
増幅してトランジスタＱ22のドレイン電極から出力す
る。
よび４と同様の構成を有している。すなわち、このドラ
イバ回路９の差動増幅回路９Ａにおいては、２つのＮチ
ャンネルＭＯＳトランジスタＱ21／Ｑ22が各各のソース
電極を接続されている。これらトランジスタＱ21／Ｑ22
の各各のドレイン電極と外部電源線６との間には、Ｐチ
ャンネルＭＯＳトランジスタＱ23／Ｑ24が設けられる。
トランジスタＱ23のゲート電極はそのドレイン電極に共
通接続され、更にトランジスタＱ24のゲート電極に接続
される。これによりトランジスタＱ23／Ｑ24は電流ミラ
ー回路をなし、トランジスタＱ21／Ｑ22に対するアクテ
ィブ負荷として作用する。差動トランジスタ対をなすト
ランジスタＱ21／Ｑ22の共通接続されたソース電極と接
地線７との間には、電流源としてのＮチャンネルＭＯＳ
トランジスタＱ25が設けられている。このトランジスタ
Ｑ25のゲート電極は、スタンバイモード判別回路８の出
力端に接続されている。トランジスタＱ22のゲート電極
には、基準電圧発生回路２の発生する基準電圧ＶREF が
与えられ、トランジスタＱ21のゲート電極には、内部電
源線５の電圧ＶINT が印加される。上記のように接続さ
れたトランジスタは差動増回路９Ａを構成し、内部電源
電圧ＶINT と基準電圧ＶREF とを比較し、その差電圧を
増幅してトランジスタＱ22のドレイン電極から出力す
る。
【００２０】差動増幅回路９Ａの出力は、外部電源線６
と内部電源線５にそのソース電極とドレイン電極をそれ
ぞれ接続されたＰチャンネルＭＯＳトランジスタＱ26の
ゲート電極に入力される。トランジスタＱ26のコンダク
タンスは、待機内部回路電流の増加分△ＩICを補償でき
るように大きい値に設定してある。本実施例では、上記
待機内部回路電流の増加分△ＩICを２０ｍＡと見込み、
トランジスタＱ26のゲート幅を２ｍｍとしている。補償
用ドライバ回路９は、スタンバイモード判別回路８から
の制御信号Ｓ3 がＨ（ハイ）レベルの時に活性化され、
差動増幅回路９Ａの電流源のＮチャンネルＭＯＳトラン
ジスタＱ25に３．４ｍＡの電流ＩQ25 が流れる。
と内部電源線５にそのソース電極とドレイン電極をそれ
ぞれ接続されたＰチャンネルＭＯＳトランジスタＱ26の
ゲート電極に入力される。トランジスタＱ26のコンダク
タンスは、待機内部回路電流の増加分△ＩICを補償でき
るように大きい値に設定してある。本実施例では、上記
待機内部回路電流の増加分△ＩICを２０ｍＡと見込み、
トランジスタＱ26のゲート幅を２ｍｍとしている。補償
用ドライバ回路９は、スタンバイモード判別回路８から
の制御信号Ｓ3 がＨ（ハイ）レベルの時に活性化され、
差動増幅回路９Ａの電流源のＮチャンネルＭＯＳトラン
ジスタＱ25に３．４ｍＡの電流ＩQ25 が流れる。
【００２１】スタンバイモード判別回路８は、内部電源
電圧ＶINT と基準電圧ＶREF の差電圧を増幅する差動増
幅回路８Ａと、この差動増幅回路８Ａの出力信号Ｓ2 の
インバータ１０による反転出力と制御信号ＣＳＴとを入
力とする２入力ＮＡＮＤゲート１１と、２入力ＮＡＮＤ
ゲート１１の出力を反転し補償用ドライバ回路９のＮチ
ャンネルＭＯＳトランジスタＱ25のゲート電極に制御信
号Ｓ3 として供給するインバータ１２とからなってい
る。差動増幅回路８Ａは、ソース電極どおしを互いに接
続した２つのＮチャンネルＭＯＳトランジスタＱ27／Ｑ
28を備え、これらトランジスタＱ27／Ｑ28のドレイン電
極と外部電源線６との間には、ＰチャンネルＭＯＳトラ
ンジスタＱ29／Ｑ30が設けられる。トランジスタＱ30の
ゲート電極はそのドレイイン電極に共通接続され、トラ
ンジスタＱ29のゲート電極に接続される。これによりト
ランジスタＱ29／Ｑ30は電流ミラー回路を形成し、トラ
ンジスタＱ27／Ｑ28に対するアクティブ負荷を構成す
る。トランジスタＱ27／Ｑ28の互いに接続されたソース
電極と接地線７との間には、ＮチャンネルＭＯＳトラン
ジスタＱ31を挿入する。このトランジスタＱ31はゲート
電極に外部電源電圧ＶCCの供給を受け、差動増幅回路８
Ａにおける電流源として作用する。トランジスタＱ27の
ゲート電極には基準電圧ＶREF が与えられ、トランジス
タＱ28のゲート電極には内部電源線５の電圧ＶINT が印
加される。増幅回路８Ａは基準電圧ＶREFと内部電源電
圧ＶINT との差電圧を増幅し、トランジスタＱ27のドレ
イン電極から制御信号Ｓ2 を出力する。
電圧ＶINT と基準電圧ＶREF の差電圧を増幅する差動増
幅回路８Ａと、この差動増幅回路８Ａの出力信号Ｓ2 の
インバータ１０による反転出力と制御信号ＣＳＴとを入
力とする２入力ＮＡＮＤゲート１１と、２入力ＮＡＮＤ
ゲート１１の出力を反転し補償用ドライバ回路９のＮチ
ャンネルＭＯＳトランジスタＱ25のゲート電極に制御信
号Ｓ3 として供給するインバータ１２とからなってい
る。差動増幅回路８Ａは、ソース電極どおしを互いに接
続した２つのＮチャンネルＭＯＳトランジスタＱ27／Ｑ
28を備え、これらトランジスタＱ27／Ｑ28のドレイン電
極と外部電源線６との間には、ＰチャンネルＭＯＳトラ
ンジスタＱ29／Ｑ30が設けられる。トランジスタＱ30の
ゲート電極はそのドレイイン電極に共通接続され、トラ
ンジスタＱ29のゲート電極に接続される。これによりト
ランジスタＱ29／Ｑ30は電流ミラー回路を形成し、トラ
ンジスタＱ27／Ｑ28に対するアクティブ負荷を構成す
る。トランジスタＱ27／Ｑ28の互いに接続されたソース
電極と接地線７との間には、ＮチャンネルＭＯＳトラン
ジスタＱ31を挿入する。このトランジスタＱ31はゲート
電極に外部電源電圧ＶCCの供給を受け、差動増幅回路８
Ａにおける電流源として作用する。トランジスタＱ27の
ゲート電極には基準電圧ＶREF が与えられ、トランジス
タＱ28のゲート電極には内部電源線５の電圧ＶINT が印
加される。増幅回路８Ａは基準電圧ＶREFと内部電源電
圧ＶINT との差電圧を増幅し、トランジスタＱ27のドレ
イン電極から制御信号Ｓ2 を出力する。
【００２２】スタンバイモード判別回路８は、降圧回路
を構成する３つのドライバ回路３，４および９と同様に
差動増幅回路を用いているが、そこでの消費電流（差動
増幅回路８Ａの電流源のＮチャンネルＭＯＳトランジス
タＱ31に流れる電流ＩQ31 ）は０．１ｍＡ程度である。
を構成する３つのドライバ回路３，４および９と同様に
差動増幅回路を用いているが、そこでの消費電流（差動
増幅回路８Ａの電流源のＮチャンネルＭＯＳトランジス
タＱ31に流れる電流ＩQ31 ）は０．１ｍＡ程度である。
【００２３】内部回路１は、入力初段が、Ｐチャンネル
ＭＯＳトランジスタＱ8 とＮチャンネルＭＯＳトランジ
スタＱ18とからなるＣＭＯＳインバータにより構成され
ている。この入力初段の出力は、ＰチャンネルＭＯＳト
ランジスタＱ9 とＮチャンネルＭＯＳトランジスタＱ19
との組合せおよびＰチャンネルＭＯＳトランジスタＱ10
とＮチャンネルＭＯＳトランジスタＱ20との組合せで構
成される２段のＣＭＯＳインバータによるレベル変換お
よび波形整形を受けたのち次段のアドレスデコーダ１Ｂ
に供給される。内部回路１の上記３つのＣＭＯＳインバ
ータは全て内部電源電圧ＶINT により動作する。本実施
例は、ＩＳＢ１モードのとき、セルアレイに約０．０１
ｍＡの電流が流れるだけで、その他の内部回路には電流
が流れないので、実質上の待機内部回路電流ＩICは０ｍ
Ａであると見なせる。一方、ＩＳＢモードのときは、こ
の待機内部回路電流が約２０ｍＡ（＝ＩIC＋ΔＩIC）に
増加する。図１に示すＳＲＡＭ２００において、チップ
イネーブル（セレクト）信号に同期した制御信号ＣＳＢ
がＨ（ハイ）レベルのとき、このＳＲＡＭはアクティブ
モードにある。すなわち、アクティブ用ドライバ回路３
のトランジスタＱ13のゲート電極への入力制御信号がＨ
（ハイ）レベルになってドライバ回路３が活性化され、
外部電源電圧ＶCC５Ｖを４Ｖに降圧し、内部電源電圧Ｖ
INT として内部電源線５に供給する。一方、スタンバイ
モード判別回路８は、２入力ＮＡＮＤゲート１１の一方
に入力される制御信号ＣＳＴがＬ（ロウ）レベルにある
ので、Ｌ（ロウ）レベルの制御信号Ｓ3 を出力する。従
って、補償用ドライバ回路９は、スタンバイモード判別
回路８の差動増幅回路８Ａの出力制御信号Ｓ2 のレベル
の如何に拘わらず、すなわち内部電源電圧ＶINT と基準
電圧ＶREF の大小関係の如何に拘わらず活性化しない。
ＭＯＳトランジスタＱ8 とＮチャンネルＭＯＳトランジ
スタＱ18とからなるＣＭＯＳインバータにより構成され
ている。この入力初段の出力は、ＰチャンネルＭＯＳト
ランジスタＱ9 とＮチャンネルＭＯＳトランジスタＱ19
との組合せおよびＰチャンネルＭＯＳトランジスタＱ10
とＮチャンネルＭＯＳトランジスタＱ20との組合せで構
成される２段のＣＭＯＳインバータによるレベル変換お
よび波形整形を受けたのち次段のアドレスデコーダ１Ｂ
に供給される。内部回路１の上記３つのＣＭＯＳインバ
ータは全て内部電源電圧ＶINT により動作する。本実施
例は、ＩＳＢ１モードのとき、セルアレイに約０．０１
ｍＡの電流が流れるだけで、その他の内部回路には電流
が流れないので、実質上の待機内部回路電流ＩICは０ｍ
Ａであると見なせる。一方、ＩＳＢモードのときは、こ
の待機内部回路電流が約２０ｍＡ（＝ＩIC＋ΔＩIC）に
増加する。図１に示すＳＲＡＭ２００において、チップ
イネーブル（セレクト）信号に同期した制御信号ＣＳＢ
がＨ（ハイ）レベルのとき、このＳＲＡＭはアクティブ
モードにある。すなわち、アクティブ用ドライバ回路３
のトランジスタＱ13のゲート電極への入力制御信号がＨ
（ハイ）レベルになってドライバ回路３が活性化され、
外部電源電圧ＶCC５Ｖを４Ｖに降圧し、内部電源電圧Ｖ
INT として内部電源線５に供給する。一方、スタンバイ
モード判別回路８は、２入力ＮＡＮＤゲート１１の一方
に入力される制御信号ＣＳＴがＬ（ロウ）レベルにある
ので、Ｌ（ロウ）レベルの制御信号Ｓ3 を出力する。従
って、補償用ドライバ回路９は、スタンバイモード判別
回路８の差動増幅回路８Ａの出力制御信号Ｓ2 のレベル
の如何に拘わらず、すなわち内部電源電圧ＶINT と基準
電圧ＶREF の大小関係の如何に拘わらず活性化しない。
【００２４】上述のとおり、ＳＲＡＭ２００がアクティ
ブモードのとき、スタンバイモード判別回路８が補償用
ドライバ回路９を常に非活性状態に留めるように制御す
るので、補償用ドライバ回路９はその状態では電流を消
費しない（ＩQ25 ＝０）。上記アクティブモードのとき
の内部電源線５への電流供給源は、アクティブ用ドライ
バ回路３とスタンバイ用ドライバ回路４とであり、この
ときのチップ全体の消費電力は、図２に示したパワーカ
ット機能付きＳＲＡＭ１００の消費電力と同等である。
ブモードのとき、スタンバイモード判別回路８が補償用
ドライバ回路９を常に非活性状態に留めるように制御す
るので、補償用ドライバ回路９はその状態では電流を消
費しない（ＩQ25 ＝０）。上記アクティブモードのとき
の内部電源線５への電流供給源は、アクティブ用ドライ
バ回路３とスタンバイ用ドライバ回路４とであり、この
ときのチップ全体の消費電力は、図２に示したパワーカ
ット機能付きＳＲＡＭ１００の消費電力と同等である。
【００２５】制御信号ＣＳＢがＬ（ロウ）レベルになり
ＳＲＡＭ２００をスタンバイモードすると、アクティブ
用ドライバ回路３のトランジスタＱ13のゲート電極はＬ
（ロウ）レベルになるので、動作を停止しドライバ回路
３は電流を消費しない。スタンバイモードにおける内部
電源線５への電流供給源は、主にスタンバイ用ドライバ
回路４であるが、以下に述べるとおり、アドレス信号Ａ
ＤＤがＩＳＢモードのときは、補償用ドライバ回路９も
電流を供給する。
ＳＲＡＭ２００をスタンバイモードすると、アクティブ
用ドライバ回路３のトランジスタＱ13のゲート電極はＬ
（ロウ）レベルになるので、動作を停止しドライバ回路
３は電流を消費しない。スタンバイモードにおける内部
電源線５への電流供給源は、主にスタンバイ用ドライバ
回路４であるが、以下に述べるとおり、アドレス信号Ａ
ＤＤがＩＳＢモードのときは、補償用ドライバ回路９も
電流を供給する。
【００２６】アドレス信号ＡＤＤがＭＯＳレベルの直流
信号である場合（ＩＳＢ１モード）、内部回路１のＣＭ
ＯＳインバータのいずれにも電流が流れないので、ＳＲ
ＡＭ２００の待機内部回路電流にはアドレス信号ＡＤＤ
に起因する変化はなく、従来のパワーカット機能付きの
ＳＲＡＭにおけると同じ０．０１ｍＡの待機内部回路電
流ＩICが流れる。スタンバイ用ドライバ回路４のＰチャ
ンネルＭＯＳトランジスタＱ6 が０．５ｍＡの電流を供
給しうるだけの電流供給能力を与えられているので、内
部電源電圧ＶINT はスタンバイ用ドライバ回路４だけで
所定の４Ｖすなわち基準電圧ＶREF と等しい値を保持で
きる。一方、判別回路８の差動増幅回路８Ａは、内部電
源電圧ＶINT が基準電圧ＶREF より低くなることがない
ので、その出力である制御信号Ｓ2 はＨ（ハイ）レベル
を維持し、ＮＡＮＤゲート１１への二つの入力の一方
（制御信号ＣＳＴ）はＨ（ハイ）でもう一方（反転制御
信号Ｓ2 ）はＬ（ロウ）レベルになる。その結果、スタ
ンバイモード判別回路８の制御信号出力Ｓ3 はＬ（ロ
ウ）レベルとなる。この信号Ｓ3 の供給を受ける補償用
ドライバ回路９はしたがって活性化せず、電流を消費し
ない（ＩQ25 ＝０）。すなわちＩＳＢ１モードにおける
本実施例の待機電源電流は０．９ｍＡに抑えられ上述の
従来のパワーカット機能付きＳＲＡＭの待機電源電流
０．８ｍＡとほぼ同じである。両者の差、すなわち増加
分０．１ｍＡは、判別回路８の差動増幅回路８Ａで消費
される電流ＩQ31 の分である。
信号である場合（ＩＳＢ１モード）、内部回路１のＣＭ
ＯＳインバータのいずれにも電流が流れないので、ＳＲ
ＡＭ２００の待機内部回路電流にはアドレス信号ＡＤＤ
に起因する変化はなく、従来のパワーカット機能付きの
ＳＲＡＭにおけると同じ０．０１ｍＡの待機内部回路電
流ＩICが流れる。スタンバイ用ドライバ回路４のＰチャ
ンネルＭＯＳトランジスタＱ6 が０．５ｍＡの電流を供
給しうるだけの電流供給能力を与えられているので、内
部電源電圧ＶINT はスタンバイ用ドライバ回路４だけで
所定の４Ｖすなわち基準電圧ＶREF と等しい値を保持で
きる。一方、判別回路８の差動増幅回路８Ａは、内部電
源電圧ＶINT が基準電圧ＶREF より低くなることがない
ので、その出力である制御信号Ｓ2 はＨ（ハイ）レベル
を維持し、ＮＡＮＤゲート１１への二つの入力の一方
（制御信号ＣＳＴ）はＨ（ハイ）でもう一方（反転制御
信号Ｓ2 ）はＬ（ロウ）レベルになる。その結果、スタ
ンバイモード判別回路８の制御信号出力Ｓ3 はＬ（ロ
ウ）レベルとなる。この信号Ｓ3 の供給を受ける補償用
ドライバ回路９はしたがって活性化せず、電流を消費し
ない（ＩQ25 ＝０）。すなわちＩＳＢ１モードにおける
本実施例の待機電源電流は０．９ｍＡに抑えられ上述の
従来のパワーカット機能付きＳＲＡＭの待機電源電流
０．８ｍＡとほぼ同じである。両者の差、すなわち増加
分０．１ｍＡは、判別回路８の差動増幅回路８Ａで消費
される電流ＩQ31 の分である。
【００２７】これに対して、ＩＳＢモードの場合は内部
回路１に流れる電流（待機内部電源電流）が２０ｍＡ
（＝ＩIC＋△ＩIC）程度に増加すると見込まれるので、
ＳＲＡＭ全体の待機電源電流が増大する。ところが、ス
タンバイ用ドライバ回路４の電流供給能力は上述のとお
り０．５ｍＡ程度に留まるので、内部電源電圧ＶINT は
基準電圧ＶREF より低くなる。従って、判別回路８の差
動増幅回路８Ａの出力制御信号Ｓ2 はＬ（ロウ）レベル
となる。この結果、ＮＡＮＤゲート１１の２つの入力、
すなわち制御信号ＣＳＴと反転制御信号Ｓ2 が共にＨ
（ハイ）レベルになるので、判別回路８の出力Ｓ3 はＨ
（ハイ）レベルとなる。制御信号Ｓ3 の供給を受ける補
償用ドライバ回路９はしたがって活性化され待機内部回
路電流の増加分△ＩIC２０ｍＡを供給しスタンバイ用ド
ライバ回路４とともに内部電源電圧ＶINT を基準電圧Ｖ
REF に等しくするように作用する。このとき補償用ドラ
イバ回路４の差動増幅回路４Ａに流れる電流（Ｎチャン
ネルＭＯＳトランジスタＱ25を流れる電流）ＩQ25 は
３．４ｍＡとなる。したがって本実施例のＳＲＡＭがＩ
ＳＢモードにあるときの待機電源電流は、ＩＳＢ１モー
ドでの待機電源電流０．９ｍＡに、待機内部回路電流２
０ｍＡと補償用ドライバ回路４での消費電流３．４ｍＡ
とが加わり、２４．３ｍＡである。
回路１に流れる電流（待機内部電源電流）が２０ｍＡ
（＝ＩIC＋△ＩIC）程度に増加すると見込まれるので、
ＳＲＡＭ全体の待機電源電流が増大する。ところが、ス
タンバイ用ドライバ回路４の電流供給能力は上述のとお
り０．５ｍＡ程度に留まるので、内部電源電圧ＶINT は
基準電圧ＶREF より低くなる。従って、判別回路８の差
動増幅回路８Ａの出力制御信号Ｓ2 はＬ（ロウ）レベル
となる。この結果、ＮＡＮＤゲート１１の２つの入力、
すなわち制御信号ＣＳＴと反転制御信号Ｓ2 が共にＨ
（ハイ）レベルになるので、判別回路８の出力Ｓ3 はＨ
（ハイ）レベルとなる。制御信号Ｓ3 の供給を受ける補
償用ドライバ回路９はしたがって活性化され待機内部回
路電流の増加分△ＩIC２０ｍＡを供給しスタンバイ用ド
ライバ回路４とともに内部電源電圧ＶINT を基準電圧Ｖ
REF に等しくするように作用する。このとき補償用ドラ
イバ回路４の差動増幅回路４Ａに流れる電流（Ｎチャン
ネルＭＯＳトランジスタＱ25を流れる電流）ＩQ25 は
３．４ｍＡとなる。したがって本実施例のＳＲＡＭがＩ
ＳＢモードにあるときの待機電源電流は、ＩＳＢ１モー
ドでの待機電源電流０．９ｍＡに、待機内部回路電流２
０ｍＡと補償用ドライバ回路４での消費電流３．４ｍＡ
とが加わり、２４．３ｍＡである。
【００２８】上述のとおり本実施例のＳＲＡＭでは、そ
の内部回路の入力初段がパワーカット機能を備えていな
いにも拘わらず、ＩＳＢ１モードでも、ＩＳＢモードで
も、スタンバイ時の内部電源電圧の低下は起らない。ま
た、ＩＳＢ１モードまたはＩＳＢモードからアクテイブ
モードへ移行の際に上記従来技術によるＳＲＡＭにおけ
るような制御信号ＣＳＴの伝播遅延や内部電源電圧の回
復遅延に起因する遅れがないので、書込み／読出し速度
は害なわれない。
の内部回路の入力初段がパワーカット機能を備えていな
いにも拘わらず、ＩＳＢ１モードでも、ＩＳＢモードで
も、スタンバイ時の内部電源電圧の低下は起らない。ま
た、ＩＳＢ１モードまたはＩＳＢモードからアクテイブ
モードへ移行の際に上記従来技術によるＳＲＡＭにおけ
るような制御信号ＣＳＴの伝播遅延や内部電源電圧の回
復遅延に起因する遅れがないので、書込み／読出し速度
は害なわれない。
【００２９】本実施例は、ＩＳＢ１モードでの待機電源
電流が約０．９ｍＡであるので、大容量ＳＲＡＭに対す
る高速化および低消費電力化が強く要求されＩＳＢ１モ
ードでの待機電源電流の規格も２ｍＡ以下程度が求めら
れる状況のもとでも、上記要求を十分満足している。し
かも、従来のパワーカット機能を備えたＳＲＡＭに比べ
て、スタンバイモードからアクティブモードへ移行の時
のＣＳ（チップセレクト）リードアクセス速度（スタン
バイモードにあるＳＲＡＭにチップセレクト信号を入力
した後、アドレス信号を与えてメモリセル内容を読み出
すときの読出し動作速度）を１５〜２０％向上させるこ
とができた。これに対して、図２に示す従来の技術によ
るＳＲＡＭ１００でパワーカット機能を省くためには、
スタンバイ用ドライバ回路４の電流供給能力を２０ｍＡ
に上げ、その差動増幅回路４ＡのＮチャンネルＭＯＳト
ランジスタＱ16に常時３．７ｍＡの電流ＩQ16 を流して
おかなければならないので、スタンバイモードでの待機
電源電流がこの電流ＩQ16 だけですでに上記要求規格値
を上回ってしまう。すなわち従来の技術によるＳＲＡＭ
においては、実際上はパワーカット機能を省くことがで
きないといえる。
電流が約０．９ｍＡであるので、大容量ＳＲＡＭに対す
る高速化および低消費電力化が強く要求されＩＳＢ１モ
ードでの待機電源電流の規格も２ｍＡ以下程度が求めら
れる状況のもとでも、上記要求を十分満足している。し
かも、従来のパワーカット機能を備えたＳＲＡＭに比べ
て、スタンバイモードからアクティブモードへ移行の時
のＣＳ（チップセレクト）リードアクセス速度（スタン
バイモードにあるＳＲＡＭにチップセレクト信号を入力
した後、アドレス信号を与えてメモリセル内容を読み出
すときの読出し動作速度）を１５〜２０％向上させるこ
とができた。これに対して、図２に示す従来の技術によ
るＳＲＡＭ１００でパワーカット機能を省くためには、
スタンバイ用ドライバ回路４の電流供給能力を２０ｍＡ
に上げ、その差動増幅回路４ＡのＮチャンネルＭＯＳト
ランジスタＱ16に常時３．７ｍＡの電流ＩQ16 を流して
おかなければならないので、スタンバイモードでの待機
電源電流がこの電流ＩQ16 だけですでに上記要求規格値
を上回ってしまう。すなわち従来の技術によるＳＲＡＭ
においては、実際上はパワーカット機能を省くことがで
きないといえる。
【００３０】上述の実施例において、判別回路８の差動
増幅回路８Ａとスタンバイ用ドライバ回路４の差動増幅
回路４Ａとを共用化して回路８の構成を単純化すること
ができる。すなわち、ＰチャンネルＭＯＳトランジスタ
Ｑ6 のゲート入力は判別回路８中の制御信号Ｓ2 と同等
であるので、この信号Ｓ2 に置換可能であるからであ
る。実施例のこのような変形は、ドライバ回路４の回路
設計に若干の困難を伴うものの判別回路８での消費電流
とチップ上での占有面積を削減できる。
増幅回路８Ａとスタンバイ用ドライバ回路４の差動増幅
回路４Ａとを共用化して回路８の構成を単純化すること
ができる。すなわち、ＰチャンネルＭＯＳトランジスタ
Ｑ6 のゲート入力は判別回路８中の制御信号Ｓ2 と同等
であるので、この信号Ｓ2 に置換可能であるからであ
る。実施例のこのような変形は、ドライバ回路４の回路
設計に若干の困難を伴うものの判別回路８での消費電流
とチップ上での占有面積を削減できる。
【００３１】以上、本発明をＳＲＡＭに適用した例につ
いて述べたが、本発明はＤＲＡＭにも同様に適用でき
る。その場合は、本実施例における制御信号ＣＥおよび
ＣＳＢの代わりにＲＡＳおよびこれに同期した信号をそ
れぞれ用いる。
いて述べたが、本発明はＤＲＡＭにも同様に適用でき
る。その場合は、本実施例における制御信号ＣＥおよび
ＣＳＢの代わりにＲＡＳおよびこれに同期した信号をそ
れぞれ用いる。
【００３２】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、外部からの電源電圧を降圧してメモリチップの
内部電源電圧とする降圧回路を内蔵する１チップ半導体
メモリであって、この内部電源電圧を監視するスタンバ
イモード判別回路を併せ備えることと、上記降圧回路が
上記メモリチップのアクティブモードにおける最大動作
内部回路電流の供給を保証するアクティブ用ドライバ回
路およびスタンバイ時における待機内部回路電流の供給
を保証するスタンバイ用ドライバ回路と上記スタンバイ
モード判別回路によって制御されスタンバイ時のメモリ
チップの待機内部回路電流の増加分を補償する補償用ド
ライバ回路とを備えることとを特徴としている。
モリは、外部からの電源電圧を降圧してメモリチップの
内部電源電圧とする降圧回路を内蔵する１チップ半導体
メモリであって、この内部電源電圧を監視するスタンバ
イモード判別回路を併せ備えることと、上記降圧回路が
上記メモリチップのアクティブモードにおける最大動作
内部回路電流の供給を保証するアクティブ用ドライバ回
路およびスタンバイ時における待機内部回路電流の供給
を保証するスタンバイ用ドライバ回路と上記スタンバイ
モード判別回路によって制御されスタンバイ時のメモリ
チップの待機内部回路電流の増加分を補償する補償用ド
ライバ回路とを備えることとを特徴としている。
【００３３】スタンバイモード判別回路は、内部電源電
圧の所定の基準値と実際の内部電源電圧とを比較し、ス
タンバイモードにおいて内部電源電圧がその基準値より
低くなったときだけ上記補償用ドライバ回路を活性化す
る。補償用ドライバ回路は上記待機内部回路電流の増加
分を補償し、内部電源電圧を上記基準値に回復させるよ
うに作用する。上記補償用ドライバ回路は、スタンバイ
モードで内部回路電流が所定値より増加したときだけ電
流を消費する。
圧の所定の基準値と実際の内部電源電圧とを比較し、ス
タンバイモードにおいて内部電源電圧がその基準値より
低くなったときだけ上記補償用ドライバ回路を活性化す
る。補償用ドライバ回路は上記待機内部回路電流の増加
分を補償し、内部電源電圧を上記基準値に回復させるよ
うに作用する。上記補償用ドライバ回路は、スタンバイ
モードで内部回路電流が所定値より増加したときだけ電
流を消費する。
【００３４】これにより、本発明によれば、半導体メモ
リにおいて、パワーカット機能によることなく内部電源
電圧の低下を防止することができる。従って、メモリチ
ップの接続相手の回路の選択に制約を加えることなし
に、消費電力の低減と書込み／読出し速度の低下防止と
を達成できる。
リにおいて、パワーカット機能によることなく内部電源
電圧の低下を防止することができる。従って、メモリチ
ップの接続相手の回路の選択に制約を加えることなし
に、消費電力の低減と書込み／読出し速度の低下防止と
を達成できる。
【図１】本発明の一実施例によるＳＲＡＭの一部、すな
わち降圧回路およびアドレスバッファ回路の部分の回路
図ある。
わち降圧回路およびアドレスバッファ回路の部分の回路
図ある。
【図２】従来の技術によるＳＲＡＭの、図１対応部分の
回路図である。
回路図である。
１ 内部回路 １Ａ アドレスバッファ回路 １Ｂ アドレスデコーダ ２ 基準電圧発生回路 ３ アクティブ用ドライバ回路 ４ スタンバイ用ドライバ回路 ５ 内部電源線 ６ 外部電源線 ７ 接地線 ８ スタンバイモード判別回路 ９ 補償用ドライバ回路 ３Ａ，４Ａ，８Ａ，９Ａ 差動増幅回路 １０，１２ インバータ １１ ＮＡＮＤゲート １００，２００ ＳＲＡＭ
Claims (6)
- 【請求項１】 外部からの制御信号に応答して、アクテ
ィブモードおよびスタンバイモードのいずれかの状態を
とる１チップ半導体記憶装置において、前記半導体記憶
装置のチップ上に形成され外部からの外部電源電圧を所
定電圧に降圧し前記半導体記憶装置の内部電源電圧とし
て内部回路に供給する降圧回路と、前記チップ上に形成
され前記内部電源電圧と前記所定電圧との比較の結果に
応答して前記スタンバイモードにおける前記降圧回路の
前記内部回路への電流供給量を制御し、前記内部電源電
圧を前記所定電圧に等しくする制御回路とを有し、前記
降圧回路が、前記所定電圧に対応する基準電圧を発生す
る基準電圧発生回路と、定常的に活性状態にあり前記外
部電源電圧を前記基準電圧に等しい電圧に降圧し前記内
部電源電圧を生ずる第１のドライバ回路と、前記制御信
号に同期した第１の補助制御信号に応答して活性化され
前記外部電源電圧を前記基準電圧に等しい電圧に降圧し
て前記内部電源電圧を生ずる第２のドライバ回路と、第
２の補助制御信号に応答して活性化され、前記外部電源
電圧を前記基準電圧に等しい電圧に降圧して前記内部電
源電圧を生ずる第３のドライバ回路とからなり、前記第
１のドライバ回路が前記半導体記憶装置へのすべての入
力信号がＭＯＳレベルの直流信号である場合の前記スタ
ンバイモードにおける前記内部回路への電流を供給しう
る程度の電流供給能力を有し、前記第２のドライバ回路
が前記半導体記憶装置の前記アクティブモードにおける
最大動作内部回路電流を前記第１のドライバ回路ととも
に供給しうる程度の電流供給能力を有し、前記第３のド
ライバ回路が前記半導体記憶装置へのすべての入力信号
レベルがＴＴＬレベルである場合の前記スタンバイモー
ドにおける前記内部回路への電流を、前記第１のドライ
バ回路とともに供給しうる程度の電流供給能力を有して
いることを特徴とする半導体記憶装置。 - 【請求項２】 外部からの制御信号に応答して、アクテ
ィブモードおよびスタンバイモードのいずれかの状態を
とる１チップ半導体記憶装置において、前記半導体記憶
装置のチップ上に形成され外部からの外部電源電圧を所
定電圧に降圧し前記半導体記憶装置の内部電源電圧とし
て内部回路に供給する降圧回路と、前記チップ上に形成
され前記内部電源電圧と前記所定電圧との比較の結果に
応 答して前記スタンバイモードにおける前記降圧回路の
前記内部回路への電流供給量を制御し、前記内部電源電
圧を前記所定電圧に等しくする制御回路とを有し、前記
降圧回路が、前記所定電圧に対応する基準電圧を発生す
る基準電圧発生回路と、定常的に活性状態にあり前記外
部電源電圧を前記基準電圧に等しい電圧に降圧し前記内
部電源電圧を生ずる第１のドライバ回路と、前記制御信
号に同期した第１の補助制御信号に応答して活性化され
前記外部電源電圧を前記基準電圧に等しい電圧に降圧し
て前記内部電源電圧を生ずる第２のドライバ回路と、第
２の補助制御信号に応答して活性化され、前記外部電源
電圧を前記基準電圧に等しい電圧に降圧して前記内部電
源電圧を生ずる第３のドライバ回路とからなり、前記制
御回路が、前記基準電圧と前記内部電源電圧との差電圧
を増幅する差動増幅回路と、前記差動増幅回路の反転側
出力信号の反転信号と前記第１の補助制御信号の反転信
号との論理積信号を生成し前記第２の補助制御信号とし
て出力する手段とを備えることを特徴とする半導体記憶
装置。 - 【請求項３】 外部からの制御信号に応答して、アクテ
ィブモードおよびスタンバイモードのいずれかの状態を
とる１チップ半導体記憶装置において、前記半導体記憶
装置のチップ上に形成され外部からの外部電源電圧を所
定電圧に降圧し前記半導体記憶装置の内部電源電圧とし
て内部回路に供給する降圧回路と、前記チップ上に形成
され前記内部電源電圧と前記所定電圧との比較の結果に
応答して前記スタンバイモードにおける前記降圧回路の
前記内部回路への電流供給量を制御し、前記内部電源電
圧を前記所定電圧に等しくする制御回路とを有し、前記
降圧回路が、前記所定電圧に対応する基準電圧を発生す
る基準電圧発生回路と、定常的に活性状態にあり前記外
部電源電圧を前記基準電圧に等しい電圧に降圧し前記内
部電源電圧を生ずる第１のドライバ回路と、前記制御信
号に同期した第１の補助制御信号に応答して活性化され
前記外部電源電圧を前記基準電圧に等しい電圧に降圧し
て前記内部電源電圧を生ずる第２のドライバ回路と、第
２の補助制御信号に応答して活性化され、前記外部電源
電圧を前記基準電圧に等しい電圧に降圧して前記内部電
源電圧を生ずる第３のドライバ回路とからなり、前記制
御回路が、前記第１のドライバ回路に含まれるＭＯＳト
ランジスタのゲート電圧制御信号の反転信号と前記第１
の補助制御信号の反転信号との論理積を生成する手段か
らなることを特徴とする半導体記憶装置。 - 【請求項４】 外部からの制御信号に応答して、アクテ
ィブモードおよびスタンバイモードのいずれかの状態を
とる１チップ半導体記憶装置において、前記半導体記憶
装置のチップ上に形成され外部からの外部電源電圧を所
定電圧に降圧し前記半導体記憶装置の内部電源電圧とし
て内部回路に供給する降圧回路と、前記チップ上に形成
され前記内部電源電圧と前記所定電圧との比較の結果に
応答して前記スタンバイモードにおける前記降圧回路の
前記内部回路への電流供給量を制御し、前記内部電源電
圧を前記所定電圧に等しくする制御回路とを有し、前記
降圧回路が、前記所定電圧に対応する基準電圧を発生す
る基準電圧発生回路と、定常的に活性状態にあり前記外
部電源電圧を前記基準電圧に等しい電圧に降圧し前記内
部電源電圧を生ずる第１のドライバ回路と、前記制御信
号に同期した第１の補助制御信号に応答して活性化され
前記外部電源電圧を前記基準電圧に等しい電圧に降圧し
て前記内部電源電圧を生ずる第２のドライバ回路と、第
２の補助制御信号に応答して活性化され、前記外部電源
電圧を前記基準電圧に等しい電圧に降圧して前記内部電
源電圧を生ずる第３のドライバ回路とからなり、前記内
部回路の少なくとも入力初段がＣＭＯＳインバータで構
成されていることを特徴とする半導体記憶装置。 - 【請求項５】 制御信号に基づいてアクティブモード又
はスタンバイモードの設定がされる半導体記憶装置にお
いて、前記制御信号が前記アクティブモードを示してい
ることに応答して内部電源線に内部電圧を供給するアク
ティブ用ドライバ回路と、前記制御信号が前記アクティ
ブモードを示しているか前記スタンバイモードを示して
いるかにかかわらず前記内部電源線に前記内部電圧を供
給するスタンバイ用ドライバ回路と、前記制御信号が前
記スタンバイモードを示し、且つ、前記内部電源線の電
圧が所定の電圧よりも低下したことに応答して前記内部
電源線に前記内部電圧を供給する補償用ドライバ回路と
を備える半導体記憶装置。 - 【請求項６】 前記アクティブ用ドライバ回路が前記内
部電源線に前記内部電圧を供給する能力は、前記スタン
バイ用ドライバ回路及び補償用ドライバ回路におけるそ
れらよりも大きく、前記スタンバイ用ドライバ回路が前
記内部電 源線に前記内部電圧を供給する能力は、前記ア
クティブ用ドライバ回路及び補償用ドライバ回路におけ
るそれらよりも小さいことを特徴とする請求項５記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254442A JP2937649B2 (ja) | 1991-10-30 | 1992-09-24 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28433091 | 1991-10-30 | ||
| JP3-284330 | 1991-10-30 | ||
| JP4254442A JP2937649B2 (ja) | 1991-10-30 | 1992-09-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05334879A JPH05334879A (ja) | 1993-12-17 |
| JP2937649B2 true JP2937649B2 (ja) | 1999-08-23 |
Family
ID=26541683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254442A Expired - Fee Related JP2937649B2 (ja) | 1991-10-30 | 1992-09-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937649B2 (ja) |
Families Citing this family (10)
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|---|---|---|---|---|
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| JPH08138382A (ja) * | 1994-11-09 | 1996-05-31 | Nec Corp | スタティックメモリ装置 |
| JP2806324B2 (ja) * | 1995-08-25 | 1998-09-30 | 日本電気株式会社 | 内部降圧回路 |
| US6567336B2 (en) | 1996-10-14 | 2003-05-20 | Kabushiki Kaisha Toshiba | Semiconductor memory for logic-hybrid memory |
| KR100302424B1 (ko) | 1996-10-14 | 2001-09-28 | 니시무로 타이죠 | 논리하이브리드메모리용반도체메모리 |
| JP3324646B2 (ja) * | 1999-07-01 | 2002-09-17 | 日本電気株式会社 | 回路装置、その動作方法 |
| JP2001057075A (ja) | 1999-08-17 | 2001-02-27 | Nec Corp | 半導体記憶装置 |
| JP2007537543A (ja) * | 2004-05-14 | 2007-12-20 | ズィーモス テクノロジー，インコーポレイテッド | 内部電圧発生器方式及び電力管理方法 |
| FR2881869A1 (fr) * | 2005-02-04 | 2006-08-11 | St Microelectronics Sa | Memoire dynamique pour terminal cellulaire |
| JP5130792B2 (ja) | 2007-06-08 | 2013-01-30 | 富士通セミコンダクター株式会社 | 半導体集積回路およびシステム |
-
1992
- 1992-09-24 JP JP4254442A patent/JP2937649B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05334879A (ja) | 1993-12-17 |
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