JP2001057075A - 半導体記憶装置 - Google Patents
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/065—Sense amplifier drivers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【課題】 データのセルへの書き込みレベルの低下を防
止し、次サイクルのセンススピードを速くする半導体記
憶装置を提供する。 【解決手段】 メモリセルアレイ部ＭＢと、前記メモリ
セルアレイ部の第１電源電圧ＶＩＮＴＳを供給する第１
の電源発生回路ＶＩＳと、ライトデータＷＤｎ−１を前
記メモリセルアレイ部に伝えるためのライトアンプＷＡ
ｎ−１の第２電源電圧ＶＩＮＴＷを供給する第２の電源
発生回路ＶＩＷとを備えてなり、前記第１の電源発生回
路および前記第２の電源発生回路は、互いに独立してい
る。
止し、次サイクルのセンススピードを速くする半導体記
憶装置を提供する。 【解決手段】 メモリセルアレイ部ＭＢと、前記メモリ
セルアレイ部の第１電源電圧ＶＩＮＴＳを供給する第１
の電源発生回路ＶＩＳと、ライトデータＷＤｎ−１を前
記メモリセルアレイ部に伝えるためのライトアンプＷＡ
ｎ−１の第２電源電圧ＶＩＮＴＷを供給する第２の電源
発生回路ＶＩＷとを備えてなり、前記第１の電源発生回
路および前記第２の電源発生回路は、互いに独立してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、データのメモリセルへの書込みレベルの低
下を防止し、次サイクルのセンススピードを高速化する
ことの可能な半導体記憶装置に関する。
関し、特に、データのメモリセルへの書込みレベルの低
下を防止し、次サイクルのセンススピードを高速化する
ことの可能な半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭの記憶容量は年々増大してお
り、それに従いＭＯＳＦＥＴの微細化も進んでいる。そ
のため、トランジスタの信頼性確保や消費電力削減を目
的として、外部電源から一定レベルの降圧電源を発生さ
せ内部回路の電源として使用する対策がとられている。
り、それに従いＭＯＳＦＥＴの微細化も進んでいる。そ
のため、トランジスタの信頼性確保や消費電力削減を目
的として、外部電源から一定レベルの降圧電源を発生さ
せ内部回路の電源として使用する対策がとられている。
【０００３】この場合、メモリセルアレイ部と、外部か
ら入力されるライトデータをメモリセルアレイ部に伝え
るライトアンプは、同レベルの電源を使用する。
ら入力されるライトデータをメモリセルアレイ部に伝え
るライトアンプは、同レベルの電源を使用する。
【０００４】ここで、メモリセルアレイ部に複数のバン
クが存在し、同時に一のバンクがロウ・アクティブ状態
であり、他のバンクがライトの動作が行え、これら複数
のバンクの一部または全部が同一電源を使用するメモリ
である場合、センスノイズとライトアンプ活性化時のノ
イズが内部降圧電源に影響を与え、降圧電源レベルを保
持することが困難となる。
クが存在し、同時に一のバンクがロウ・アクティブ状態
であり、他のバンクがライトの動作が行え、これら複数
のバンクの一部または全部が同一電源を使用するメモリ
である場合、センスノイズとライトアンプ活性化時のノ
イズが内部降圧電源に影響を与え、降圧電源レベルを保
持することが困難となる。
【０００５】電源レベルが低下するとセンスアンプ活性
化時にセルから読み出されたデータの当該セルへの再書
き込みレベルが低下してしまい、当該セルデータの読み
出しスピードの悪化を引き起こしてしまう。
化時にセルから読み出されたデータの当該セルへの再書
き込みレベルが低下してしまい、当該セルデータの読み
出しスピードの悪化を引き起こしてしまう。
【０００６】
【発明が解決しようとする課題】本発明の主な目的は、
データのセルへの書き込みレベルの低下を防止し、次サ
イクルのセンススピードを速くすることにある。
データのセルへの書き込みレベルの低下を防止し、次サ
イクルのセンススピードを速くすることにある。
【０００７】なお、特開平１０−５５６６７号公報に
は、次の半導体記憶装置が開示されている。メモリセル
のコンデンサに電圧を供給する第１の内部電圧発生回路
と、メモリ部以外の各回路部へ動作電源電圧を供給する
内部電圧降圧回路と、ビット線上に読み出された信号を
増幅する電圧を発生する第２の内部電圧発生回路とを備
えている。各回路の駆動電圧とは別にセルフリフレッシ
ュで再書込みされる信号の電圧を高くして、電荷保持能
力を高めセルフリフレッシュの内部動作周期を拡大でき
る。記憶情報に関する信号の増幅を行うための電圧と回
路内のトランジスタを駆動するための電圧とを切り離す
ことにより、セルフリフレッシュ周期の拡大と１回のセ
ルフリフレッシュ動作における消費電流の低減とを実現
し、もってセルフリフレッシュ動作時の消費電力の低減
を図ったものである。
は、次の半導体記憶装置が開示されている。メモリセル
のコンデンサに電圧を供給する第１の内部電圧発生回路
と、メモリ部以外の各回路部へ動作電源電圧を供給する
内部電圧降圧回路と、ビット線上に読み出された信号を
増幅する電圧を発生する第２の内部電圧発生回路とを備
えている。各回路の駆動電圧とは別にセルフリフレッシ
ュで再書込みされる信号の電圧を高くして、電荷保持能
力を高めセルフリフレッシュの内部動作周期を拡大でき
る。記憶情報に関する信号の増幅を行うための電圧と回
路内のトランジスタを駆動するための電圧とを切り離す
ことにより、セルフリフレッシュ周期の拡大と１回のセ
ルフリフレッシュ動作における消費電流の低減とを実現
し、もってセルフリフレッシュ動作時の消費電力の低減
を図ったものである。
【０００８】再特ＷＯ９７／２４７２９号公報には、次
のダイナミック型ＲＡＭが開示されている。電源電圧に
対してダイナミック型メモリセルのアドレス選択ＭＯＳ
ＦＥＴのしきい値電圧とほぼ同じ大きさの差を持つよう
にされた第１の内部電圧を形成してセンスアンプにハイ
レベル側の動作電圧として供給し、回路の接地電位に対
して所定の差を持つようにされた第２の内部電圧を形成
して上記センスアンプのロウレベル側の動作電圧として
供給し、上記第１の内部電圧に対応したハイレベルと、
上記第２の内部電圧に対応したロウレベルの書き込み信
号をライトアンプで形成して上記ダイナミック型メモリ
セルが接続された相補データ線に伝え、上記ダイナミッ
ク型メモリセルが接続されたワード線には、電源電圧の
ようなハイレベルを選択レベルとし、回路の接地電位の
ようなロウレベルを非選択レベルとして供給する。ま
た、再特ＷＯ９７／２４７２９号公報には、以下の事項
が開示されている。センスアンプとライトバッファ回路
は、ＶＳＧ電圧発生回路とＶＤＬ電圧発生回路で構成さ
れる電圧発生回路で形成された内部電圧ＶＤＬと内部電
圧ＶＳＧを受けて動作する。ライトバッファ回路は、メ
モリマットの各々のメモリセルにハイレベル又はロウレ
ベルの情報を書込む回路である。センスアンプは、相補
ビット線に接続された一対の入出力ノードを持ち、ワー
ド線選択によって選択されたメモリセルから対応するビ
ット線に読み出された微小信号レベルの読出し信号をハ
イレベル、ロウレベルに増幅する。センスアンプは、ま
た、データ書込み時に書き込み回路からビット線に与え
られる信号を早い時期に所定のハイレベル、ロウレベル
にするように増幅する。よって、選択されたメモリセル
から読み出されたデータは、センスアンプによる増幅動
作によってレベル回復された上でビット線を介してメモ
リセルに再書込みされる。また、書込みデータはセンス
アンプによって増幅され、かつ所定に規定されたレベル
のハイレベルとロウレベルにされた上でメモリセルに書
込まれる。
のダイナミック型ＲＡＭが開示されている。電源電圧に
対してダイナミック型メモリセルのアドレス選択ＭＯＳ
ＦＥＴのしきい値電圧とほぼ同じ大きさの差を持つよう
にされた第１の内部電圧を形成してセンスアンプにハイ
レベル側の動作電圧として供給し、回路の接地電位に対
して所定の差を持つようにされた第２の内部電圧を形成
して上記センスアンプのロウレベル側の動作電圧として
供給し、上記第１の内部電圧に対応したハイレベルと、
上記第２の内部電圧に対応したロウレベルの書き込み信
号をライトアンプで形成して上記ダイナミック型メモリ
セルが接続された相補データ線に伝え、上記ダイナミッ
ク型メモリセルが接続されたワード線には、電源電圧の
ようなハイレベルを選択レベルとし、回路の接地電位の
ようなロウレベルを非選択レベルとして供給する。ま
た、再特ＷＯ９７／２４７２９号公報には、以下の事項
が開示されている。センスアンプとライトバッファ回路
は、ＶＳＧ電圧発生回路とＶＤＬ電圧発生回路で構成さ
れる電圧発生回路で形成された内部電圧ＶＤＬと内部電
圧ＶＳＧを受けて動作する。ライトバッファ回路は、メ
モリマットの各々のメモリセルにハイレベル又はロウレ
ベルの情報を書込む回路である。センスアンプは、相補
ビット線に接続された一対の入出力ノードを持ち、ワー
ド線選択によって選択されたメモリセルから対応するビ
ット線に読み出された微小信号レベルの読出し信号をハ
イレベル、ロウレベルに増幅する。センスアンプは、ま
た、データ書込み時に書き込み回路からビット線に与え
られる信号を早い時期に所定のハイレベル、ロウレベル
にするように増幅する。よって、選択されたメモリセル
から読み出されたデータは、センスアンプによる増幅動
作によってレベル回復された上でビット線を介してメモ
リセルに再書込みされる。また、書込みデータはセンス
アンプによって増幅され、かつ所定に規定されたレベル
のハイレベルとロウレベルにされた上でメモリセルに書
込まれる。
【０００９】特開平１０−３０２４９２号公報には、次
の半導体集積回路装置が開示されている。外部電源電圧
Ｖｃｃｅｘｔを昇圧する昇圧回路１と、昇圧電圧Ｖｃｃ
ｉｎｔの電圧変動を検知するレベル検知回路と、昇圧電
圧Ｖｃｃｉｎｔに基づいて内部電圧Ｖｃｃｉｎｔを生成
する内部電圧発生回路と、アドレスバッファと、アドレ
スデコーダと、ＥＥＰＲＯＭ構成のメモリセルアレイと
を備える。レベル検知回路は、メモリアクセス時にレベ
ル検知を行う第１のレベル検知部と、スタンドバイ時に
レベル検知を行う第２のレベル検知部とを備える。スタ
ンドバイ時には、内部電圧発生回路は昇圧電圧Ｖｃｃｉ
ｎｔと内部電圧Ｖｃｃｉｎｔとを短絡させる。第２のレ
ベル検知部は、第１のレベル検知部よりも消費電力が少
ないため、駆動電圧を低下させずにスタンドバイ時の消
費電力低減が図れる。
の半導体集積回路装置が開示されている。外部電源電圧
Ｖｃｃｅｘｔを昇圧する昇圧回路１と、昇圧電圧Ｖｃｃ
ｉｎｔの電圧変動を検知するレベル検知回路と、昇圧電
圧Ｖｃｃｉｎｔに基づいて内部電圧Ｖｃｃｉｎｔを生成
する内部電圧発生回路と、アドレスバッファと、アドレ
スデコーダと、ＥＥＰＲＯＭ構成のメモリセルアレイと
を備える。レベル検知回路は、メモリアクセス時にレベ
ル検知を行う第１のレベル検知部と、スタンドバイ時に
レベル検知を行う第２のレベル検知部とを備える。スタ
ンドバイ時には、内部電圧発生回路は昇圧電圧Ｖｃｃｉ
ｎｔと内部電圧Ｖｃｃｉｎｔとを短絡させる。第２のレ
ベル検知部は、第１のレベル検知部よりも消費電力が少
ないため、駆動電圧を低下させずにスタンドバイ時の消
費電力低減が図れる。
【００１０】特開平５−３３４８７９号公報には、次の
半導体記憶装置が開示されている。内部電源電圧Ｖｉｎ
ｔを発生する降圧回路と、その内部電源電圧Ｖｉｎｔを
監視するスタンバイモード判別回路とを備える。降圧回
路には、アクティブ用ドライバ回路およびスタンバイ用
ドライバ回路に加えて補償用ドライバ回路を備えてい
る。補償用ドライバ回路は、スタンバイモード判別回路
の出力に応答して、スタンバイモードにおける内部回路
電流増加分を補償する。内部回路電流の増加防止のため
に従来必要とされたパワーカット機能は、これにより不
要となる。しかもこのとき起こり易い内部電源電圧Ｖｉ
ｎｔの低下を防いでいるので、本発明の半導体メモリ
は、高速で安定に動作する。
半導体記憶装置が開示されている。内部電源電圧Ｖｉｎ
ｔを発生する降圧回路と、その内部電源電圧Ｖｉｎｔを
監視するスタンバイモード判別回路とを備える。降圧回
路には、アクティブ用ドライバ回路およびスタンバイ用
ドライバ回路に加えて補償用ドライバ回路を備えてい
る。補償用ドライバ回路は、スタンバイモード判別回路
の出力に応答して、スタンバイモードにおける内部回路
電流増加分を補償する。内部回路電流の増加防止のため
に従来必要とされたパワーカット機能は、これにより不
要となる。しかもこのとき起こり易い内部電源電圧Ｖｉ
ｎｔの低下を防いでいるので、本発明の半導体メモリ
は、高速で安定に動作する。
【００１１】特開平７−５７４７２号公報には、次の半
導体集積回路装置が開示されている。第１出力信号のレ
ベルが、ＳＲＡＭのライトイネーブル信号のレベルに応
じて二値状態をとるようにされたレシーバ回路と、第２
出力信号のレベルが、第１出力信号のレベルに応じて、
所定の内部電源電圧に等しい値及び外部電源電圧のいず
れかに切換るようにされたスイッチ回路と、外部電源電
圧からスイッチ回路の第２出力信号のレベルに等しい値
の電圧を生成し内部の信号処理回路に供給するようにさ
れた降圧回路とを備える。レシーバ回路の他方の入力端
に、ＳＲＡＭの通常動作時のライトイネーブル信号の”
Ｌ”レベルより更に低いレベルのリファレンス電圧を与
える。
導体集積回路装置が開示されている。第１出力信号のレ
ベルが、ＳＲＡＭのライトイネーブル信号のレベルに応
じて二値状態をとるようにされたレシーバ回路と、第２
出力信号のレベルが、第１出力信号のレベルに応じて、
所定の内部電源電圧に等しい値及び外部電源電圧のいず
れかに切換るようにされたスイッチ回路と、外部電源電
圧からスイッチ回路の第２出力信号のレベルに等しい値
の電圧を生成し内部の信号処理回路に供給するようにさ
れた降圧回路とを備える。レシーバ回路の他方の入力端
に、ＳＲＡＭの通常動作時のライトイネーブル信号の”
Ｌ”レベルより更に低いレベルのリファレンス電圧を与
える。
【００１２】
【課題を解決するための手段】その課題を解決するため
の手段が請求項に対応して表現される次の記載中に現れ
る（）つきの数字は、請求項の記載事項が詳しく後述さ
れる実施の複数の形態のうちの少なくとも１つの形態の
部材、工程、動作に対応することを示すが、本発明の解
決手段がそれらの数字が示す実施の形態の部材に限定し
て解釈されるためのものではなく、その対応関係を明白
にするためのものである。
の手段が請求項に対応して表現される次の記載中に現れ
る（）つきの数字は、請求項の記載事項が詳しく後述さ
れる実施の複数の形態のうちの少なくとも１つの形態の
部材、工程、動作に対応することを示すが、本発明の解
決手段がそれらの数字が示す実施の形態の部材に限定し
て解釈されるためのものではなく、その対応関係を明白
にするためのものである。
【００１３】本発明の半導体記憶装置は、メモリセルア
レイ部（ＭＢ）と、前記メモリセルアレイ部（ＭＢ）の
第１電源電圧（ＶＩＮＴＳ）を供給する第１の電源発生
回路（ＶＩＳ）と、ライトデータ（ＷＤｎ−１）を前記
メモリセルアレイ部（ＭＢ）に伝えるためのライトアン
プ（ＷＡｎ−１）の第２電源電圧（ＶＩＮＴＷ）を供給
する第２の電源発生回路（ＶＩＷ）とを備えてなり、前
記第１の電源発生回路（ＶＩＳ）および前記第２の電源
発生回路（ＶＩＷ）は、互いに独立している。
レイ部（ＭＢ）と、前記メモリセルアレイ部（ＭＢ）の
第１電源電圧（ＶＩＮＴＳ）を供給する第１の電源発生
回路（ＶＩＳ）と、ライトデータ（ＷＤｎ−１）を前記
メモリセルアレイ部（ＭＢ）に伝えるためのライトアン
プ（ＷＡｎ−１）の第２電源電圧（ＶＩＮＴＷ）を供給
する第２の電源発生回路（ＶＩＷ）とを備えてなり、前
記第１の電源発生回路（ＶＩＳ）および前記第２の電源
発生回路（ＶＩＷ）は、互いに独立している。
【００１４】本発明の半導体記憶装置において、前記メ
モリセルアレイ部（ＭＢ）は、複数のバンク（ＢＡＮＫ
ｎ−１）を有し、前記第１の電源発生回路（ＶＩＳ）
は、前記複数のバンク（ＢＡＮＫｎ−１）のそれぞれに
設けられたセンスアンプ（ＳＡ）を活性化するドライバ
（ＴＰ２）に前記第１電源電圧（ＶＩＮＴＳ）を供給
し、前記第２の電源発生回路（ＶＩＷ）は、前記複数の
バンク（ＢＡＮＫｎ−１）のそれぞれに設けられた前記
ライトアンプ（ＷＡｎ−１）に前記第２電源電圧（ＶＩ
ＮＴＷ）を供給する。
モリセルアレイ部（ＭＢ）は、複数のバンク（ＢＡＮＫ
ｎ−１）を有し、前記第１の電源発生回路（ＶＩＳ）
は、前記複数のバンク（ＢＡＮＫｎ−１）のそれぞれに
設けられたセンスアンプ（ＳＡ）を活性化するドライバ
（ＴＰ２）に前記第１電源電圧（ＶＩＮＴＳ）を供給
し、前記第２の電源発生回路（ＶＩＷ）は、前記複数の
バンク（ＢＡＮＫｎ−１）のそれぞれに設けられた前記
ライトアンプ（ＷＡｎ−１）に前記第２電源電圧（ＶＩ
ＮＴＷ）を供給する。
【００１５】本発明の半導体記憶装置において、前記第
１電源電圧（ＶＩＮＴＳ）は、外部電源（ＶＣＣ）を降
圧してなる電圧である。
１電源電圧（ＶＩＮＴＳ）は、外部電源（ＶＣＣ）を降
圧してなる電圧である。
【００１６】本発明の半導体記憶装置において、前記第
２電源電圧（ＶＩＮＴＷ）は、外部電源（ＶＣＣ）を降
圧してなる電圧であり、前記第１電源電圧（ＶＩＮＴ
Ｓ）と実質的に同一の電位である。
２電源電圧（ＶＩＮＴＷ）は、外部電源（ＶＣＣ）を降
圧してなる電圧であり、前記第１電源電圧（ＶＩＮＴ
Ｓ）と実質的に同一の電位である。
【００１７】本発明の半導体記憶装置において、前記第
１の電源発生回路（ＶＩＳ）は、第１制御信号（ＶＳＵ
Ｐ）に応答して、前記第１電源電圧（ＶＩＮＴＳ）の供
給量を変える。
１の電源発生回路（ＶＩＳ）は、第１制御信号（ＶＳＵ
Ｐ）に応答して、前記第１電源電圧（ＶＩＮＴＳ）の供
給量を変える。
【００１８】本発明の半導体記憶装置において、更に、
前記第１制御信号（ＶＳＵＰ）を出力する第１の制御回
路（ＶＩＳＣ）を備えてなり、前記第１の制御回路（Ｖ
ＩＳＣ）は、センスアンプ（ＳＡ）によるセンス動作の
開始を示すセンススタート信号（ＳＥＮＳＥ）を入力す
る第１インバータ（ＩＶ０）と、第１および第２のＮＡ
ＮＤ回路（ＮＡ０、ＮＡ１）を有する第１フリップ・フ
ロップ回路（ＦＦ０）と、前記第１制御信号（ＶＳＵ
Ｐ）を入力する第１遅延素子（ＤＬ０）と、前記第１遅
延素子（ＤＬ０）からの出力信号を入力する第２インバ
ータ（ＩＶ１）とを備えてなり、前記第１のＮＡＮＤ回
路（ＮＡ０）は、前記第１インバータ（ＩＶ０）からの
出力信号および前記第２のＮＡＮＤ回路（ＮＡ１）から
の出力信号を入力して前記第１制御信号（ＶＳＵＰ）を
出力し、前記第２のＮＡＮＤ回路（ＮＡ１）は、前記第
１のＮＡＮＤ回路（ＮＡ０）からの出力信号（ＶＳＵ
Ｐ）、前記第２インバータ（ＩＶ１）からの出力信号、
および前記第１フリップ・フロップ回路（ＦＦ０）の初
期状態を設定するためのリセット信号（Ｒｅｓｅｔ）を
入力する。
前記第１制御信号（ＶＳＵＰ）を出力する第１の制御回
路（ＶＩＳＣ）を備えてなり、前記第１の制御回路（Ｖ
ＩＳＣ）は、センスアンプ（ＳＡ）によるセンス動作の
開始を示すセンススタート信号（ＳＥＮＳＥ）を入力す
る第１インバータ（ＩＶ０）と、第１および第２のＮＡ
ＮＤ回路（ＮＡ０、ＮＡ１）を有する第１フリップ・フ
ロップ回路（ＦＦ０）と、前記第１制御信号（ＶＳＵ
Ｐ）を入力する第１遅延素子（ＤＬ０）と、前記第１遅
延素子（ＤＬ０）からの出力信号を入力する第２インバ
ータ（ＩＶ１）とを備えてなり、前記第１のＮＡＮＤ回
路（ＮＡ０）は、前記第１インバータ（ＩＶ０）からの
出力信号および前記第２のＮＡＮＤ回路（ＮＡ１）から
の出力信号を入力して前記第１制御信号（ＶＳＵＰ）を
出力し、前記第２のＮＡＮＤ回路（ＮＡ１）は、前記第
１のＮＡＮＤ回路（ＮＡ０）からの出力信号（ＶＳＵ
Ｐ）、前記第２インバータ（ＩＶ１）からの出力信号、
および前記第１フリップ・フロップ回路（ＦＦ０）の初
期状態を設定するためのリセット信号（Ｒｅｓｅｔ）を
入力する。
【００１９】本発明の半導体記憶装置において、前記第
１遅延素子（ＤＬ０）は、前記第１遅延素子（ＤＬ０）
に入力した信号を設定された時間だけ遅延させて出力
し、前記設定された時間は、前記第１の制御回路（ＶＩ
ＳＣ）に前記センススタート信号（ＳＥＮＳＥ）が入力
してから前記センスアンプ（ＳＡ）による前記センス動
作が終了するまでの時間である。
１遅延素子（ＤＬ０）は、前記第１遅延素子（ＤＬ０）
に入力した信号を設定された時間だけ遅延させて出力
し、前記設定された時間は、前記第１の制御回路（ＶＩ
ＳＣ）に前記センススタート信号（ＳＥＮＳＥ）が入力
してから前記センスアンプ（ＳＡ）による前記センス動
作が終了するまでの時間である。
【００２０】本発明の半導体記憶装置において、前記第
１の電源発生回路（ＶＩＳ）は、前記第１電源電圧（Ｖ
ＩＮＴＳ）として、外部電源（ＶＣＣ）を降圧してなる
電源を供給するとともに、第１カレントミラー回路（Ｃ
Ｍ０）と、第１出力トランジスタ（ＴＰ５）とを備えて
なり、前記第１カレントミラー回路（ＣＭ０）は、第１
および第２電極（Ｄ、Ｓ）ならびに制御電極（Ｇ）をそ
れぞれが有する第１から第６のトランジスタ（ＴＰ３、
ＴＰ４、ＴＮ４〜ＴＮ７）を有し、前記第１トランジス
タ（ＴＰ３）は、その前記第２電極（Ｓ）が前記外部電
源（ＶＣＣ）に接続され、その前記制御電極（Ｇ）が前
記第１トランジスタ（ＴＰ３）の前記第１電極（Ｄ）に
接続され、前記第２トランジスタ（ＴＰ４）は、その前
記第２電極（Ｓ）が前記外部電源（ＶＣＣ）に接続さ
れ、その前記制御電極（Ｇ）が前記第１トランジスタ
（ＴＰ３）の前記制御電極（Ｇ）に接続され、前記第３
トランジスタ（ＴＮ４）は、その前記第１電極（Ｄ）が
前記第１トランジスタ（ＴＰ３）の前記第１電極（Ｄ）
に接続され、前記第４トランジスタ（ＴＮ５）は、その
前記第１電極（Ｄ）が前記第２トランジスタ（ＴＰ４）
の前記第１電極（Ｄ）に接続され、その前記制御電極
（Ｇ）が前記第１電源電圧（ＶＩＮＴＳ）の基準電位
（ＶＲＥＦ）に接続され、その前記第２電極（Ｓ）が前
記第３トランジスタ（ＴＮ４）の前記第２電極（Ｓ）に
接続され、前記第５トランジスタ（ＴＮ６）は、その前
記第１電極（Ｄ）が前記第３トランジスタ（ＴＮ４）の
前記第２電極（Ｓ）に接続され、その前記制御電極
（Ｇ）が前記第１制御信号（ＶＳＵＰ）を入力し、その
前記第２電極（Ｓ）が第１電位部（ＧＮＤ）に接続さ
れ、前記第６トランジスタ（ＴＮ７）は、その前記第１
電極（Ｄ）が前記第４トランジスタ（ＴＮ５）の前記第
２電極（Ｓ）に接続され、その前記制御電極（Ｇ）が前
記外部電源（ＶＣＣ）に接続され、その前記第２電極
（Ｓ）が前記第１電位部（ＧＮＤ）に接続され、前記第
１出力トランジスタ（ＴＰ５）は、その前記第２電極
（Ｓ）が前記外部電源（ＶＣＣ）に接続され、その前記
制御電極（Ｇ）が前記第２トランジスタ（ＴＰ４）の前
記第１電極（Ｄ）に接続され、その前記第１電極（Ｄ）
は前記第３トランジスタ（ＴＮ４）の前記制御電極
（Ｇ）に接続されるとともに、前記第１電源電圧（ＶＩ
ＮＴＳ）を出力し、前記第５および第６トランジスタ
（ＴＮ６、ＴＮ７）は、互いにトランジスタサイズが異
なる。
１の電源発生回路（ＶＩＳ）は、前記第１電源電圧（Ｖ
ＩＮＴＳ）として、外部電源（ＶＣＣ）を降圧してなる
電源を供給するとともに、第１カレントミラー回路（Ｃ
Ｍ０）と、第１出力トランジスタ（ＴＰ５）とを備えて
なり、前記第１カレントミラー回路（ＣＭ０）は、第１
および第２電極（Ｄ、Ｓ）ならびに制御電極（Ｇ）をそ
れぞれが有する第１から第６のトランジスタ（ＴＰ３、
ＴＰ４、ＴＮ４〜ＴＮ７）を有し、前記第１トランジス
タ（ＴＰ３）は、その前記第２電極（Ｓ）が前記外部電
源（ＶＣＣ）に接続され、その前記制御電極（Ｇ）が前
記第１トランジスタ（ＴＰ３）の前記第１電極（Ｄ）に
接続され、前記第２トランジスタ（ＴＰ４）は、その前
記第２電極（Ｓ）が前記外部電源（ＶＣＣ）に接続さ
れ、その前記制御電極（Ｇ）が前記第１トランジスタ
（ＴＰ３）の前記制御電極（Ｇ）に接続され、前記第３
トランジスタ（ＴＮ４）は、その前記第１電極（Ｄ）が
前記第１トランジスタ（ＴＰ３）の前記第１電極（Ｄ）
に接続され、前記第４トランジスタ（ＴＮ５）は、その
前記第１電極（Ｄ）が前記第２トランジスタ（ＴＰ４）
の前記第１電極（Ｄ）に接続され、その前記制御電極
（Ｇ）が前記第１電源電圧（ＶＩＮＴＳ）の基準電位
（ＶＲＥＦ）に接続され、その前記第２電極（Ｓ）が前
記第３トランジスタ（ＴＮ４）の前記第２電極（Ｓ）に
接続され、前記第５トランジスタ（ＴＮ６）は、その前
記第１電極（Ｄ）が前記第３トランジスタ（ＴＮ４）の
前記第２電極（Ｓ）に接続され、その前記制御電極
（Ｇ）が前記第１制御信号（ＶＳＵＰ）を入力し、その
前記第２電極（Ｓ）が第１電位部（ＧＮＤ）に接続さ
れ、前記第６トランジスタ（ＴＮ７）は、その前記第１
電極（Ｄ）が前記第４トランジスタ（ＴＮ５）の前記第
２電極（Ｓ）に接続され、その前記制御電極（Ｇ）が前
記外部電源（ＶＣＣ）に接続され、その前記第２電極
（Ｓ）が前記第１電位部（ＧＮＤ）に接続され、前記第
１出力トランジスタ（ＴＰ５）は、その前記第２電極
（Ｓ）が前記外部電源（ＶＣＣ）に接続され、その前記
制御電極（Ｇ）が前記第２トランジスタ（ＴＰ４）の前
記第１電極（Ｄ）に接続され、その前記第１電極（Ｄ）
は前記第３トランジスタ（ＴＮ４）の前記制御電極
（Ｇ）に接続されるとともに、前記第１電源電圧（ＶＩ
ＮＴＳ）を出力し、前記第５および第６トランジスタ
（ＴＮ６、ＴＮ７）は、互いにトランジスタサイズが異
なる。
【００２１】本発明の半導体記憶装置において、前記第
２の電源発生回路（ＶＩＷ）は、第２制御信号（ＶＷＵ
Ｐ）に応答して、前記第２電源電圧（ＶＩＮＴＷ）の供
給量を変える。
２の電源発生回路（ＶＩＷ）は、第２制御信号（ＶＷＵ
Ｐ）に応答して、前記第２電源電圧（ＶＩＮＴＷ）の供
給量を変える。
【００２２】本発明の半導体記憶装置において、更に、
前記第２制御信号（ＶＷＵＰ）を出力する第２の制御回
路（ＶＩＷＣ）を備えてなり、前記第２の制御回路（Ｖ
ＩＷＣ）は、前記ライトアンプ（ＷＡｎ−１）によるラ
イト・リード動作の開始を示すカラムスタート信号（Ｃ
ＯＬＣＹＣ）を入力する第３インバータ（ＩＶ２）と、
第３および第４のＮＡＮＤ回路（ＮＡ２、ＮＡ３）を有
する第２フリップ・フロップ回路（ＦＦ１）と、前記第
２制御信号（ＶＷＵＰ）を入力する第２遅延素子（ＤＬ
１）と、前記第２遅延素子（ＤＬ１）からの出力信号を
入力する第４インバータ（ＩＶ３）とを備えてなり、前
記第３のＮＡＮＤ回路（ＮＡ２）は、前記第３インバー
タ（ＩＶ２）からの出力信号および前記第４のＮＡＮＤ
回路（ＮＡ３）からの出力信号を入力して前記第２制御
信号（ＶＷＵＰ）を出力し、前記第４のＮＡＮＤ回路
（ＮＡ３）は、前記第３のＮＡＮＤ回路（ＮＡ２）から
の出力信号（ＶＷＵＰ）、前記第４インバータ（ＩＶ
３）からの出力信号、および前記第２フリップ・フロッ
プ回路（ＦＦ１）の初期状態を設定するためのリセット
信号（Ｒｅｓｅｔ）を入力する。
前記第２制御信号（ＶＷＵＰ）を出力する第２の制御回
路（ＶＩＷＣ）を備えてなり、前記第２の制御回路（Ｖ
ＩＷＣ）は、前記ライトアンプ（ＷＡｎ−１）によるラ
イト・リード動作の開始を示すカラムスタート信号（Ｃ
ＯＬＣＹＣ）を入力する第３インバータ（ＩＶ２）と、
第３および第４のＮＡＮＤ回路（ＮＡ２、ＮＡ３）を有
する第２フリップ・フロップ回路（ＦＦ１）と、前記第
２制御信号（ＶＷＵＰ）を入力する第２遅延素子（ＤＬ
１）と、前記第２遅延素子（ＤＬ１）からの出力信号を
入力する第４インバータ（ＩＶ３）とを備えてなり、前
記第３のＮＡＮＤ回路（ＮＡ２）は、前記第３インバー
タ（ＩＶ２）からの出力信号および前記第４のＮＡＮＤ
回路（ＮＡ３）からの出力信号を入力して前記第２制御
信号（ＶＷＵＰ）を出力し、前記第４のＮＡＮＤ回路
（ＮＡ３）は、前記第３のＮＡＮＤ回路（ＮＡ２）から
の出力信号（ＶＷＵＰ）、前記第４インバータ（ＩＶ
３）からの出力信号、および前記第２フリップ・フロッ
プ回路（ＦＦ１）の初期状態を設定するためのリセット
信号（Ｒｅｓｅｔ）を入力する。
【００２３】本発明の半導体記憶装置において、前記第
２遅延素子（ＤＬ１）は、前記第２遅延素子（ＤＬ１）
に入力した信号を設定された時間だけ遅延させて出力
し、前記設定された時間は、前記第２の制御回路（ＶＩ
ＷＣ）に前記カラムスタート信号（ＣＯＬＣＹＣ）が入
力してから前記ライトアンプ（ＷＡｎ−１）によるライ
ト・リード動作および前記ライトアンプ（ＷＡｎ−１）
と前記メモリセルアレイ部（ＭＢ）との間のデータバス
（ＩＯｎ−１）のプリチャージ動作が終了するまでの時
間である。
２遅延素子（ＤＬ１）は、前記第２遅延素子（ＤＬ１）
に入力した信号を設定された時間だけ遅延させて出力
し、前記設定された時間は、前記第２の制御回路（ＶＩ
ＷＣ）に前記カラムスタート信号（ＣＯＬＣＹＣ）が入
力してから前記ライトアンプ（ＷＡｎ−１）によるライ
ト・リード動作および前記ライトアンプ（ＷＡｎ−１）
と前記メモリセルアレイ部（ＭＢ）との間のデータバス
（ＩＯｎ−１）のプリチャージ動作が終了するまでの時
間である。
【００２４】本発明の半導体記憶装置において、前記第
２の電源発生回路（ＶＩＷ）は、前記第２電源電圧（Ｖ
ＩＮＴＷ）として、外部電源（ＶＣＣ）を降圧してなる
電源を供給するとともに、第２カレントミラー回路（Ｃ
Ｍ１）と、第２出力トランジスタ（ＴＰ８）とを備えて
なり、前記第２カレントミラー回路（ＣＭ１）は、第１
および第２電極（Ｄ、Ｓ）ならびに制御電極（Ｇ）をそ
れぞれが有する第７から第１２のトランジスタ（ＴＰ
６、ＴＰ７、ＴＮ８〜ＴＮ１１）を有し、前記第７トラ
ンジスタ（ＴＰ６）は、その前記第２電極（Ｓ）が前記
外部電源（ＶＣＣ）に接続され、その前記制御電極
（Ｇ）が前記第７トランジスタ（ＴＰ６）の前記第１電
極（Ｄ）に接続され、前記第８トランジスタ（ＴＰ７）
は、その前記第２電極（Ｓ）が前記外部電源（ＶＣＣ）
に接続され、その前記制御電極（Ｇ）が前記第７トラン
ジスタ（ＴＰ６）の前記制御電極（Ｇ）に接続され、前
記第９トランジスタ（ＴＮ８）は、その前記第１電極
（Ｄ）が前記第７トランジスタ（ＴＰ６）の前記第１電
極（Ｄ）に接続され、前記第１０トランジスタ（ＴＮ
９）は、その前記第１電極（Ｄ）が前記第８トランジス
タ（ＴＰ７）の前記第１電極（Ｄ）に接続され、その前
記制御電極（Ｇ）が前記第２電源電圧（ＶＩＮＴＷ）の
基準電位（ＶＲＥＦ）に接続され、その前記第２電極
（Ｓ）が前記第９トランジスタ（ＴＮ８）の前記第２電
極（Ｓ）に接続され、前記第１１トランジスタ（ＴＮ１
０）は、その前記第１電極（Ｄ）が前記第９トランジス
タ（ＴＮ８）の前記第２電極（Ｓ）に接続され、その前
記制御電極（Ｇ）が前記第２制御信号（ＶＷＵＰ）を入
力し、その前記第２電極（Ｓ）が第１電位部（ＧＮＤ）
に接続され、前記第１２トランジスタ（ＴＮ１１）は、
その前記第１電極（Ｄ）が前記第１０トランジスタ（Ｔ
Ｎ９）の前記第２電極（Ｓ）に接続され、その前記制御
電極（Ｇ）が前記外部電源（ＶＣＣ）に接続され、その
前記第２電極（Ｓ）が前記第１電位部（ＧＮＤ）に接続
され、前記第２出力トランジスタ（ＴＰ８）は、その前
記第２電極（Ｓ）が前記外部電源（ＶＣＣ）に接続さ
れ、その前記制御電極（Ｇ）が前記第８トランジスタ
（ＴＰ７）の前記第１電極（Ｄ）に接続され、その前記
第１電極（Ｄ）は前記第９トランジスタ（ＴＮ８）の前
記制御電極（Ｇ）に接続されるとともに、前記第２電源
電圧（ＶＩＮＴＷ）を出力し、前記第１１および第１２
トランジスタ（ＴＮ１０、ＴＮ１１）は、互いにトラン
ジスタサイズが異なる。
２の電源発生回路（ＶＩＷ）は、前記第２電源電圧（Ｖ
ＩＮＴＷ）として、外部電源（ＶＣＣ）を降圧してなる
電源を供給するとともに、第２カレントミラー回路（Ｃ
Ｍ１）と、第２出力トランジスタ（ＴＰ８）とを備えて
なり、前記第２カレントミラー回路（ＣＭ１）は、第１
および第２電極（Ｄ、Ｓ）ならびに制御電極（Ｇ）をそ
れぞれが有する第７から第１２のトランジスタ（ＴＰ
６、ＴＰ７、ＴＮ８〜ＴＮ１１）を有し、前記第７トラ
ンジスタ（ＴＰ６）は、その前記第２電極（Ｓ）が前記
外部電源（ＶＣＣ）に接続され、その前記制御電極
（Ｇ）が前記第７トランジスタ（ＴＰ６）の前記第１電
極（Ｄ）に接続され、前記第８トランジスタ（ＴＰ７）
は、その前記第２電極（Ｓ）が前記外部電源（ＶＣＣ）
に接続され、その前記制御電極（Ｇ）が前記第７トラン
ジスタ（ＴＰ６）の前記制御電極（Ｇ）に接続され、前
記第９トランジスタ（ＴＮ８）は、その前記第１電極
（Ｄ）が前記第７トランジスタ（ＴＰ６）の前記第１電
極（Ｄ）に接続され、前記第１０トランジスタ（ＴＮ
９）は、その前記第１電極（Ｄ）が前記第８トランジス
タ（ＴＰ７）の前記第１電極（Ｄ）に接続され、その前
記制御電極（Ｇ）が前記第２電源電圧（ＶＩＮＴＷ）の
基準電位（ＶＲＥＦ）に接続され、その前記第２電極
（Ｓ）が前記第９トランジスタ（ＴＮ８）の前記第２電
極（Ｓ）に接続され、前記第１１トランジスタ（ＴＮ１
０）は、その前記第１電極（Ｄ）が前記第９トランジス
タ（ＴＮ８）の前記第２電極（Ｓ）に接続され、その前
記制御電極（Ｇ）が前記第２制御信号（ＶＷＵＰ）を入
力し、その前記第２電極（Ｓ）が第１電位部（ＧＮＤ）
に接続され、前記第１２トランジスタ（ＴＮ１１）は、
その前記第１電極（Ｄ）が前記第１０トランジスタ（Ｔ
Ｎ９）の前記第２電極（Ｓ）に接続され、その前記制御
電極（Ｇ）が前記外部電源（ＶＣＣ）に接続され、その
前記第２電極（Ｓ）が前記第１電位部（ＧＮＤ）に接続
され、前記第２出力トランジスタ（ＴＰ８）は、その前
記第２電極（Ｓ）が前記外部電源（ＶＣＣ）に接続さ
れ、その前記制御電極（Ｇ）が前記第８トランジスタ
（ＴＰ７）の前記第１電極（Ｄ）に接続され、その前記
第１電極（Ｄ）は前記第９トランジスタ（ＴＮ８）の前
記制御電極（Ｇ）に接続されるとともに、前記第２電源
電圧（ＶＩＮＴＷ）を出力し、前記第１１および第１２
トランジスタ（ＴＮ１０、ＴＮ１１）は、互いにトラン
ジスタサイズが異なる。
【００２５】本発明の半導体記憶装置は、メモリセルア
レイ部（ＭＢ）と、センスアンプ（ＳＡ）を活性化する
ドライバ（ＴＰ２）への第１電源電圧（ＶＩＮＴＳ）を
供給する第１の電源発生回路（ＶＩＳ）と、外部からの
ライトデータ（ＷＤｎ−１）を前記メモリセルアレイ部
（ＭＢ）に伝えるためのライトアンプ（ＷＡｎ−１）へ
の第２電源電圧（ＶＩＮＴＷ）を供給する第２の電源発
生回路（ＶＩＷ）とを備えてなり、前記第１の電源発生
回路（ＶＩＳ）および前記第２の電源発生回路（ＶＩ
Ｗ）は、互いに独立して前記第１および第２電源電圧
（ＶＩＮＴＳ、ＶＩＮＴＷ）のそれぞれを供給する。
レイ部（ＭＢ）と、センスアンプ（ＳＡ）を活性化する
ドライバ（ＴＰ２）への第１電源電圧（ＶＩＮＴＳ）を
供給する第１の電源発生回路（ＶＩＳ）と、外部からの
ライトデータ（ＷＤｎ−１）を前記メモリセルアレイ部
（ＭＢ）に伝えるためのライトアンプ（ＷＡｎ−１）へ
の第２電源電圧（ＶＩＮＴＷ）を供給する第２の電源発
生回路（ＶＩＷ）とを備えてなり、前記第１の電源発生
回路（ＶＩＳ）および前記第２の電源発生回路（ＶＩ
Ｗ）は、互いに独立して前記第１および第２電源電圧
（ＶＩＮＴＳ、ＶＩＮＴＷ）のそれぞれを供給する。
【００２６】本発明は、大容量メモリにおいて、メモリ
セルアレイ部の電源として外部電源から降圧した電源を
使用する場合に、外部から入力されるライトデータをメ
モリセルアレイ部に伝えるライトアンプの電源と、メモ
リセルアレイ部の電源とを異なった電圧発生回路により
供給するものである。
セルアレイ部の電源として外部電源から降圧した電源を
使用する場合に、外部から入力されるライトデータをメ
モリセルアレイ部に伝えるライトアンプの電源と、メモ
リセルアレイ部の電源とを異なった電圧発生回路により
供給するものである。
【００２７】本発明は、メモリセルＣ０へのデータの書
き込みレベルを左右する、センスアンプＳＡの活性化用
ドライバＴＰ２の電源ＶＩＮＴＳを供給するＶＩＮＴＳ
発生回路ＶＩＳと、ライトデータＷＤｎ−１（ｎ＝０，
１、…）をドライブするライトアンプＷＡｎ−１の電源
ＶＩＮＴＷを供給するＶＩＮＴＷ発生回路ＶＩＷとを別
々に提供する。このことで、電源レベルＶＩＮＴＳ、Ｖ
ＩＮＴＷの低下が抑えられるので、セルＣ０への書き込
みレベルの低下を防止し、次サイクルのセンススピード
を速くすることができる。
き込みレベルを左右する、センスアンプＳＡの活性化用
ドライバＴＰ２の電源ＶＩＮＴＳを供給するＶＩＮＴＳ
発生回路ＶＩＳと、ライトデータＷＤｎ−１（ｎ＝０，
１、…）をドライブするライトアンプＷＡｎ−１の電源
ＶＩＮＴＷを供給するＶＩＮＴＷ発生回路ＶＩＷとを別
々に提供する。このことで、電源レベルＶＩＮＴＳ、Ｖ
ＩＮＴＷの低下が抑えられるので、セルＣ０への書き込
みレベルの低下を防止し、次サイクルのセンススピード
を速くすることができる。
【００２８】
【発明の実施の形態】以下、添付図面を参照して、本発
明の半導体記憶装置の一実施の形態を詳細に説明する。
明の半導体記憶装置の一実施の形態を詳細に説明する。
【００２９】図１は、ＤＲＡＭのライトデータの流れを
表すブロック図である。図２は、ＤＲＡＭのメモリセル
アレイ部の一対のビットラインＢＬＴ、ＢＬＮに属する
回路を示す回路図である。
表すブロック図である。図２は、ＤＲＡＭのメモリセル
アレイ部の一対のビットラインＢＬＴ、ＢＬＮに属する
回路を示す回路図である。
【００３０】図１に、本発明の一実施形態としてのＤＲ
ＡＭを示す。本ＤＲＡＭは、ＶＩＮＴＳドライバＶＩＳ
と、第１の制御回路ＶＩＳＣと、ＶＩＮＴＷドライバＶ
ＩＷと、第２の制御回路ＶＩＷＣとを有している。
ＡＭを示す。本ＤＲＡＭは、ＶＩＮＴＳドライバＶＩＳ
と、第１の制御回路ＶＩＳＣと、ＶＩＮＴＷドライバＶ
ＩＷと、第２の制御回路ＶＩＷＣとを有している。
【００３１】ＶＩＮＴＳドライバＶＩＳは、メモリセル
アレイＭＢにあるセンスアンプ活性化用ドライバＴＰ２
（図２参照）の電源ＶＩＮＴＳを複数のバンクＢＡＮＫ
ｎ−１にわたって供給する。第１の制御回路ＶＩＳＣ
は、このＶＩＮＴＳドライバＶＩＳの電源供給能力を制
御する。ＶＩＮＴＷドライバＶＩＷは、複数のバンクＢ
ＡＮＫｎ−１のそれぞれのライトアンプＷＡｎ−１に電
源ＶＩＮＴＷを供給する。第２の制御回路ＶＩＷＣは、
このＶＩＮＴＷドライバＶＩＷの電源供給能力を制御す
る。
アレイＭＢにあるセンスアンプ活性化用ドライバＴＰ２
（図２参照）の電源ＶＩＮＴＳを複数のバンクＢＡＮＫ
ｎ−１にわたって供給する。第１の制御回路ＶＩＳＣ
は、このＶＩＮＴＳドライバＶＩＳの電源供給能力を制
御する。ＶＩＮＴＷドライバＶＩＷは、複数のバンクＢ
ＡＮＫｎ−１のそれぞれのライトアンプＷＡｎ−１に電
源ＶＩＮＴＷを供給する。第２の制御回路ＶＩＷＣは、
このＶＩＮＴＷドライバＶＩＷの電源供給能力を制御す
る。
【００３２】図３に、ＶＩＮＴＳ制御回路（第１の制御
回路）ＶＩＳＣの一構成例を示す。第１の制御回路ＶＩ
ＳＣは、センスアンプＳＡによるセンス動作の開始を示
すセンススタート信号ＳＥＮＳＥを入力するインバータ
ＩＶ０と、２つのＮＡＮＤ回路ＮＡ０、ＮＡ１を有する
フリップ・フロップ回路ＦＦ０と、制御信号ＶＳＵＰを
入力するディレイＤＬ０と、ディレイＤＬ０からの出力
信号を入力するインバータＩＶ１とを備えている。
回路）ＶＩＳＣの一構成例を示す。第１の制御回路ＶＩ
ＳＣは、センスアンプＳＡによるセンス動作の開始を示
すセンススタート信号ＳＥＮＳＥを入力するインバータ
ＩＶ０と、２つのＮＡＮＤ回路ＮＡ０、ＮＡ１を有する
フリップ・フロップ回路ＦＦ０と、制御信号ＶＳＵＰを
入力するディレイＤＬ０と、ディレイＤＬ０からの出力
信号を入力するインバータＩＶ１とを備えている。
【００３３】ＮＡＮＤ回路ＮＡ０は、インバータＩＶ０
からの出力信号およびＮＡＮＤ回路ＮＡ１からの出力信
号を入力して制御信号ＶＳＵＰを出力する。ＮＡＮＤ回
路ＮＡ１は、ＮＡＮＤ回路ＮＡ０からの出力信号ＶＳＵ
Ｐ、インバータＩＶ１からの出力信号、およびフリップ
・フロップ回路ＦＦ０の初期状態を設定するためのリセ
ット信号Ｒｅｓｅｔを入力する。
からの出力信号およびＮＡＮＤ回路ＮＡ１からの出力信
号を入力して制御信号ＶＳＵＰを出力する。ＮＡＮＤ回
路ＮＡ１は、ＮＡＮＤ回路ＮＡ０からの出力信号ＶＳＵ
Ｐ、インバータＩＶ１からの出力信号、およびフリップ
・フロップ回路ＦＦ０の初期状態を設定するためのリセ
ット信号Ｒｅｓｅｔを入力する。
【００３４】このＶＩＮＴＳ制御回路ＶＩＳＣでは、セ
ンススタート信号ＳＥＮＳＥとしてハイレベル信号が入
力されると、インバータＩＶ０とフリップ・フロップ回
路ＦＦ０を介してＶＩＮＴＳドライバＶＩＳの供給能力
を高くするための出力信号（制御信号）ＶＳＵＰがハイ
レベルとなる。また、出力信号ＶＳＵＰは、センス動作
の開始からセンス動作が完了するまでの時間に調整され
たディレイＤＬ０と、インバータＩＶ１を介してフリッ
プ・フロップ回路ＦＦ０にフィードバックされ、その結
果、出力信号ＶＳＵＰはローレベルになる。また、この
フリップ・フロップ回路ＦＦ０には、初期状態を決定す
るためにリセット信号Ｒｅｓｅｔが入力されている。
ンススタート信号ＳＥＮＳＥとしてハイレベル信号が入
力されると、インバータＩＶ０とフリップ・フロップ回
路ＦＦ０を介してＶＩＮＴＳドライバＶＩＳの供給能力
を高くするための出力信号（制御信号）ＶＳＵＰがハイ
レベルとなる。また、出力信号ＶＳＵＰは、センス動作
の開始からセンス動作が完了するまでの時間に調整され
たディレイＤＬ０と、インバータＩＶ１を介してフリッ
プ・フロップ回路ＦＦ０にフィードバックされ、その結
果、出力信号ＶＳＵＰはローレベルになる。また、この
フリップ・フロップ回路ＦＦ０には、初期状態を決定す
るためにリセット信号Ｒｅｓｅｔが入力されている。
【００３５】図４に、ＶＩＮＴＳドライバ回路ＶＩＳの
一構成例を示す。ＶＩＮＴＳドライバ回路ＶＩＳは、電
源電圧ＶＩＮＴＳとして、外部電源ＶＣＣを降圧してな
る電源を供給する。ＶＩＮＴＳドライバ回路ＶＩＳは、
カレントミラー回路ＣＭ０と、電源ＶＩＮＴＳを駆動す
るｐＭＯＳトランジスタＴＰ５とにより構成されてい
る。カレントミラー回路ＣＭ０は、ｐＭＯＳトランジス
タＴＰ３、ＴＰ４と、ｎＭＯＳトランジスタＴＮ４、Ｔ
Ｎ５、ＴＮ６、ＴＮ７とにより構成されている。
一構成例を示す。ＶＩＮＴＳドライバ回路ＶＩＳは、電
源電圧ＶＩＮＴＳとして、外部電源ＶＣＣを降圧してな
る電源を供給する。ＶＩＮＴＳドライバ回路ＶＩＳは、
カレントミラー回路ＣＭ０と、電源ＶＩＮＴＳを駆動す
るｐＭＯＳトランジスタＴＰ５とにより構成されてい
る。カレントミラー回路ＣＭ０は、ｐＭＯＳトランジス
タＴＰ３、ＴＰ４と、ｎＭＯＳトランジスタＴＮ４、Ｔ
Ｎ５、ＴＮ６、ＴＮ７とにより構成されている。
【００３６】ｐＭＯＳトランジスタＴＰ３は、そのソー
スが外部電源ＶＣＣに接続され、そのゲートがｐＭＯＳ
トランジスタＴＰ３のドレインに接続されている。ｐＭ
ＯＳトランジスタＴＰ４は、そのソースが外部電源ＶＣ
Ｃに接続され、そのゲートがｐＭＯＳトランジスタＴＰ
３のゲートに接続されている。ｎＭＯＳトランジスタＴ
Ｎ４は、そのドレインがｐＭＯＳトランジスタＴＰ３の
ドレインに接続されている。ｎＭＯＳトランジスタＴＮ
５は、そのドレインがｐＭＯＳトランジスタＴＰ４のド
レインに接続され、そのゲートが電源電圧ＶＩＮＴＳの
基準電位ＶＲＥＦに接続され、そのソースがｎＭＯＳト
ランジスタＴＮ４のソースに接続されている。
スが外部電源ＶＣＣに接続され、そのゲートがｐＭＯＳ
トランジスタＴＰ３のドレインに接続されている。ｐＭ
ＯＳトランジスタＴＰ４は、そのソースが外部電源ＶＣ
Ｃに接続され、そのゲートがｐＭＯＳトランジスタＴＰ
３のゲートに接続されている。ｎＭＯＳトランジスタＴ
Ｎ４は、そのドレインがｐＭＯＳトランジスタＴＰ３の
ドレインに接続されている。ｎＭＯＳトランジスタＴＮ
５は、そのドレインがｐＭＯＳトランジスタＴＰ４のド
レインに接続され、そのゲートが電源電圧ＶＩＮＴＳの
基準電位ＶＲＥＦに接続され、そのソースがｎＭＯＳト
ランジスタＴＮ４のソースに接続されている。
【００３７】ｎＭＯＳトランジスタＴＮ６は、そのドレ
インがｎＭＯＳトランジスタＴＮ４のソースに接続さ
れ、そのゲートが制御信号ＶＳＵＰを入力し、そのソー
スがグランドに接続されている。ｎＭＯＳトランジスタ
ＴＮ７は、そのドレインがｎＭＯＳトランジスタＴＮ５
のソースに接続され、そのゲートが外部電源ＶＣＣに接
続され、そのソースがグランドに接続されている。
インがｎＭＯＳトランジスタＴＮ４のソースに接続さ
れ、そのゲートが制御信号ＶＳＵＰを入力し、そのソー
スがグランドに接続されている。ｎＭＯＳトランジスタ
ＴＮ７は、そのドレインがｎＭＯＳトランジスタＴＮ５
のソースに接続され、そのゲートが外部電源ＶＣＣに接
続され、そのソースがグランドに接続されている。
【００３８】ｐＭＯＳトランジスタＴＰ５は、そのソー
スが外部電源ＶＣＣに接続され、そのゲートがｐＭＯＳ
トランジスタＴＰ４のドレインに接続され、そのドレイ
ンはｎＭＯＳトランジスタＴＮ４のゲートに接続される
とともに、電源電圧ＶＩＮＴＳを出力する。
スが外部電源ＶＣＣに接続され、そのゲートがｐＭＯＳ
トランジスタＴＰ４のドレインに接続され、そのドレイ
ンはｎＭＯＳトランジスタＴＮ４のゲートに接続される
とともに、電源電圧ＶＩＮＴＳを出力する。
【００３９】ｎＭＯＳトランジスタＴＮ５のゲートに入
力されている電圧ＶＲＥＦは、電源ＶＩＮＴＳの基準電
位である。ｎＭＯＳトランジスタＴＮ７は常時オンして
おり、電源ＶＩＮＴＳの必要最小限の供給能力を維持す
るためのものである。ｎＭＯＳトランジスタＴＮ６は、
ｎＭＯＳトランジスタＴＮ７と比較してトランジスタ能
力が大きく、制御信号ＶＳＵＰがハイレベルになるとオ
ンとなって、電源ＶＩＮＴＳの供給能力を大きくする。
力されている電圧ＶＲＥＦは、電源ＶＩＮＴＳの基準電
位である。ｎＭＯＳトランジスタＴＮ７は常時オンして
おり、電源ＶＩＮＴＳの必要最小限の供給能力を維持す
るためのものである。ｎＭＯＳトランジスタＴＮ６は、
ｎＭＯＳトランジスタＴＮ７と比較してトランジスタ能
力が大きく、制御信号ＶＳＵＰがハイレベルになるとオ
ンとなって、電源ＶＩＮＴＳの供給能力を大きくする。
【００４０】図５に、ＶＩＮＴＷ制御回路（第２の制御
回路）ＶＩＷＣの一構成例を示す。ＶＩＮＴＷ制御回路
ＶＩＷＣは、ライトアンプＷＡｎ−１によるライト・リ
ード動作の開始を示すカラムスタート信号ＣＯＬＣＹＣ
を入力するインバータＩＶ２と、２つのＮＡＮＤ回路Ｎ
Ａ２、ＮＡ３を有するフリップ・フロップ回路ＦＦ１
と、制御信号ＶＷＵＰを入力するディレイＤＬ１と、デ
ィレイＤＬ１からの出力信号を入力するインバータＩＶ
３とを備えている。
回路）ＶＩＷＣの一構成例を示す。ＶＩＮＴＷ制御回路
ＶＩＷＣは、ライトアンプＷＡｎ−１によるライト・リ
ード動作の開始を示すカラムスタート信号ＣＯＬＣＹＣ
を入力するインバータＩＶ２と、２つのＮＡＮＤ回路Ｎ
Ａ２、ＮＡ３を有するフリップ・フロップ回路ＦＦ１
と、制御信号ＶＷＵＰを入力するディレイＤＬ１と、デ
ィレイＤＬ１からの出力信号を入力するインバータＩＶ
３とを備えている。
【００４１】ＮＡＮＤ回路ＮＡ２は、インバータＩＶ２
からの出力信号およびＮＡＮＤ回路ＮＡ３からの出力信
号を入力して制御信号ＶＷＵＰを出力する。ＮＡＮＤ回
路ＮＡ３は、ＮＡＮＤ回路ＮＡ２からの出力信号ＶＷＵ
Ｐ、インバータＩＶ３からの出力信号、およびフリップ
・フロップ回路ＦＦ１の初期状態を設定するためのリセ
ット信号Ｒｅｓｅｔを入力する。
からの出力信号およびＮＡＮＤ回路ＮＡ３からの出力信
号を入力して制御信号ＶＷＵＰを出力する。ＮＡＮＤ回
路ＮＡ３は、ＮＡＮＤ回路ＮＡ２からの出力信号ＶＷＵ
Ｐ、インバータＩＶ３からの出力信号、およびフリップ
・フロップ回路ＦＦ１の初期状態を設定するためのリセ
ット信号Ｒｅｓｅｔを入力する。
【００４２】このＶＩＮＴＷ制御回路ＶＩＷＣでは、カ
ラムスタート信号ＣＯＬＣＹＣが入力されると、インバ
ータＩＶ２とフリップ・フロップ回路ＦＦ１を介してＶ
ＩＮＴＷドライバＶＩＮＴＷの供給能力を高くするため
の出力信号ＶＷＵＰがアクティブとなる。また、出力信
号ＶＷＵＰは、カラムスタートからライト、リード動作
が完了した後、データバスＩＯｎ−１のプリチャージが
終了するまでの時間に調整されたディレイＤＬ１と、イ
ンバータＩＶ３を介してフリップ・フロップ回路ＦＦ１
にフィードバックされ、その結果、出力信号ＶＷＵＰは
非アクティブになる。また、このフリップ・フロップ回
路ＦＦ１には、初期状態を決定するためにリセット信号
Ｒｅｓｅｔが入力されている。
ラムスタート信号ＣＯＬＣＹＣが入力されると、インバ
ータＩＶ２とフリップ・フロップ回路ＦＦ１を介してＶ
ＩＮＴＷドライバＶＩＮＴＷの供給能力を高くするため
の出力信号ＶＷＵＰがアクティブとなる。また、出力信
号ＶＷＵＰは、カラムスタートからライト、リード動作
が完了した後、データバスＩＯｎ−１のプリチャージが
終了するまでの時間に調整されたディレイＤＬ１と、イ
ンバータＩＶ３を介してフリップ・フロップ回路ＦＦ１
にフィードバックされ、その結果、出力信号ＶＷＵＰは
非アクティブになる。また、このフリップ・フロップ回
路ＦＦ１には、初期状態を決定するためにリセット信号
Ｒｅｓｅｔが入力されている。
【００４３】図６にＶＩＮＴＷドライバ回路ＶＩＷの一
実施例を示す。ＶＩＮＴＷドライバ回路ＶＩＷは、電源
電圧ＶＩＮＴＷとして、外部電源ＶＣＣを降圧してなる
電源を供給する。ＶＩＮＴＷドライバ回路ＶＩＷは、カ
レントミラー回路ＣＭ１と、電源ＶＩＮＴＷを駆動する
ｐＭＯＳトランジスタＴＰ８とにより構成されている。
カレントミラー回路ＣＭ１は、ｐＭＯＳトランジスタＴ
Ｐ６、ＴＰ７と、ｎＭＯＳトランジスタＴＮ８、ＴＮ
９、ＴＮ１０、ＴＮ１１とにより構成されている。
実施例を示す。ＶＩＮＴＷドライバ回路ＶＩＷは、電源
電圧ＶＩＮＴＷとして、外部電源ＶＣＣを降圧してなる
電源を供給する。ＶＩＮＴＷドライバ回路ＶＩＷは、カ
レントミラー回路ＣＭ１と、電源ＶＩＮＴＷを駆動する
ｐＭＯＳトランジスタＴＰ８とにより構成されている。
カレントミラー回路ＣＭ１は、ｐＭＯＳトランジスタＴ
Ｐ６、ＴＰ７と、ｎＭＯＳトランジスタＴＮ８、ＴＮ
９、ＴＮ１０、ＴＮ１１とにより構成されている。
【００４４】ｐＭＯＳトランジスタＴＰ６は、そのソー
スが外部電源ＶＣＣに接続され、そのゲートがｐＭＯＳ
トランジスタＴＰ６のドレインに接続されている。ｐＭ
ＯＳトランジスタＴＰ７は、そのソースが外部電源ＶＣ
Ｃに接続され、そのゲートがｐＭＯＳトランジスタＴＰ
６のゲートに接続されている。ｎＭＯＳトランジスタＴ
Ｎ８は、そのドレインがｐＭＯＳトランジスタＴＰ６の
ドレインに接続されている。ｎＭＯＳトランジスタＴＮ
９は、そのドレインがｐＭＯＳトランジスタＴＰ７のド
レインに接続され、そのゲートが電源電圧ＶＩＮＴＷの
基準電位ＶＲＥＦに接続され、そのソースがｎＭＯＳト
ランジスタＴＮ８のソースに接続されている。
スが外部電源ＶＣＣに接続され、そのゲートがｐＭＯＳ
トランジスタＴＰ６のドレインに接続されている。ｐＭ
ＯＳトランジスタＴＰ７は、そのソースが外部電源ＶＣ
Ｃに接続され、そのゲートがｐＭＯＳトランジスタＴＰ
６のゲートに接続されている。ｎＭＯＳトランジスタＴ
Ｎ８は、そのドレインがｐＭＯＳトランジスタＴＰ６の
ドレインに接続されている。ｎＭＯＳトランジスタＴＮ
９は、そのドレインがｐＭＯＳトランジスタＴＰ７のド
レインに接続され、そのゲートが電源電圧ＶＩＮＴＷの
基準電位ＶＲＥＦに接続され、そのソースがｎＭＯＳト
ランジスタＴＮ８のソースに接続されている。
【００４５】ｎＭＯＳトランジスタＴＮ１０は、そのド
レインがｎＭＯＳトランジスタＴＮ８のソースに接続さ
れ、そのゲートが制御信号ＶＷＵＰを入力し、そのソー
スがグランドに接続されている。ｎＭＯＳトランジスタ
ＴＮ１１は、そのドレインがｎＭＯＳトランジスタＴＮ
９のソースに接続され、そのゲートが外部電源ＶＣＣに
接続され、そのソースがグランドに接続されている。
レインがｎＭＯＳトランジスタＴＮ８のソースに接続さ
れ、そのゲートが制御信号ＶＷＵＰを入力し、そのソー
スがグランドに接続されている。ｎＭＯＳトランジスタ
ＴＮ１１は、そのドレインがｎＭＯＳトランジスタＴＮ
９のソースに接続され、そのゲートが外部電源ＶＣＣに
接続され、そのソースがグランドに接続されている。
【００４６】ｐＭＯＳトランジスタＴＰ８は、そのソー
スが外部電源ＶＣＣに接続され、そのゲートがｐＭＯＳ
トランジスタＴＰ７のドレインに接続され、そのドレイ
ンはｎＭＯＳトランジスタＴＮ８のゲートに接続される
とともに、電源電圧ＶＩＮＴＷを出力する。
スが外部電源ＶＣＣに接続され、そのゲートがｐＭＯＳ
トランジスタＴＰ７のドレインに接続され、そのドレイ
ンはｎＭＯＳトランジスタＴＮ８のゲートに接続される
とともに、電源電圧ＶＩＮＴＷを出力する。
【００４７】ｎＭＯＳトランジスタＴＮ９のゲートに入
力されている電圧ＶＲＥＦは、電源ＶＩＮＴＷの基準電
位である。ｎＭＯＳトランジスタＴＮ１１は常時オンし
ており、電源ＶＩＮＴＷの必要最小限の供給能力を維持
するためのものである。ｎＭＯＳトランジスタＴＮ１０
は、ｎＭＯＳトランジスタＴＮ１１と比較してトランジ
スタ能力が大きく、制御信号ＶＷＵＰがハイレベルにな
るとオンとなって、電源ＶＩＮＴＷの供給能力を大きく
する。
力されている電圧ＶＲＥＦは、電源ＶＩＮＴＷの基準電
位である。ｎＭＯＳトランジスタＴＮ１１は常時オンし
ており、電源ＶＩＮＴＷの必要最小限の供給能力を維持
するためのものである。ｎＭＯＳトランジスタＴＮ１０
は、ｎＭＯＳトランジスタＴＮ１１と比較してトランジ
スタ能力が大きく、制御信号ＶＷＵＰがハイレベルにな
るとオンとなって、電源ＶＩＮＴＷの供給能力を大きく
する。
【００４８】以上のことから、図１に示されるメモリで
は、センススタート信号ＳＥＮＳＥがアクティブ状態に
なってからセンス完了までの間、電源ＶＩＮＴＳの供給
能力は高くなる。また、カラムスタート信号ＣＯＬＣＹ
Ｃがアクティブ状態になってから、データバスＩＯｎ−
１のプリチャージが終了するまでの期間、電源ＶＩＮＴ
Ｗの供給能力は高くなる。従って、これらの電源ＶＩＮ
ＴＳ，ＶＩＮＴＷは、独立して供給能力を高めることに
なる。
は、センススタート信号ＳＥＮＳＥがアクティブ状態に
なってからセンス完了までの間、電源ＶＩＮＴＳの供給
能力は高くなる。また、カラムスタート信号ＣＯＬＣＹ
Ｃがアクティブ状態になってから、データバスＩＯｎ−
１のプリチャージが終了するまでの期間、電源ＶＩＮＴ
Ｗの供給能力は高くなる。従って、これらの電源ＶＩＮ
ＴＳ，ＶＩＮＴＷは、独立して供給能力を高めることに
なる。
【００４９】以下に、本実施形態のメモリ動作につい
て、図７のタイミング図を用いて説明する。
て、図７のタイミング図を用いて説明する。
【００５０】まず、ＶＩＮＴＳ制御回路ＶＩＳＣのフリ
ップ・フロップ回路ＦＦ０およびＶＩＮＴＷ制御回路Ｖ
ＩＷＣのフリップ・フロップ回路ＦＦ１の初期状態を決
めるためにローレベルのリセット信号Ｒｅｓｅｔのワン
ショットを入力する。
ップ・フロップ回路ＦＦ０およびＶＩＮＴＷ制御回路Ｖ
ＩＷＣのフリップ・フロップ回路ＦＦ１の初期状態を決
めるためにローレベルのリセット信号Ｒｅｓｅｔのワン
ショットを入力する。
【００５１】次に、センススタート信号ＳＥＮＳＥがハ
イになると、そのセンススタート信号ＳＥＮＳＥの立ち
上がりから制御信号ＶＳＵＰがハイレベルとなり、ＶＩ
ＮＴＳドライバＶＩＳによって電源ＶＩＮＴＳの供給能
力が上昇する。
イになると、そのセンススタート信号ＳＥＮＳＥの立ち
上がりから制御信号ＶＳＵＰがハイレベルとなり、ＶＩ
ＮＴＳドライバＶＩＳによって電源ＶＩＮＴＳの供給能
力が上昇する。
【００５２】その後、ディレイＤＬ０のディレイ時間後
に制御信号ＶＳＵＰがローレベルになり、電源ＶＩＮＴ
Ｓの供給能力を落とす。また、連続して、同バンクＢＡ
ＮＫｎ−１あるいは他バンクＢＡＮＫｎ−１へのセンス
スタート信号ＳＥＮＳＥが入力された場合、制御信号Ｖ
ＳＵＰは最後に入力されたセンススタート信号ＳＥＮＳ
Ｅの立ち上がりからディレイＤＬ０のディレイ時間後に
ローレベルになる。
に制御信号ＶＳＵＰがローレベルになり、電源ＶＩＮＴ
Ｓの供給能力を落とす。また、連続して、同バンクＢＡ
ＮＫｎ−１あるいは他バンクＢＡＮＫｎ−１へのセンス
スタート信号ＳＥＮＳＥが入力された場合、制御信号Ｖ
ＳＵＰは最後に入力されたセンススタート信号ＳＥＮＳ
Ｅの立ち上がりからディレイＤＬ０のディレイ時間後に
ローレベルになる。
【００５３】一方、カラムスタート信号ＣＯＬＣＹＣが
ハイになると、そのカラムスタート信号ＣＯＬＣＹＣの
立ち上がりを受けて制御信号ＶＷＵＰがハイレベルとな
り、ＶＩＮＴＷドライバＶＩＷによって電源ＶＩＮＴＷ
の供給能力が上昇する。また、連続してカラムスタート
信号ＣＯＬＣＹＣが入力された場合、最後に入力された
カラムスタート信号ＣＯＬＣＹＣの立ち上がりからディ
レイＤＬ１のディレイ時間後に制御信号ＶＷＵＰがロー
レベルになり、電源ＶＩＮＴＷの供給能力が落ちる。
ハイになると、そのカラムスタート信号ＣＯＬＣＹＣの
立ち上がりを受けて制御信号ＶＷＵＰがハイレベルとな
り、ＶＩＮＴＷドライバＶＩＷによって電源ＶＩＮＴＷ
の供給能力が上昇する。また、連続してカラムスタート
信号ＣＯＬＣＹＣが入力された場合、最後に入力された
カラムスタート信号ＣＯＬＣＹＣの立ち上がりからディ
レイＤＬ１のディレイ時間後に制御信号ＶＷＵＰがロー
レベルになり、電源ＶＩＮＴＷの供給能力が落ちる。
【００５４】以上説明した本実施形態によれば、以下の
効果を奏することができる。センスアンプ用電源とライ
トアンプ用電源を別々に供給することによって、センス
時にライトアンプが動作して内部電源レベルを低下させ
ても、センスアンプ用電源には影響がないので、セルへ
のデータ書き込みレベルの低下を防止できる。その結
果、次サイクルでの当該セルのセンススピードが高速化
される。
効果を奏することができる。センスアンプ用電源とライ
トアンプ用電源を別々に供給することによって、センス
時にライトアンプが動作して内部電源レベルを低下させ
ても、センスアンプ用電源には影響がないので、セルへ
のデータ書き込みレベルの低下を防止できる。その結
果、次サイクルでの当該セルのセンススピードが高速化
される。
【００５５】また、センスアンプ用電源はセンススター
ト信号が入力された時からセンス終了までの期間以外は
電源供給能力を低下させ、ライトアンプ用電源はカラム
・アクティブ時以外は電源供給能力を低下させることに
よって、電流消費が大きい電源回路の消費電流を削減す
ることもできる。
ト信号が入力された時からセンス終了までの期間以外は
電源供給能力を低下させ、ライトアンプ用電源はカラム
・アクティブ時以外は電源供給能力を低下させることに
よって、電流消費が大きい電源回路の消費電流を削減す
ることもできる。
【００５６】
【発明の効果】本発明の半導体記憶装置によれば、デー
タのセルへの書込みレベルの低下が防止され、次サイク
ルのセンススピードを速くすることができる。
タのセルへの書込みレベルの低下が防止され、次サイク
ルのセンススピードを速くすることができる。
【図１】図１は、本発明の半導体記憶装置の一実施形態
を示すブロック図である。
を示すブロック図である。
【図２】図２は、本発明の半導体記憶装置の一実施形態
を構成するメモリアレイ部の一対のビットラインに属す
る回路を示す回路図である。
を構成するメモリアレイ部の一対のビットラインに属す
る回路を示す回路図である。
【図３】図３は、本発明の半導体記憶装置の一実施形態
を構成するＶＩＮＴＳ制御回路を示す回路図である。
を構成するＶＩＮＴＳ制御回路を示す回路図である。
【図４】図４は、本発明の半導体記憶装置の一実施形態
を構成するＶＩＮＴＳドライバ回路を示す回路図であ
る。
を構成するＶＩＮＴＳドライバ回路を示す回路図であ
る。
【図５】図５は、本発明の半導体記憶装置の一実施形態
を構成するＶＩＮＴＷ制御回路を示す回路図である。
を構成するＶＩＮＴＷ制御回路を示す回路図である。
【図６】図６は、本発明の半導体記憶装置の一実施形態
を構成するＶＩＮＴＷドライバ回路を示す回路図であ
る。
を構成するＶＩＮＴＷドライバ回路を示す回路図であ
る。
【図７】図７は、本発明の半導体記憶装置の一実施形態
の動作を示すタイミング図である。
の動作を示すタイミング図である。
ＢＡＮＫｎ−１ バンク ＢＬＮ ビットライン ＢＬＴ ビットライン Ｃ０ メモリセル ＣＭ０ カレントミラー回路 ＣＭ１ カレントミラー回路 ＣＯＬＣＹＣ カラムスタート信号 ＤＬ０ ディレイ ＤＬ１ ディレイ ＦＦ０ フリップ・フロップ回路 ＦＦ１ フリップ・フロップ回路 ＩＯｎ−１ データバス ＩＶ０ インバータ ＩＶ１ インバータ ＩＶ２ インバータ ＩＶ３ インバータ ＭＢ メモリセルアレイ Ｒｅｓｅｔ リセット信号 ＳＡ センスアンプ ＳＥＮＳＥ センススタート信号 ＴＮ３ ＮチャネルＭＯＳトランジスタ ＴＮ４ ＮチャネルＭＯＳトランジスタ ＴＮ５ ＮチャネルＭＯＳトランジスタ ＴＮ６ ＮチャネルＭＯＳトランジスタ ＴＮ７ ＮチャネルＭＯＳトランジスタ ＴＮ８ ＮチャネルＭＯＳトランジスタ ＴＮ９ ＮチャネルＭＯＳトランジスタ ＴＮ１０ ＮチャネルＭＯＳトランジスタ ＴＮ１１ ＮチャネルＭＯＳトランジスタ ＴＰ２ センスアンプ活性用ドライバ ＴＰ３ ＰチャネルＭＯＳトランジスタ ＴＰ４ ＰチャネルＭＯＳトランジスタ ＴＰ５ ＰチャネルＭＯＳトランジスタ ＴＰ６ ＰチャネルＭＯＳトランジスタ ＴＰ７ ＰチャネルＭＯＳトランジスタ ＴＰ８ ＰチャネルＭＯＳトランジスタ ＶＩＮＴＳ 電源 ＶＩＮＴＷ 電源 ＶＩＳ ＶＩＮＴＳ発生回路（ドライバ） ＶＩＳＣ ＶＩＮＴＳ制御回路 ＶＩＷ ＶＩＮＴＷ発生回路（ドライバ） ＶＩＷＣ ＶＩＮＴＷ制御回路 ＶＲＥＦ 基準電位 ＶＳＵＰ 制御信号 ＶＷＵＰ 制御信号 ＷＡｎ−１ ライトアンプ ＷＤｎ−１ ライトデータ ＷＬ ワードライン
Claims (12)
- 【請求項１】 メモリセルアレイ部と、 前記メモリセルアレイ部の第１電源電圧を供給する第１
の電源発生回路と、 ライトデータを前記メモリセルアレイ部に伝えるための
ライトアンプの第２電源電圧を供給する第２の電源発生
回路とを備えてなり、 前記第１の電源発生回路および前記第２の電源発生回路
は、互いに独立している半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記メモリセルアレイ部は、複数のバンクを有し、 前記第１の電源発生回路は、前記複数のバンクのそれぞ
れに設けられたセンスアンプを活性化するドライバに前
記第１電源電圧を供給し、 前記第２の電源発生回路は、前記複数のバンクのそれぞ
れに設けられた前記ライトアンプに前記第２電源電圧を
供給する半導体記憶装置。 - 【請求項３】 請求項１または２に記載の半導体記憶装
置において、 前記第１電源電圧は、外部電源を降圧してなる電圧であ
る半導体記憶装置。 - 【請求項４】 請求項１から３のいずれかに記載の半導
体記憶装置において、 前記第２電源電圧は、外部電源を降圧してなる電圧であ
り、前記第１電源電圧と実質的に同一の電位である半導
体記憶装置。 - 【請求項５】 請求項１から４のいずれかに記載の半導
体記憶装置において、 前記第１の電源発生回路は、第１制御信号に応答して、
前記第１電源電圧の供給量を変える半導体記憶装置。 - 【請求項６】 請求項５に記載の半導体記憶装置におい
て、 更に、 前記第１制御信号を出力する第１の制御回路を備えてな
り、 前記第１の制御回路は、 センスアンプによるセンス動作の開始を示すセンススタ
ート信号を入力する第１インバータと、 第１および第２のＮＡＮＤ回路を有する第１フリップ・
フロップ回路と、 前記第１制御信号を入力する第１遅延素子と、 前記第１遅延素子からの出力信号を入力する第２インバ
ータとを備えてなり、 前記第１のＮＡＮＤ回路は、前記第１インバータからの
出力信号および前記第２のＮＡＮＤ回路からの出力信号
を入力して前記第１制御信号を出力し、 前記第２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路か
らの出力信号、前記第２インバータからの出力信号、お
よび前記第１フリップ・フロップ回路の初期状態を設定
するためのリセット信号を入力する半導体記憶装置。 - 【請求項７】 請求項６に記載の半導体記憶装置におい
て、 前記第１遅延素子は、前記第１遅延素子に入力した信号
を設定された時間だけ遅延させて出力し、 前記設定された時間は、前記第１の制御回路に前記セン
ススタート信号が入力してから前記センスアンプによる
前記センス動作が終了するまでの時間である半導体記憶
装置。 - 【請求項８】 請求項５から７のいずれかに記載の半導
体記憶装置において、 前記第１の電源発生回路は、前記第１電源電圧として、
外部電源を降圧してなる電源を供給するとともに、第１
カレントミラー回路と、第１出力トランジスタとを備え
てなり、 前記第１カレントミラー回路は、 第１および第２電極ならびに制御電極をそれぞれが有す
る第１から第６のトランジスタを有し、 前記第１トランジスタは、その前記第２電極が前記外部
電源に接続され、その前記制御電極が前記第１トランジ
スタの前記第１電極に接続され、 前記第２トランジスタは、その前記第２電極が前記外部
電源に接続され、その前記制御電極が前記第１トランジ
スタの前記制御電極に接続され、 前記第３トランジスタは、その前記第１電極が前記第１
トランジスタの前記第１電極に接続され、 前記第４トランジスタは、その前記第１電極が前記第２
トランジスタの前記第１電極に接続され、その前記制御
電極が前記第１電源電圧の基準電位に接続され、その前
記第２電極が前記第３トランジスタの前記第２電極に接
続され、 前記第５トランジスタは、その前記第１電極が前記第３
トランジスタの前記第２電極に接続され、その前記制御
電極が前記第１制御信号を入力し、その前記第２電極が
第１電位部に接続され、 前記第６トランジスタは、その前記第１電極が前記第４
トランジスタの前記第２電極に接続され、その前記制御
電極が前記外部電源に接続され、その前記第２電極が前
記第１電位部に接続され、 前記第１出力トランジスタは、その前記第２電極が前記
外部電源に接続され、その前記制御電極が前記第２トラ
ンジスタの前記第１電極に接続され、その前記第１電極
は前記第３トランジスタの前記制御電極に接続されると
ともに、前記第１電源電圧を出力し、 前記第５および第６トランジスタは、互いにトランジス
タサイズが異なる半導体記憶装置。 - 【請求項９】 請求項１から８のいずれかに記載の半導
体記憶装置において、 前記第２の電源発生回路は、第２制御信号に応答して、
前記第２電源電圧の供給量を変える半導体記憶装置。 - 【請求項１０】 請求項９に記載の半導体記憶装置にお
いて、 更に、 前記第２制御信号を出力する第２の制御回路を備えてな
り、 前記第２の制御回路は、 前記ライトアンプによるライト・リード動作の開始を示
すカラムスタート信号を入力する第３インバータと、 第３および第４のＮＡＮＤ回路を有する第２フリップ・
フロップ回路と、 前記第２制御信号を入力する第２遅延素子と、 前記第２遅延素子からの出力信号を入力する第４インバ
ータとを備えてなり、 前記第３のＮＡＮＤ回路は、前記第３インバータからの
出力信号および前記第４のＮＡＮＤ回路からの出力信号
を入力して前記第２制御信号を出力し、 前記第４のＮＡＮＤ回路は、前記第３のＮＡＮＤ回路か
らの出力信号、前記第４インバータからの出力信号、お
よび前記第２フリップ・フロップ回路の初期状態を設定
するためのリセット信号を入力する半導体記憶装置。 - 【請求項１１】 請求項１０に記載の半導体記憶装置に
おいて、 前記第２遅延素子は、前記第２遅延素子に入力した信号
を設定された時間だけ遅延させて出力し、 前記設定された時間は、前記第２の制御回路に前記カラ
ムスタート信号が入力してから前記ライトアンプによる
ライト・リード動作および前記ライトアンプと前記メモ
リセルアレイ部との間のデータバスのプリチャージ動作
が終了するまでの時間である半導体記憶装置。 - 【請求項１２】 請求項９から１１のいずれかに記載の
半導体記憶装置において、 前記第２の電源発生回路は、前記第２電源電圧として、
外部電源を降圧してなる電源を供給するとともに、第２
カレントミラー回路と、第２出力トランジスタとを備え
てなり、 前記第２カレントミラー回路は、 第１および第２電極ならびに制御電極をそれぞれが有す
る第７から第１２のトランジスタを有し、 前記第７トランジスタは、その前記第２電極が前記外部
電源に接続され、その前記制御電極が前記第７トランジ
スタの前記第１電極に接続され、 前記第８トランジスタは、その前記第２電極が前記外部
電源に接続され、その前記制御電極が前記第７トランジ
スタの前記制御電極に接続され、 前記第９トランジスタは、その前記第１電極が前記第７
トランジスタの前記第１電極に接続され、 前記第１０トランジスタは、その前記第１電極が前記第
８トランジスタの前記第１電極に接続され、その前記制
御電極が前記第２電源電圧の基準電位に接続され、その
前記第２電極が前記第９トランジスタの前記第２電極に
接続され、 前記第１１トランジスタは、その前記第１電極が前記第
９トランジスタの前記第２電極に接続され、その前記制
御電極が前記第２制御信号を入力し、その前記第２電極
が第１電位部に接続され、 前記第１２トランジスタは、その前記第１電極が前記第
１０トランジスタの前記第２電極に接続され、その前記
制御電極が前記外部電源に接続され、その前記第２電極
が前記第１電位部に接続され、 前記第２出力トランジスタは、その前記第２電極が前記
外部電源に接続され、その前記制御電極が前記第８トラ
ンジスタの前記第１電極に接続され、その前記第１電極
は前記第９トランジスタの前記制御電極に接続されると
ともに、前記第２電源電圧を出力し、 前記第１１および第１２トランジスタは、互いにトラン
ジスタサイズが異なる半導体記憶装置。
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Cited By (2)
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|---|---|---|---|---|
| JP2007207404A (ja) * | 2006-02-06 | 2007-08-16 | Elpida Memory Inc | オーバードライブ書き込み方法、ライトアンプ電源生成回路及びこれらを備えた半導体記憶装置 |
| JP2009026451A (ja) * | 1998-04-30 | 2009-02-05 | Renesas Technology Corp | 半導体集積回路装置 |
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| JPH11213674A (ja) * | 1998-01-20 | 1999-08-06 | Sony Corp | 電圧供給回路 |
| JPH11213664A (ja) | 1998-01-23 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| JP2000021170A (ja) * | 1998-04-30 | 2000-01-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026451A (ja) * | 1998-04-30 | 2009-02-05 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2007207404A (ja) * | 2006-02-06 | 2007-08-16 | Elpida Memory Inc | オーバードライブ書き込み方法、ライトアンプ電源生成回路及びこれらを備えた半導体記憶装置 |
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