JP2001057075A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C7/065—Differential amplifiers of latching type
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- G11C2207/06—Sense amplifier related aspects
- G11C2207/065—Sense amplifier drivers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【課題】 データのセルへの書き込みレベルの低下を防
止し、次サイクルのセンススピードを速くする半導体記
憶装置を提供する。 【解決手段】 メモリセルアレイ部MBと、前記メモリ
セルアレイ部の第1電源電圧VINTSを供給する第1
の電源発生回路VISと、ライトデータWDn−1を前
記メモリセルアレイ部に伝えるためのライトアンプWA
n−1の第2電源電圧VINTWを供給する第2の電源
発生回路VIWとを備えてなり、前記第1の電源発生回
路および前記第2の電源発生回路は、互いに独立してい
る。
止し、次サイクルのセンススピードを速くする半導体記
憶装置を提供する。 【解決手段】 メモリセルアレイ部MBと、前記メモリ
セルアレイ部の第1電源電圧VINTSを供給する第1
の電源発生回路VISと、ライトデータWDn−1を前
記メモリセルアレイ部に伝えるためのライトアンプWA
n−1の第2電源電圧VINTWを供給する第2の電源
発生回路VIWとを備えてなり、前記第1の電源発生回
路および前記第2の電源発生回路は、互いに独立してい
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、データのメモリセルへの書込みレベルの低
下を防止し、次サイクルのセンススピードを高速化する
ことの可能な半導体記憶装置に関する。
関し、特に、データのメモリセルへの書込みレベルの低
下を防止し、次サイクルのセンススピードを高速化する
ことの可能な半導体記憶装置に関する。
【0002】
【従来の技術】DRAMの記憶容量は年々増大してお
り、それに従いMOSFETの微細化も進んでいる。そ
のため、トランジスタの信頼性確保や消費電力削減を目
的として、外部電源から一定レベルの降圧電源を発生さ
せ内部回路の電源として使用する対策がとられている。
り、それに従いMOSFETの微細化も進んでいる。そ
のため、トランジスタの信頼性確保や消費電力削減を目
的として、外部電源から一定レベルの降圧電源を発生さ
せ内部回路の電源として使用する対策がとられている。
【0003】この場合、メモリセルアレイ部と、外部か
ら入力されるライトデータをメモリセルアレイ部に伝え
るライトアンプは、同レベルの電源を使用する。
ら入力されるライトデータをメモリセルアレイ部に伝え
るライトアンプは、同レベルの電源を使用する。
【0004】ここで、メモリセルアレイ部に複数のバン
クが存在し、同時に一のバンクがロウ・アクティブ状態
であり、他のバンクがライトの動作が行え、これら複数
のバンクの一部または全部が同一電源を使用するメモリ
である場合、センスノイズとライトアンプ活性化時のノ
イズが内部降圧電源に影響を与え、降圧電源レベルを保
持することが困難となる。
クが存在し、同時に一のバンクがロウ・アクティブ状態
であり、他のバンクがライトの動作が行え、これら複数
のバンクの一部または全部が同一電源を使用するメモリ
である場合、センスノイズとライトアンプ活性化時のノ
イズが内部降圧電源に影響を与え、降圧電源レベルを保
持することが困難となる。
【0005】電源レベルが低下するとセンスアンプ活性
化時にセルから読み出されたデータの当該セルへの再書
き込みレベルが低下してしまい、当該セルデータの読み
出しスピードの悪化を引き起こしてしまう。
化時にセルから読み出されたデータの当該セルへの再書
き込みレベルが低下してしまい、当該セルデータの読み
出しスピードの悪化を引き起こしてしまう。
【0006】
【発明が解決しようとする課題】本発明の主な目的は、
データのセルへの書き込みレベルの低下を防止し、次サ
イクルのセンススピードを速くすることにある。
データのセルへの書き込みレベルの低下を防止し、次サ
イクルのセンススピードを速くすることにある。
【0007】なお、特開平10−55667号公報に
は、次の半導体記憶装置が開示されている。メモリセル
のコンデンサに電圧を供給する第1の内部電圧発生回路
と、メモリ部以外の各回路部へ動作電源電圧を供給する
内部電圧降圧回路と、ビット線上に読み出された信号を
増幅する電圧を発生する第2の内部電圧発生回路とを備
えている。各回路の駆動電圧とは別にセルフリフレッシ
ュで再書込みされる信号の電圧を高くして、電荷保持能
力を高めセルフリフレッシュの内部動作周期を拡大でき
る。記憶情報に関する信号の増幅を行うための電圧と回
路内のトランジスタを駆動するための電圧とを切り離す
ことにより、セルフリフレッシュ周期の拡大と1回のセ
ルフリフレッシュ動作における消費電流の低減とを実現
し、もってセルフリフレッシュ動作時の消費電力の低減
を図ったものである。
は、次の半導体記憶装置が開示されている。メモリセル
のコンデンサに電圧を供給する第1の内部電圧発生回路
と、メモリ部以外の各回路部へ動作電源電圧を供給する
内部電圧降圧回路と、ビット線上に読み出された信号を
増幅する電圧を発生する第2の内部電圧発生回路とを備
えている。各回路の駆動電圧とは別にセルフリフレッシ
ュで再書込みされる信号の電圧を高くして、電荷保持能
力を高めセルフリフレッシュの内部動作周期を拡大でき
る。記憶情報に関する信号の増幅を行うための電圧と回
路内のトランジスタを駆動するための電圧とを切り離す
ことにより、セルフリフレッシュ周期の拡大と1回のセ
ルフリフレッシュ動作における消費電流の低減とを実現
し、もってセルフリフレッシュ動作時の消費電力の低減
を図ったものである。
【0008】再特WO97/24729号公報には、次
のダイナミック型RAMが開示されている。電源電圧に
対してダイナミック型メモリセルのアドレス選択MOS
FETのしきい値電圧とほぼ同じ大きさの差を持つよう
にされた第1の内部電圧を形成してセンスアンプにハイ
レベル側の動作電圧として供給し、回路の接地電位に対
して所定の差を持つようにされた第2の内部電圧を形成
して上記センスアンプのロウレベル側の動作電圧として
供給し、上記第1の内部電圧に対応したハイレベルと、
上記第2の内部電圧に対応したロウレベルの書き込み信
号をライトアンプで形成して上記ダイナミック型メモリ
セルが接続された相補データ線に伝え、上記ダイナミッ
ク型メモリセルが接続されたワード線には、電源電圧の
ようなハイレベルを選択レベルとし、回路の接地電位の
ようなロウレベルを非選択レベルとして供給する。ま
た、再特WO97/24729号公報には、以下の事項
が開示されている。センスアンプとライトバッファ回路
は、VSG電圧発生回路とVDL電圧発生回路で構成さ
れる電圧発生回路で形成された内部電圧VDLと内部電
圧VSGを受けて動作する。ライトバッファ回路は、メ
モリマットの各々のメモリセルにハイレベル又はロウレ
ベルの情報を書込む回路である。センスアンプは、相補
ビット線に接続された一対の入出力ノードを持ち、ワー
ド線選択によって選択されたメモリセルから対応するビ
ット線に読み出された微小信号レベルの読出し信号をハ
イレベル、ロウレベルに増幅する。センスアンプは、ま
た、データ書込み時に書き込み回路からビット線に与え
られる信号を早い時期に所定のハイレベル、ロウレベル
にするように増幅する。よって、選択されたメモリセル
から読み出されたデータは、センスアンプによる増幅動
作によってレベル回復された上でビット線を介してメモ
リセルに再書込みされる。また、書込みデータはセンス
アンプによって増幅され、かつ所定に規定されたレベル
のハイレベルとロウレベルにされた上でメモリセルに書
込まれる。
のダイナミック型RAMが開示されている。電源電圧に
対してダイナミック型メモリセルのアドレス選択MOS
FETのしきい値電圧とほぼ同じ大きさの差を持つよう
にされた第1の内部電圧を形成してセンスアンプにハイ
レベル側の動作電圧として供給し、回路の接地電位に対
して所定の差を持つようにされた第2の内部電圧を形成
して上記センスアンプのロウレベル側の動作電圧として
供給し、上記第1の内部電圧に対応したハイレベルと、
上記第2の内部電圧に対応したロウレベルの書き込み信
号をライトアンプで形成して上記ダイナミック型メモリ
セルが接続された相補データ線に伝え、上記ダイナミッ
ク型メモリセルが接続されたワード線には、電源電圧の
ようなハイレベルを選択レベルとし、回路の接地電位の
ようなロウレベルを非選択レベルとして供給する。ま
た、再特WO97/24729号公報には、以下の事項
が開示されている。センスアンプとライトバッファ回路
は、VSG電圧発生回路とVDL電圧発生回路で構成さ
れる電圧発生回路で形成された内部電圧VDLと内部電
圧VSGを受けて動作する。ライトバッファ回路は、メ
モリマットの各々のメモリセルにハイレベル又はロウレ
ベルの情報を書込む回路である。センスアンプは、相補
ビット線に接続された一対の入出力ノードを持ち、ワー
ド線選択によって選択されたメモリセルから対応するビ
ット線に読み出された微小信号レベルの読出し信号をハ
イレベル、ロウレベルに増幅する。センスアンプは、ま
た、データ書込み時に書き込み回路からビット線に与え
られる信号を早い時期に所定のハイレベル、ロウレベル
にするように増幅する。よって、選択されたメモリセル
から読み出されたデータは、センスアンプによる増幅動
作によってレベル回復された上でビット線を介してメモ
リセルに再書込みされる。また、書込みデータはセンス
アンプによって増幅され、かつ所定に規定されたレベル
のハイレベルとロウレベルにされた上でメモリセルに書
込まれる。
【0009】特開平10−302492号公報には、次
の半導体集積回路装置が開示されている。外部電源電圧
Vccextを昇圧する昇圧回路1と、昇圧電圧Vcc
intの電圧変動を検知するレベル検知回路と、昇圧電
圧Vccintに基づいて内部電圧Vccintを生成
する内部電圧発生回路と、アドレスバッファと、アドレ
スデコーダと、EEPROM構成のメモリセルアレイと
を備える。レベル検知回路は、メモリアクセス時にレベ
ル検知を行う第1のレベル検知部と、スタンドバイ時に
レベル検知を行う第2のレベル検知部とを備える。スタ
ンドバイ時には、内部電圧発生回路は昇圧電圧Vcci
ntと内部電圧Vccintとを短絡させる。第2のレ
ベル検知部は、第1のレベル検知部よりも消費電力が少
ないため、駆動電圧を低下させずにスタンドバイ時の消
費電力低減が図れる。
の半導体集積回路装置が開示されている。外部電源電圧
Vccextを昇圧する昇圧回路1と、昇圧電圧Vcc
intの電圧変動を検知するレベル検知回路と、昇圧電
圧Vccintに基づいて内部電圧Vccintを生成
する内部電圧発生回路と、アドレスバッファと、アドレ
スデコーダと、EEPROM構成のメモリセルアレイと
を備える。レベル検知回路は、メモリアクセス時にレベ
ル検知を行う第1のレベル検知部と、スタンドバイ時に
レベル検知を行う第2のレベル検知部とを備える。スタ
ンドバイ時には、内部電圧発生回路は昇圧電圧Vcci
ntと内部電圧Vccintとを短絡させる。第2のレ
ベル検知部は、第1のレベル検知部よりも消費電力が少
ないため、駆動電圧を低下させずにスタンドバイ時の消
費電力低減が図れる。
【0010】特開平5−334879号公報には、次の
半導体記憶装置が開示されている。内部電源電圧Vin
tを発生する降圧回路と、その内部電源電圧Vintを
監視するスタンバイモード判別回路とを備える。降圧回
路には、アクティブ用ドライバ回路およびスタンバイ用
ドライバ回路に加えて補償用ドライバ回路を備えてい
る。補償用ドライバ回路は、スタンバイモード判別回路
の出力に応答して、スタンバイモードにおける内部回路
電流増加分を補償する。内部回路電流の増加防止のため
に従来必要とされたパワーカット機能は、これにより不
要となる。しかもこのとき起こり易い内部電源電圧Vi
ntの低下を防いでいるので、本発明の半導体メモリ
は、高速で安定に動作する。
半導体記憶装置が開示されている。内部電源電圧Vin
tを発生する降圧回路と、その内部電源電圧Vintを
監視するスタンバイモード判別回路とを備える。降圧回
路には、アクティブ用ドライバ回路およびスタンバイ用
ドライバ回路に加えて補償用ドライバ回路を備えてい
る。補償用ドライバ回路は、スタンバイモード判別回路
の出力に応答して、スタンバイモードにおける内部回路
電流増加分を補償する。内部回路電流の増加防止のため
に従来必要とされたパワーカット機能は、これにより不
要となる。しかもこのとき起こり易い内部電源電圧Vi
ntの低下を防いでいるので、本発明の半導体メモリ
は、高速で安定に動作する。
【0011】特開平7−57472号公報には、次の半
導体集積回路装置が開示されている。第1出力信号のレ
ベルが、SRAMのライトイネーブル信号のレベルに応
じて二値状態をとるようにされたレシーバ回路と、第2
出力信号のレベルが、第1出力信号のレベルに応じて、
所定の内部電源電圧に等しい値及び外部電源電圧のいず
れかに切換るようにされたスイッチ回路と、外部電源電
圧からスイッチ回路の第2出力信号のレベルに等しい値
の電圧を生成し内部の信号処理回路に供給するようにさ
れた降圧回路とを備える。レシーバ回路の他方の入力端
に、SRAMの通常動作時のライトイネーブル信号の”
L”レベルより更に低いレベルのリファレンス電圧を与
える。
導体集積回路装置が開示されている。第1出力信号のレ
ベルが、SRAMのライトイネーブル信号のレベルに応
じて二値状態をとるようにされたレシーバ回路と、第2
出力信号のレベルが、第1出力信号のレベルに応じて、
所定の内部電源電圧に等しい値及び外部電源電圧のいず
れかに切換るようにされたスイッチ回路と、外部電源電
圧からスイッチ回路の第2出力信号のレベルに等しい値
の電圧を生成し内部の信号処理回路に供給するようにさ
れた降圧回路とを備える。レシーバ回路の他方の入力端
に、SRAMの通常動作時のライトイネーブル信号の”
L”レベルより更に低いレベルのリファレンス電圧を与
える。
【0012】
【課題を解決するための手段】その課題を解決するため
の手段が請求項に対応して表現される次の記載中に現れ
る()つきの数字は、請求項の記載事項が詳しく後述さ
れる実施の複数の形態のうちの少なくとも1つの形態の
部材、工程、動作に対応することを示すが、本発明の解
決手段がそれらの数字が示す実施の形態の部材に限定し
て解釈されるためのものではなく、その対応関係を明白
にするためのものである。
の手段が請求項に対応して表現される次の記載中に現れ
る()つきの数字は、請求項の記載事項が詳しく後述さ
れる実施の複数の形態のうちの少なくとも1つの形態の
部材、工程、動作に対応することを示すが、本発明の解
決手段がそれらの数字が示す実施の形態の部材に限定し
て解釈されるためのものではなく、その対応関係を明白
にするためのものである。
【0013】本発明の半導体記憶装置は、メモリセルア
レイ部(MB)と、前記メモリセルアレイ部(MB)の
第1電源電圧(VINTS)を供給する第1の電源発生
回路(VIS)と、ライトデータ(WDn−1)を前記
メモリセルアレイ部(MB)に伝えるためのライトアン
プ(WAn−1)の第2電源電圧(VINTW)を供給
する第2の電源発生回路(VIW)とを備えてなり、前
記第1の電源発生回路(VIS)および前記第2の電源
発生回路(VIW)は、互いに独立している。
レイ部(MB)と、前記メモリセルアレイ部(MB)の
第1電源電圧(VINTS)を供給する第1の電源発生
回路(VIS)と、ライトデータ(WDn−1)を前記
メモリセルアレイ部(MB)に伝えるためのライトアン
プ(WAn−1)の第2電源電圧(VINTW)を供給
する第2の電源発生回路(VIW)とを備えてなり、前
記第1の電源発生回路(VIS)および前記第2の電源
発生回路(VIW)は、互いに独立している。
【0014】本発明の半導体記憶装置において、前記メ
モリセルアレイ部(MB)は、複数のバンク(BANK
n−1)を有し、前記第1の電源発生回路(VIS)
は、前記複数のバンク(BANKn−1)のそれぞれに
設けられたセンスアンプ(SA)を活性化するドライバ
(TP2)に前記第1電源電圧(VINTS)を供給
し、前記第2の電源発生回路(VIW)は、前記複数の
バンク(BANKn−1)のそれぞれに設けられた前記
ライトアンプ(WAn−1)に前記第2電源電圧(VI
NTW)を供給する。
モリセルアレイ部(MB)は、複数のバンク(BANK
n−1)を有し、前記第1の電源発生回路(VIS)
は、前記複数のバンク(BANKn−1)のそれぞれに
設けられたセンスアンプ(SA)を活性化するドライバ
(TP2)に前記第1電源電圧(VINTS)を供給
し、前記第2の電源発生回路(VIW)は、前記複数の
バンク(BANKn−1)のそれぞれに設けられた前記
ライトアンプ(WAn−1)に前記第2電源電圧(VI
NTW)を供給する。
【0015】本発明の半導体記憶装置において、前記第
1電源電圧(VINTS)は、外部電源(VCC)を降
圧してなる電圧である。
1電源電圧(VINTS)は、外部電源(VCC)を降
圧してなる電圧である。
【0016】本発明の半導体記憶装置において、前記第
2電源電圧(VINTW)は、外部電源(VCC)を降
圧してなる電圧であり、前記第1電源電圧(VINT
S)と実質的に同一の電位である。
2電源電圧(VINTW)は、外部電源(VCC)を降
圧してなる電圧であり、前記第1電源電圧(VINT
S)と実質的に同一の電位である。
【0017】本発明の半導体記憶装置において、前記第
1の電源発生回路(VIS)は、第1制御信号(VSU
P)に応答して、前記第1電源電圧(VINTS)の供
給量を変える。
1の電源発生回路(VIS)は、第1制御信号(VSU
P)に応答して、前記第1電源電圧(VINTS)の供
給量を変える。
【0018】本発明の半導体記憶装置において、更に、
前記第1制御信号(VSUP)を出力する第1の制御回
路(VISC)を備えてなり、前記第1の制御回路(V
ISC)は、センスアンプ(SA)によるセンス動作の
開始を示すセンススタート信号(SENSE)を入力す
る第1インバータ(IV0)と、第1および第2のNA
ND回路(NA0、NA1)を有する第1フリップ・フ
ロップ回路(FF0)と、前記第1制御信号(VSU
P)を入力する第1遅延素子(DL0)と、前記第1遅
延素子(DL0)からの出力信号を入力する第2インバ
ータ(IV1)とを備えてなり、前記第1のNAND回
路(NA0)は、前記第1インバータ(IV0)からの
出力信号および前記第2のNAND回路(NA1)から
の出力信号を入力して前記第1制御信号(VSUP)を
出力し、前記第2のNAND回路(NA1)は、前記第
1のNAND回路(NA0)からの出力信号(VSU
P)、前記第2インバータ(IV1)からの出力信号、
および前記第1フリップ・フロップ回路(FF0)の初
期状態を設定するためのリセット信号(Reset)を
入力する。
前記第1制御信号(VSUP)を出力する第1の制御回
路(VISC)を備えてなり、前記第1の制御回路(V
ISC)は、センスアンプ(SA)によるセンス動作の
開始を示すセンススタート信号(SENSE)を入力す
る第1インバータ(IV0)と、第1および第2のNA
ND回路(NA0、NA1)を有する第1フリップ・フ
ロップ回路(FF0)と、前記第1制御信号(VSU
P)を入力する第1遅延素子(DL0)と、前記第1遅
延素子(DL0)からの出力信号を入力する第2インバ
ータ(IV1)とを備えてなり、前記第1のNAND回
路(NA0)は、前記第1インバータ(IV0)からの
出力信号および前記第2のNAND回路(NA1)から
の出力信号を入力して前記第1制御信号(VSUP)を
出力し、前記第2のNAND回路(NA1)は、前記第
1のNAND回路(NA0)からの出力信号(VSU
P)、前記第2インバータ(IV1)からの出力信号、
および前記第1フリップ・フロップ回路(FF0)の初
期状態を設定するためのリセット信号(Reset)を
入力する。
【0019】本発明の半導体記憶装置において、前記第
1遅延素子(DL0)は、前記第1遅延素子(DL0)
に入力した信号を設定された時間だけ遅延させて出力
し、前記設定された時間は、前記第1の制御回路(VI
SC)に前記センススタート信号(SENSE)が入力
してから前記センスアンプ(SA)による前記センス動
作が終了するまでの時間である。
1遅延素子(DL0)は、前記第1遅延素子(DL0)
に入力した信号を設定された時間だけ遅延させて出力
し、前記設定された時間は、前記第1の制御回路(VI
SC)に前記センススタート信号(SENSE)が入力
してから前記センスアンプ(SA)による前記センス動
作が終了するまでの時間である。
【0020】本発明の半導体記憶装置において、前記第
1の電源発生回路(VIS)は、前記第1電源電圧(V
INTS)として、外部電源(VCC)を降圧してなる
電源を供給するとともに、第1カレントミラー回路(C
M0)と、第1出力トランジスタ(TP5)とを備えて
なり、前記第1カレントミラー回路(CM0)は、第1
および第2電極(D、S)ならびに制御電極(G)をそ
れぞれが有する第1から第6のトランジスタ(TP3、
TP4、TN4〜TN7)を有し、前記第1トランジス
タ(TP3)は、その前記第2電極(S)が前記外部電
源(VCC)に接続され、その前記制御電極(G)が前
記第1トランジスタ(TP3)の前記第1電極(D)に
接続され、前記第2トランジスタ(TP4)は、その前
記第2電極(S)が前記外部電源(VCC)に接続さ
れ、その前記制御電極(G)が前記第1トランジスタ
(TP3)の前記制御電極(G)に接続され、前記第3
トランジスタ(TN4)は、その前記第1電極(D)が
前記第1トランジスタ(TP3)の前記第1電極(D)
に接続され、前記第4トランジスタ(TN5)は、その
前記第1電極(D)が前記第2トランジスタ(TP4)
の前記第1電極(D)に接続され、その前記制御電極
(G)が前記第1電源電圧(VINTS)の基準電位
(VREF)に接続され、その前記第2電極(S)が前
記第3トランジスタ(TN4)の前記第2電極(S)に
接続され、前記第5トランジスタ(TN6)は、その前
記第1電極(D)が前記第3トランジスタ(TN4)の
前記第2電極(S)に接続され、その前記制御電極
(G)が前記第1制御信号(VSUP)を入力し、その
前記第2電極(S)が第1電位部(GND)に接続さ
れ、前記第6トランジスタ(TN7)は、その前記第1
電極(D)が前記第4トランジスタ(TN5)の前記第
2電極(S)に接続され、その前記制御電極(G)が前
記外部電源(VCC)に接続され、その前記第2電極
(S)が前記第1電位部(GND)に接続され、前記第
1出力トランジスタ(TP5)は、その前記第2電極
(S)が前記外部電源(VCC)に接続され、その前記
制御電極(G)が前記第2トランジスタ(TP4)の前
記第1電極(D)に接続され、その前記第1電極(D)
は前記第3トランジスタ(TN4)の前記制御電極
(G)に接続されるとともに、前記第1電源電圧(VI
NTS)を出力し、前記第5および第6トランジスタ
(TN6、TN7)は、互いにトランジスタサイズが異
なる。
1の電源発生回路(VIS)は、前記第1電源電圧(V
INTS)として、外部電源(VCC)を降圧してなる
電源を供給するとともに、第1カレントミラー回路(C
M0)と、第1出力トランジスタ(TP5)とを備えて
なり、前記第1カレントミラー回路(CM0)は、第1
および第2電極(D、S)ならびに制御電極(G)をそ
れぞれが有する第1から第6のトランジスタ(TP3、
TP4、TN4〜TN7)を有し、前記第1トランジス
タ(TP3)は、その前記第2電極(S)が前記外部電
源(VCC)に接続され、その前記制御電極(G)が前
記第1トランジスタ(TP3)の前記第1電極(D)に
接続され、前記第2トランジスタ(TP4)は、その前
記第2電極(S)が前記外部電源(VCC)に接続さ
れ、その前記制御電極(G)が前記第1トランジスタ
(TP3)の前記制御電極(G)に接続され、前記第3
トランジスタ(TN4)は、その前記第1電極(D)が
前記第1トランジスタ(TP3)の前記第1電極(D)
に接続され、前記第4トランジスタ(TN5)は、その
前記第1電極(D)が前記第2トランジスタ(TP4)
の前記第1電極(D)に接続され、その前記制御電極
(G)が前記第1電源電圧(VINTS)の基準電位
(VREF)に接続され、その前記第2電極(S)が前
記第3トランジスタ(TN4)の前記第2電極(S)に
接続され、前記第5トランジスタ(TN6)は、その前
記第1電極(D)が前記第3トランジスタ(TN4)の
前記第2電極(S)に接続され、その前記制御電極
(G)が前記第1制御信号(VSUP)を入力し、その
前記第2電極(S)が第1電位部(GND)に接続さ
れ、前記第6トランジスタ(TN7)は、その前記第1
電極(D)が前記第4トランジスタ(TN5)の前記第
2電極(S)に接続され、その前記制御電極(G)が前
記外部電源(VCC)に接続され、その前記第2電極
(S)が前記第1電位部(GND)に接続され、前記第
1出力トランジスタ(TP5)は、その前記第2電極
(S)が前記外部電源(VCC)に接続され、その前記
制御電極(G)が前記第2トランジスタ(TP4)の前
記第1電極(D)に接続され、その前記第1電極(D)
は前記第3トランジスタ(TN4)の前記制御電極
(G)に接続されるとともに、前記第1電源電圧(VI
NTS)を出力し、前記第5および第6トランジスタ
(TN6、TN7)は、互いにトランジスタサイズが異
なる。
【0021】本発明の半導体記憶装置において、前記第
2の電源発生回路(VIW)は、第2制御信号(VWU
P)に応答して、前記第2電源電圧(VINTW)の供
給量を変える。
2の電源発生回路(VIW)は、第2制御信号(VWU
P)に応答して、前記第2電源電圧(VINTW)の供
給量を変える。
【0022】本発明の半導体記憶装置において、更に、
前記第2制御信号(VWUP)を出力する第2の制御回
路(VIWC)を備えてなり、前記第2の制御回路(V
IWC)は、前記ライトアンプ(WAn−1)によるラ
イト・リード動作の開始を示すカラムスタート信号(C
OLCYC)を入力する第3インバータ(IV2)と、
第3および第4のNAND回路(NA2、NA3)を有
する第2フリップ・フロップ回路(FF1)と、前記第
2制御信号(VWUP)を入力する第2遅延素子(DL
1)と、前記第2遅延素子(DL1)からの出力信号を
入力する第4インバータ(IV3)とを備えてなり、前
記第3のNAND回路(NA2)は、前記第3インバー
タ(IV2)からの出力信号および前記第4のNAND
回路(NA3)からの出力信号を入力して前記第2制御
信号(VWUP)を出力し、前記第4のNAND回路
(NA3)は、前記第3のNAND回路(NA2)から
の出力信号(VWUP)、前記第4インバータ(IV
3)からの出力信号、および前記第2フリップ・フロッ
プ回路(FF1)の初期状態を設定するためのリセット
信号(Reset)を入力する。
前記第2制御信号(VWUP)を出力する第2の制御回
路(VIWC)を備えてなり、前記第2の制御回路(V
IWC)は、前記ライトアンプ(WAn−1)によるラ
イト・リード動作の開始を示すカラムスタート信号(C
OLCYC)を入力する第3インバータ(IV2)と、
第3および第4のNAND回路(NA2、NA3)を有
する第2フリップ・フロップ回路(FF1)と、前記第
2制御信号(VWUP)を入力する第2遅延素子(DL
1)と、前記第2遅延素子(DL1)からの出力信号を
入力する第4インバータ(IV3)とを備えてなり、前
記第3のNAND回路(NA2)は、前記第3インバー
タ(IV2)からの出力信号および前記第4のNAND
回路(NA3)からの出力信号を入力して前記第2制御
信号(VWUP)を出力し、前記第4のNAND回路
(NA3)は、前記第3のNAND回路(NA2)から
の出力信号(VWUP)、前記第4インバータ(IV
3)からの出力信号、および前記第2フリップ・フロッ
プ回路(FF1)の初期状態を設定するためのリセット
信号(Reset)を入力する。
【0023】本発明の半導体記憶装置において、前記第
2遅延素子(DL1)は、前記第2遅延素子(DL1)
に入力した信号を設定された時間だけ遅延させて出力
し、前記設定された時間は、前記第2の制御回路(VI
WC)に前記カラムスタート信号(COLCYC)が入
力してから前記ライトアンプ(WAn−1)によるライ
ト・リード動作および前記ライトアンプ(WAn−1)
と前記メモリセルアレイ部(MB)との間のデータバス
(IOn−1)のプリチャージ動作が終了するまでの時
間である。
2遅延素子(DL1)は、前記第2遅延素子(DL1)
に入力した信号を設定された時間だけ遅延させて出力
し、前記設定された時間は、前記第2の制御回路(VI
WC)に前記カラムスタート信号(COLCYC)が入
力してから前記ライトアンプ(WAn−1)によるライ
ト・リード動作および前記ライトアンプ(WAn−1)
と前記メモリセルアレイ部(MB)との間のデータバス
(IOn−1)のプリチャージ動作が終了するまでの時
間である。
【0024】本発明の半導体記憶装置において、前記第
2の電源発生回路(VIW)は、前記第2電源電圧(V
INTW)として、外部電源(VCC)を降圧してなる
電源を供給するとともに、第2カレントミラー回路(C
M1)と、第2出力トランジスタ(TP8)とを備えて
なり、前記第2カレントミラー回路(CM1)は、第1
および第2電極(D、S)ならびに制御電極(G)をそ
れぞれが有する第7から第12のトランジスタ(TP
6、TP7、TN8〜TN11)を有し、前記第7トラ
ンジスタ(TP6)は、その前記第2電極(S)が前記
外部電源(VCC)に接続され、その前記制御電極
(G)が前記第7トランジスタ(TP6)の前記第1電
極(D)に接続され、前記第8トランジスタ(TP7)
は、その前記第2電極(S)が前記外部電源(VCC)
に接続され、その前記制御電極(G)が前記第7トラン
ジスタ(TP6)の前記制御電極(G)に接続され、前
記第9トランジスタ(TN8)は、その前記第1電極
(D)が前記第7トランジスタ(TP6)の前記第1電
極(D)に接続され、前記第10トランジスタ(TN
9)は、その前記第1電極(D)が前記第8トランジス
タ(TP7)の前記第1電極(D)に接続され、その前
記制御電極(G)が前記第2電源電圧(VINTW)の
基準電位(VREF)に接続され、その前記第2電極
(S)が前記第9トランジスタ(TN8)の前記第2電
極(S)に接続され、前記第11トランジスタ(TN1
0)は、その前記第1電極(D)が前記第9トランジス
タ(TN8)の前記第2電極(S)に接続され、その前
記制御電極(G)が前記第2制御信号(VWUP)を入
力し、その前記第2電極(S)が第1電位部(GND)
に接続され、前記第12トランジスタ(TN11)は、
その前記第1電極(D)が前記第10トランジスタ(T
N9)の前記第2電極(S)に接続され、その前記制御
電極(G)が前記外部電源(VCC)に接続され、その
前記第2電極(S)が前記第1電位部(GND)に接続
され、前記第2出力トランジスタ(TP8)は、その前
記第2電極(S)が前記外部電源(VCC)に接続さ
れ、その前記制御電極(G)が前記第8トランジスタ
(TP7)の前記第1電極(D)に接続され、その前記
第1電極(D)は前記第9トランジスタ(TN8)の前
記制御電極(G)に接続されるとともに、前記第2電源
電圧(VINTW)を出力し、前記第11および第12
トランジスタ(TN10、TN11)は、互いにトラン
ジスタサイズが異なる。
2の電源発生回路(VIW)は、前記第2電源電圧(V
INTW)として、外部電源(VCC)を降圧してなる
電源を供給するとともに、第2カレントミラー回路(C
M1)と、第2出力トランジスタ(TP8)とを備えて
なり、前記第2カレントミラー回路(CM1)は、第1
および第2電極(D、S)ならびに制御電極(G)をそ
れぞれが有する第7から第12のトランジスタ(TP
6、TP7、TN8〜TN11)を有し、前記第7トラ
ンジスタ(TP6)は、その前記第2電極(S)が前記
外部電源(VCC)に接続され、その前記制御電極
(G)が前記第7トランジスタ(TP6)の前記第1電
極(D)に接続され、前記第8トランジスタ(TP7)
は、その前記第2電極(S)が前記外部電源(VCC)
に接続され、その前記制御電極(G)が前記第7トラン
ジスタ(TP6)の前記制御電極(G)に接続され、前
記第9トランジスタ(TN8)は、その前記第1電極
(D)が前記第7トランジスタ(TP6)の前記第1電
極(D)に接続され、前記第10トランジスタ(TN
9)は、その前記第1電極(D)が前記第8トランジス
タ(TP7)の前記第1電極(D)に接続され、その前
記制御電極(G)が前記第2電源電圧(VINTW)の
基準電位(VREF)に接続され、その前記第2電極
(S)が前記第9トランジスタ(TN8)の前記第2電
極(S)に接続され、前記第11トランジスタ(TN1
0)は、その前記第1電極(D)が前記第9トランジス
タ(TN8)の前記第2電極(S)に接続され、その前
記制御電極(G)が前記第2制御信号(VWUP)を入
力し、その前記第2電極(S)が第1電位部(GND)
に接続され、前記第12トランジスタ(TN11)は、
その前記第1電極(D)が前記第10トランジスタ(T
N9)の前記第2電極(S)に接続され、その前記制御
電極(G)が前記外部電源(VCC)に接続され、その
前記第2電極(S)が前記第1電位部(GND)に接続
され、前記第2出力トランジスタ(TP8)は、その前
記第2電極(S)が前記外部電源(VCC)に接続さ
れ、その前記制御電極(G)が前記第8トランジスタ
(TP7)の前記第1電極(D)に接続され、その前記
第1電極(D)は前記第9トランジスタ(TN8)の前
記制御電極(G)に接続されるとともに、前記第2電源
電圧(VINTW)を出力し、前記第11および第12
トランジスタ(TN10、TN11)は、互いにトラン
ジスタサイズが異なる。
【0025】本発明の半導体記憶装置は、メモリセルア
レイ部(MB)と、センスアンプ(SA)を活性化する
ドライバ(TP2)への第1電源電圧(VINTS)を
供給する第1の電源発生回路(VIS)と、外部からの
ライトデータ(WDn−1)を前記メモリセルアレイ部
(MB)に伝えるためのライトアンプ(WAn−1)へ
の第2電源電圧(VINTW)を供給する第2の電源発
生回路(VIW)とを備えてなり、前記第1の電源発生
回路(VIS)および前記第2の電源発生回路(VI
W)は、互いに独立して前記第1および第2電源電圧
(VINTS、VINTW)のそれぞれを供給する。
レイ部(MB)と、センスアンプ(SA)を活性化する
ドライバ(TP2)への第1電源電圧(VINTS)を
供給する第1の電源発生回路(VIS)と、外部からの
ライトデータ(WDn−1)を前記メモリセルアレイ部
(MB)に伝えるためのライトアンプ(WAn−1)へ
の第2電源電圧(VINTW)を供給する第2の電源発
生回路(VIW)とを備えてなり、前記第1の電源発生
回路(VIS)および前記第2の電源発生回路(VI
W)は、互いに独立して前記第1および第2電源電圧
(VINTS、VINTW)のそれぞれを供給する。
【0026】本発明は、大容量メモリにおいて、メモリ
セルアレイ部の電源として外部電源から降圧した電源を
使用する場合に、外部から入力されるライトデータをメ
モリセルアレイ部に伝えるライトアンプの電源と、メモ
リセルアレイ部の電源とを異なった電圧発生回路により
供給するものである。
セルアレイ部の電源として外部電源から降圧した電源を
使用する場合に、外部から入力されるライトデータをメ
モリセルアレイ部に伝えるライトアンプの電源と、メモ
リセルアレイ部の電源とを異なった電圧発生回路により
供給するものである。
【0027】本発明は、メモリセルC0へのデータの書
き込みレベルを左右する、センスアンプSAの活性化用
ドライバTP2の電源VINTSを供給するVINTS
発生回路VISと、ライトデータWDn−1(n=0,
1、…)をドライブするライトアンプWAn−1の電源
VINTWを供給するVINTW発生回路VIWとを別
々に提供する。このことで、電源レベルVINTS、V
INTWの低下が抑えられるので、セルC0への書き込
みレベルの低下を防止し、次サイクルのセンススピード
を速くすることができる。
き込みレベルを左右する、センスアンプSAの活性化用
ドライバTP2の電源VINTSを供給するVINTS
発生回路VISと、ライトデータWDn−1(n=0,
1、…)をドライブするライトアンプWAn−1の電源
VINTWを供給するVINTW発生回路VIWとを別
々に提供する。このことで、電源レベルVINTS、V
INTWの低下が抑えられるので、セルC0への書き込
みレベルの低下を防止し、次サイクルのセンススピード
を速くすることができる。
【0028】
【発明の実施の形態】以下、添付図面を参照して、本発
明の半導体記憶装置の一実施の形態を詳細に説明する。
明の半導体記憶装置の一実施の形態を詳細に説明する。
【0029】図1は、DRAMのライトデータの流れを
表すブロック図である。図2は、DRAMのメモリセル
アレイ部の一対のビットラインBLT、BLNに属する
回路を示す回路図である。
表すブロック図である。図2は、DRAMのメモリセル
アレイ部の一対のビットラインBLT、BLNに属する
回路を示す回路図である。
【0030】図1に、本発明の一実施形態としてのDR
AMを示す。本DRAMは、VINTSドライバVIS
と、第1の制御回路VISCと、VINTWドライバV
IWと、第2の制御回路VIWCとを有している。
AMを示す。本DRAMは、VINTSドライバVIS
と、第1の制御回路VISCと、VINTWドライバV
IWと、第2の制御回路VIWCとを有している。
【0031】VINTSドライバVISは、メモリセル
アレイMBにあるセンスアンプ活性化用ドライバTP2
(図2参照)の電源VINTSを複数のバンクBANK
n−1にわたって供給する。第1の制御回路VISC
は、このVINTSドライバVISの電源供給能力を制
御する。VINTWドライバVIWは、複数のバンクB
ANKn−1のそれぞれのライトアンプWAn−1に電
源VINTWを供給する。第2の制御回路VIWCは、
このVINTWドライバVIWの電源供給能力を制御す
る。
アレイMBにあるセンスアンプ活性化用ドライバTP2
(図2参照)の電源VINTSを複数のバンクBANK
n−1にわたって供給する。第1の制御回路VISC
は、このVINTSドライバVISの電源供給能力を制
御する。VINTWドライバVIWは、複数のバンクB
ANKn−1のそれぞれのライトアンプWAn−1に電
源VINTWを供給する。第2の制御回路VIWCは、
このVINTWドライバVIWの電源供給能力を制御す
る。
【0032】図3に、VINTS制御回路(第1の制御
回路)VISCの一構成例を示す。第1の制御回路VI
SCは、センスアンプSAによるセンス動作の開始を示
すセンススタート信号SENSEを入力するインバータ
IV0と、2つのNAND回路NA0、NA1を有する
フリップ・フロップ回路FF0と、制御信号VSUPを
入力するディレイDL0と、ディレイDL0からの出力
信号を入力するインバータIV1とを備えている。
回路)VISCの一構成例を示す。第1の制御回路VI
SCは、センスアンプSAによるセンス動作の開始を示
すセンススタート信号SENSEを入力するインバータ
IV0と、2つのNAND回路NA0、NA1を有する
フリップ・フロップ回路FF0と、制御信号VSUPを
入力するディレイDL0と、ディレイDL0からの出力
信号を入力するインバータIV1とを備えている。
【0033】NAND回路NA0は、インバータIV0
からの出力信号およびNAND回路NA1からの出力信
号を入力して制御信号VSUPを出力する。NAND回
路NA1は、NAND回路NA0からの出力信号VSU
P、インバータIV1からの出力信号、およびフリップ
・フロップ回路FF0の初期状態を設定するためのリセ
ット信号Resetを入力する。
からの出力信号およびNAND回路NA1からの出力信
号を入力して制御信号VSUPを出力する。NAND回
路NA1は、NAND回路NA0からの出力信号VSU
P、インバータIV1からの出力信号、およびフリップ
・フロップ回路FF0の初期状態を設定するためのリセ
ット信号Resetを入力する。
【0034】このVINTS制御回路VISCでは、セ
ンススタート信号SENSEとしてハイレベル信号が入
力されると、インバータIV0とフリップ・フロップ回
路FF0を介してVINTSドライバVISの供給能力
を高くするための出力信号(制御信号)VSUPがハイ
レベルとなる。また、出力信号VSUPは、センス動作
の開始からセンス動作が完了するまでの時間に調整され
たディレイDL0と、インバータIV1を介してフリッ
プ・フロップ回路FF0にフィードバックされ、その結
果、出力信号VSUPはローレベルになる。また、この
フリップ・フロップ回路FF0には、初期状態を決定す
るためにリセット信号Resetが入力されている。
ンススタート信号SENSEとしてハイレベル信号が入
力されると、インバータIV0とフリップ・フロップ回
路FF0を介してVINTSドライバVISの供給能力
を高くするための出力信号(制御信号)VSUPがハイ
レベルとなる。また、出力信号VSUPは、センス動作
の開始からセンス動作が完了するまでの時間に調整され
たディレイDL0と、インバータIV1を介してフリッ
プ・フロップ回路FF0にフィードバックされ、その結
果、出力信号VSUPはローレベルになる。また、この
フリップ・フロップ回路FF0には、初期状態を決定す
るためにリセット信号Resetが入力されている。
【0035】図4に、VINTSドライバ回路VISの
一構成例を示す。VINTSドライバ回路VISは、電
源電圧VINTSとして、外部電源VCCを降圧してな
る電源を供給する。VINTSドライバ回路VISは、
カレントミラー回路CM0と、電源VINTSを駆動す
るpMOSトランジスタTP5とにより構成されてい
る。カレントミラー回路CM0は、pMOSトランジス
タTP3、TP4と、nMOSトランジスタTN4、T
N5、TN6、TN7とにより構成されている。
一構成例を示す。VINTSドライバ回路VISは、電
源電圧VINTSとして、外部電源VCCを降圧してな
る電源を供給する。VINTSドライバ回路VISは、
カレントミラー回路CM0と、電源VINTSを駆動す
るpMOSトランジスタTP5とにより構成されてい
る。カレントミラー回路CM0は、pMOSトランジス
タTP3、TP4と、nMOSトランジスタTN4、T
N5、TN6、TN7とにより構成されている。
【0036】pMOSトランジスタTP3は、そのソー
スが外部電源VCCに接続され、そのゲートがpMOS
トランジスタTP3のドレインに接続されている。pM
OSトランジスタTP4は、そのソースが外部電源VC
Cに接続され、そのゲートがpMOSトランジスタTP
3のゲートに接続されている。nMOSトランジスタT
N4は、そのドレインがpMOSトランジスタTP3の
ドレインに接続されている。nMOSトランジスタTN
5は、そのドレインがpMOSトランジスタTP4のド
レインに接続され、そのゲートが電源電圧VINTSの
基準電位VREFに接続され、そのソースがnMOSト
ランジスタTN4のソースに接続されている。
スが外部電源VCCに接続され、そのゲートがpMOS
トランジスタTP3のドレインに接続されている。pM
OSトランジスタTP4は、そのソースが外部電源VC
Cに接続され、そのゲートがpMOSトランジスタTP
3のゲートに接続されている。nMOSトランジスタT
N4は、そのドレインがpMOSトランジスタTP3の
ドレインに接続されている。nMOSトランジスタTN
5は、そのドレインがpMOSトランジスタTP4のド
レインに接続され、そのゲートが電源電圧VINTSの
基準電位VREFに接続され、そのソースがnMOSト
ランジスタTN4のソースに接続されている。
【0037】nMOSトランジスタTN6は、そのドレ
インがnMOSトランジスタTN4のソースに接続さ
れ、そのゲートが制御信号VSUPを入力し、そのソー
スがグランドに接続されている。nMOSトランジスタ
TN7は、そのドレインがnMOSトランジスタTN5
のソースに接続され、そのゲートが外部電源VCCに接
続され、そのソースがグランドに接続されている。
インがnMOSトランジスタTN4のソースに接続さ
れ、そのゲートが制御信号VSUPを入力し、そのソー
スがグランドに接続されている。nMOSトランジスタ
TN7は、そのドレインがnMOSトランジスタTN5
のソースに接続され、そのゲートが外部電源VCCに接
続され、そのソースがグランドに接続されている。
【0038】pMOSトランジスタTP5は、そのソー
スが外部電源VCCに接続され、そのゲートがpMOS
トランジスタTP4のドレインに接続され、そのドレイ
ンはnMOSトランジスタTN4のゲートに接続される
とともに、電源電圧VINTSを出力する。
スが外部電源VCCに接続され、そのゲートがpMOS
トランジスタTP4のドレインに接続され、そのドレイ
ンはnMOSトランジスタTN4のゲートに接続される
とともに、電源電圧VINTSを出力する。
【0039】nMOSトランジスタTN5のゲートに入
力されている電圧VREFは、電源VINTSの基準電
位である。nMOSトランジスタTN7は常時オンして
おり、電源VINTSの必要最小限の供給能力を維持す
るためのものである。nMOSトランジスタTN6は、
nMOSトランジスタTN7と比較してトランジスタ能
力が大きく、制御信号VSUPがハイレベルになるとオ
ンとなって、電源VINTSの供給能力を大きくする。
力されている電圧VREFは、電源VINTSの基準電
位である。nMOSトランジスタTN7は常時オンして
おり、電源VINTSの必要最小限の供給能力を維持す
るためのものである。nMOSトランジスタTN6は、
nMOSトランジスタTN7と比較してトランジスタ能
力が大きく、制御信号VSUPがハイレベルになるとオ
ンとなって、電源VINTSの供給能力を大きくする。
【0040】図5に、VINTW制御回路(第2の制御
回路)VIWCの一構成例を示す。VINTW制御回路
VIWCは、ライトアンプWAn−1によるライト・リ
ード動作の開始を示すカラムスタート信号COLCYC
を入力するインバータIV2と、2つのNAND回路N
A2、NA3を有するフリップ・フロップ回路FF1
と、制御信号VWUPを入力するディレイDL1と、デ
ィレイDL1からの出力信号を入力するインバータIV
3とを備えている。
回路)VIWCの一構成例を示す。VINTW制御回路
VIWCは、ライトアンプWAn−1によるライト・リ
ード動作の開始を示すカラムスタート信号COLCYC
を入力するインバータIV2と、2つのNAND回路N
A2、NA3を有するフリップ・フロップ回路FF1
と、制御信号VWUPを入力するディレイDL1と、デ
ィレイDL1からの出力信号を入力するインバータIV
3とを備えている。
【0041】NAND回路NA2は、インバータIV2
からの出力信号およびNAND回路NA3からの出力信
号を入力して制御信号VWUPを出力する。NAND回
路NA3は、NAND回路NA2からの出力信号VWU
P、インバータIV3からの出力信号、およびフリップ
・フロップ回路FF1の初期状態を設定するためのリセ
ット信号Resetを入力する。
からの出力信号およびNAND回路NA3からの出力信
号を入力して制御信号VWUPを出力する。NAND回
路NA3は、NAND回路NA2からの出力信号VWU
P、インバータIV3からの出力信号、およびフリップ
・フロップ回路FF1の初期状態を設定するためのリセ
ット信号Resetを入力する。
【0042】このVINTW制御回路VIWCでは、カ
ラムスタート信号COLCYCが入力されると、インバ
ータIV2とフリップ・フロップ回路FF1を介してV
INTWドライバVINTWの供給能力を高くするため
の出力信号VWUPがアクティブとなる。また、出力信
号VWUPは、カラムスタートからライト、リード動作
が完了した後、データバスIOn−1のプリチャージが
終了するまでの時間に調整されたディレイDL1と、イ
ンバータIV3を介してフリップ・フロップ回路FF1
にフィードバックされ、その結果、出力信号VWUPは
非アクティブになる。また、このフリップ・フロップ回
路FF1には、初期状態を決定するためにリセット信号
Resetが入力されている。
ラムスタート信号COLCYCが入力されると、インバ
ータIV2とフリップ・フロップ回路FF1を介してV
INTWドライバVINTWの供給能力を高くするため
の出力信号VWUPがアクティブとなる。また、出力信
号VWUPは、カラムスタートからライト、リード動作
が完了した後、データバスIOn−1のプリチャージが
終了するまでの時間に調整されたディレイDL1と、イ
ンバータIV3を介してフリップ・フロップ回路FF1
にフィードバックされ、その結果、出力信号VWUPは
非アクティブになる。また、このフリップ・フロップ回
路FF1には、初期状態を決定するためにリセット信号
Resetが入力されている。
【0043】図6にVINTWドライバ回路VIWの一
実施例を示す。VINTWドライバ回路VIWは、電源
電圧VINTWとして、外部電源VCCを降圧してなる
電源を供給する。VINTWドライバ回路VIWは、カ
レントミラー回路CM1と、電源VINTWを駆動する
pMOSトランジスタTP8とにより構成されている。
カレントミラー回路CM1は、pMOSトランジスタT
P6、TP7と、nMOSトランジスタTN8、TN
9、TN10、TN11とにより構成されている。
実施例を示す。VINTWドライバ回路VIWは、電源
電圧VINTWとして、外部電源VCCを降圧してなる
電源を供給する。VINTWドライバ回路VIWは、カ
レントミラー回路CM1と、電源VINTWを駆動する
pMOSトランジスタTP8とにより構成されている。
カレントミラー回路CM1は、pMOSトランジスタT
P6、TP7と、nMOSトランジスタTN8、TN
9、TN10、TN11とにより構成されている。
【0044】pMOSトランジスタTP6は、そのソー
スが外部電源VCCに接続され、そのゲートがpMOS
トランジスタTP6のドレインに接続されている。pM
OSトランジスタTP7は、そのソースが外部電源VC
Cに接続され、そのゲートがpMOSトランジスタTP
6のゲートに接続されている。nMOSトランジスタT
N8は、そのドレインがpMOSトランジスタTP6の
ドレインに接続されている。nMOSトランジスタTN
9は、そのドレインがpMOSトランジスタTP7のド
レインに接続され、そのゲートが電源電圧VINTWの
基準電位VREFに接続され、そのソースがnMOSト
ランジスタTN8のソースに接続されている。
スが外部電源VCCに接続され、そのゲートがpMOS
トランジスタTP6のドレインに接続されている。pM
OSトランジスタTP7は、そのソースが外部電源VC
Cに接続され、そのゲートがpMOSトランジスタTP
6のゲートに接続されている。nMOSトランジスタT
N8は、そのドレインがpMOSトランジスタTP6の
ドレインに接続されている。nMOSトランジスタTN
9は、そのドレインがpMOSトランジスタTP7のド
レインに接続され、そのゲートが電源電圧VINTWの
基準電位VREFに接続され、そのソースがnMOSト
ランジスタTN8のソースに接続されている。
【0045】nMOSトランジスタTN10は、そのド
レインがnMOSトランジスタTN8のソースに接続さ
れ、そのゲートが制御信号VWUPを入力し、そのソー
スがグランドに接続されている。nMOSトランジスタ
TN11は、そのドレインがnMOSトランジスタTN
9のソースに接続され、そのゲートが外部電源VCCに
接続され、そのソースがグランドに接続されている。
レインがnMOSトランジスタTN8のソースに接続さ
れ、そのゲートが制御信号VWUPを入力し、そのソー
スがグランドに接続されている。nMOSトランジスタ
TN11は、そのドレインがnMOSトランジスタTN
9のソースに接続され、そのゲートが外部電源VCCに
接続され、そのソースがグランドに接続されている。
【0046】pMOSトランジスタTP8は、そのソー
スが外部電源VCCに接続され、そのゲートがpMOS
トランジスタTP7のドレインに接続され、そのドレイ
ンはnMOSトランジスタTN8のゲートに接続される
とともに、電源電圧VINTWを出力する。
スが外部電源VCCに接続され、そのゲートがpMOS
トランジスタTP7のドレインに接続され、そのドレイ
ンはnMOSトランジスタTN8のゲートに接続される
とともに、電源電圧VINTWを出力する。
【0047】nMOSトランジスタTN9のゲートに入
力されている電圧VREFは、電源VINTWの基準電
位である。nMOSトランジスタTN11は常時オンし
ており、電源VINTWの必要最小限の供給能力を維持
するためのものである。nMOSトランジスタTN10
は、nMOSトランジスタTN11と比較してトランジ
スタ能力が大きく、制御信号VWUPがハイレベルにな
るとオンとなって、電源VINTWの供給能力を大きく
する。
力されている電圧VREFは、電源VINTWの基準電
位である。nMOSトランジスタTN11は常時オンし
ており、電源VINTWの必要最小限の供給能力を維持
するためのものである。nMOSトランジスタTN10
は、nMOSトランジスタTN11と比較してトランジ
スタ能力が大きく、制御信号VWUPがハイレベルにな
るとオンとなって、電源VINTWの供給能力を大きく
する。
【0048】以上のことから、図1に示されるメモリで
は、センススタート信号SENSEがアクティブ状態に
なってからセンス完了までの間、電源VINTSの供給
能力は高くなる。また、カラムスタート信号COLCY
Cがアクティブ状態になってから、データバスIOn−
1のプリチャージが終了するまでの期間、電源VINT
Wの供給能力は高くなる。従って、これらの電源VIN
TS,VINTWは、独立して供給能力を高めることに
なる。
は、センススタート信号SENSEがアクティブ状態に
なってからセンス完了までの間、電源VINTSの供給
能力は高くなる。また、カラムスタート信号COLCY
Cがアクティブ状態になってから、データバスIOn−
1のプリチャージが終了するまでの期間、電源VINT
Wの供給能力は高くなる。従って、これらの電源VIN
TS,VINTWは、独立して供給能力を高めることに
なる。
【0049】以下に、本実施形態のメモリ動作につい
て、図7のタイミング図を用いて説明する。
て、図7のタイミング図を用いて説明する。
【0050】まず、VINTS制御回路VISCのフリ
ップ・フロップ回路FF0およびVINTW制御回路V
IWCのフリップ・フロップ回路FF1の初期状態を決
めるためにローレベルのリセット信号Resetのワン
ショットを入力する。
ップ・フロップ回路FF0およびVINTW制御回路V
IWCのフリップ・フロップ回路FF1の初期状態を決
めるためにローレベルのリセット信号Resetのワン
ショットを入力する。
【0051】次に、センススタート信号SENSEがハ
イになると、そのセンススタート信号SENSEの立ち
上がりから制御信号VSUPがハイレベルとなり、VI
NTSドライバVISによって電源VINTSの供給能
力が上昇する。
イになると、そのセンススタート信号SENSEの立ち
上がりから制御信号VSUPがハイレベルとなり、VI
NTSドライバVISによって電源VINTSの供給能
力が上昇する。
【0052】その後、ディレイDL0のディレイ時間後
に制御信号VSUPがローレベルになり、電源VINT
Sの供給能力を落とす。また、連続して、同バンクBA
NKn−1あるいは他バンクBANKn−1へのセンス
スタート信号SENSEが入力された場合、制御信号V
SUPは最後に入力されたセンススタート信号SENS
Eの立ち上がりからディレイDL0のディレイ時間後に
ローレベルになる。
に制御信号VSUPがローレベルになり、電源VINT
Sの供給能力を落とす。また、連続して、同バンクBA
NKn−1あるいは他バンクBANKn−1へのセンス
スタート信号SENSEが入力された場合、制御信号V
SUPは最後に入力されたセンススタート信号SENS
Eの立ち上がりからディレイDL0のディレイ時間後に
ローレベルになる。
【0053】一方、カラムスタート信号COLCYCが
ハイになると、そのカラムスタート信号COLCYCの
立ち上がりを受けて制御信号VWUPがハイレベルとな
り、VINTWドライバVIWによって電源VINTW
の供給能力が上昇する。また、連続してカラムスタート
信号COLCYCが入力された場合、最後に入力された
カラムスタート信号COLCYCの立ち上がりからディ
レイDL1のディレイ時間後に制御信号VWUPがロー
レベルになり、電源VINTWの供給能力が落ちる。
ハイになると、そのカラムスタート信号COLCYCの
立ち上がりを受けて制御信号VWUPがハイレベルとな
り、VINTWドライバVIWによって電源VINTW
の供給能力が上昇する。また、連続してカラムスタート
信号COLCYCが入力された場合、最後に入力された
カラムスタート信号COLCYCの立ち上がりからディ
レイDL1のディレイ時間後に制御信号VWUPがロー
レベルになり、電源VINTWの供給能力が落ちる。
【0054】以上説明した本実施形態によれば、以下の
効果を奏することができる。センスアンプ用電源とライ
トアンプ用電源を別々に供給することによって、センス
時にライトアンプが動作して内部電源レベルを低下させ
ても、センスアンプ用電源には影響がないので、セルへ
のデータ書き込みレベルの低下を防止できる。その結
果、次サイクルでの当該セルのセンススピードが高速化
される。
効果を奏することができる。センスアンプ用電源とライ
トアンプ用電源を別々に供給することによって、センス
時にライトアンプが動作して内部電源レベルを低下させ
ても、センスアンプ用電源には影響がないので、セルへ
のデータ書き込みレベルの低下を防止できる。その結
果、次サイクルでの当該セルのセンススピードが高速化
される。
【0055】また、センスアンプ用電源はセンススター
ト信号が入力された時からセンス終了までの期間以外は
電源供給能力を低下させ、ライトアンプ用電源はカラム
・アクティブ時以外は電源供給能力を低下させることに
よって、電流消費が大きい電源回路の消費電流を削減す
ることもできる。
ト信号が入力された時からセンス終了までの期間以外は
電源供給能力を低下させ、ライトアンプ用電源はカラム
・アクティブ時以外は電源供給能力を低下させることに
よって、電流消費が大きい電源回路の消費電流を削減す
ることもできる。
【0056】
【発明の効果】本発明の半導体記憶装置によれば、デー
タのセルへの書込みレベルの低下が防止され、次サイク
ルのセンススピードを速くすることができる。
タのセルへの書込みレベルの低下が防止され、次サイク
ルのセンススピードを速くすることができる。
【図1】図1は、本発明の半導体記憶装置の一実施形態
を示すブロック図である。
を示すブロック図である。
【図2】図2は、本発明の半導体記憶装置の一実施形態
を構成するメモリアレイ部の一対のビットラインに属す
る回路を示す回路図である。
を構成するメモリアレイ部の一対のビットラインに属す
る回路を示す回路図である。
【図3】図3は、本発明の半導体記憶装置の一実施形態
を構成するVINTS制御回路を示す回路図である。
を構成するVINTS制御回路を示す回路図である。
【図4】図4は、本発明の半導体記憶装置の一実施形態
を構成するVINTSドライバ回路を示す回路図であ
る。
を構成するVINTSドライバ回路を示す回路図であ
る。
【図5】図5は、本発明の半導体記憶装置の一実施形態
を構成するVINTW制御回路を示す回路図である。
を構成するVINTW制御回路を示す回路図である。
【図6】図6は、本発明の半導体記憶装置の一実施形態
を構成するVINTWドライバ回路を示す回路図であ
る。
を構成するVINTWドライバ回路を示す回路図であ
る。
【図7】図7は、本発明の半導体記憶装置の一実施形態
の動作を示すタイミング図である。
の動作を示すタイミング図である。
BANKn−1 バンク BLN ビットライン BLT ビットライン C0 メモリセル CM0 カレントミラー回路 CM1 カレントミラー回路 COLCYC カラムスタート信号 DL0 ディレイ DL1 ディレイ FF0 フリップ・フロップ回路 FF1 フリップ・フロップ回路 IOn−1 データバス IV0 インバータ IV1 インバータ IV2 インバータ IV3 インバータ MB メモリセルアレイ Reset リセット信号 SA センスアンプ SENSE センススタート信号 TN3 NチャネルMOSトランジスタ TN4 NチャネルMOSトランジスタ TN5 NチャネルMOSトランジスタ TN6 NチャネルMOSトランジスタ TN7 NチャネルMOSトランジスタ TN8 NチャネルMOSトランジスタ TN9 NチャネルMOSトランジスタ TN10 NチャネルMOSトランジスタ TN11 NチャネルMOSトランジスタ TP2 センスアンプ活性用ドライバ TP3 PチャネルMOSトランジスタ TP4 PチャネルMOSトランジスタ TP5 PチャネルMOSトランジスタ TP6 PチャネルMOSトランジスタ TP7 PチャネルMOSトランジスタ TP8 PチャネルMOSトランジスタ VINTS 電源 VINTW 電源 VIS VINTS発生回路(ドライバ) VISC VINTS制御回路 VIW VINTW発生回路(ドライバ) VIWC VINTW制御回路 VREF 基準電位 VSUP 制御信号 VWUP 制御信号 WAn−1 ライトアンプ WDn−1 ライトデータ WL ワードライン
Claims (12)
- 【請求項1】 メモリセルアレイ部と、 前記メモリセルアレイ部の第1電源電圧を供給する第1
の電源発生回路と、 ライトデータを前記メモリセルアレイ部に伝えるための
ライトアンプの第2電源電圧を供給する第2の電源発生
回路とを備えてなり、 前記第1の電源発生回路および前記第2の電源発生回路
は、互いに独立している半導体記憶装置。 - 【請求項2】 請求項1に記載の半導体記憶装置におい
て、 前記メモリセルアレイ部は、複数のバンクを有し、 前記第1の電源発生回路は、前記複数のバンクのそれぞ
れに設けられたセンスアンプを活性化するドライバに前
記第1電源電圧を供給し、 前記第2の電源発生回路は、前記複数のバンクのそれぞ
れに設けられた前記ライトアンプに前記第2電源電圧を
供給する半導体記憶装置。 - 【請求項3】 請求項1または2に記載の半導体記憶装
置において、 前記第1電源電圧は、外部電源を降圧してなる電圧であ
る半導体記憶装置。 - 【請求項4】 請求項1から3のいずれかに記載の半導
体記憶装置において、 前記第2電源電圧は、外部電源を降圧してなる電圧であ
り、前記第1電源電圧と実質的に同一の電位である半導
体記憶装置。 - 【請求項5】 請求項1から4のいずれかに記載の半導
体記憶装置において、 前記第1の電源発生回路は、第1制御信号に応答して、
前記第1電源電圧の供給量を変える半導体記憶装置。 - 【請求項6】 請求項5に記載の半導体記憶装置におい
て、 更に、 前記第1制御信号を出力する第1の制御回路を備えてな
り、 前記第1の制御回路は、 センスアンプによるセンス動作の開始を示すセンススタ
ート信号を入力する第1インバータと、 第1および第2のNAND回路を有する第1フリップ・
フロップ回路と、 前記第1制御信号を入力する第1遅延素子と、 前記第1遅延素子からの出力信号を入力する第2インバ
ータとを備えてなり、 前記第1のNAND回路は、前記第1インバータからの
出力信号および前記第2のNAND回路からの出力信号
を入力して前記第1制御信号を出力し、 前記第2のNAND回路は、前記第1のNAND回路か
らの出力信号、前記第2インバータからの出力信号、お
よび前記第1フリップ・フロップ回路の初期状態を設定
するためのリセット信号を入力する半導体記憶装置。 - 【請求項7】 請求項6に記載の半導体記憶装置におい
て、 前記第1遅延素子は、前記第1遅延素子に入力した信号
を設定された時間だけ遅延させて出力し、 前記設定された時間は、前記第1の制御回路に前記セン
ススタート信号が入力してから前記センスアンプによる
前記センス動作が終了するまでの時間である半導体記憶
装置。 - 【請求項8】 請求項5から7のいずれかに記載の半導
体記憶装置において、 前記第1の電源発生回路は、前記第1電源電圧として、
外部電源を降圧してなる電源を供給するとともに、第1
カレントミラー回路と、第1出力トランジスタとを備え
てなり、 前記第1カレントミラー回路は、 第1および第2電極ならびに制御電極をそれぞれが有す
る第1から第6のトランジスタを有し、 前記第1トランジスタは、その前記第2電極が前記外部
電源に接続され、その前記制御電極が前記第1トランジ
スタの前記第1電極に接続され、 前記第2トランジスタは、その前記第2電極が前記外部
電源に接続され、その前記制御電極が前記第1トランジ
スタの前記制御電極に接続され、 前記第3トランジスタは、その前記第1電極が前記第1
トランジスタの前記第1電極に接続され、 前記第4トランジスタは、その前記第1電極が前記第2
トランジスタの前記第1電極に接続され、その前記制御
電極が前記第1電源電圧の基準電位に接続され、その前
記第2電極が前記第3トランジスタの前記第2電極に接
続され、 前記第5トランジスタは、その前記第1電極が前記第3
トランジスタの前記第2電極に接続され、その前記制御
電極が前記第1制御信号を入力し、その前記第2電極が
第1電位部に接続され、 前記第6トランジスタは、その前記第1電極が前記第4
トランジスタの前記第2電極に接続され、その前記制御
電極が前記外部電源に接続され、その前記第2電極が前
記第1電位部に接続され、 前記第1出力トランジスタは、その前記第2電極が前記
外部電源に接続され、その前記制御電極が前記第2トラ
ンジスタの前記第1電極に接続され、その前記第1電極
は前記第3トランジスタの前記制御電極に接続されると
ともに、前記第1電源電圧を出力し、 前記第5および第6トランジスタは、互いにトランジス
タサイズが異なる半導体記憶装置。 - 【請求項9】 請求項1から8のいずれかに記載の半導
体記憶装置において、 前記第2の電源発生回路は、第2制御信号に応答して、
前記第2電源電圧の供給量を変える半導体記憶装置。 - 【請求項10】 請求項9に記載の半導体記憶装置にお
いて、 更に、 前記第2制御信号を出力する第2の制御回路を備えてな
り、 前記第2の制御回路は、 前記ライトアンプによるライト・リード動作の開始を示
すカラムスタート信号を入力する第3インバータと、 第3および第4のNAND回路を有する第2フリップ・
フロップ回路と、 前記第2制御信号を入力する第2遅延素子と、 前記第2遅延素子からの出力信号を入力する第4インバ
ータとを備えてなり、 前記第3のNAND回路は、前記第3インバータからの
出力信号および前記第4のNAND回路からの出力信号
を入力して前記第2制御信号を出力し、 前記第4のNAND回路は、前記第3のNAND回路か
らの出力信号、前記第4インバータからの出力信号、お
よび前記第2フリップ・フロップ回路の初期状態を設定
するためのリセット信号を入力する半導体記憶装置。 - 【請求項11】 請求項10に記載の半導体記憶装置に
おいて、 前記第2遅延素子は、前記第2遅延素子に入力した信号
を設定された時間だけ遅延させて出力し、 前記設定された時間は、前記第2の制御回路に前記カラ
ムスタート信号が入力してから前記ライトアンプによる
ライト・リード動作および前記ライトアンプと前記メモ
リセルアレイ部との間のデータバスのプリチャージ動作
が終了するまでの時間である半導体記憶装置。 - 【請求項12】 請求項9から11のいずれかに記載の
半導体記憶装置において、 前記第2の電源発生回路は、前記第2電源電圧として、
外部電源を降圧してなる電源を供給するとともに、第2
カレントミラー回路と、第2出力トランジスタとを備え
てなり、 前記第2カレントミラー回路は、 第1および第2電極ならびに制御電極をそれぞれが有す
る第7から第12のトランジスタを有し、 前記第7トランジスタは、その前記第2電極が前記外部
電源に接続され、その前記制御電極が前記第7トランジ
スタの前記第1電極に接続され、 前記第8トランジスタは、その前記第2電極が前記外部
電源に接続され、その前記制御電極が前記第7トランジ
スタの前記制御電極に接続され、 前記第9トランジスタは、その前記第1電極が前記第7
トランジスタの前記第1電極に接続され、 前記第10トランジスタは、その前記第1電極が前記第
8トランジスタの前記第1電極に接続され、その前記制
御電極が前記第2電源電圧の基準電位に接続され、その
前記第2電極が前記第9トランジスタの前記第2電極に
接続され、 前記第11トランジスタは、その前記第1電極が前記第
9トランジスタの前記第2電極に接続され、その前記制
御電極が前記第2制御信号を入力し、その前記第2電極
が第1電位部に接続され、 前記第12トランジスタは、その前記第1電極が前記第
10トランジスタの前記第2電極に接続され、その前記
制御電極が前記外部電源に接続され、その前記第2電極
が前記第1電位部に接続され、 前記第2出力トランジスタは、その前記第2電極が前記
外部電源に接続され、その前記制御電極が前記第8トラ
ンジスタの前記第1電極に接続され、その前記第1電極
は前記第9トランジスタの前記制御電極に接続されると
ともに、前記第2電源電圧を出力し、 前記第11および第12トランジスタは、互いにトラン
ジスタサイズが異なる半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23027199A JP2001057075A (ja) | 1999-08-17 | 1999-08-17 | 半導体記憶装置 |
US09/633,133 US6504782B1 (en) | 1999-08-17 | 2000-08-04 | Semiconductor memory apparatus that can prevent write level of data to memory cell from dropping and improve sense speed at next cycle |
KR1020000046483A KR20010021268A (ko) | 1999-08-17 | 2000-08-11 | 메모리 셀로의 데이터의 기입 레벨이 강하하는 것을방지하고 다음 사이클에서 센스 속도를 향상시킬 수 있는반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23027199A JP2001057075A (ja) | 1999-08-17 | 1999-08-17 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001057075A true JP2001057075A (ja) | 2001-02-27 |
Family
ID=16905192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23027199A Pending JP2001057075A (ja) | 1999-08-17 | 1999-08-17 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6504782B1 (ja) |
JP (1) | JP2001057075A (ja) |
KR (1) | KR20010021268A (ja) |
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CN112863570B (zh) * | 2019-11-27 | 2024-05-14 | 长鑫存储技术有限公司 | 读写转换电路及其驱动方法、存储器 |
US11848070B2 (en) * | 2021-11-10 | 2023-12-19 | Micron Technology, Inc. | Memory with DQS pulse control circuitry, and associated systems, devices, and methods |
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JP2937649B2 (ja) | 1991-10-30 | 1999-08-23 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
JPH0757472A (ja) | 1993-08-13 | 1995-03-03 | Nec Corp | 半導体集積回路装置 |
JPH0757427A (ja) | 1993-08-16 | 1995-03-03 | Sony Corp | テープカセットのハブ保持機構 |
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