JPH1055667A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭ型半導体記憶装置において、セルフ
リフレッシュのために消費される電流を低減すること
で、半導体記憶装置の消費電力を低減する。 【解決手段】 メモリセルが配置されたメモリ部２１
と、ロウデコーダー２３及びワードドライバー２２と、
昇圧電源回路２９と、センスアンプ２４及びカラムデコ
ーダー２５と、メモリセルのコンデンサーに電圧を供給
する第１の内部電圧発生回路３１と、メモリ部以外の各
回路部へ動作電源電圧を供給する内部電源降圧回路３０
と、基板電圧発生回路３２と、各回路部を制御する制御
信号発生回路２８と、ビット線上に読み出された信号を
増幅する電圧を発生する第２の内部電圧発生回路３３と
を備えている。各回路の駆動電圧とは別にセルフリフレ
ッシュで再書き込みされる信号の電圧を高くして、電荷
保持能力を高めセルフリフレッシュの内部動作周期を拡
大できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置の改
良に関し、特に、セルフリフレッシュ動作によるデータ
保持機能を有するダイナミックランダムアクセスメモリ
（以下ＤＲＡＭとする）に関するものである。

【０００２】

【従来の技術】図３は、従来のセルフリフレッシュ動作
によるデータ保持機能を有するＤＲＡＭの回路図であ
る。図３においてＣは内部回路であって、内部回路Ｃ内
には、ビット線とワード線とによるマトリックスを構成
してその交点に情報電荷を記憶するコンデンサーとスイ
ッチ用トランジスタから成るメモリセルを配置したメモ
リ部１０１が配置されている。さらに、内部回路Ｃ内に
は、メモリセルのスイッチ用トランジスタにつながるワ
ード線を駆動するためのワードドライバー１０２と、外
部から入力されたアドレス信号Ａｎに基づいてワード線
を選択するロウデコーダー１０３と、選択されたワード
線につながるスイッチ用トランジスタを介してビット線
に読み出されたメモリセル内のコンデンサーの記憶情報
を増幅するためのセンスアンプ１０４と、該センスアン
プ１０４で増幅されたビット線上の信号の中から利用し
ようとする信号を外部入力アドレス信号Ａｎに基づいて
選択するためのカラムデコーダー１０５と、外部アドレ
ス信号を取り込んでロウデコーダー１０３およびカラム
デコーダー１０５にアドレス信号を送るアドレスバッフ
ァ１０６と、セルフリフレッシュ動作時に自動的にワー
ド線の選択を行なうためのロウアドレスを発生する内部
アドレスカウンター１０７とが配設されている。また、
外部から入力されるコントロール信号を受けて内部回路
Ｃ内の各要素の動作をコントロールする信号を発生する
制御信号発生回路１０８とが配設されている。

【０００３】さらに、ＤＲＡＭには、外部電源電圧Ｖdd
を変圧して、上記内部回路Ｃ内の各要素や制御信号発生
回路１０８を動作させるのに適した電圧を供給するため
の電源回路が配設されている。すなわち、選択されたワ
ード線を介してスイッチ用トランジスタのゲートを導通
させるのに必要な電圧レベル（以下Ｖｐｐとする）を発
生する昇圧電源回路１０９と、外部電源電圧Ｖddを内部
回路Ｃの動作を行なわせる内部電源電圧（以下Ｖｉｎｔ
とする）まで降圧するための内部電源降圧回路１１０
と、メモリセルのコンデンサーの固定電極に与える電位
（以下Ｖｃｐとする）を発生する内部電圧発生回路１１
１と、メモリ部１０１および各回路部が形成された半導
体基板に基板電位（以下Ｖｂｂとする）を与える基板電
圧発生回路１１２とが配設されている。

【０００４】以上のように構成された従来の半導体記憶
装置においては、外部から入力された制御信号ＸＲＡＳ
（ただし、Ｘは反転信号であることを示し、以下、同じ
とする）およびＸＣＡＳによって通常動作モードが設定
された時には、外部から入力されるＸＲＡＳ信号の周期
に基づいて動作が行われる。すなわち、制御信号発生回
路１０７は、外部から入力されたアドレス信号Ａｎをア
ドレスバッファ１０６によって受け付けて、ロウデコー
ダー１０３を介して当該アドレスのメモリセルに接続さ
れるワード線を選択する一方、この選択されたワード線
にワードドライバー１０２を介し昇圧電源回路１０９の
出力電圧Ｖｐｐを供給して、メモリ部１０１のメモリセ
ルからビット線へ記憶情報を読み出すよう制御する。さ
らに、制御信号発生回路１０８は、センスアンプ１０４
を起動させてビット線に読み出された信号の電圧を内部
電源降圧回路１１０の出力電圧レベルＶｉｎｔに増幅し
て外部アドレス信号Ａｎに基づいて任意のビット線をカ
ラムデコーダー１０５によって選択するように制御す
る。

【０００５】また、外部入力された制御信号ＸＲＡＳお
よびＸＣＡＳによってセルフリフレッシュ動作モードが
設定された時には、制御信号発生回路１０８から出力さ
れる内部動作周期信号の周期に基づいて動作が行われ
る。すなわち、制御信号発生回路１０８は、外部からの
アドレス信号ではなく内部アドレスカウンター１０７の
出力信号をアドレスバッファ１０６によって受け付け
て、ロウデコーダー１０３を介して当該アドレスのメモ
リセルに接続されるワード線を選択する一方、ワードド
ライバー１０２で選択されたワード線を昇圧電源回路１
０９の出力電圧Ｖｐｐで駆動してメモリ部１０１のメモ
リセルからビット線へ記憶情報を読み出すよう制御す
る。さらに、制御信号発生回路１０８は、センスアンプ
１０４を起動させてビット線に読み出された信号の電圧
を内部電源降圧回路１１０の出力電圧レベルＶｉｎｔに
増幅してこれをメモリセルのコンデンサーへ戻して、記
憶情報のリフレッシュを行なうよう制御する。つまり、
セルフリフレッシュ動作時には、ビット線に読み出され
た記憶情報を増幅してメモリセルのコンデンサーに戻す
ことにより、コンデンサーに蓄えられた情報が揮発する
のを防止するようにしている。

【０００６】

【発明が解決しようとする課題】ところで、ＤＲＡＭに
おいてセルフリフレッシュの際の消費電力を低減するた
めには、セルフリフレッシュ周期を長くするか、１回の
セルフリフレッシュ動作における消費電流を低減するこ
とが必要となるが、上記従来のＤＲＡＭでは、このいず
れかを実現しようとすると、以下のような問題があっ
た。

【０００７】まず、セルフリフレッシュの周期は、ＤＲ
ＡＭのメモリセルのコンデンサの電荷保持能力に基づい
てあらかじめ設定されおり、このセルフリフレッシュ周
期を拡大するには、メモリセルの電荷保持能力を高める
必要がある。そして、メモリセルの電荷保持能力を回路
構成上の手段によって高めるためには、セルフリフレッ
シュ時にメモリセルのコンデンサに再書き込みを行うと
きの電圧を高くすることが考えられる。上記従来のＤＲ
ＡＭの構成では、セルフリフレッシュ動作時にメモリセ
ルに再書き込みを行う際の信号の電圧は、内部電源降圧
回路１１０の出力電圧レベルＶｉｎｔで規定されるの
で、この内部電源降圧回路１１０の出力レベルＶｉｎｔ
を高くすればよいことになる。しかし、内部電源降圧回
路１１０の出力レベルＶｉｎｔを高くすると、この電圧
Ｖｉｎｔによって作動する内部回路Ｃ内の各トランジス
タの消費電流が大きくなるので、１回のセルフリフレッ
シュ動作における消費電流が増大し、ＤＲＡＭ全体の消
費電力の低減を図るのに効果的かどうかは疑問である。

【０００８】一方、セルフリフレッシュ動作時の消費電
力を低減するために、内部電源降圧回路１１０の出力電
圧レベルＶｉｎｔを低くすると、メモリセルへ再書き込
みする時のビット線レベルも低下してしまい蓄積電荷量
が減少する。つまり、メモリセルの記憶情報の保持能力
が低下するので、セルフリフレッシュ動作時の内部動作
周期を短くしなければならなくなり、Ｖｉｎｔを低くし
てもＤＲＡＭ全体としては十分な消費電流低減の効果が
得られない。

【０００９】以上のように、上記従来のＤＲＡＭの構成
では、セルフリフレッシュ周期の拡大と１カイノセルフ
リフレッシュ動作における消費電流の低減とを、相互に
悪影響を及ぼさずに実現するのは困難であった。

【００１０】また、メモリセルの記憶情報媒体である電
荷の保持能力を高めるには、電荷を蓄積するコンデンサ
ー部にあるＰＮ接合部で発生するリーク電流を低減する
ことも効果的であり、そのためには、基板電位Ｖｂｂの
絶対値を小さくすることが考えられる。しかるに、上記
従来のＤＲＡＭでは、基板電位Ｖｂｂの絶対値を小さく
すると、内部回路Ｃ内の各トランジスタの動作速度が低
下する等の問題が生じるので、ＤＲＡＭの機能上、基板
電位Ｖｂｂの絶対値を小さくすることは困難であった。

【００１１】本発明は、上述のような不具合が、メモリ
部の周辺回路のトランジスタ駆動用電圧とメモリに関す
る信号の増幅用電圧をいずれも同じ内部電源降圧回路の
出力電圧を利用して行っていた点にあることに着目して
なされたものである。

【００１２】すなわち、本発明の目的は、ＤＲＡＭ型の
半導体記憶装置において、記憶情報に関する信号の増幅
を行うための電圧と回路内のトランジスタを駆動するた
めの電圧とを切り離すことにより、セルフリフレッシュ
周期の拡大と１回のセルフリフレッシュ動作における消
費電流の低減とを実現し、もって、セルフリフレッシュ
動作時の消費電力の低減を図ることにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明では請求項１〜７に記載される半導体記憶装
置に関する手段を講じている。

【００１４】請求項１に係る半導体記憶装置は、マトリ
クス状に設けられたワード線とビット線との各交点にコ
ンデンサーとスイッチ用トランジスタとで構成されるメ
モリセルをそれぞれ配設してなるメモリ部と、外部から
入力されるアドレス信号を受けて上記ワード線のうち上
記アドレス信号に対応するメモリセルに接続されるワー
ド線を選択するためのロウデコーダー部と、上記ワード
線の電位を設定するための昇圧電源回路と、上記ワード
線を上記昇圧電源回路から供給される電位で駆動するた
めのワードドライバー部と、上記各メモリセルから上記
ビット線に読み出される信号の電圧を増幅するためのセ
ンスアンプ部と、外部から入力されるアドレス信号を受
けて上記ビット線のうち上記アドレス信号に対応するメ
モリセルに接続されるメモリセルを選択するためのカラ
ムデコーダー部と、上記メモリセルのコンデンサーの固
定電極に供給される電圧を発生する第１の内部電圧発生
回路と、上記メモリ部以外の上記各回路部へ外部電源電
圧を降圧した動作電源電圧を供給するための内部電源降
圧回路と、上記メモリ部および各回路部が形成された半
導体基板の電位を供給するための基板電圧発生回路と、
外部から入力されるコントロール信号を受けて上記各回
路部を制御するための制御信号を発生する制御信号発生
回路とを備える半導体記憶装置を前提とし、上記ビット
線が上記センスアンプにより増幅されたときに上記ビッ
ト線上に読み出された信号を増幅するための電圧を発生
する第２の内部電圧発生回路を備えている。

【００１５】この構成により、第２の内部電圧発生回路
の出力電圧を高く設定して、セルフリフレッシュ時にビ
ット線に読み出された信号を増幅してメモリ部のメモリ
セルに再書き込みする際に増幅後の信号の電圧を高くす
ることが可能になる。すなわち、第２の内部電圧発生回
路の出力電圧を高くしても、そのことで内部電圧降圧回
路の出力電圧が影響を受けることはない。すなわち、内
部電圧降圧回路によって駆動されるメモリ部以外の回路
のトランジスタの消費電流の増大を招くことはない。し
たがって、メモリセルのコンデンサの電荷保持能力が高
くなり、セルフリフレッシュ時の内部動作周期を拡大す
ることが可能となる。したがって、半導体記憶装置の消
費電力を低減することができる。

【００１６】請求項２に係る半導体記憶装置は、請求項
１において、上記第２の内部電圧発生回路の出力電圧が
可変に構成されていて、上記制御信号発生回路は、ビッ
ト線上に読み出された信号の電圧が増幅されたときの電
圧レベルがセルフリフレッシュ動作時には通常動作時よ
りも高くなるように上記第２の内部電圧発生回路の出力
電圧を制御する構成となっている。

【００１７】請求項３に係る半導体記憶装置は、請求項
１において、上記昇圧電源回路の出力電圧が可変に構成
されていて、上記制御信号発生回路は、ワード線の信号
電圧レベルがセルフリフレッシュ動作時には通常動作時
よりも高くなるように上記昇圧電源回路の出力電圧を制
御する構成となっている。

【００１８】請求項２又は３の構成により、請求項１の
実効が得られる。

【００１９】請求項４に係る半導体装置は、請求項２に
おいて、上記第１の内部電圧発生回路の出力電圧が可変
に構成されていて、上記制御信号発生回路は、ビット線
上に読み出された信号の電圧が増幅されたときの電圧レ
ベルがセルフリフレッシュ動作時には通常動作時よりも
高くなることに対応して上記第１の内部信号発生回路の
固定電極の電圧レベルを高くするように制御する構成と
なっている。

【００２０】請求項４の構成により、ビット線への再書
き込み電圧が高くなっても、コンデンサーの固定電極へ
の電位がメモリセルのコンデンサーの容量絶縁膜に印加
される電界の極性を通常動作時と同様に維持することが
でき、容量絶縁膜の物理的特性を通常動作時から変化さ
せることなく維持することができる。

【００２１】請求項５に係る半導体装置は、請求項１に
おいて、上記内部電源降圧回路の出力電圧が可変に構成
されていて、上記制御信号発生回路は、セルフリフレッ
シュ動作時には上記内部電源降圧回路の出力電圧を通常
動作時よりも低くするように制御する構成となってい
る。

【００２２】この構成により、セルフリフレッシュ時に
内部動作周期の拡大に加えて、内部電圧降圧回路の出力
電圧がセルフリフレッシュ時に低くなることで、メモリ
部以外の回路部の各トランジスタの消費電流を低減する
ことができる。その結果、半導体記憶装置の消費電力を
大幅に低減することができる。なお、トランジスタの動
作速度は多少遅くなっても、セルフリフレッシュ時にお
いては不具合はない。一方、通常動作時には、内部電圧
降圧回路の出力電圧が高くなるので、トランジスタの動
作速度を高く維持できる。

【００２３】請求項６に係る半導体装置は、請求項１に
おいて、上記基板電圧発生回路の出力電圧が可変に構成
されていて、上記制御信号発生回路は、セルフリフレッ
シュ動作時には上記基板電圧発生回路の出力電圧の絶対
値を通常動作時よりも小さくなるように制御する構成と
なっている。

【００２４】この構成により、メモリセルのコンデンサ
ー部のＰＮ接合で発生するリーク電流を大幅に低減して
情報保持能力を通常動作時よりも高めることで、セルフ
リフレッシュ動作時の内部動作周期を十分長くすること
ができる。

【００２５】請求項７に係る半導体装置は、請求項１に
おいて、上記メモリ部が複数のメモリ部からなり、少な
くともセンスアンプ部及びカラムデコーダー部が上記複
数のメモリ部にそれぞれ接続される同数のセンスアンプ
部及び同数のカラムデコーダー部からなり、上記各セン
スアンプ部間が順次トランスファゲートを介して信号線
により直列に接続され、かつ各トランスファゲートが上
記制御信号発生回路に接続されていて、上記制御信号発
生回路が、セルフリフレッシュ動作時には、上記複数の
メモリ部のうちの１つのメモリ部内でビット線の信号電
圧レベルの増幅を行なってメモリセルへの再書き込みに
よるリフレッシュ動作を完了した後、他のメモリ部内で
ビット線の信号電圧レベルの増幅を行なう時には、上記
１つのメモリ部に接続されるセンスアンプ部から上記他
のメモリ部に接続されるセンスアンプ部へトランスファ
ーゲートを通じてビット線の信号電圧レベルの増幅に使
用した電荷を転送する構成となっている。

【００２６】この構成により、請求項１の効果に加え
て、セルフリフレッシュ動作時にはメモリ部でのリフレ
ッシュ動作に伴うセンスアンプ部での充放電電流を大幅
に削減できるので、複数のメモリ部を配置した半導体記
憶装置における消費電力を大幅に低減することができ
る。

【００２７】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態について説明
する。図１は、第１の実施形態に係る半導体記憶装置で
あるＤＲＡＭの回路図である。同図に示すように、ＤＲ
ＡＭ内の内部回路Ａには、ビット線とワード線とによる
マトリックスを構成してその交点に情報電荷を記憶する
コンデンサーとスイッチ用トランジスタから成るメモリ
セルを配置したメモリ部２１が配置されている。さら
に、内部回路Ａ内には、メモリセルのスイッチ用トラン
ジスタにつながるワード線を駆動するためのワードドラ
イバー２２と、外部から入力されたアドレス信号Ａｎに
基づいてワード線を選択するロウデコーダー２３と、選
択されたワード線につながるスイッチ用トランジスタを
介してビット線に読み出されたメモリセル内のコンデン
サーの記憶情報を増幅するためのセンスアンプ２４と、
該センスアンプ２４で増幅されたビット線上の信号の中
から特定の信号を外部入力アドレス信号Ａｎに基づいて
選択するためのカラムデコーダー２５と、外部アドレス
信号を取り込んでロウデコーダー２３およびカラムデコ
ーダー２５にアドレス信号を送るアドレスバッファ２６
と、セルフリフレッシュ動作時に自動的にワード線の選
択を行なうためのロウアドレスを発生する内部アドレス
カウンター２７とが配設されている。また、外部から入
力されるコントロール信号を受けて内部回路Ａ内の各要
素の動作をコントロールする信号を発生する制御信号発
生回路２８とが配設されている。

【００２８】また、ＤＲＡＭには、制御信号発生回路２
８から出力される制御信号に応じて、外部電源電圧Ｖdd
を上記内部回路Ａ内の各要素を動作させるのに適した電
圧に変圧するための電源回路が配設されている。すなわ
ち、選択されたワード線を介してスイッチ用トランジス
タのゲートを導通させるのに必要な電圧レベルＶｐｐを
発生する昇圧電源回路２９と、外部電源電圧Ｖddを内部
回路Ａの動作を行なわせるための内部電源電圧Ｖｉｎｔ
まで降圧する内部電源降圧回路３０と、メモリセルのコ
ンデンサーの固定電極に与える電位Ｖｃｐを発生する第
１の内部電圧発生回路３１と、メモリ部２１および各回
路部が形成された半導体基板に基板電位Ｖｂｂを与える
基板電圧発生回路３２とが配設されている。

【００２９】以上の構成は、上記従来のＤＲＡＭの構成
と基本的には同じである。ここで、本実施形態に係るＤ
ＲＡＭには、以上の各要素に加えて、ビット線がセンス
アンプ２４により増幅されるときの信号電圧（以下Ｖｂ
ｌとする）を発生する第２の内部電圧発生回路３３が設
けられている。

【００３０】以上のように構成された第１の実施形態に
係るＤＲＡＭについて、以下その動作を説明する。

【００３１】外部から入力された制御信号ＸＲＡＳおよ
びＸＣＡＳによりセルフリフレッシュモードが設定され
ると、これを受けた制御信号発生回路２８から、アドレ
スバッファ２６に対して外部入力アドレス信号Ａｎでは
なく内部アドレスカウンター２７からのアドレス信号に
基づいてロウデコーダー２３へワード線を選択するため
のアドレス信号が送られるとともに、制御信号発生回路
２８から出力される各制御信号により、以下の制御が行
われる。

【００３２】まず、内部電源降圧回路３０の出力電圧Ｖ
ｉｎｔは、セルフリフレッシュモードでの内部回路Ａで
の消費電流を低減するために、内部回路Ａ内のトランジ
スタが動作できる下限値レベルに設定されて通常動作時
よりも低くなるように制御される。また、昇圧電源回路
２９の出力電圧Ｖｐｐは、メモリセルのスイッチ用トラ
ンジスタのゲート絶縁膜にかかる電界が信頼性上の劣下
や破壊を引き起こさない上限値レベルになるように設定
されて通常動作時よりも高くなるように制御される。さ
らに、センスアンプ２４によってメモリセルからビット
線上に読み出された信号の電圧を増幅するときの再書き
込み電圧レベルＶｂｌがゲート電圧Ｖｐｐのスイッチ用
トランジスタを介してメモリセルのコンデンサーに書き
込める上限値に設定されるように第２の内部電圧発生回
路３３の出力電圧が制御される一方、メモリセルのコン
デンサーの固定電極の電位Ｖｃｐがビット線への再書き
込み電圧Ｖｂｌの２分の１になるように第１の内部電圧
発生回路３１の出力電圧が制御される。また、半導体基
板の基板電位Ｖｂｂをメモリセルのスイッチ用トランジ
スタのカットオフ特性（たとえばサブスレッショルド電
流値など）がメモリセルの記憶情報電荷の保持に必要な
限界値にするように、つまり基板電位Ｖbbの絶対値を小
さくするように、基板電位発生回路３２の出力電圧が制
御される。

【００３３】以上の構成を有していることから、本実施
形態に係るＤＲＡＭは、以下の効果を発揮することがで
きる。

【００３４】まず、セルフリフレッシュ動作時には、内
部電源降圧回路３０の出力電圧Ｖｉｎｔが、内部回路Ａ
を構成するトランジスタが動作できる下限値レベルに設
定されて通常動作時よりも十分低くなるように制御され
るので、メモリ部２１以外での消費電流を削減すること
ができる。その際、セルフリフレッシュ動作における周
辺回路内のトランジスタの動作速度は遅くなるが、セル
フリフレッシュ動作ではトランジスタの動作速度が低下
しても問題は生じない。

【００３５】また、セルフリフレッシュ動作時には、昇
圧電源回路２９の出力電圧Ｖｐｐは、メモリセルのスイ
ッチ用トランジスタのゲート絶縁膜にかかる電界が信頼
性上の劣下や破壊を引き起こさない上限値レベルになる
ように設定されて通常動作時よりも十分高くなるととも
に、センスアンプ２４でメモリセルからビット線上に読
みだした信号電圧を増幅するときの再書き込み電圧レベ
ルＶｂｌは、ゲート電圧Ｖｐｐのスイッチ用トランジス
タを介してメモリセルのコンデンサーに書き込める上限
値に設定されるので、メモリセルのコンデンサーに蓄積
される記憶情報電荷量を通常動作時よりも十分多くする
ことができ、セルフリフレッシュの内部動作周期を長く
することができる。さらに、その際、メモリセルのコン
デンサーの固定電極の電位Ｖｃｐがビット線への再書き
込み電圧Ｖｂｌの２分の１になるように第１の内部電圧
発生回路３１が制御されるので、メモリセルのコンデン
サーの容量絶縁膜にかかる電界の極性は通常動作時と同
様に維持することができ、容量絶縁膜の物理特性につい
ては通常動作時と何も変化することがない。

【００３６】さらに、セルフリフレッシュ時には、半導
体基板の基板電位Ｖｂｂをメモリセルのスイッチ用トラ
ンジスタのカットオフ特性（たとえばサブスレッショル
ド電流値など）がメモリセルの記憶情報電荷の保持に必
要な限界値になるようにその電圧値の絶対値を小さくす
るように制御するようにしているので、メモリセルのコ
ンデンサーで生じるＰＮ接合部でのリーク電流を十分少
なくすることができる。したがって、メモリセルの情報
保持能力を向上させることが可能となり、セルフリフレ
ッシュの内部動作周期をさらに長くすることができる。
その際、セルフリフレッシュ動作におけるトランジスタ
の動作速度は遅くなるが、セルフリフレッシュ動作では
トランジスタの動作速度が低下しても問題は生じない。

【００３７】以上のように、本実施形態では、通常動作
時とは切り離して、回路動作の安定性およびデバイスの
物理的限界で決定される値に内部回路の動作電圧Ｖｉｎ
ｔ、ワード線電圧Ｖｐｐ，ビット線の再書き込み電圧Ｖ
ｂｌ，および基板電位Ｖｂｂを設定して、容量絶縁膜の
特性変化を起こさないコンデンサーの固定電極の電位Ｖ
ｃｐを設定することで、１回のセルフリフレッシュ動作
における消費電流の低減と、セルフリフレッシュ動作時
の内部動作周期の拡大とを同時に実現することが可能と
なり、よって、セルフリフレッシュ動作時の消費電力の
低減を図ることができる。

【００３８】（第２の実施形態）次に、第２の実施形態
について説明する。図２は、第２の実施形態に係るＤＲ
ＡＭの回路図である。同図に示すように、本実施形態の
ＤＲＡＭ内の内部回路Ｂには、ビット線とワード線とに
よるマトリックスを構成してその交点に情報電荷を記憶
するコンデンサーとスイッチ用トランジスタから成るメ
モリセルを配置した２つの第１，第２のメモリ部４１
ａ，４１ｂが配置されている。そして、内部回路Ｂ内に
は、上記２つのメモリ部４１ａ，４１ｂに情報の書き込
み，読みだし，消去を行うための要素がそれぞれ配置さ
れている。すなわち、上記各メモリ部４１ａ，４１ｂ内
のメモリセルのスイッチ用トランジスタにつながる各ワ
ード線をそれぞれ駆動するための第１，第２のワードド
ライバー４２ａ，４２ｂと、外部から入力されたアドレ
ス信号Ａｎに基づいてそれぞれワード線を選択する第
１，第２のロウデコーダー４３ａ，４３ｂと、選択され
た各ワード線につながるスイッチ用トランジスタを介し
て各ビット線に読み出されたメモリセル内のコンデンサ
ーの記憶情報をそれぞれ増幅するための第１，第２のセ
ンスアンプ４４ａ，４４ｂと、該各センスアンプ４４
ａ，４４ｂで増幅された各ビット線上の信号の中から特
定の信号を外部入力アドレス信号Ａｎに基づいてそれぞ
れ選択するための第１，第２のカラムデコーダー４５
ａ，４５ｂとが配設されている。さらに、内部回路Ｂ内
には、各メモリ部４１ａ，４１ｂに共通の回路として、
外部アドレス信号を取り込んで各ロウデコーダー４３
ａ，４３ｂおよびカラムデコーダー４５ａ，４５ｂにア
ドレス信号を送るアドレスバッファ４６と、セルフリフ
レッシュ動作時に自動的にワード線の選択を行なうため
のロウアドレスを発生する内部アドレスカウンター４７
とが配設されている。また、外部から入力されるコント
ロール信号を受けて内部回路Ｂ内の各要素の動作をコン
トロールする信号を発生する制御信号発生回路４８とが
配設されている。

【００３９】また、ＤＲＡＭには、制御信号発生回路４
８から出力される制御信号に応じて、外部電源電圧Ｖdd
を上記内部回路Ｂ内の各要素を動作させるのに適した電
圧に変圧するための電源回路が配設されている。すなわ
ち、選択されたワード線を介してスイッチ用トランジス
タのゲートを導通させるのに必要な電圧レベルＶｐｐを
発生する昇圧電源回路４９と、外部電源電圧Ｖddを内部
回路Ｂの動作を行なわせるための内部電源電圧Ｖｉｎｔ
まで降圧するための内部電源降圧回路５０と、各メモリ
部４１ａ，４１ｂ内のメモリセルのコンデンサーの固定
電極に与える電位Ｖｃｐを発生する内部電圧発生回路５
１と、各メモリ部４１ａ，４１ｂおよび各回路部が形成
された半導体基板に基板電位Ｖｂｂを与える基板電圧発
生回路５２と、ビット線がセンスアンプ４４ａ，４４ｂ
により増幅されるときの信号電圧Ｖｂｌを発生する内部
電圧発生回路５３とが配設されている。さらに、本実施
形態に係るＤＲＡＭには、制御信号発生回路４８と各セ
ンスアンプ４４ａ，４４ｂとの間を接続する信号線の分
岐部に、セルフリフレッシュ動作時に第１のセンスアン
プ部４４ａと第２のセンスアンプ部４４ｂとの間で相互
に電荷の転送を行うためのトランスファーゲート５４が
配設されている。

【００４０】以上のように構成された第２の実施形態の
ＤＲＡＭについて、以下その動作を説明する。

【００４１】外部から入力された制御信号ＸＲＡＳおよ
びＸＣＡＳによりセルフリフレッシュモードが設定され
ると、これを受けた制御信号発生回路４８から、アドレ
スバッファ４６に対して外部入力アドレス信号Ａｎでは
なく内部アドレスカウンター４７からのアドレス信号に
基づいて第１のロウデコーダー４３ａまたは第２のロウ
デコーダー４３ｂへワード線を選択するためのアドレス
信号が送られるとともに、制御信号発生回路４８から出
力される制御信号によって、以下の制御が行われる。

【００４２】まず、内部電源降圧回路５０の出力電圧Ｖ
ｉｎｔは、セルフリフレッシュモードでの内部回路での
消費電流を低減するために、内部回路Ｂ内のトランジス
タが動作できる下限値レベルに設定されて通常動作時よ
りも低くなるように制御される。また、昇圧電源回路４
９の出力電圧Ｖｐｐは、メモリセルのスイッチ用トラン
ジスタのゲート絶縁膜にかかる電界が信頼性上の劣下や
破壊を引き起こさない上限値レベルになるように設定さ
れて通常動作時よりも高くなるように制御される。さら
に、第１または第２のセンスアンプ４４ａ，４４ｂによ
ってメモリセルからビット線上に読み出された信号電圧
を増幅するときの再書き込み電圧レベルＶｂｌがゲート
電圧Ｖｐｐのスイッチ用トランジスタを介してメモリセ
ルのコンデンサーに書き込める上限値に設定されるよう
に第２の内部電圧発生回路５３の出力電圧が制御される
一方、メモリセルのコンデンサーの固定電極の電位Ｖｃ
ｐがビット線への再書き込み電圧Ｖｂｌの２分の１にな
るように第１の内部電圧発生回路５１の出力電圧が制御
される。また、半導体基板の基板電位Ｖｂｂをメモリセ
ルのスイッチ用トランジスタのカットオフ特性（たとえ
ばサブスレッショルド電流値など）がメモリセルの記憶
情報電荷の保持に必要な限界値にするように、つまり基
板電位Ｖbbの絶対値を小さくするように、基板電位発生
回路５２の出力電圧が制御される。

【００４３】さらに、本実施形態では、制御信号発生回
路４８から出力される制御信号により、第１のメモリ部
４１ａでリフレッシュ動作が行われたリフレッシュサイ
クルの次のリフレッシュサイクルで第２のメモリ部４１
ｂでリフレッシュ動作が行われる時には、トランスファ
ーゲート５４を介して第１のセンスアンプ部４４ａから
第２にセンスアンプ部４４ｂへ電荷の転送が行われるよ
うにトランスファーゲート５４が制御される。

【００４４】本実施形態によれば、セルフリフレッシュ
動作時に、内部電源降圧回路４０の出力電圧Ｖｉｎｔ、
昇圧電源回路４９の出力電圧Ｖｐｐ、第２の内部電圧発
生回路５３の出力電圧Ｖｂ１、第１の内部電圧発生回路
５１の出力電圧Ｖｃｐ等が上記第１の実施形態と同様に
制御されるので、上記第１の実施形態と同様の作用によ
り、メモリセルのコンデンサー部に存在するＰＮ接合部
でのリーク電流を十分少なくすることができ、メモリセ
ルの情報保持能力を向上させることが可能となりセルフ
リフレッシュの内部動作周期をさらに長くすることがで
きる。

【００４５】加えて、本実施形態では、第２のメモリ部
４１ｂでリフレッシュ動作を行う時には前サイクルで第
１のメモリ部４１ａのリフレッシュ動作を行った第１の
センスアンプ４４ａから第２のセンスアンプ４４ｂへト
ランスファーゲート５４を介して前サイクルで用いた電
荷の残りを転送するようにしているので、供給された電
荷を有効に利用することができ、半導体記憶装置の消費
電力をさらに低減することができる。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
ワード線とビット線との各交点にコンデンサーとスイッ
チ用トランジスタとで構成されるメモリセルが設けられ
たメモリ部を備えたＤＲＡＭ型の半導体記憶装置におい
て、メモリ部以外の各回路部に電源電圧を供給する内部
電源降圧回路とは別に、ビット線がセンスアンプにより
増幅されたときにビット線上に読み出された信号を増幅
するための電圧を発生する回路を別途設ける構成とし、
さらに、それに加えてセルフリフレッシュ時と通常動作
時とで各回路や基板の電位を変更しうる構成としたの
で、コンデンサーの電荷保持能力を増大してセルフリフ
レッシュの内部動作周期の拡大を図りつつ、１回のセル
フリフレッシュ動作における各回路の消費電流を低減す
ることができ、よって、極めて低消費電力型の半導体記
憶装置の提供を図ることができる。

【図面の簡単な説明】

【図１】第１の実施形態における半導体記憶装置の回路
図である。

【図２】第２の実施形態における半導体記憶装置の回路
図である。

【図３】従来の半導体記憶装置の回路図である。

【符号の説明】

２１ メモリ部 ２２ ワードドライバー ２３ ロウデコーダー ２４ センスアンプ ２５ カラムコーダー ２６ アドレスバッファ ２７ アドレスカウンター ２８ 制御信号発生回路 ２９ 昇圧電源回路 ３０ 内部電源降圧回路 ３１ 第１の内部電圧発生回路 ３２ 基板電圧発生回路 ３３ 第２の内部電圧発生回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に設けられたワード線とビ
   ット線との各交点にコンデンサーとスイッチ用トランジ
   スタとで構成されるメモリセルをそれぞれ配設してなる
   メモリ部と、外部から入力されるアドレス信号を受けて
   上記ワード線のうち上記アドレス信号に対応するメモリ
   セルに接続されるワード線を選択するためのロウデコー
   ダー部と、上記ワード線の電位を設定するための昇圧電
   源回路と、上記ワード線を上記昇圧電源回路から供給さ
   れる電位で駆動するためのワードドライバー部と、上記
   各メモリセルから上記ビット線に読み出される信号の電
   圧を増幅するためのセンスアンプ部と、外部から入力さ
   れるアドレス信号を受けて上記ビット線のうち上記アド
   レス信号に対応するメモリセルに接続されるメモリセル
   を選択するためのカラムデコーダー部と、上記メモリセ
   ルのコンデンサーの固定電極に供給される電圧を発生す
   る第１の内部電圧発生回路と、上記メモリ部以外の上記
   各回路部へ外部電源電圧を降圧した動作電源電圧を供給
   するための内部電源降圧回路と、上記メモリ部および各
   回路部が形成された半導体基板の電位を供給するための
   基板電圧発生回路と、外部から入力されるコントロール
   信号を受けて上記各回路部を制御するための制御信号を
   発生する制御信号発生回路とを備えるとともに、 上記ビット線が上記センスアンプにより増幅されたとき
   に上記ビット線上に読み出された信号を増幅するための
   電圧を発生する第２の内部電圧発生回路を備えているこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記第２の内部電圧発生回路の出力電圧が可変に構成さ
   れていて、 上記制御信号発生回路は、ビット線上に読み出された信
   号の電圧が増幅されたときの電圧レベルがセルフリフレ
   ッシュ動作時には通常動作時よりも高くなるように上記
   第２の内部電圧発生回路の出力電圧を制御することを特
   徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 上記昇圧電源回路の出力電圧が可変に構成されていて、 上記制御信号発生回路は、ワード線の信号電圧レベルが
   セルフリフレッシュ動作時には通常動作時よりも高くな
   るように上記昇圧電源回路の出力電圧を制御することを
   特徴とする半導体記憶装置。
4. 【請求項４】 請求項２記載の半導体記憶装置におい
   て、 上記第１の内部電圧発生回路の出力電圧が可変に構成さ
   れていて、 上記制御信号発生回路は、ビット線上に読み出された信
   号の電圧が増幅されたときの電圧レベルがセルフリフレ
   ッシュ動作時には通常動作時よりも高くなることに対応
   して上記第１の内部信号発生回路の固定電極の電圧レベ
   ルを高くするように制御することを特徴とする半導体記
   憶装置。
5. 【請求項５】 請求項１記載の半導体記憶装置におい
   て、 上記内部電源降圧回路の出力電圧が可変に構成されてい
   て、 上記制御信号発生回路は、セルフリフレッシュ動作時に
   は上記内部電源降圧回路の出力電圧を通常動作時よりも
   低くするように制御することを特徴とする半導体記憶装
   置。
6. 【請求項６】 請求項１記載の半導体記憶装置におい
   て、 上記基板電圧発生回路の出力電圧が可変に構成されてい
   て、 上記制御信号発生回路は、セルフリフレッシュ動作時に
   は上記基板電圧発生回路の出力電圧の絶対値を通常動作
   時よりも小さくなるように制御することを特徴とする半
   導体記憶装置。
7. 【請求項７】 請求項１記載の半導体記憶装置におい
   て、 上記メモリ部は、複数のメモリ部からなり、 少なくともセンスアンプ部及びカラムデコーダー部は、
   上記複数のメモリ部にそれぞれ接続される同数のセンス
   アンプ部及び同数のカラムデコーダー部からなり、 上記各センスアンプ部間は順次トランスファゲートを介
   して信号線により直列に接続され、かつ各トランスファ
   ゲートは上記制御信号発生回路に接続されており、 上記制御信号発生回路は、セルフリフレッシュ動作時に
   は、上記複数のメモリ部のうちの１つのメモリ部内でビ
   ット線の信号電圧レベルの増幅を行なってメモリセルへ
   の再書き込みによるリフレッシュ動作を完了した後、他
   のメモリ部内でビット線の信号電圧レベルの増幅を行な
   う時には、上記１つのメモリ部に接続されるセンスアン
   プ部から上記他のメモリ部に接続されるセンスアンプ部
   へトランスファーゲートを通じてビット線の信号電圧レ
   ベルの増幅に使用した電荷を転送することを特徴とする
   半導体記憶装置。