JPH08339682A

JPH08339682A - 半導体記憶装置

Info

Publication number: JPH08339682A
Application number: JP7145874A
Authority: JP
Inventors: Yukihiro Kagenishi; 幸博蔭西
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1995-06-13
Filing date: 1995-06-13
Publication date: 1996-12-24
Anticipated expiration: 2019-10-06
Also published as: JP3574506B2

Abstract

(57)【要約】【目的】非同期動作を行うＲＡＭ部とＳＡＭ部との間
で、一方の動作に起因する電源電圧の変動が他方の動作
に影響を及ぼすことを防止する。【構成】ＲＡＭ部１１及びＲＡＭ制御回路１３は、電
源回路Ａ´から電源供給を受ける。ＳＡＭ部１２及びＳ
ＡＭ制御回路１４は、他の電源回路Ｂ´から電源供給を
受ける。電源回路Ａ´は、待機時用の降圧回路３１と、
動作時用の降圧回路３２とを有する。電源回路Ｂ´も同
様に、待機時用の降圧回路３６と、動作時用の降圧回路
３７とを有する。待機時用の降圧回路３１、３６は、外
部電源ＶＤＤの立上り時から動作する。ＲＡＭ系の動作
時用の降圧回路３２は、ＲＡＭ系のコントロール信号／
ＲＡＳ、／ＣＡＳの出力時に初めて動作する。ＳＡＭ系
の動作時用の降圧回路３７は、ＳＡＭ系のコントロール
信号／ＳＥ及びクロック信号ＳＣの出力時に初めて動作
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置の改良に
関し、特に、データの入出力動作を非同期に行なうこと
が可能なランダムアクセスメモリ部とシリアルアクセス
メモリ部とを有するマルチポート型の画像用半導体記憶
装置に関する。

【０００２】

【従来の技術】図１２は、従来の半導体記憶装置の回路
構成を示す。

【０００３】同図において、１はビット線とワード線と
によるマトリックスを構成してその交点に情報を記憶す
るメモリセルを配置したランダムアクセス可能なメモリ
領域であるランダムアクセスメモリ部（以下、ＲＡＭ部
という）、２はＲＡＭ部１との間で双方向に記憶情報の
入出力が可能なシリアルアクセス可能なメモリ領域であ
るシリアルアクセスメモリ部（以下、ＳＡＭ部という）
である。

【０００４】また、３は装置外部から与えられるコント
ロール信号及びクロック信号並びにアドレス信号を受け
て、ＲＡＭ部１の動作を制御するための制御信号及びＲ
ＡＭ部１とＳＡＭ部２との間のデータ転送動作を制御す
るための制御信号を発生するＲＡＭ制御回路、４は装置
外部からのコントロール信号及びクロック信号を受け
て、ＳＡＭ部２の動作を制御するための制御信号を発生
するＳＡＭ制御回路である。

【０００５】以上のように構成された従来の半導体記憶
装置の動作を説明する。以下、例えば２５６Ｋワードｘ
８ビット構成の２Ｍビットメモリである場合について説
明する。

【０００６】ランダムアクセス動作を行う時には、ＲＡ
Ｍ制御回路３へコントロール信号／ＲＡＳが入力されて
ＲＡＭ部１の動作が起動される。この時、入力されたア
ドレス信号Ａ０−Ａ８によりワード線が選択される。選
択されたワード線により活性化されたメモリセルから、
記憶情報としての電荷が、各メモリセルと接続される各
々のビット線に転送されて、予めプリチャージされてい
たビット線の電位が変化し、この電位の変化がセンスア
ンプ（図示せず）により増幅される。

【０００７】ここで、読み出し動作であることがコント
ロール信号／ＷＥ及び／ＣＡＳにより設定された場合に
は、コントロール信号／ＣＡＳによりビット線選択のた
めのアドレスがアドレス信号Ａ０−Ａ８から取り込ま
れ、このアドレスに対応するビット線とデータ線とが接
続されて、入出力端子ＩＯ０−ＩＯ７にデータが出力さ
れる。

【０００８】また、書き込み動作であることがコントロ
ール信号／ＷＥと／ＣＡＳとにより設定された場合に
は、入出力端子ＩＯ０−ＩＯ７から入力されたデータが
データ線を経て、コントロール信号／ＣＡＳにより取り
込まれたアドレス信号Ａ０−Ａ８により選択されたビッ
ト線に送られて、予め選択されたワード線に接続された
メモリセルへ記憶される。

【０００９】一方、シリアルアクセス動作を行う場合に
は、ＳＡＭ制御回路４へ入力されたコントロール信号／
ＳＥにより、ＳＡＭ部２の動作が起動される。

【００１０】コントロール信号／ＤＴ信号及び／ＷＥ信
号がＲＡＭ制御回路３へ入力されて、ＲＡＭ部１からＳ
ＡＭ部２へデータが転送された場合には、ＳＡＭ制御回
路４へ入力されるクロック信号ＳＣに同期して、データ
入出力端子ＳＩＯ０−ＳＩＯ７からデータが読み出され
る。

【００１１】ＳＡＭ２へのデータ書き込み可能な状態
が、予め、ＲＡＭ制御回路３へ入力されたコントロール
信号／ＤＴ及び／ＷＥにより、設定されている場合に
は、ＳＡＭ制御回路４へ入力されたコントロール信号／
ＳＥにより、ＳＡＭ部２が活性化されて、ＳＡＭ制御回
路４へ入力されるクロック信号ＳＣに同期して、入出力
端子ＳＩＯ０−ＳＩＯ７からデータがＳＡＭ２へ書き込
まれる。その後、ＲＡＭ制御回路１へ入力される各コン
トロール信号により、ＳＡＭ部２からＲＡＭ部１へのデ
ータ転送が行われる。

【００１２】このように、ＲＡＭ部１とＳＡＭ部２との
間でデータ転送が行われる場合を除いて、ＲＡＭ部１に
おけるデータ入出力と、ＳＡＭ部２におけるデータ入出
力とは、各々、独立したコントロール信号とクロック信
号とにより非同期に行うことが可能である。

【００１３】

【発明が解決しようとする課題】しかしながら、前記従
来の構成では、ランダムアクセス動作を行うＲＡＭ部１
と、シリアルアクセス動作を行うＳＡＭ部２とが、各々
非同期に動作することが可能であるにも拘らず、ＲＡＭ
部１もＳＡＭ部２もデバイス外部から供給される外部電
源ＶＤＤを共通の電流供給源として使用するため、次の
欠点がある。

【００１４】即ち、ＲＡＭ部１でのセンスアンプによる
ビット線増幅動作時やデータ出力時等では、これ等の動
作時に発生する大きな瞬時電流がデバイス内部の電源電
圧の変動を誘発し、この電源電圧の変動がＳＡＭ部２の
動作に影響を及ぼして、そのＳＡＭ部２の動作余裕度を
減少させる。また、逆に、ＳＡＭ部２でのデータ出力時
等では、この動作時に発生する大きな瞬時電流がデバイ
ス内部の電源電圧の変動を誘発し、この電源電圧の変動
がＲＡＭ部１の動作に影響を及ぼして、そのＲＡＭ部１
の動作余裕度を減少させる。更には、ＳＡＭ部２は高速
動作する関係上、その高速動作に起因して雑音が発生
し、この雑音が半導体記憶装置の内部及び外部に悪影響
を及ぼす欠点がある。加えて、共通の電源である以上、
ＲＡＭ系及びＳＡＭ系に各々対応した適切な内部電源電
位にならず、その結果、消費電力が多いという欠点を有
する。

【００１５】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、前記のようにＲＡＭ系とＳＡＭ系等
のように、互いに非同期動作が可能な２つの機能ブロッ
クをデバイス内部に有していても、一方の機能ブロック
の動作による電源電圧の変動に起因して他方の機能ブロ
ックの動作が影響されることがないようにして、十分な
動作余裕度を確保すると共に、高速動作に起因する雑音
の発生を防止して安定した動作を確保し、更には低消費
電力化を図ることが可能な半導体記憶装置、特にマルチ
ポート型の画像用半導体記憶装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、互いに非同期動作が可能な２つの機能
ブロックに対しては、各々独立した内部電源回路により
電源電流を供給する構成とする。

【００１７】即ち、請求項１記載の発明の半導体記憶装
置は、複数個の機能ブロックを備え、前記各機能ブロッ
クは相互に非同期に動作可能である半導体記憶装置にお
いて、前記各機能ブロックに対応して機能ブロックの数
に等しい個数の電源回路を備え、前記各電源回路は、外
部電源に接続されると共に、対応する機能ブロックに設
定電位の内部電圧を与えるものであることを特徴とす
る。

【００１８】また、請求項２記載の発明は、前記請求項
１記載の半導体記憶装置において、機能ブロックの数は
２個であり、一方の機能ブロックは、ワード線とビット
線との交差点ごとに情報記憶セルが設けられたＲＡＭ部
と、前記ＲＡＭ部の動作を制御するＲＡＭ制御回路とか
ら成るＲＡＭ用機能ブロックであり、他方の機能ブロッ
クは、前記ＲＡＭ部に併設されて前記ＲＡＭ部との間で
双方向に記憶情報の転送が可能なＳＡＭ部と、前記ＳＡ
Ｍ部の動作を制御するＳＡＭ制御回路とから成るＳＡＭ
用機能ブロックであることを特徴とする。

【００１９】更に、請求項３記載の発明は、前記請求項
２記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ
用の各機能ブロックに対応する電源回路は、各々、内部
電圧を発生し、この内部電圧を対応する機能ブロックに
動作電源電圧として与える内部電圧出力回路と、前記内
部電圧出力回路から出力された内部電圧の電位を検知す
る電位検知回路とを備え、前記内部電圧出力回路は、前
記電位検知回路の検知信号を受け、この検知信号に基い
て、内部電圧が設定電位未満であるとき、内部電圧の電
位を上昇させるものであることを特徴とする。

【００２０】加えて、請求項４記載の発明は、前記請求
項３記載の半導体記憶装置において、ＲＡＭ用機能ブロ
ックに対応する電源回路は、更に、制御部を備え、前記
制御部は、前記ＲＡＭ制御回路に与えられるコントロー
ル信号を入力し、このコントロール信号の入力中は、内
部電圧出力回路を、前記コントロール信号の非入力時に
比べて、その電流供給能力が高くなるよう制御すること
を特徴とする。

【００２１】更に加えて、請求項５記載の発明は、前記
請求項３記載の半導体記憶装置において、ＳＡＭ用機能
ブロックに対応する電源回路は、更に、制御部を備え、
前記制御部は、前記ＳＡＭ制御回路に与えられるコント
ロール信号及びクロック信号を入力し、このコントロー
ル信号の入力中で且つ前記クロック信号の非入力時に
は、内部電圧出力回路を、その電流供給能力が設定能力
になるよう制御し、前記コントロール信号の入力中で且
つ前記クロック信号の入力時には、内部電圧出力回路
を、その電流供給能力が前記設定能力よりも高くなるよ
う制御することを特徴とする。

【００２２】請求項６記載の発明は、前記請求項３記載
の半導体記憶装置において、各内部電圧出力回路は、動
作時に必要な電流を供給できる電流駆動能力が大きい動
作時用内部電圧出力回路と、待機時に必要な電流を供給
できる電流駆動能力が小さい待機時用内部電圧出力回路
とから構成されることを特徴とする。

【００２３】また、請求項７記載の発明は、前記請求項
３記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ
用の各機能ブロックに対応する電源回路は、発生する内
部電圧が相互に同一電位であることを特徴とする。

【００２４】更に、請求項８記載の発明は、前記請求項
３記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ
用の各機能ブロックに対応する電源回路は、発生する内
部電圧が相互に異なる電位であることを特徴とする。

【００２５】加えて、請求項９記載の発明は、前記請求
項８記載の半導体記憶装置において、ＳＡＭ用の機能ブ
ロックに対応する電源回路が発生する内部電圧は、ＲＡ
Ｍ用の機能ブロックに対応する電源回路が発生する内部
電圧よりも低いことを特徴とする。

【００２６】更に加えて、請求項１０記載の発明は、前
記請求項６記載の半導体記憶装置において、動作時用内
部電圧出力回路と待機時用内部電圧出力回路とは、発生
する内部電圧が相互に同一電位であることを特徴とす
る。

【００２７】請求項１１記載の発明は、前記請求項６記
載の半導体記憶装置において、動作時用内部電圧出力回
路と待機時用内部電圧出力回路とは、発生する内部電圧
が相互に異なる電位であることを特徴とする。

【００２８】また、請求項１２記載の発明は、前記請求
項１１記載の半導体記憶装置において、待機時用内部電
圧出力回路が発生する内部電圧は、動作時用内部電圧出
力回路が発生する内部電圧よりも低いことを特徴とす
る。

【００２９】

【作用】以上の構成により、請求項１ないし請求項１２
記載の発明の半導体記憶装置では、一方の機能ブロック
（例えばＲＡＭ部）の動作に必要な電流を供給するため
の電源回路と、他方の機能ブロック（例えばＳＡＭ部）
の動作に必要な電流を供給するための電源回路とを、各
々、独立して設けたので、この両機能ブロック（ＲＡＭ
部とＳＡＭ部）が互いに非同期に動作しても、一方の機
能ブロックの動作が引き起こす電源電圧変動が、他方の
機能ブロックの動作に影響を及ぼすことがなく、従っ
て、動作が十分に安定した半導体記憶装置が実現され
る。

【００３０】また、内部電源電圧は、外部電源電圧の変
動があっても、所望の電位に安定させることが実現でき
るので、記憶容量を増大するための素子の高集積化や微
細化に伴う消費電力の低減、及び信頼性の向上を達成す
ることができる。

【００３１】特に、請求項４記載の発明の半導体記憶装
置では、ＲＡＭ制御回路にコントロール信号が入力され
た時、即ち、ＲＡＭ部が起動された時やデータの読出
し、書込み時には、その動作に伴い瞬時電流が増大する
ものの、内部電圧出力回路が制御部により制御されて、
その電流供給能力が高くなるので、ＲＡＭ部の供給電位
の低下が小さく制限される。

【００３２】同様に、請求項５記載の発明の半導体記憶
装置では、ＳＡＭ制御回路にコントロール信号やクロッ
ク信号が入力された時、即ち、ＳＡＭ部が起動された時
やデータ出力時等では、その動作に伴い瞬時電流が増大
するものの、内部電圧出力回路が制御部により電流供給
能力が高くなるよう制御されるので、ＳＡＭ部の供給電
位の低下が小さく制限される。

【００３３】また、請求項９記載の発明の半導体記憶装
置では、ＳＡＭ部及びＳＡＭ制御回路に供給される内部
電圧は、ＲＡＭ部及びＲＡＭ制御回路に供給される内部
電圧に対して、低い電圧値であるので、高速動作が必要
なＳＡＭ部では、このＳＡＭ部ほどの高速動作が要求さ
れないＲＡＭ部よりも、小さな信号振幅で回路内部の信
号データを取り扱うことができ、より安定した内部動作
を実現することが可能である。

【００３４】更に、請求項１２記載の発明の半導体記憶
装置では、回路の動作が起動される以前の待機時には、
その動作時よりも低い内部電圧が供給されるので、活性
化されていないデバイスの消費電力が小さく制限され
る。

【００３５】

【実施例】以下、本発明の実施例を図面に基いて説明す
る。

【００３６】（第１の実施例）図１は、本発明の第１の
実施例における半導体記憶装置の回路構成図を示すもの
である。

【００３７】同図において、１１はビット線とワード線
とによるマトリックスを構成してその交点に情報を記憶
するメモリセルを配置したランダムアクセス可能なメモ
リ領域であるＲＡＭ部、１２はＲＡＭ部１１との間で双
方向に記憶情報の入出力ができるシリアルアクセス可能
なメモリ領域であるＳＡＭ部である。

【００３８】また、１３は装置外部からのコントロール
信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＤＴ、／ＯＥ及び
クロック信号並びにアドレス信号Ａ０〜Ａ８を受けて、
ＲＡＭ部１１の動作を制御する制御信号、及びＲＡＭ部
１１とＳＡＭ部１２との間のデータ転送動作を制御する
制御信号を発生するＲＡＭ制御回路、１４は装置外部か
らのコントロール信号／ＳＥ及びクロック信号ＳＣを受
けて、ＳＡＭ部１２の動作を制御する制御信号を発生す
るＳＡＭ制御回路である。

【００３９】前記ＲＡＭ部１１及びＲＡＭ制御回路１３
により、ＲＡＭ系の機能ブロックが構成され、ＳＡＭ部
１２及びＳＡＭ制御回路１４により、ＳＡＭ系の機能ブ
ロックが構成される。

【００４０】更に、Ａは前記ＲＡＭ系の機能ブロックに
対応して設けられた電源回路、ＢはＳＡＭ系の機能ブロ
ックに対応して設けられた電源回路である。

【００４１】前者の電源回路Ａにおいて、１５はＲＡＭ
部１１及びＲＡＭ制御回路１３に動作電流を供給するＲ
ＡＭ部内部電源電圧降圧回路、１７はＲＡＭ部内部電源
電圧降圧回路１５が発生するＲＡＭ部１１への内部電源
電圧の電位を検出するＲＡＭ部用電位検知回路、１９は
ＲＡＭ部１１を制御する外部コントロール信号／ＲＡ
Ｓ、／ＣＡＳを入力信号として、ＲＡＭ部内部電源電圧
降圧回路１５の動作を制御するＲＡＭ部用降圧回路制御
部である。

【００４２】同様に、後者の電源回路Ｂにおいて、１６
はＳＡＭ部１２及びＳＡＭ制御回路１４に動作電流を供
給するＳＡＭ部内部電源電圧降圧回路、１８はＳＡＭ部
内部電源電圧降圧回路１６が発生するＳＡＭ部１２への
内部電源電圧の電位を検出するＳＡＭ部用電位検知回
路、２０はＳＡＭ部１２を制御する外部コントロール信
号／ＳＥ及びクロック信号ＳＣを入力信号として、ＳＡ
Ｍ部内部電源電圧降圧回路１６の動作を制御するＳＡＭ
部用降圧回路制御部である。

【００４３】前記ＲＡＭ部内部電源電圧降圧回路１５
は、図２に詳示するように、基準電圧発生回路１５ａ
と、内部電圧出力回路１５ｂとから成る。

【００４４】基準電圧発生回路１５ａは、内部電圧出力
回路１５ｂに出力する参照電圧ＶＲＥＦ（ＲＡＭ）を端
子Ｖｏに発生する。この参照電圧ＶＲＥＦ（ＲＡＭ）
は、この端子Ｖｏに直列接続されたＰＭＯＳ型トランジ
スタのしきい値電圧ＶＴＰを利用して発生され、この直
列接続されたＰＭＯＳ型トランジスタの段数に応じて変
更される。即ち、制御トランジスタＴＬが制御信号ＬＶ
（ＲＡＭ）の入力によりＯＮ制御された場合には、３個
のＰＭＯＳ型トランジスタＴｐ１〜Ｔｐ３を直列接続し
た回路が端子Ｖｏに接続されて、３・｜ＶＴＰ｜の電位
である参照電圧ＶＲＥＦ（ＲＡＭ）１が発生し、制御ト
ランジスタＴＭが制御信号ＭＶ（ＲＡＭ）の入力により
ＯＮ制御された場合には、４個のＰＭＯＳ型トランジス
タＴｐ４〜Ｔｐ７を直列接続した回路が端子Ｖｏに接続
されて、４・｜ＶＴＰ｜の電位である参照電圧ＶＲＥＦ
（ＲＡＭ）２（ＶＲＥＦ（ＲＡＭ）１＜ＶＲＥＦ（ＲＡ
Ｍ）２）が発生し、制御トランジスタＴＨが制御信号Ｈ
Ｖ（ＲＡＭ）の入力によりＯＮ制御された場合には、５
個のＰＭＯＳ型トランジスタＴｐ８〜Ｔｐ１２を直列接
続した回路が端子Ｖｏに接続されて、５・｜ＶＴＰ｜の
電位である参照電圧ＶＲＥＦ（ＲＡＭ）３（ＶＲＥＦ
（ＲＡＭ）２＜ＶＲＥＦ（ＲＡＭ）３）が発生する。

【００４５】更に、前記基準電圧発生回路１５ａには、
参照電圧調整回路１５ｃが設けられる。この参照電圧調
整回路１５ｃは、電位検知回路１７の出力信号Ｚ（設定
電位未満の検出時に“Ｌ”レベルとなる）信号を受け、
この信号Ｚの“Ｌ”レベル時に、端子Ｖｏに発生してい
る参照電圧ＶＲＥＦ（ＲＡＭ）を上昇させる。

【００４６】加えて、前記内部電圧出力回路１５ｂは、
前記基準電圧発生回路１５ａの端子Ｖｏの参照電圧ＶＲ
ＥＦ（ＲＡＭ）を受けるカレントミラー回路１５ｄと、
このカレントミラー回路１５ｄの出力により制御される
ＰＭＯＳ型のドライバートランジスタＴＤとを有する。
前記ドライバートランジスタＴＤは、出力端子Ｖ１に接
続され、この出力端子Ｖ１から設定電圧ＶＩＮＴ（ＲＡ
Ｍ）の電源電流を前記ＲＡＭ部１１及びＲＡＭ制御回路
１３に供給する。

【００４７】また、ＳＡＭ部内部電源電圧降圧回路１６
は、図３に詳示するように、前記ＲＡＭ部内部電源電圧
降圧回路１５と同様に、基準電圧発生回路１６ａと、内
部電圧出力回路１６ｂとから成る。これ等回路の構成は
図２とほぼ同様であり、異なる点は、基準電圧発生回路
１６ａにおいて、参照電圧ＶＲＥＦを発生する各直列回
路のＰＭＯＳ型トランジスタの接続段数が異なり、各
々、２個、３個及び４個に設定される。

【００４８】更に、前記各電位検知回路１７、１８は同
一構成であり、以下、電位検知回路１７の詳細を説明す
る。図４に示すように、電位検知回路１７は、電位判定
回路１７ａと、スイッチング回路１７ｂとから成る。前
記電位判定回路１７ａは、内部電圧出力回路１５ｂの出
力電圧ＶＩＮＴが期待電位よりも微小電圧ΔＶ₁未満に
なると、出力が“Ｌ”レベルとなり、期待電位よりも微
小電圧ΔＶ₂を越えて高くなると、出力が“Ｈ”レベル
となる。また、スイッチング回路１７ｂは、電位判定回
路１７ａの出力に反応し、その出力信号Ｚは、電位判定
回路１７ａの出力が“Ｌ”レベルのとき“Ｌ”レベルと
なり、電位判定回路１７ａの出力が“Ｈ”レベルのとき
“Ｈ”レベルとなる。このスイッチング回路１７ｂの出
力信号Ｚは、前記基準電圧発生回路１５ａの参照電圧調
整回路１５ｃに入力される。

【００４９】前記ＲＡＭ部用降圧回路制御部１９は、図
５に示すように制御信号ＬＶ（ＲＡＭ）、ＭＶ（ＲＡ
Ｍ）、ＨＶ（ＲＡＭ）を発生する。即ち、外部電源ＶＤ
Ｄの立上り時に制御信号ＬＶ（ＲＡＭ）を発生し、その
発生を外部電源ＶＤＤの立下り時まで維持する。また、
外部コントロール信号／ＲＡＳの入力時（立下り時）に
制御信号ＭＶ（ＲＡＭ）を発生し、コントロール信号／
ＲＡＳの立上り時にこの制御信号ＭＶ（ＲＡＭ）の発生
を停止する。更に、外部コントロール信号／ＣＡＳの入
力時（立下り時）に制御信号ＨＶ（ＲＡＭ）を発生し、
コントロール信号／ＣＡＳの立上り時にこの制御信号Ｈ
Ｖ（ＲＡＭ）の発生を停止する。この各制御信号ＬＶ
（ＲＡＭ）、ＭＶ（ＲＡＭ）、ＨＶ（ＲＡＭ）は各々前
記基準電圧発生回路１５ａの制御トランジスタＴＬ、Ｔ
Ｍ、ＴＨに入力される。

【００５０】また、ＳＡＭ部用降圧回路制御部２０は、
図６に示すように制御信号ＬＶ（ＳＡＭ）、ＭＶ（ＳＡ
Ｍ）、ＨＶ（ＳＡＭ）を発生する。即ち、外部電源ＶＤ
Ｄの立上り時に制御信号ＬＶ（ＳＡＭ）を発生し、その
発生を外部電源ＶＤＤの立下り時まで維持する。また、
外部コントロール信号／ＳＥの入力時（立下り時）に制
御信号ＬＶ（ＳＡＭ）を発生し、コントロール信号／Ｓ
Ｅの立上り時にこの制御信号ＬＶ（ＳＡＭ）の発生を停
止する。また、クロック信号ＳＣの入力時（立上り時）
に制御信号ＨＶ（ＳＡＭ）を発生し、クロック信号ＳＣ
の立下り時にこの信号ＨＶ（ＳＡＭ）の発生を停止す
る。

【００５１】以上のように構成された本実施例の半導体
記憶装置において、以下、その動作を説明する。

【００５２】ランダムアクセス動作を行う場合には、Ｒ
ＡＭ制御回路１３へコントロール信号／ＲＡＳが入力さ
れて、ＲＡＭ部１１の動作が起動される。この時、入力
されたアドレス信号Ａ０- Ａ８によりワード線が選択さ
れる。選択されたワード線により活性化されたメモリセ
ルから、記憶情報としての電荷が、各メモリセルと接続
される各々のビット線に転送されて、予めプリチャージ
されていたビット線の電位が変化し、この電位の変化が
図示されないセンスアンプにより増幅される。そして、
その後は、外部から入力されるコントロール信号／ＣＡ
Ｓ、／ＷＥ、／ＤＴ、／ＯＥ及びクロック信号に応じ
て、データの読み出し動作及び書き込み動作、並びにＲ
ＡＭ部１１とＳＡＭ部１２との間でのデータ転送動作等
が実行される。

【００５３】いま、前記シリアル動作（ＲＡＭ系の動
作）の起動される前において、外部から電源電圧ＶＤＤ
が印加されれば、ＲＡＭ部内部電源電圧降圧回路１５
は、ＲＡＭ部１１及びＲＡＭ制御回路１３へ内部電源電
位を供給する。ここに、ＲＡＭ系は待機状態にあり、こ
の待機状態では、ＲＡＭ部１１及びＲＡＭ制御回路１３
での消費電流は少なく、従って、供給すべき電源電流も
少なくて済む状況である。この状況では、ＲＡＭ用降圧
回路制御部１９が制御信号ＬＶ（ＲＡＭ）を発生するの
で、ＲＡＭ部内部電源電圧降圧回路１５では、基準電圧
発生回路１５ａが最小値の参照電圧ＶＲＥＦ（ＲＡＭ）
１を発生し、内部電圧出力回路１５ｂがこの参照電圧Ｖ
ＲＥＦ（ＲＡＭ）１に等しい内部電圧ＶＩＮＴ（ＲＡ
Ｍ）を端子Ｖ１から外部出力し、その結果、ＲＡＭ部１
１及びＲＡＭ制御回路１３に供給される電源電流は少な
い。

【００５４】そして、前記の待機状態において、ＲＡＭ
制御回路１３へ外部からコントロール信号／ＲＡＳが入
力されて、ＲＡＭ系の動作が起動されると、ＲＡＭ部用
降圧回路制御部１９が制御信号ＭＶ（ＲＡＭ）を出力す
るので、ＲＡＭ部内部電源電圧降圧回路１６の基準電圧
発生回路１６ａの発生する参照電圧が設定電圧ＶＲＥＦ
（ＲＡＭ）２（ＶＲＥＦ（ＲＡＭ）１＜ＶＲＥＦ（ＲＡ
Ｍ）２）に高くなり、内部電圧出力回路１５ｂがこの参
照電圧ＶＲＥＦ（ＲＡＭ）２に等しい内部電圧ＶＩＮＴ
を端子Ｖ１から外部出力して電流駆動能力が高くなる。
その結果、センスアンプによるビット線の増幅動作によ
り大きな瞬時電流が流れても、ＲＡＭ部１１及びＲＡＭ
制御回路１３の内部電源電位は、前記内部電圧出力回路
１５から増大供給される電源電流により、その低下が少
なくなる。

【００５５】その後、コントロール信号／ＣＡＳが入力
されて、データの読み出し動作又は書き込み動作が行わ
れる場合に、流れる瞬時電流は、この読み出し又は書き
込み動作により大きくなるが、これに対応してＲＡＭ部
用降圧回路制御部１９が制御信号ＨＶ（ＲＡＭ）を出力
し、ＲＡＭ部内部電源電圧降圧回路１５の基準電圧発生
回路１５ａが発生する参照電圧が設定電圧ＶＲＥＦ（Ｒ
ＡＭ）３（ＶＲＥＦ（ＲＡＭ）２＜ＶＲＥＦ（ＲＡＭ）
３）に高くなる。その結果、内部電圧出力回路１５ｂが
発生する内部電圧ＶＩＮＴ（ＲＡＭ）も一層高くなり、
電流供給能力が増大するので、そのデータの読み出し又
は書き込み動作による瞬時電流の増大があっても、ＲＡ
Ｍ部１１及びＲＡＭ制御回路１３の内部電源電位は、そ
の低下が少なくなる。

【００５６】その場合、前記センスアンプによるビット
線の増幅動作又はデータの読み出し、書き込み動作によ
り大きな瞬時電流が流れた際、ＲＡＭ部１１及びＲＡＭ
制御回路１３での内部電源電位の低下は、ＲＡＭ部用電
位検知回路１７により検知され、以後、このＲＡＭ部用
電位検知回路１７により、ＲＡＭ部内部電源電圧降圧回
路１５の出力電圧ＶＩＮＴが調整される。即ち、ＲＡＭ
部１１及びＲＡＭ制御回路１３の内部電源電位が期待電
圧（＝参照電圧ＶＲＥＦ（ＲＡＭ））よりも微小電圧Δ
Ｖ₁未満に低下すれば、検知信号Ｚが“Ｌ”レベルにな
り、基準電圧発生回路１５ａの参照電圧ＶＲＥＦ（ＲＡ
Ｍ）が設定電圧上昇し、ＲＡＭ部内部電源電圧降圧回路
１５の出力電圧ＶＩＮＴが上昇して電流供給能力が増大
し、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電
位を高くし、期待電圧ＶＲＥＦに復帰させる。そして、
ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位が
期待電位ＶＲＥＦ（ＲＡＭ）よりも微小電圧ΔＶ₂高い
電圧値に達すれば、ＲＡＭ部用電位検知回路１７がこれ
を検出して検知信号Ｚ（“Ｈ”レベル）を出力するの
で、基準電圧発生回路１５ａの参照電圧ＶＲＥＦ（ＲＡ
Ｍ）が元に戻り、ＲＡＭ部内部電源電圧降圧回路１５の
出力電圧ＶＩＮＴ（ＲＡＭ）も元に戻る。以上の動作を
繰返して、ＲＡＭ部内部電源電圧降圧回路１５の発生電
圧は、期待電圧ＶＲＥＦ（ＲＡＭ）の設定幅内（ＶＲＥ
Ｆ（ＲＡＭ）−ΔＶ₁≦ＶＲＥＦ（ＲＡＭ）≦ＶＲＥＦ
（ＲＡＭ）＋ΔＶ₂）に制御され、電流供給能力が最適
になる。

【００５７】シリアルアクセス動作を行う場合には、Ｓ
ＡＭ制御回路１４へコントロール信号／ＳＥが入力され
て、ＳＡＭ部１２の動作が起動される。このＳＡＭ部１
２の動作の起動前、即ち待機時には、外部からの電源電
圧ＶＤＤがＳＡＭ部内部電源電圧降圧回路１６に印加さ
れれば、ＳＡＭ用降圧回路制御部２０が制御信号ＬＶ
（ＳＡＭ）を発生し、従ってＳＡＭ部内部電源電圧降圧
回路１６の基準電圧発生回路１６ａが最小値の参照電圧
ＶＲＥＦ（ＳＡＭ）１を発生し、内部電圧出力回路１５
ｂの発生電圧が最小値になるので、ＲＡＭ部１１及びＲ
ＡＭ制御回路１３に供給される電源電流は少ない。

【００５８】その後、ＳＡＭ制御回路１４へ外部からコ
ントロール信号／ＳＥが入力されて、ＳＡＭ系の動作が
起動されると、ＳＡＭ部用降圧回路制御部２０が制御信
号ＭＶ（ＳＡＭ）を出力し、これにより、ＳＡＭ部内部
電源電圧降圧回路１６の基準電圧発生回路１６ａの発生
する参照電圧が設定電圧ＶＲＥＦ（ＳＡＭ）２に高くな
り、内部電圧出力回路１５ｂの発生電圧が上昇して、電
流駆動能力が高くるので、ＳＡＭ部１２の活性化に必要
な瞬時電流が流れても、ＳＡＭ部１２及びＳＡＭ制御回
路１４の内部電源電位は、その低下が少なくなる。

【００５９】その後、クロック信号ＳＣが入力される毎
に、データの読み出し動作又は書き込み動作が行われ
る。この場合に、瞬時電流は、この読み出し又は書き込
み動作により大きくなるが、ＳＡＭ部用降圧回路制御部
２０が制御信号ＨＶ（ＳＡＭ）を出力し、ＳＡＭ部内部
電源電圧降圧回路１６の基準電圧発生回路１６ａの発生
する参照電圧が設定電圧ＶＲＥＦ（ＳＡＭ）３に高くな
り、これに伴い内部電圧出力回路１６の発生電圧ＶＩＮ
Ｔ（ＳＡＭ）も高くなって、電流供給能力が増大するの
で、そのデータの読み出し又は書き込み動作による瞬時
電流の増大があっても、ＳＡＭ部１２及びＳＡＭ制御回
路１４の内部電源電位は、その低下が少なくなる。

【００６０】その場合、前記ＳＡＭ部１２の活性化又は
データの読み出し、書き込み動作により大きな瞬時電流
が流れた際には、上記ＲＡＭ系の動作で既述したよう
に、ＳＡＭ部用電位検知回路１８により、ＲＡＭ部内部
電源電圧降圧回路１６の出力電圧ＶＩＮＴが良好に調整
される。

【００６１】以上のように、本実施例によれば、ＲＡＭ
系及びＳＡＭ系の各々に対して独立した内部電源回路
Ａ、Ｂを設けたので、ＲＡＭ系及びＳＡＭ系が互いに非
同期動作しても、その非同期動作の影響が他方の内部電
源電位に影響せず、よって、ＲＡＭ系及びＳＡＭ系各々
の動作余裕度を確保することが可能となり、画像用半導
体記憶装置として安定な動作を実現することができる。

【００６２】しかも、各内部電源電圧降圧回路１５、１
６を、対応する降圧回路制御部１９、２０により、対応
するＲＡＭ系、ＳＡＭ系の動作状態を制御するコントロ
ール信号／ＲＡＳ、／ＣＡＳ、／ＳＥを用いて制御した
ので、ＲＡＭ部１１、ＳＡＭ部１２等の内部電源電位の
低下時にタイミング良く電流供給能力を高めることがで
き、ＲＡＭ部１１、ＳＡＭ部１２等の内部電源電位の低
下幅を低く抑えることができる。

【００６３】更に、ＳＡＭ部内部電源電圧降圧回路１６
の発生電圧は、待機時及び動作時の双方で、ＲＡＭ部内
部電源電圧降圧回路１５の発生電圧よりも低く設定され
ているので、ＲＡＭ系に比較して高速な動作を必要とす
るＳＡＭ系については、デバイス内外での高速データ転
送に伴う雑音の発生を十分に抑制でき、この半導体記憶
装置を使用したシステム全体での安定動作を低消費電力
で実現することができる。

【００６４】尚、本実施例では、ＲＡＭ用及びＳＡＭ用
の各内部電圧降圧回路１５、１６が発生する内部電圧Ｖ
ＩＮＴは、その各々の基準電圧発生回路１５ａ、１６ａ
が発生する参照電圧ＶＲＥＦの間に差を設けるによっ
て、ＳＡＭ用の内部電圧降圧回路１６が発生する内部電
圧ＶＩＮＴ（ＳＡＭ）の方が、ＲＡＭ用の内部電圧降圧
回路１５が発生する内部電圧ＶＩＮＴ（ＲＡＭ）よりも
低い構成としたが、相互に同一電位としてもよいのは勿
論である。

【００６５】（第２の実施例）図７は本発明の第２の実
施例における半導体記憶装置の回路構成図を示すもので
ある。

【００６６】前記第１の実施例では、ＲＡＭ用及びＳＡ
Ｍ用の各内部電圧降圧回路１５、１６を、待機時用と動
作時用とで電流供給能力を変更するように回路構成して
機能的に待機時用の降圧回路と動作時用の降圧回路とを
持つ構成としたのに代え、本実施例では、ＲＡＭ部内部
電源電圧降圧回路３０を、構造的に、待機時用の降圧回
路３１と、動作時用の降圧回路３２とに分割すると共
に、ＳＡＭ部内部電源電圧降圧回路３５も同様に、待機
時用の降圧回路３６と、動作時用の降圧回路３７とに分
割したものである。

【００６７】即ち、前記ＲＡＭ部内部電源電圧降圧回路
３０の具体的構成を図８に示す。同図のＲＡＭ部内部電
源電圧降圧回路３０は、基準電圧発生回路３０ａと、待
機時用の内部電圧出力回路３０ｂと、第１の動作時用の
内部電圧出力回路３０ｃと、第２の動作時用の内部電圧
出力回路３０ｄとから成る。

【００６８】前記基準電圧発生回路３０ａは、前記図２
に示した基準電圧発生回路１５ａと基本的には同様の構
成であり、参照電圧調整回路３０ｅも備える。以下、異
なる構成のみを説明すると、参照電圧ＶＲＥＦを与える
直列回路が１つのみ設けられ、且つこの直列回路を構成
するＰＭＯＳ型トランジスタの段数が４段であり、４個
のＰＭＯＳ型トランジスタＴｐ１〜Ｔｐ４より成る。

【００６９】また、前記各内部電圧出力回路３０ｂ〜３
０ｄは、各々、前記図２に示した内部電圧出力回路１５
ｄと同様に、カレントミラー回路３３ｂ、３３ｃ、３３
ｄと、ドライバートランジスタＴＤｂ、ＴＤｃ、ＴＤｄ
とを有する。待機時用の内部電圧出力回路３０ｂのドラ
イバートランジスタＴＤｂは、電流駆動能力が極く小さ
い。また、第１の動作時用の内部電圧出力回路３０ｃの
ドライバートランジスタＴＤｃは、電流駆動能力が大き
く、第２の動作時用の内部電圧出力回路３０ｄのドライ
バートランジスタＴＤｄは、電流駆動能力が小さい。

【００７０】更に、前記各内部電圧出力回路３０ｂ〜３
０ｄには、各々、制御トランジスタ３４ｂ、３４ｃ、３
４ｄを有する。待機時用の内部電圧出力回路３０ｂの制
御トランジスタ３４ｂは、前記第１実施例のＲＡＭ部用
降圧回路制御部１９から出力される制御信号ＬＶ（ＲＡ
Ｍ）によりＯＮ制御されて、カレントミラー回路３３ｂ
を動作可能とする。同様に、第１の動作時用の内部電圧
出力回路３０ｃの制御トランジスタ３４ｃは、制御信号
ＭＶ（ＲＡＭ）によりＯＮ制御されて、カレントミラー
回路３３ｃを動作可能とし、第２の動作時用の内部電圧
出力回路３０ｄの制御トランジスタ３４ｄは、制御信号
ＨＶ（ＲＡＭ）によりＯＮ制御されて、カレントミラー
回路３３ｄを動作可能とする。

【００７１】また、ＳＡＭ部内部電源電圧降圧回路３５
の具体的構成を図９に示す。同図のＳＡＭ部内部電源電
圧降圧回路３５は、基準電圧発生回路３５ａと、待機時
用の内部電圧出力回路３５ｂと、第１の動作時用の内部
電圧出力回路３５ｃと、第２の動作時用の内部電圧出力
回路３５ｄとから成る。

【００７２】前記基準電圧発生回路３５ａは、前記図８
に示したＲＡＭ用の基準電圧発生回路３０ａとほぼ同様
の構成であり、参照電圧調整回路３５ｅも備えるが、参
照電圧ＶＲＥＦを与える直列回路を構成するＰＭＯＳ型
トランジスタの段数が３段であり、３個のＰＭＯＳ型ト
ランジスタＴｐ１〜Ｔｐ３より成る。

【００７３】また、前記各内部電圧出力回路３５ｂ〜３
５ｄは、各々、前記図８に示したＲＡＭ用の内部電圧出
力回路３０ｂ〜３０ｄと同様に、カレントミラー回路３
８ｂ、３８ｃ、３８ｄと、ドライバートランジスタＴＤ
ｂ、ＴＤｃ、ＴＤｄとを有する。待機時用の内部電圧出
力回路３５ｂのドライバートランジスタＴＤｂは、電流
駆動能力が極く小さく、第１の動作時用の内部電圧出力
回路３５ｃのドライバートランジスタＴＤｃは電流駆動
能力が大きい。また、第２の動作時用の内部電圧出力回
路３５ｄのドライバートランジスタＴＤｄは、電流駆動
能力が小さい。

【００７４】更に、前記各内部電圧出力回路３５ｂ〜３
５ｄには、各々、制御トランジスタ３９ｂ、３９ｃ、３
９ｄを有し、待機時用の内部電圧出力回路３５ｂの制御
トランジスタ３９ｂは、前記第１実施例のＳＡＭ部用降
圧回路制御部２０から出力される制御信号ＬＶ（ＳＡ
Ｍ）によりＯＮ制御されて、カレントミラー回路３８ｂ
を動作可能とする。同様に、第１の動作時用の内部電圧
出力回路３５ｃの制御トランジスタ３９ｃは、制御信号
ＭＶ（ＳＡＭ）によりＯＮ制御されて、カレントミラー
回路３８ｃを動作可能とし、第２の動作時用の内部電圧
出力回路３５ｄの制御トランジスタ３９ｄは、制御信号
ＨＶ（ＳＡＭ）によりＯＮ制御されて、カレントミラー
回路３８ｄを動作可能とする。

【００７５】以上のように構成された本実施例の半導体
記憶装置の動作を、以下、図１０及び図１１に基いて説
明する。

【００７６】外部からの電源電圧ＶＤＤが印加されれ
ば、ＲＡＭ部用及びＳＡＭ部用の各降圧回路制御部１
９、２０から制御信号ＬＶ（ＲＡＭ）、ＬＶ（ＳＡＭ）
が出力され、これにより、ＲＡＭ用及びＳＡＭ用の各内
部電源電圧降圧回路３０、３５では、待機時用の内部電
圧出力回路３０ｂ、３５ｂが動作して、少ない電源電流
のみが出力される。この状態が、ＲＡＭ系の動作が起動
される以前の待機状態である。

【００７７】前記の待機状態で、外部からコントロール
信号／ＲＡＳがＲＡＭ制御回路１３へ入力されて、ＲＡ
Ｍ系の動作が起動されると、これに対応してＲＡＭ部用
降圧回路制御部１９が制御信号ＭＶ（ＲＡＭ）を出力す
るので、ＲＡＭ用の内部電源電圧降圧回路３０の第１の
動作時用の内部電圧出力回路３０ｃが動作して、電流駆
動能力が大きくなり、供給する電源電流が増大する。従
って、センスアンプによるビット線の増幅動作等に起因
する電源電圧の低下が抑制される。

【００７８】更に、外部からコントロール信号／ＣＡＳ
がＲＡＭ制御回路１３へ入力されて、ＲＡＭ部１１での
データの読み出し動作又は書き込み動作が行われる場合
には、ＲＡＭ部用降圧回路制御部１９が制御信号ＨＶ
（ＲＡＭ）を出力するので、ＲＡＭ用の内部電源電圧降
圧回路３０の第２の動作時用の内部電圧出力回路３０ｃ
も動作して、電流駆動能力が更に大きくなり、供給する
電源電流が一層増大することになる。従って、このデー
タ出力動作等により大きな瞬時電流が流れても、内部電
源電位の低下が小さく抑制される。

【００７９】また、シリアルアクセス動作を行う場合
に、コントロール信号／ＳＥがＳＡＭ制御回路１４へ入
力されて、ＳＡＭ部１２の動作が起動されると、ＳＡＭ
部用降圧回路制御部２０が制御信号ＭＶ（ＳＡＭ）を出
力して、第１の動作時用のＳＡＭ部内部電源電圧降圧回
路３５ｃが動作を開始し、電流駆動能力が高くなるの
で、ＳＡＭ部１２の活性化に必要な瞬時電流が流れて
も、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電
位は、その低下が少なくなる。

【００８０】その後、クロック信号ＳＣの入力毎にデー
タの読み出し動作又は書き込み動作が行われると、ＳＡ
Ｍ部用降圧回路制御部２０が制御信号ＨＶ（ＳＡＭ）を
出力して、第２の動作時用のＳＡＭ部内部電源電圧降圧
回路３５ｄも動作を開始し、電流駆動能力が一層に高く
なるので、データの読み出し又は書き込み動作による瞬
時電流の増大があっても、ＳＡＭ部１２及びＳＡＭ制御
回路１４の内部電源電位は、その低下が少なくなる。

【００８１】また、以上の動作時においては、ＲＡＭ部
用及びＳＡＭ部用の各電位検知回路１７、１８により、
ＲＡＭ部１１及びＲＡＭ制御回路の内部電源電圧やＳＡ
Ｍ部１２及びＳＡＭ制御回路１４の内部電源電圧が期待
電圧値（ＶＲＥＦ）より微小値（ΔＶ₁）未満になれ
ば、対応するＲＡＭ部用及びＳＡＭ部用の各内部電源電
圧降圧回路３０、３５の出力電圧ＶＩＮＴが上昇制御さ
れ、期待電圧値（ＶＲＥＦ）より微小値（ΔＶ₂）以上
になれば、その出力電圧ＶＩＮＴの上昇制御が停止され
て、その電流駆動能力が良好に調整される。

【００８２】以上説明したように、本実施例によれば、
前記第１の実施例と同様に、ＲＡＭ系及びＳＡＭ系の各
々に対して独立した内部電源電圧降圧回路を設けている
ので、ＲＡＭ系及びＳＡＭ系が互いに非同期動作して
も、その影響が各々の内部電源電位に影響することがな
く、ＲＡＭ系及びＳＡＭ系各々の動作余裕度を確保する
ことが可能である。また、ＳＡＭ系の内部電源電圧レベ
ルＶＲＥＦ（ＳＡＭ）がＲＡＭ系の内部電源電圧レベル
ＶＲＥＦ（ＲＡＭ）よりも低い電圧値に設定されている
ので、高速な動作を必要とするＳＡＭ系の高速データ転
送に伴う雑音の発生を十分に抑制でき、システム全体で
の安定動作を確保できる。また、待機時には待機時用の
内部電圧出力回路３０ｂ、３５ｂのみを動作させ、動作
時には動作時用の内部電圧出力回路３０ｃ、３０ｄ、３
５ｃ、３５ｄも動作させたので、デバイスの動作状態に
応じた電流供給能力として、デバイス及びこのデバイス
を用いたシステム全体の消費電力を十分小さくできる。
更に、待機時の内部電源電位を動作時の内部電源電位に
対してより低く設定すれば、活性化されていないデバイ
スの消費電力をより小さく抑えることができ、システム
の消費電力を最小にすることができる。

【００８３】尚、本実施例では、ＲＡＭ用及びＳＡＭ用
の各内部電圧降圧回路３０、３５において、動作時用の
内部電圧出力回路を第１の動作時用の回路３０ｃ、３５
ｃと第２の動作時用の回路３０ｄ、３５ｄとに分割した
が、これを分割せず、内蔵するドライバートランジスタ
ＴＤを複数個設け、その動作個数を制御する構成として
もよい。

【００８４】

【発明の効果】以上説明したように、請求項１ないし請
求項１２記載の発明の半導体記憶装置によれば、一方の
機能ブロックの動作に必要な電流を供給するための電源
回路と、他方の機能ブロックの動作に必要な電流を供給
するための電源回路とを、各々、独立して設けたので、
この両機能ブロックが互いに非同期に動作しても、一方
の機能ブロックの動作が引き起こす電源電圧変動が、他
方の機能ブロックの動作に影響を及ぼすことが防止でき
て、十分に安定した動作を確保できると共に、外部電源
電圧の変動に拘らず内部電源電圧を所望の電位に安定さ
せて、素子の高集積化や微細化に伴う消費電力の低減、
及び信頼性の向上を図ることができる。

【００８５】特に、請求項４及び請求項５記載の発明の
半導体記憶装置によれば、内部電圧出力回路の電流供給
能力を、対応する機能ブロックのコントロール信号やク
ロック信号に基いて制御したので、機能ブロックの起動
時やデータの読出し、書き込み時での瞬時電流の増大に
対応した電流供給能力の制御ができて、対応する機能ブ
ロックに供給する電源電位の低下を小さく抑えることが
できる。

【００８６】更に、請求項９記載の発明の半導体記憶装
置によれば、ＳＡＭ部及びＳＡＭ制御回路に供給される
内部電圧を、ＲＡＭ部及びＲＡＭ制御回路に供給される
内部電圧に対して、低い電圧値に設定したので、高速動
作が必要なＳＡＭ部では、小さな信号振幅で回路内部の
信号データを取り扱うことができ、より安定した内部動
作を実現することが可能である。

【００８７】加えて、請求項１２記載の発明の半導体記
憶装置によれば、回路の動作が起動される以前の待機時
には、その動作時よりも低い内部電圧を供給したので、
活性化されていないデバイスの消費電力が小さく制限し
て、低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体記憶装置
の構成を示す図である。

【図２】本発明の第１の実施例における半導体記憶装置
のＲＡＭ用機能ブロックに対応する電源回路の要部の具
体的構成を示す図である。

【図３】本発明の第１の実施例における半導体記憶装置
のＳＡＭ用機能ブロックに対応する電源回路の要部の具
体的構成を示す図である。

【図４】本発明の第１の実施例における半導体記憶装置
の電源回路に備える電位検知回路の具体的構成を示す図
である。

【図５】本発明の第１の実施例における半導体記憶装置
の動作を説明するタイミングチャート図である。

【図６】本発明の第１の実施例における半導体記憶装置
の他の動作を説明するタイミングチャート図である。

【図７】本発明の第２の実施例における半導体記憶装置
の構成を示す図である。

【図８】本発明の第２の実施例における半導体記憶装置
のＲＡＭ用機能ブロックに対応する電源回路の要部の具
体的構成を示す図である。

【図９】本発明の第２の実施例における半導体記憶装置
のＳＡＭ用機能ブロックに対応する電源回路の要部の具
体的構成を示す図である。

【図１０】本発明の第２の実施例における半導体記憶装
置の動作を説明するタイミングチャート図である。

【図１１】本発明の第２の実施例における半導体記憶装
置の他の動作を説明するタイミングチャート図である。

【図１２】従来の半導体記憶装置の構成を示す図であ
る。

【符号の説明】

１１ＲＡＭ部１２ＳＡＭ部１３ＲＡＭ制御回路１４ＳＡＭ制御回路Ａ、Ａ´ ＲＡＭ系の電源回路Ｂ、Ｂ´ ＳＡＭ系の電源回路１５ＲＡＭ部用内部電源電圧降圧回路１６ＳＡＭ部用内部電源電圧降圧回路１５ａ、１６ａ基準電圧発生回路１５ｂ、１６ｂ内部電圧出力回路１７ＲＡＭ部用電位検知回路１７ａ電位判定回路１７ｂスイッチング回路１８ＳＡＭ部用電位検知回路１９ＲＡＭ部用降圧回路制御部２０ＳＡＭ部用降圧回路制御部３０ＲＡＭ部用内部電源電圧降圧回路３０ａ基準電圧発生回路３０ｂ待機時用内部電圧出力回路３０ｃ第１の動作時用内部電圧出力回路３０ｄ第２の動作時用内部電圧出力回路３５ＳＡＭ部用内部電源電圧降圧回路３５ａ基準電圧発生回路３５ｂ待機時用内部電圧出力回路３５ｃ第１の動作時用内部電圧出力回路３５ｄ第２の動作時用内部電圧出力回路

Claims

【特許請求の範囲】

【請求項１】複数個の機能ブロックを備え、前記各機
能ブロックは相互に非同期に動作可能である半導体記憶
装置において、前記各機能ブロックに対応して機能ブロックの数に等し
い個数の電源回路を備え、前記各電源回路は、外部電源に接続されると共に、対応
する機能ブロックに設定電位の内部電圧を与えるもので
あることを特徴とする半導体記憶装置。
【請求項２】機能ブロックの数は２個であり、一方の機能ブロックは、ワード線とビット線との交差点
ごとに情報記憶セルが設けられたＲＡＭ部と、前記ＲＡ
Ｍ部の動作を制御するＲＡＭ制御回路とから成るＲＡＭ
用機能ブロックであり、他方の機能ブロックは、前記ＲＡＭ部に併設されて前記
ＲＡＭ部との間で双方向に記憶情報の転送が可能なＳＡ
Ｍ部と、前記ＳＡＭ部の動作を制御するＳＡＭ制御回路
とから成るＳＡＭ用機能ブロックであることを特徴とす
る請求項１記載の半導体記憶装置。
【請求項３】ＲＡＭ用及びＳＡＭ用の各機能ブロック
に対応する電源回路は、各々、内部電圧を発生し、この内部電圧を対応する機能ブロッ
クに動作電源電圧として与える内部電圧出力回路と、前記内部電圧出力回路から出力された内部電圧の電位を
検知する電位検知回路とを備え、前記内部電圧出力回路は、前記電位検知回路の検知信号
を受け、この検知信号に基いて、内部電圧が設定電位未
満であるとき、内部電圧の電位を上昇させるものである
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】ＲＡＭ用機能ブロックに対応する電源回
路は、更に、制御部を備え、前記制御部は、前記ＲＡＭ制御回路に与えられるコントロール信号を入
力し、このコントロール信号の入力中は、内部電圧出力
回路を、前記コントロール信号の非入力時に比べて、そ
の電流供給能力が高くなるよう制御することを特徴とす
る請求項３記載の半導体記憶装置。
【請求項５】ＳＡＭ用機能ブロックに対応する電源回
路は、更に、制御部を備え、前記制御部は、前記ＳＡＭ制御回路に与えられるコントロール信号及び
クロック信号を入力し、このコントロール信号の入力中
で且つ前記クロック信号の非入力時には、内部電圧出力
回路を、その電流供給能力が設定能力になるよう制御
し、前記コントロール信号の入力中で且つ前記クロック
信号の入力時には、内部電圧出力回路を、その電流供給
能力が前記設定能力よりも高くなるよう制御することを
特徴とする請求項３記載の半導体記憶装置。
【請求項６】各内部電圧出力回路は、動作時に必要な電流を供給できる電流駆動能力が大きい
動作時用内部電圧出力回路と、待機時に必要な電流を供給できる電流駆動能力が小さい
待機時用内部電圧出力回路とから構成されることを特徴
とする請求項３記載の半導体記憶装置。
【請求項７】ＲＡＭ用及びＳＡＭ用の各機能ブロック
に対応する電源回路は、発生する内部電圧が相互に同一
電位であることを特徴とする請求項３記載の半導体記憶
装置。
【請求項８】ＲＡＭ用及びＳＡＭ用の各機能ブロック
に対応する電源回路は、発生する内部電圧が相互に異な
る電位であることを特徴とする請求項３記載の半導体記
憶装置。
【請求項９】ＳＡＭ用機能ブロックに対応する電源回
路が発生する内部電圧は、ＲＡＭ用機能ブロックに対応
する電源回路が発生する内部電圧よりも低いことを特徴
とする請求項８記載の半導体記憶装置。
【請求項１０】動作時用内部電圧出力回路と待機時用
内部電圧出力回路とは、発生する内部電圧が相互に同一
電位であることを特徴とする請求項６記載の半導体記憶
装置。
【請求項１１】動作時用内部電圧出力回路と待機時用
内部電圧出力回路とは、発生する内部電圧が相互に異な
る電位であることを特徴とする請求項６記載の半導体記
憶装置。
【請求項１２】待機時用内部電圧出力回路が発生する
内部電圧は、動作時用内部電圧出力回路が発生する内部
電圧よりも低いことを特徴とする請求項６記載の半導体
記憶装置。