JP2018501599A - 電圧ランピング検出 - Google Patents

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Abstract

定常状態の目標電圧レベルへの電圧ランピングを検出する方法、システムおよび装置は、調整電圧を負荷回路の動作用の定常状態の目標電圧にランピングし、定常状態の目標電圧は、負荷回路が動作を実行するのを可能にする電圧レベルである、工程と、調整電圧が目標電圧に到達したことを示す出力信号を生成する工程と、出力信号の検出に応答してレディ信号を生成する工程とを備える。

Description

本明細書に説明される例は、概して、電圧ランピングを検出する方法、システムおよびデバイスに関する。
［著作権表示／許可］
本特許文献の開示の部分は、著作権保護の対象となる材料を含み得る。著作権の権利所有者は、誰かが特許商標庁の特許ファイルまたは記録内に表されるとおりに特許文書または特許開示を複製することに異議を唱えないが、それ以外はいかなるすべての著作権も留保する。著作権、２０１４年、インテル（登録商標）コーポレーション、無断複写・転載禁止」という著作権表示は、後述される全てのデータおよび本明細書の添付図面にある全てのデータ、並びに、後述される任意のソフトウェアに適用される。
デジタル電子デバイスは、典型的には、プログラムおよびデータストレージ用の揮発性および／または非揮発性電子メモリを含む。ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）および／またはフラッシュメモリを含む多種多様な電子メモリがある。デジタル電子デバイス用の市場での競争により、ますます増大する速度と、ますます減少する消費電力とが要求されている。電子メモリにおける読み出しおよび書き込み時間は、電子デバイスの速度に相当な影響を与える重要な性能パラメータである。
ＮＡＮＤメモリデバイスには、動作間の待ち時間などの動作遅延の多くの原因がある。例えば、ＮＡＮＤメモリデバイスの動作は、ワード線およびビット線などの複数の内部ノードの頻繁なランプアップおよび／またはランプダウンを伴う。電圧調整器は、そのような内部ノードをプルアップおよび／またはプルダウンする。従来、オンチップコントローラは、次のイベントを開始する前に１つのイベントに対するランピングが完了するまで待機する必要がある。さらに、そのような内部ノードの容量性負荷は、デバイス動作モードに依存する。ランピング遅延はまた、プロセス変化、電源電圧および温度条件に依存する。その上、３Ｄ（３次元）ＮＡＮＤメモリデバイスは、ワード線および他の内部ノード上にますます大きくなる容量性負荷を有する。オンチップチャージポンプは、より低い電圧を必要とされるより高い電圧まで上昇させるのに時間がかかる。動作を実行するべく、内部ノードは「フラットトップ」電圧に到達するのに相当な時間を必要とし、必要とされる時間量が異なる動作モードおよび動作条件に対して著しく変化し得る。コントローラは従来、トリム可能な遅延を用いて待ち時間を管理する。従来、遅延トリミング設定は、テスト用シミュレーションおよびデバイス特性結果に基づき計算され、最悪の場合の条件の責任を取る。このように、公称または高速条件下で、内部電圧ランピングが完了された場合でも、コントローラは、最悪の場合の条件に基づいたトリミング設定によって決定される遅延を待つ。このように、トリム可能な遅延設定は、平均ＮＡＮＤ ｔＲ（読み出し時間）およびｔＰｒｏｇ（書き込み時間）パラメータを増加することによって公称または最悪よりも良好な条件下での実行時間に消極的な影響を及ぼす場合がある。
複数の実施形態の様々な利点が、以下の明細書および添付の特許請求の範囲を読むことにより、以下の図面を参照することにより当業者に明らかになるであろう。
ランピング電圧のフラットトップを検出するシステムの一例を示すブロック図である。
ランピング検出システムを含むメモリデバイスを示すブロック図である。
ランピング検出器を含むメモリデバイスを示すブロック図である。
ランピング検出システム用の回路の例を示す。
定常状態の目標電圧レベルへの電圧ランピングを検出するための様々な信号のタイミングの例を示すタイミング図である。
定常状態の目標電圧レベルへの電圧ランピングを検出するための例示的なプロセスを示すブロック図である。
メモリデバイスＩ／Ｏスイング制御が実施され得るコンピューティングシステムの実施形態のブロック図である。
メモリデバイスＩ／Ｏスイング制御が実施され得るモバイルデバイスの実施形態の実施形態のブロック図である。
いくつかの詳細および実装の説明が以下に続く。これらは、後述される複数の実施形態のうちのいくつかまたは全てを示し得る複数の図面の説明を含み、本明細書に提示される発明の概念の他の複数の潜在的な実施形態または実装も論ずる。
一実施形態において、アナログ検出回路は、様々な動作用の電圧ランピングの完了を正確に検出するべくＮＡＮＤメモリデバイスに実装され得る。電圧ランピングの完了の検出は、「フラットトップ」検出と呼ばれる。たいていの動作条件下で、ランピング検出回路は、動作遅延、例えば、トリム可能な遅延設定と従来関連した遅延を低減することができる。フラットトップ検出に対して、最悪の場合の条件以外の任意の条件下で、電圧ランピング検出は電圧ランピングの完了時の出力信号を生成する。電圧ランピング検出は、電圧ランピングが完了されたことをコントローラに示すべくＮＡＮＤコントローラに出力信号を送信し、コントローラはその動作を実行することができる。ランピング検出からの指標を受信した後、コントローラは、最悪の場合の条件の遅延時間が過ぎ去るのを待つ必要なく、後続のメモリアクセス動作またはイベントへの移動をプロンプトすることができる。
図１は、ランピング電圧のフラットトップを検出するシステムの例を示すブロック図である。本明細書の「ランピング」は、電圧の目標電圧レベルまでの電圧の連続した漸増を指す。ランピング電圧のフラットトップは、調整電圧が定常状態の目標電圧レベルに到達した点である。本明細書の「定常状態」の電圧は、負荷回路が動作を実行するのを可能にする電圧レベルを指す。調整電圧が定常状態の目標電圧レベルに到達した場合、電圧ランピングは、目標電圧レベル用に認められた許容値の範囲内に実質的に完了する。認められた許容値は、当技術分野にて理解されるように、調整電圧の偶発の変動を可能にする。典型的には、電圧が定常状態にあることの決定は、電圧レベルが実質的に一定に保持されていることを決定する期間を必要とする場合がある。本明細書にて説明されるように、検出回路は、定常状態であることを決定するべく待機する必要なく、目標電圧が最初に到達されるとすぐに、フラットトップを検出するものとみなされる。定常状態との照会により、検出されたフラットトップ電圧は、調整器が定常状態動作にて出力する電圧であることを示す。
一実施形態において、ランピング検出システム１００は、電圧ランピング検出器１０４に結合される電圧調整器１０２を含む。電圧調整器１０２は電源電圧を受けて、調整電圧を出力する。電圧調整器１０２は、電源電圧を定常状態の目標電圧に調整し、調整電圧が定常状態の目標電圧レベルに到達したときを検出する。電圧調整器１０２は、調整電圧が定常状態目標電圧レベルに到達していることを示す出力信号を生成する。
一実施形態において、電圧調整器は、ランピング検出器１０４に出力信号を提供する。ランピング検出器１０４は、出力信号に基づきレディ信号を生成するように構成される。レディ信号は、電圧ランピングが完了したことを示す。ランピング検出器１０４は、レディ信号を処理されるべきコントローラに送信する。電圧ランピングは、調整電圧が閾値に到達した場合、完了し、閾値は、電圧基準信号に比例する。ランピング検出器１０４は、共通ソース増幅器を含むことができる。１つの実施形態において、出力信号は、電圧調整器１０２の既存の比較器から得られる。このように、全体の追加回路は最小であり、レイアウトサイズに大きな影響は及ぼすものではない。一実施形態において、内部電圧ランピングの完了を検出するべくアナログ検出回路を用いることにより、読み出しおよび／またはプログラミングなどの様々な動作を実行するのにかかる時間を減少することによってたいていの動作条件下での遅延は短縮することができる。
図２Ａは、ランピング検出システムを含むメモリデバイスの実施形態を示すブロック図である。一実施形態において、メモリデバイス２１８は、ランピング検出システム２００、コントローラ２０２およびチャージポンプ２０６を含む。メモリデバイス２１８は、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、位相変化メモリ、抵抗メモリ、磁気抵抗メモリ、強誘電体メモリまたは他のメモリ技術、および／またはそれらの組み合わせを含む任意のタイプのメモリ技術を表わす。ランピング検出システム２００は、ランピング検出システム１００に従う。このように、ランピング検出システム２００の要素は、ランピング検出システム１００の要素と同様な特徴を有し得る。
コントローラ２０２は、関連するメモリコントローラ（具体的に図示されず）からのメモリアクセスコマンドに応答して、関連したメモリアクセスコマンドに対応する読み出し、書き込みおよび／または消去動作などのメモリデバイス２１８によって実行されるべき動作を制御する。コントローラ２０２は、メモリデバイス２１８上に配置される。コントローラ２０２は、メモリデバイス２１８と関連するメモリコントローラとの間のＩ／Ｏ（入力／出力）の動作に関連するタイミングおよびスケジューリングと、ストレージ媒体（例えば、アレイ２１６）へのアクセスに関連するタイミングおよびスケジューリングを制御する。
一実施形態において、チャージポンプ２０６は、電源電圧２０８を電圧調整器２２０に提供する。電圧調整器２２０は、調整電圧２１４をアレイ２１６の負荷回路の動作用の定常状態の目標電圧にランピングするが、定常状態の目標電圧は、負荷回路が動作の実行を可能にする電圧レベルである。チャージポンプ２０６により供給される電圧は典型的には、５．０Ｖから２０．０Ｖのオーダーである。しかしながら、異なる電圧が、チャージポンプ２０６によって供給され得る。請求された主題項目は、その例に限定されない。電圧調整器２２０は、目標電圧レベルに調整電圧２１４を生成するべくそのような電圧を下方調整(down regulate)する。例えば、電圧調整器２２０は電源電圧２０８を調整し得、書き込み動作を実行するべく１０Ｖ調整電圧２１４を生成する。電圧調整器２２０は、様々な動作用の異なる電圧を生成することができ、請求された主題項目はその例に限定されないことは、理解されよう。
一実施形態において、電圧調整器２２０は、調整電圧２１４を検出またはモニターする。目標電圧が到達された場合、電圧調整器２２０は、調整電圧２１４が目標電圧レベルに到達したことを示す内部帰還に基づく内部信号を生成する。内部信号は、調整電圧２１４が定常状態の目標電圧レベルにあることを示す。一実施形態において、当技術分野で理解されるように、内部信号は、調整電圧２１４が認められた許容値および変化内の目標電圧レベルにとどまる限り持続し得る。電圧調整器２２０は、内部信号に基づく出力信号２１０を生成する。出力信号２１０は、前述されたことにより、調整電圧２１４のランピングが認められた許容値の範囲内に実質的に完了したことを示す。電圧調整器２２０は、出力信号２１０をランピング検出器２２２に転送する。一実施形態において、ランピング検出器２２２は、出力信号２１０の検出に基づきレディ信号２１２を生成する。ランピング検出器２２２は、レディ信号２１２をコントローラ２０２に転送する。
一実施形態において、コントローラ２０２は、レディ信号２１２を確認および／または処理する。レディ信号２１２がハイになった場合、コントローラ２０２は、内部電圧ランピングが認められた許容値の範囲内に実質的に完了したことを推定する。コントローラ２０２は、様々なやり方でレディ信号２１２に応答する。例えば、コントローラ２０２は、レディ信号２１２に基づいて負荷回路にその動作を実行させることができる。コントローラ２０２はまた、レディ信号２１２の検出に基づき次の動作および／またはコマンドに移動することができる。一実施形態において、負荷回路は、ワード線またはビット線を含む。一実施形態において、ランピング検出システム２００をメモリデバイス２１８に付加することにより、最小追加回路のアドオンでメモリデバイス２１８にて既に利用可能な回路を使用することができる。
図２Ｂは、ランピング検出器を含むメモリデバイスの実施形態を示すブロック図である。一実施形態において、メモリデバイス２２８は、ランピング検出器２２２、コントローラ２０２およびチャージポンプ２０６を含む。メモリデバイス２２８は、図２Ａのメモリデバイス２１８のように、電圧調整器によって下方調整されることなく、チャージポンプ２０６に直接結合されるランピング検出器２２２を含むことに気づかれよう。そのような実装は、メモリデバイス２１８に関連して、メモリデバイス２２８のチャージポンプ２０６および／またはランピング検出器２２２への変更を必要とする場合があることは、理解されよう。チャージポンプ２０６は、調整電圧２１４をアレイ２１６の負荷回路の動作用の定常状態の目標電圧にランピングする。目標電圧が到達された場合、チャージポンプ２０６は、調整電圧２１４が目標電圧レベルに到達したことを示す内部帰還に基づく内部信号を生成する。内部信号は、調整電圧２１４が目標電圧レベルにあり、定常状態であることを示す。１つの実施形態において、チャージポンプ２０６は、内部信号に基づく出力信号２１０を生成する。出力信号２１０は、当技術分野にて理解されるように、調整電圧２１４のランピングが認められた許容値の範囲内に実質的に完了することを示す。チャージポンプ２０６は、出力信号２１０をランピング検出器２２２に転送する。一実施形態において、ランピング検出器２２２は、出力信号２１０の検出に基づきレディ信号２１２を生成する。ランピング検出器２２２は、それが次にコントローラ２０２に送信するレディ信号２１２を生成する。レディ信号２１２がハイになった場合、コントローラ２０２は、内部電圧のランピングが実質的に完了したことを推定し、レディ信号に基づいて負荷回路にその動作を実行させることができる。
図３は、定常状態の目標電圧への電圧ランピングを検出する回路を備えるランピング検出システムの実施形態を示す。一実施形態において、ランピング検出システム３００は、電圧調整器３１６およびランピング検出器３２６を含む。ランピング検出器３２６は、ランピング検出回路３０４を含む。電圧調整器３１６は、定電圧回路３０２を含む。ランピング検出システム３００は、ランピング検出システム１００および２００に従う。このように、ランピング検出システム３００の複数の要素は、ランピング検出システム１００および２００の複数の要素と同様な特徴を有することができる。
一実施形態において、定電圧回路３０２は、電源電圧Ｖｓ３２８を、定常状態の負荷回路の動作のための目標電圧レベルである調整電圧３３２に調整する。最初は、電源電圧は目標電圧よりも低いことは理解されよう。このように、定電圧回路３０２は、電源電圧３２８が目標電圧へと下方調整するのに十分高くなるまで、調整電圧Ｖｒｅｇ３３２を電源電圧３２８への上昇に伴ってそれに対応しランピングする。最初の電圧出力から定常状態の目標電圧への到達までの動作期間が、電圧ランピングすなわちランピング期間である。電圧ランピングは、調整電圧３３２が目標電圧レベルと最初に交差するか、超えた場合に実質的に完了する。電圧基準信号Ｖｒｃｆ３０８は、目標電圧に比例する(proportional)閾値に設定される。定電圧回路３０２は、ノード３５４での電圧が電圧基準信号３０８より低いまたは等しいか、電圧基準信号３０８より高いかどうかを示す出力信号３３０を生成する。下記に詳細に説明されるように、ノード３５４での電圧は、調整電圧３３２が目標電圧レベルにて定常状態である場合に電圧基準信号３０８と等しいように設計される。
一実施形態において、ランピング検出回路３０４は、定電圧回路３０２に結合される。ランピング検出回路３０４は、プルダウントランジスタＮ２ ３２０をオンする出力信号３３０に応答してコントローラ（図２Ａまたは図２Ｂのコントローラ２０２など）にレディ信号３３４を生成する。トランジスタＮ２（３２０）は、トランジスタＮ１ ３１８と整合されており、出力３３０がトランジスタ３１８をオン動作させる場合に始動するであろう。
一実施形態において、定電圧回路３０２は、調整電圧３３２が目標電圧レベルに到達したときを特定する比較器３０６を含む。例えば、比較器３０６は、調整電圧３３２が定常状態の目標電圧レベルに到達したかどうかを検出するべく、電圧基準信号３０８を電圧帰還信号Ｖｆｂ ３１０と比較する。電源電圧３２８がランプアップするにつれて、電圧帰還信号３１０の電圧レベルが調整電圧３３２の電圧レベルに比例して上昇する。帰還信号３１０は、調整電圧３３２と低電圧レールとの間に結合される分圧器３５６の共通ノード３５４に生成される。帰還信号３１０の電圧レベルは、分圧器３５６の抵抗器の割合に従って分割される調整電圧３３２と等価であることは理解されよう。分圧器３５６は、第１の抵抗３１２および第２の抵抗３１４を備える。典型的には、第１の抵抗３１２は、第２の抵抗３１４より大きい抵抗を有する。第１の抵抗３１２の第２の抵抗３１４に対する抵抗の割合により、調整電圧３３２が目標電圧に到達するまで、電圧基準信号３０８より低く帰還信号３１０を駆動する。１つの実施形態において、第１の抵抗３１２および第２の抵抗３１４は、固定抵抗値である。
１つの実施形態において、第１の抵抗３１２は、可変抵抗器であり、電圧調整器３１６の構成に基づき異なる抵抗にプログラミングされ得る（例えば、調整電圧３３２用の異なる目標出力電圧に基づき異なる値に設定され得る）。１つの実施形態において、第２の抵抗３１４は、可変抵抗器であり、電圧調整器３１６の構成に基づき異なる抵抗にプログラミングされ得る。１つの実施形態において、第１の抵抗３１２および第２の抵抗３１４の両方は、可変抵抗器である。
一実施形態において、電圧帰還信号３１０は、調整電圧３３２のランピングの実質的な完了時に電圧基準信号３０８を超える。ランピングの実質的な完了は、当技術分野にて既知であるように、認められた許容値内のランピング完了を指す。ランピングの実質的な完了は、認められた許容値内の目標電圧レベルへの到達を指し、目標電圧レベルの割合の達成とは対比され得ることが理解されよう。比較器３０６は、電圧帰還信号３１０を電圧基準信号３０８と比較する。電圧帰還信号３１０は、電圧基準信号３０８を超えた場合、出力信号３３０がローからハイに移行する。逆のロジックで動作するように回路が構成され得ることが、理解されよう。この場合、ハイからローに移行する出力信号３３０が、フラットトップが達成されたことの指標を生じさせる。一実施形態において、電圧帰還信号３１０は、調整電圧３３２が目標電圧に到達した場合、電圧基準信号３０８を超える。このように、比較器３０６は、調整器電圧３３２がフラットトップ電圧を達成したときの指標を生成すると言える。出力信号３３０が高電圧出力に移行した場合、出力信号３３０は第１のトランジスタＮ１ ３１８をアクティブ化する。このようにして、電圧調整器３１６は調整電圧３３２が目標電圧に到達したときを検出し、例えば、トランジスタ３５０および３５２をオフすることにより電圧源３２８への帰還を提供する。一実施形態において、電圧源３２８は、チャージポンプによって供給され得る。
一実施形態において、ランピング検出回路３０４３０４は出力信号３３０を受信し、出力信号３３０に応答して（例えば、出力信号の移行に応答して）レディ信号３３４を生成する。ランピング検出回路３０４は、様々なやり方で定電圧回路３０２に結合され得る。１つの実施形態において、定電圧回路３０２内の第１のトランジスタ３１８は、ランピング検出回路３０４内の第２のトランジスタ３２０と整合される。このように、第１のトランジスタ３１８および第２のトランジスタ３２０が同一の基板に同一処理によって作り出され、１つの実施形態において、第１のトランジスタ３１８および第２のトランジスタ３２０は、並列に結合され得、ソースを共有し得るので、システム３００の動作条件がどうであれ、第１のトランジスタ３１８および第２のトランジスタ３２０の動作は、比例するものであることは理解されよう。共通ソースのトランジスタは、同一の製造プロセスによって生成され、異なるゲートによってアクティブ化され得る。１つの実施形態において、トランジスタ３１８および３２０のゲートおよびソースの両方が結合され、トランジスタは異なる回路を別個に駆動する異なるドレインを有する。トランジスタ３２０のドレインは、定電圧回路の出力電圧を調整するべくトランジスタ３５０および３５２を制御する。トランジスタ３２０のドレインは、インバータ３２２への入力を低く駆動する。第１のトランジスタ３１８および／または第２のトランジスタ３２０は、当業者に既知のＮ型金属酸化膜半導体ロジック（ＭＯＳ）デバイスまたは他のトランジスタ技術であり得る。
一実施形態において、ランピング検出回路３０４は、低電流バイアス信号Ｖｂｉａｓ３２４によって「オン」状態に保持されるインバータ３２２を含む。バイアス電流は小さく、それゆえに消費電力を最小化する。低電流バイアス信号３２４は、Ｖｂｉａｓによってアクティブ化されるｐ型トランジスタの閾値電圧（Ｖｔ）と等しいか、わずかに上のバイアスレベルである。このように、ｐ型トランジスタは弱くオン(weakly on)して、低電流を伝導するものである。ｐ型トランジスタによって伝導される電流量は、出力３３０によってアクティブ化された場合、第２のトランジスタ３２０を介して流れる電流によって圧倒されるだろう。定電圧回路３０２は、出力信号３３０をランピング検出回路３０４に送信する。出力信号３３０は、第２のトランジスタ３２０をアクティブ化する。比較器の入力オフセットに転換された場合、第１のトランジスタ３１８と第２のトランジスタ３２０とのＶｔの不整合は、比較器３０６によって第１のステージの利得(first-stage gain)に分割される。このように、初めのうちは小さい２つのトランジスタ間の任意の不整合は、無視できるだろう。第２のトランジスタ３２０のアクティブ化に応答して、ランピング検出回路３０４はレディ信号３３４を生成する。例えば、第２のトランジスタ３２０のアクティブ化により、インバータ３２２の入力を低くさせ、レディ信号３３４を生成させる。一例において、レディ信号３３４は、メモリデバイスのオンダイまたはオンチップコントローラを参照して、処理用のコントローラに伝搬される。例えば、コントローラは、調整電圧３３２が定常状態の目標電圧に到達したレディ信号３３４に基づき推定することができるが、定常状態の目標電圧は、負荷回路が動作を実行するのを可能にする電圧レベルである。コントローラは、レディ信号３３４に基づく動作を始動し得る。
一実施形態において、電圧調整器３１６は、調整電圧３３２が定常状態の目標電圧に到達して、次に、例えば、電源電圧３２８の変動中に調整電圧３３２が瞬間的に目標電圧より下に落下した場合、潜在的に、動作の実行中の期間に遭遇する場合がある。１つの実施形態において、定電圧回路３０２および／またはランピング検出回路３０４は、任意の特定の動作の実行中に出力信号３３０の最初の移行時にラッチを始動する回路（必ずしも図示されない）を含む。そのようなラッチは、固着的ラッチと呼ばれ得、始動された後のその値を保持するもので、再度始動されることが可能となる前にリセットを必要とする。別の実施形態において、コントローラは、レディ信号３３４を１動作あたり一回処理し、調整電圧３３２の変動がレディ信号３３４の複数回の反復処理を生じさせることを防止する。
図４は、定常状態の目標電圧レベルへの電圧ランピングを検出するための様々な信号のタイミングの実施形態を示すタイミング図である。一実施形態において、基準電圧Ｖｒｅｆ４１０は、電圧調整器１０２などの電圧調整器に供給される固定電圧である。帰還電圧Ｖｆｂ４１２は、時刻４０２で開始され、調整電圧Ｖｒｅｇ４１４が同一期間にローからハイになるにつれて、時刻４０４でローからハイになる。一実施形態において、調整電圧４１４は、ワード線を負荷回路として充電する。このように、ワード線電圧Ｖｗｌ４０６は、調整電圧４１４がローからハイになるにつれて、ローからハイになる。しかしながら、ワード線電圧４０６上の可能性のあるＲＣ遅延に起因して、ワード線電圧４０６は、調整電圧４１４ほど急速に目標電圧レベルすなわち「フラットトップ」に到達しないかもしれない。例えば、ワード線電圧４０６は、調整電圧４１４がフラットトップに到達したときの時刻４０４より後の時刻４０８に目標電圧レベルすなわちフラットップに到達する。従って、一実施形態において、ワード線電圧４０６のＲＣ遅延の責任を取るべく、コントローラは、調整電圧４１４用のフラットトップ指標と、目標電圧レベルにあるワード線電圧４０６に基づく動作との間の一定の遅延量をスケジューリングするか、組み入れることができる。図表は、特定の電圧レベルを示していないが、調整電圧４１４およびワード線電圧４０６が、基準電圧４１０および帰還電圧４１２より大きい電圧値に充電する(charge)ことは理解されよう。例えば、帰還電圧４１２は、帰還電圧が第１の抵抗３１２の第２の抵抗３１４に対する比に依存した場合、図３に示されるように、分圧されて減少し得る。レディ信号４１８は、調整電圧４１４が時刻４０４で目標電圧レベルすなわちフラットトップに到達した場合に「オン」し、出力信号４１６は、時刻４０２にもアクティブ化される。一実施形態において、レディ信号４１８は、デジタル方式であり、およそ時刻４０４で開始し、およそ時刻４０８でスイングを完了するべく急速にスイングし終える(swing up)ことができる。
図５は、定常状態の目標電圧レベルへの電圧ランピングを検出するための実施形態のプロセスを示すブロック図である。プロセス５００は、工程５０２で開始し、電圧調整器は、チャージポンプから電圧供給を受ける。電圧は、例えば、およそ３．０Ｖからおよそ３５．０Ｖまでの高電圧となり得る。工程５０４で、電圧調整器は、電圧供給を制御することによって、調整電圧を負荷回路の動作用の定常状態のおよそ３．０Ｖからおよそ〜３５．０Ｖまでの目標電圧レベルにランピングする。これらの電圧範囲は、例示的な範囲に過ぎず、他の電圧は、本明細書に説明される様々な実施形態により使用され得るが、請求される主題項目は、そのように限定されない。工程５０６で、電圧調整器は、調整電圧が定常状態の目標電圧レベルに到達したことを示す出力信号を生成する。電圧調整器は、目標電圧レベルに到達する調整電圧の検出に応答して出力信号を生成する。一実施形態において、電圧調整器は、調整電圧が様々な方法によって定常状態の目標電圧レベルに到達するときを検出する。そのような１つの方法は、調整電圧と関連する帰還信号を調整電圧用の目標電圧レベルに設定される基準電圧信号と比較することによってである。一実施形態において、電圧調整器は、帰還信号が基準電圧信号を超えた場合、出力信号を生成する。工程５０８で、ランピング検出器は、出力信号の検出に応答してレディ信号を生成する。一実施形態において、出力信号は、第１のトランジスタをアクティブ化する。第１のトランジスタは、電圧調整器に配置され、ランピング検出器内の第２のトランジスタに結合される。第１のトランジスタおよび第２のトランジスタは、例えば、並列に結合される。このように、出力信号は、電圧調整器からランピング検出器に伝搬される。一実施形態において、第１のトランジスタおよび第２のトランジスタは、整合される。工程５１０で、ランピング検出器は、レディ信号をコントローラに伝搬する。一実施形態において、レディ信号は、第２のトランジスタのアクティブ化に応答してコントローラに伝搬される。工程５１２で、コントローラは、レディ信号に基づき動作を始動する。一実施形態において、負荷回路は、ＮＡＮＤメモリデバイスのワード線またはビット線である。
図６は、ランピング検出が実装され得るコンピューティングシステムの実施形態のブロック図である。システム６００は、本明細書に説明される任意の実施形態に従う、コンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲームもしくは娯楽制御システム、スキャナ、複写機、プリンタ、ルーティングもしくはスイッチングデバイス、または他の電子デバイスであり得る。システム６００は、システム６００のための命令の処理、動作管理、及び実行を提供するプロセッサ６２０を含む。プロセッサ６２０は、システム６００の処理を提供する任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、プロセッシングコア、または他のプロセッシングハードウェアを含み得る。プロセッサ６２０は、システム６００の動作全体を制御し、１もしくは複数のプログラム可能な汎用もしくは専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラム可能なコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラム式論理デバイス（ＰＬＤ）等、または複数のそのようなデバイスの組み合わせであるか、またはこれらを含み得る。
メモリサブシステム６３０は、システム６００のメインメモリを表し、プロセッサ６２０により実行されるコード、またはルーチンを実行する場合に用いられる複数のデータ値のための一時的ストレージを提供する。メモリサブシステム６３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリなどの１または複数のメモリデバイス、１または複数の様々なランダムアクセスメモリ（ＲＡＭ）、もしくは他の複数のメモリデバイス、または複数のそのようなデバイスの組み合わせを含み得る。メモリサブシステム６３０は、他のもののうち、システム６００において複数の命令を実行するためのソフトウェアプラットフォームを提供するオペレーティングシステム（ＯＳ）６３６を格納し、ホストする。なお、複数の他の命令６３８が格納されて、メモリサブシステム６３０から実行され、システム６００のロジックおよび処理を提供する。ＯＳ６３６および複数の命令６３８は、プロセッサ６２０により実行される。メモリサブシステム６３０は、データ、複数の命令、プログラム、または他のアイテムを格納するメモリデバイス６３２を含む。１つの実施形態において、メモリサブシステムは、メモリコントローラ６３４を含み、これは、メモリデバイス６３２に複数のコマンドを生成して発行するメモリコントローラである。メモリコントローラ６３４は、プロセッサ６２０の物理的な部分であり得ることが理解されよう。メモリコントローラ６３４は、本明細書の上記に説明されるように電圧ランピング完了を検出するランピング検出システム６８０に結合される。
プロセッサ６２０およびメモリサブシステム６３０は、バス／バスシステム６１０に結合される。バス６１０は、適切なブリッジ、アダプタ、および／またはコントローラにより接続された任意の１または複数の別個の物理的バス、通信ライン／インターフェース、および／またはポイントツーポイント接続を表す抽象的なものである。従って、バス６１０は例えば、システムバス、周辺構成要素相互接続（ＰＣＩ）バス、ハイパートランスポートもしくは業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または米国電気電子学会（ＩＥＥＥ）規格１３９４バス（一般に「ファイヤワイヤ」と呼ばれる）のうちの１または複数を含み得る。バス６１０における複数のバスは、ネットワークインターフェース６５０における複数のインターフェースにも対応し得る。
また、システム６００は、バス６１０に結合された１または複数の入力／出力（Ｉ／Ｏ）インターフェース６４０、ネットワークインターフェース６５０、１または複数の内部大容量ストレージデバイス６６０、および周辺機器インターフェース６７０も含む。Ｉ／Ｏインターフェース６４０は１または複数のインターフェースコンポーネントを含み得、ユーザはこれを介してシステム６００とインタラクトする（例えば、動画、オーディオ、および／または英数字のインターフェース）。ネットワークインターフェース６５０は、１または複数のネットワークを介して複数のリモートデバイス（例えば、複数のサーバ、他のコンピューティングデバイス）と通信する能力をシステム６００に提供する。ネットワークインターフェース６５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線もしくは無線規格ベースのインターフェースまたはプロプライエタリインターフェースを含み得る。
ストレージ６６０は、１または複数の磁気、ソリッドステートもしくは光学ベースのディスク、または組み合わせ等の不揮発性の態様で大量のデータを格納する任意の従来媒体であるか、またはこれらを含み得る。ストレージ６６０は、永続的な状態で、コードまたは複数の命令およびデータ６６２を保持する（すなわち、値はシステム６００への電力が遮断されても保持される）。ストレージ６６０は一般的には「メモリ」とみなされ得るが、メモリ６３０は複数の命令をプロセッサ６２０に提供する実行メモリまたは動作メモリである。ストレージ６６０は不揮発性であるが、メモリ６３０は揮発性メモリ（すなわち、システム６００への電力が遮断されると、データの値または状態が不定になる）を含み得る。
周辺機器インターフェース６７０は、具体的に上述されない任意のハードウェアインターフェースを含み得る。周辺機器は一般に、システム６００に従属的に接続するデバイスを指す。従属的接続は、動作がそれらの上で実行され、ユーザがそれらを用いてインタラクトするソフトウェアおよび／またはハードウェアプラットフォームを、システム６００が提供する接続である。
一実施形態において、メモリサブシステム６３０は、本明細書に説明される任意の実施形態によるランピング検出システムとなり得るランピング検出システム６８０を含む。ランピング検出システム６８０は、調整電圧が目標定常状態電圧にランプアップした場合、フラットトップ電圧を検出する。フラットトップ電圧の検出に応答して、ランピング検出システム６８０は、電圧のランピングを待っている動作が実行され得ることを示すレディ信号を生成することができる。このように、メモリ６３２上のコントローラ（図示されないコントローラ）は、例えば、レディ信号が受信されるとすぐに開始されるべき動作の実行をスケジューリングすることができる。１つの実施形態において、システム６００の他のサブシステムは、調整電圧のランピングの完了の検出を可能にするランピング検出システム６８０を含むことができる。
図７は、電圧ランピング検出が実施され得るモバイルデバイスの実施形態のブロック図である。デバイス７００は、コンピューティングタブレット、携帯電話又はスマートフォン、無線対応の電子書籍リーダ、ウェアラブルコンピューティングデバイス、又は他のモバイルデバイスなどのモバイルコンピューティングデバイスを表す。複数のコンポーネントのいくつかが概して示されており、そのようなデバイスの全てのコンポーネントがデバイス７００に示されているわけではないことが理解されよう。
デバイス７００は、デバイス７００の主な処理動作を実行するプロセッサ７１０を含む。プロセッサ７１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム式論理デバイス、または他の処理手段などの１または複数の物理的デバイスを含む。プロセッサ７１０により実行される複数の処理動作は、複数のアプリケーションおよび／またはデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。複数の処理動作は、人間ユーザまたは複数の他のデバイスとのＩ／Ｏ（入力／出力）に関連する複数の動作、電力管理に関連する複数の動作、および／またはデバイス７００を別のデバイスに接続することに関連する複数の動作を含む。これらの処理動作は、オーディオＩ／Ｏおよび／またはディスプレイＩ／Ｏに関連する複数の動作も含み得る。
１つの実施形態において、デバイス７００は、オーディオサブシステム７２０を含み、オーディオサブシステム７２０は、複数のオーディオ機能をコンピューティングデバイスに提供することに関連付けられたハードウェア（例えば、オーディオハードウェアおよびオーディオ回路）およびソフトウェア（例えば、ドライバ、コーデック）のコンポーネントを表わす。オーディオ機能は、スピーカおよび／またはヘッドフォン出力、ならびにマイク入力を含み得る。そのような機能のための複数のデバイスは、デバイス７００に組み込まれ、またはデバイス７００に接続され得る。１つの実施形態において、ユーザは、プロセッサ７１０により受信および処理される複数のオーディオコマンドを提供することにより、デバイス７００とインタラクトする。
ディスプレイサブシステム７３０は、ユーザがコンピューティングデバイスとインタラクトする視覚および／または触覚ディスプレイを提供する、ハードウェア（例えば、ディスプレイデバイス）およびソフトウェア（例えば、ドライバ）の複数のコンポーネントを表す。ディスプレイサブシステム７３０は、ユーザにディスプレイを提供するために使用される特定のスクリーンまたはハードウェアデバイスを含むディスプレイインターフェース７３２を含む。１つの実施形態において、ディスプレイインターフェース７３２は、ディスプレイに関連する少なくともいくつかの処理を実行する、プロセッサ７１０から独立したロジックを含む。１つの実施形態において、ディスプレイサブシステム７３０は、ユーザに対して出力および入力の両方を提供するタッチスクリーンデバイスを含む。１つの実施形態において、ディスプレイサブシステム７３０は、出力をユーザに提供する高解像度（ＨＤ）ディスプレイを含む。高解像度は、およそ１００ＰＰＩ（インチ当たりの画素数）またはそれ以上の画素密度を有するディスプレイを指し得、フルＨＤ（例えば、１０８０Ｐ）、レティナディスプレイ、４Ｋ（超高解像度すなわちＵＨＤ）または他のものなどのフォーマットを含み得る。
Ｉ／Ｏコントローラ７４０は、ユーザとのインタラクションに関連する複数のハードウェアデバイスおよび複数のソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０および／またはディスプレイサブシステム７３０の部分であるハードウェアを管理するように動作し得る。なお、Ｉ／Ｏコントローラ７４０は、デバイス７００に接続する追加の複数のデバイスに対する接続ポイントを図示し、ユーザはデバイス７００を介してシステムとインタラクトし得る。例えば、デバイス７００に取り付けられ得る複数のデバイスは、複数のマイクデバイス、複数のスピーカまたはステレオシステム、複数のビデオシステムまたは他のディスプレイデバイス、複数のキーボードまたはキーパッドデバイス、若しくは他の、複数のカードリーダまたは複数の他のデバイスなど、複数の特定のアプリケーションにおける使用のための複数のＩ／Ｏデバイスを含むかもしれない。
上述したように、Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０および／またはディスプレイサブシステム７３０とインタラクトし得る。例えば、マイクまたは他のオーディオデバイスを介した入力は、デバイス７００の１または複数のアプリケーションまたは機能に対する入力またはコマンドを提供し得る。なお、ディスプレイ出力に代えて、またはこれに加えてオーディオ出力が提供され得る。別の実施形態において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、Ｉ／Ｏコントローラ７４０により少なくとも部分的に管理され得る入力デバイスとしても機能する。Ｉ／Ｏコントローラ７４０により管理される複数のＩ／Ｏ機能を提供するべく、デバイス７００上に追加の複数のボタンまたはスイッチも存在し得る。
１つの実施形態において、Ｉ／Ｏコントローラ７４０は、デバイス７００に含まれ得る加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、または他のハードウェア等の複数のデバイスを管理する。入力は、直接のユーザインタラクションの部分であると共に、システムの動作に影響する、システムへの環境入力（ノイズに対するフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、または複数の他の機能等）を提供することの部分であり得る。１つの実施形態において、デバイス７００は、バッテリ電力使用量、バッテリの充電、および省電力動作に関連する複数の機能を管理する電力管理７５０を含む。
メモリサブシステム７６０は、デバイス７００に情報を格納するためのメモリデバイス７６２を含む。メモリサブシステム７６０は、不揮発性（メモリデバイスへの電力が中断されても状態が変化しない）および／または揮発性（メモリデバイスへの電力が中断されると、状態が不定になる）メモリデバイスを含み得る。メモリサブシステム７６０は、システム７００の複数のアプリケーションおよび機能の実行に関連するアプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータ、ならびにシステムデータ（長期的または一時的であるかに関係なく）を格納し得る。１つの実施形態において、メモリサブシステム７６０は、（システム７００の制御の一部ともみなされ得、潜在的にプロセッサ７１０の一部とみなされ得る）メモリコントローラ７６４を含む。メモリコントローラ７６４は、コマンドを生成してメモリデバイス７６２に発行するスケジューラを含む。メモリサブシステム７６０は、本明細書の上記により詳しく説明されるように、電圧ランピング完了を検出するランピング検出システム７６６を含む。
接続７７０は、デバイス７００が複数の外部デバイスと通信することを可能にするハードウェアデバイス（例えば、無線および／または有線コネクタ、ならびに通信ハードウェア）およびソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイントまたは基地局等の別個のデバイス、ならびにヘッドセット、プリンタ、または他のデバイス等の周辺機器であり得る。
接続７７０は、複数の異なるタイプの接続を含み得る。一般化するべく、デバイス７００はセルラー接続７７２および無線接続７７４と共に図示される。セルラー接続７７２は一般に、セルラーネットワーク接続を指し、ＧＳＭ（登録商標）（モバイル通信のためのグローバルシステム）または改変形態もしくは派生物、ＣＤＭＡ（ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）または改変形態もしくは派生物、ＴＤＭ（ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）または改変形態もしくは派生物、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ、「４Ｇ」とも呼ばれる）、または他の複数のセルラーサービス規格を介して提供されるもの等、複数の無線キャリアにより提供される。無線接続７７４は、セルラーでない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）など）、および／またはワイドエリアネットワーク（ＷｉＭａｘ（登録商標）など）、または他の無線通信を含み得る。無線通信は、非固体媒体を介して変調電磁放射の使用によるデータ転送を指す。有線通信は、固体通信媒体を介して行われる。
複数の周辺接続７８０は、周辺接続を行うハードウェアインターフェースおよびコネクタ、ならびにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイス７００は、他のコンピューティングデバイスに対する周辺デバイス（「ｔｏ」７８２）であり得ると共に、それに接続された複数の周辺デバイスを有するもの（「ｆｒｏｍ」７８４）でもあり得ることを理解されたい。一般に、デバイス７００は、デバイス７００上のコンテンツの管理（例えば、ダウンロードおよび／またはアップロード、変更、同期）などを目的として複数の他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。なお、ドッキングコネクタは、デバイス７００がコンテンツの出力を制御することを可能にする特定の複数の周辺機器、例えば、オーディオビジュアルシステムまたは他のシステムに、デバイス７００が接続することを可能にし得る。
独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、デバイス７００は一般的または規格ベースのコネクタにより周辺接続７８０を行い得る。共通なタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（複数の異なるハードウェアインターフェースのいずれかを含み得る）、ミニディスプレイポート（ＭＤＰ）を含むディスプレイポート、高解像度マルチメディアインターフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤまたは他のタイプを含み得る。
一実施形態において、メモリサブシステム７６０は、本明細書に説明される任意の実施形態によるランピング検出システムとなり得るランピング検出システム７６６を含む。ランピング検出システム７６６は、調整電圧は、目標定常状態電圧にランプアップした場合、フラットトップ電圧を検出する。フラットトップ電圧の検出に応答して、ランピング検出システム７６６は、電圧のランピングを待つ動作が実行され得ることを示すレディ信号を生成し得る。このように、メモリ７６２上のコントローラ、例えば（図示されないコントローラ）は、レディ信号が受信されるとすぐに開始されるべき動作の実行をスケジューリングすることができる。１つの実施形態において、システム７００の複数の他のサブシステムは、調整電圧のランピングの完了の検出を可能にするランピング検出システム７６６を含むことができる。
１つの態様において、定常状態の目標電圧レベルへの電圧ランピングを検出する方法は、調整電圧を負荷回路の動作用の定常状態の目標電圧にランピングする工程であって、定常状態の目標電圧は、負荷回路が動作を実行するのを可能にする電圧レベルである、工程と、
調整電圧が目標電圧に到達したことを示す出力信号を生成する工程と、
出力信号の検出に応答してレディ信号を生成する工程とを含む。
１つの実施形態において、方法はさらに、レディ信号に基づいて負荷回路に動作を実行させる工程を備える。１つの実施形態において、出力信号を生成する工程はさらに、調整電圧と関連する帰還信号を基準電圧と比較し、帰還信号が基準電圧を超えた場合、出力信号を生成する工程とを備える。１つの実施形態において、レディ信号を生成する工程は、第１のトランジスタおよび第２のトランジスタを出力信号でアクティブ化する工程をさらに備え、第１のトランジスタおよび第２のトランジスタは、整合されたトランジスタである。１つの実施形態において、負荷回路は、ＮＡＮＤメモリデバイスのワード線またはビット線である。
１つの態様において、定常状態への電圧ランピングを検出する回路は、電源電圧からの調整電圧を生成し、調整電圧が定常状態の目標電圧に到達したことを示す出力信号を生成するように構成される電圧調整器であって、定常状態の目標電圧は負荷回路が動作を実行するのを可能にする電圧レベルである、電圧調整器と、出力信号の検出に応答してレディ信号を生成するように構成される電圧調整器に結合される電圧ランピング検出回路とを含む。
１つの実施形態において、電圧調整器は、調整電圧が目標電圧に到達した場合、出力信号を生成するように構成される比較器を含む。１つの実施形態において、比較器は、電圧基準信号を調整電圧が目標電圧に到達したかどうかを検出するための電圧帰還信号と比較するように構成され、電圧帰還信号は、調整電圧に比例して上昇し、調整電圧のランピング完了時に電圧基準信号を超えるように構成される。１つの実施形態において、帰還電圧は、調整電圧と低電圧レールとの間に結合される分圧器の共通ノードに生成される信号を備える。１つの実施形態において、電圧ランピング検出回路は、低電流バイアスによってオン状態に保持される。１つの実施形態において、出力信号は、電圧調整器内の第１のトランジスタと、電圧ランピング検出回路内の第２のトランジスタに供給され、第２のトランジスタは、第１のトランジスタと整合される。１つの実施形態において、電圧ランピング検出回路は、第２のトランジスタのアクティブ化に応答してレディ信号を生成する。１つの実施形態において、電圧ランピング検出回路はさらに、第２のトランジスタに結合され、レディ信号を生成するように構成されるインバータを備える。１つの実施形態において、第１および第２のトランジスタは、Ｎ型金属酸化膜半導体ロジック（ＮＭＯＳ）デバイスである。１つの実施形態において、負荷回路は、ＮＡＮＤメモリデバイスにワード線またはビット線を備える。
１つの態様において、電圧ランピング検出付きの電子デバイスは、複数のメモリセルの多数の物理的な行を有するメモリデバイスと、メモリデバイスに結合されるランピング検出ロジックであって、ランピング検出ロジックは調整電圧を負荷回路の動作用の定常状態目標電圧にランピングし、定常状態目標電圧は、負荷回路が動作を実行するのを可能にする電圧レベルであり、調整電圧が目標電圧に到達したことを示す出力信号を生成し、出力信号の検出に応答してコントローラに対するレディ信号を生成する、ランピング検出ロジックと、を有するメモリサブシステムを含む。
１つの実施形態において、電圧調整器は、調整電圧が目標電圧に到達した場合、出力信号を生成するように構成される比較器を含む。１つの実施形態において、比較器は、電圧基準信号を調整電圧が目標電圧に到達したかどうかを検出する電圧帰還信号と比較するように構成され、電圧帰還信号は、調整電圧に比例して上昇し、調整電圧のランピング完了時に電圧基準信号を超えるように構成される。１つの実施形態において、帰還電圧は、調整電圧と低電圧レールとの間に結合される分圧器の共通ノードで生成される信号を備える。１つの実施形態において、電圧ランピング検出回路は、低電流バイアスによってオン状態に保持される。１つの実施形態において、出力信号は、電圧調整器内の第１のトランジスタと、電圧ランピング検出回路内の第２のトランジスタに供給され、第２のトランジスタは、第１のトランジスタと整合される。１つの実施形態において、電圧ランピング検出回路は、第２のトランジスタのアクティブ化に応答してレディ信号を生成する。１つの実施形態において、電圧ランピング検出回路はさらに、第２のトランジスタに結合され、レディ信号を生成するように構成されるインバータを備える。１つの実施形態において、第１および第２のトランジスタは、Ｎ型金属酸化膜半導体ロジック（ＮＭＯＳ）デバイスである。１つの実施形態において、負荷回路は、ＮＡＮＤメモリデバイスのワード線またはビット線である。
１つの態様において、製品は、その上に格納されるコンテンツを有するコンピュータ可読記憶媒体であって、アクセスされた場合、コンピューティングデバイスに目標電圧レベルへの電圧ランピングを検出するための動作を実行させるコンピュータ可読記憶媒体は、調整電圧を負荷回路の動作用の定常状態の目標電圧にランピングする工程であって、定常状態の目標電圧は、負荷回路が動作を実行するのを可能にする電圧レベルである、工程と、調整電圧が目標電圧に到達したことを示す出力信号を生成する工程と、出力信号の検出に応答してレディ信号を生成する工程とを含む。
１つの実施形態において、製品はさらに、レディ信号に基づき動作を実行する負荷回路を始動するコンテンツを備える。１つの実施形態において、出力信号を生成するコンテンツはさらに、調整電圧と関連する帰還信号を基準電圧と比較し、帰還信号が基準電圧を超えた場合、出力信号を生成するコンテンツを備える。１つの実施形態において、レディ信号を生成するコンテンツは、第１のトランジスタおよび第２のトランジスタを出力信号でアクティブ化するコンテンツをさらに備え、第１のトランジスタおよび第２のトランジスタは、整合されたトランジスタである。１つの実施形態において、負荷回路は、ＮＡＮＤメモリデバイスのワード線またはビット線を備える。
１つの態様において、目標電圧レベルへの電圧ランピングを検出するための装置は、調整電圧を負荷回路の動作用の定常状態の目標電圧にランピングする手段であって、定常状態の目標電圧は、負荷回路が動作を実行するのを可能にする電圧レベルである、手段と、調整電圧が目標電圧に到達したことを示す出力信号を生成する手段と、出力信号の検出に応答してレディ信号を生成する手段とを含む。
１つの実施形態において、装置はさらに、レディ信号に基づき動作を実行する負荷回路を始動する手段を備える。１つの実施形態において、出力信号を生成する手段はさらに、調整電圧と関連する帰還信号を基準電圧と比較し、帰還信号が基準電圧を超える場合、出力信号を生成する手段を備える。１つの実施形態において、レディ信号を生成する手段はさらに、出力信号で第１のトランジスタおよび第２のトランジスタをアクティブ化する手段を備え、第１のトランジスタおよび第２のトランジスタは、整合されたトランジスタである。１つの実施形態において、負荷回路は、ＮＡＮＤメモリデバイスのワード線またはビット線を備える。
本明細書において図示される複数のフロー図は、一連の様々な処理動作の実施形態を提供する。フロー図は、ソフトウェアまたはファームウェアルーチンにより実行されるべき複数の動作、ならびに物理的動作を示し得る。１つの実施形態において、フロー図は、ハードウェアおよび／またはソフトウェアの形で実装され得る有限ステートマシン（ＦＳＭ）の状態を示し得る。特定のシーケンスまたは順序で示されているが、別途指定されない限り、動作の順序は変更され得る。従って、図示される複数の実施形態は、専ら例として理解されるべきであり、処理は異なる順序で実行され得、いくつかの動作は並行して実行され得る。なお、１または複数の動作は、様々な実施形態において省略され得る。従って各実施形態において、全ての動作が必要とされるわけではない。複数の他のプロセスフローも可能である。
様々な動作または機能が本明細書に説明される限りにおいて、動作または機能は、ソフトウェア、コード、命令、構成、および／またはデータとして説明され、または定義され得る。コンテンツは、直接に実行可能なもの（「オブジェクト」または「実行可能な」形式）、ソースコード、または差分コード（「デルタ」または「パッチ」コード）であり得る。本明細書に説明される複数の実施形態におけるソフトウェアコンテンツは、その上にコンテンツが格納された製品を介して、または通信インターフェースを介してデータを送信するように通信インターフェースを動作させる方法により提供され得る。機械可読ストレージ媒体は、説明される機械に複数の機能または動作を実行させ得、記録可能／記録不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスクストレージ媒体、光ストレージ媒体、フラッシュメモリデバイス等）などの機械（例えば、コンピューティングデバイス、電子システム等）によりアクセス可能な形態で情報を格納する任意のメカニズムを含む。通信インターフェースは、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラなどのような別のデバイスに通信するハードワイヤード、無線、光などの媒体のいずれかにインターフェース接続する任意のメカニズムを含む。通信インターフェースは、複数の構成パラメータを提供し、および／または信号を送信して、通信インターフェースがソフトウェアコンテンツを説明するデータ信号を提供するように準備することにより構成され得る。通信インターフェースは、通信インターフェースに送信される１または複数のコマンドまたは信号によりアクセスされ得る。
本明細書に説明される様々なコンポーネントは、説明される複数の動作または機能を実行するための手段であり得る。本明細書に説明される各コンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。これらのコンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）等）、エンベデッドコントローラ、ハードワイヤード回路等として実装され得る。
本明細書において説明されるもの以外にも、本発明において開示される複数の実施形態および実装に対して、その範囲を逸脱することなく様々な変更が行われ得る。従って、本明細書における図示および例は、限定的な意味ではなく例示的な意味に解釈されるべきである。本発明の範囲は、以下の特許請求の範囲を参照することのみにより評価されるべきである。

Claims (21)

  1. 定常状態の目標電圧レベルへの電圧ランピングを検出するための方法であって、
    負荷回路の動作用の定常状態の目標電圧に調整電圧をランピングする段階であって、前記定常状態の目標電圧は、前記負荷回路が前記動作を実行するのを可能にする電圧レベルである、段階と、
    前記調整電圧が前記目標電圧に到達したことを示す出力信号を生成する段階と、
    前記出力信号の検出に応答してレディ信号を生成する段階と
    を備える方法。
  2. 前記レディ信号に基づいて前記負荷回路に前記動作を実行させる段階をさらに備える、請求項１に記載の方法。
  3. 前記出力信号を生成する段階はさらに、
    前記調整電圧と関連した帰還信号を基準電圧と比較し、前記帰還信号が前記基準電圧を超えた場合、前記出力信号を生成する段階と
    を有する請求項１または２に記載の方法。
  4. 前記レディ信号を生成する段階はさらに、
    第１のトランジスタおよび第２のトランジスタを前記出力信号でアクティブ化する段階を有し、
    前記第１のトランジスタおよび前記第２のトランジスタは、整合されたトランジスタである、
    請求項１から３のいずれか一項に記載の方法。
  5. 前記負荷回路は、ＮＡＮＤメモリデバイスにワード線またはビット線を備える、
    請求項１から４のいずれか一項に記載の方法。
  6. 定常状態への電圧ランピングを検出する回路であって、
    電源電圧からの調整電圧を生成し、前記調整電圧が定常状態の目標電圧に到達したことを示す出力信号を生成する電圧調整器であって、前記定常状態の目標電圧は負荷回路が動作を実行するのを可能にする電圧レベルである、電圧調整器と、
    前記出力信号の検出に応答してレディ信号を生成する前記電圧調整器に結合される電圧ランピング検出回路と
    を備える回路。
  7. 前記電圧調整器は、前記調整電圧が前記目標電圧に到達した場合、前記出力信号を生成する比較器を含む、請求項６に記載の回路。
  8. 前記比較器は、電圧基準信号を前記調整電圧が前記目標電圧に到達したかどうかを検出するための電圧帰還信号と比較し、前記電圧帰還信号は、前記調整電圧に比例して上昇し、前記調整電圧のランピング完了時に前記電圧基準信号を超える、請求項７に記載の回路。
  9. 前記電圧帰還信号は、前記調整電圧と低電圧レールとの間に結合される分圧器の共通ノードに生成される信号を備える、請求項８に記載の回路。
  10. 前記電圧ランピング検出回路は、低電流バイアスによってオン状態に保持される、請求項６から９のいずれか一項に記載の回路。
  11. 前記出力信号は、前記電圧調整器内の第１のトランジスタと、前記電圧ランピング検出回路内の第２のトランジスタに供給され、前記第２のトランジスタは、前記第１のトランジスタと整合される、請求項６から９のいずれか一項に記載の回路。
  12. 前記電圧ランピング検出回路は、前記第２のトランジスタのアクティブ化に応答して前記レディ信号を生成する、請求項１１に記載の回路。
  13. 前記電圧ランピング検出回路はさらに、前記第２のトランジスタに結合され、前記レディ信号を生成するインバータを備える、請求項１１に記載の回路。
  14. 前記第１のトランジスタおよび前記第２のトランジスタは、Ｎ型金属酸化膜半導体ロジック（ＮＭＯＳ）デバイスである、請求項１１に記載の回路。
  15. 前記負荷回路は、ＮＡＮＤメモリデバイスにワード線またはビット線を備える、請求項６から１４のいずれか一項に記載の回路。
  16. 電圧ランピング検出付きの電子デバイスであって、
    複数のメモリセルの多数の物理的な行を有するメモリデバイスと、
    前記メモリデバイスに結合されるランピング検出ロジックであって、前記ランピング検出ロジックは調整電圧を負荷回路の動作用の定常状態の目標電圧にランピングし、前記定常状態の目標電圧は、前記負荷回路が前記動作を実行し、前記調整電圧が前記目標電圧に到達したことを示す出力信号を生成し、前記出力信号の検出に応答してコントローラに対するレディ信号を生成するのを可能にする電圧レベルである、ランピング検出ロジックと
    を有するメモリサブシステムを備える電子デバイス。
  17. 目標電圧レベルへの電圧ランピングを検出する装置であって、前記装置は、調整電圧を負荷回路の動作用の定常状態の目標電圧にランピングする手段であって、前記定常状態の目標電圧は、前記負荷回路が前記動作を実行するのを可能にする電圧レベルである、手段と、
    前記調整電圧が前記目標電圧に到達したことを示す出力信号を生成する手段と、
    前記出力信号の検出に応答してレディ信号を生成する手段と
    を備える装置。
  18. 前記レディ信号に基づき前記動作を実行する前記負荷回路を始動する手段をさらに備える請求項１７に記載の装置。
  19. 前記出力信号を生成する前記手段はさらに、前記調整電圧と関連する帰還信号を基準電圧と比較し、前記帰還信号が前記基準電圧を超える場合、前記出力信号を生成する手段を備える、請求項１７に記載の装置。
  20. 前記レディ信号を生成する前記手段は、第１のトランジスタおよび第２のトランジスタを前記出力信号でアクティブ化する手段をさらに備え、前記第１のトランジスタおよび第２のトランジスタは、整合されたトランジスタである、請求項１７に記載の装置。
  21. 前記負荷回路は、ＮＡＮＤメモリデバイスのワード線またはビット線である、請求項１７に記載の装置。
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