JP2011211767A - 半導体集積回路装置 - Google Patents

Abstract

【課題】半導体集積回路装置の消費電流を抑制する。
【解決手段】半導体記憶装置７０には、昇圧回路２乃至４、スイッチＳＷ１、スイッチＳＷ２、及びレギュレータ５が設けられる。昇圧回路２乃至４は、電源電圧Ｖｄｄがそれぞれ入力され、電源電圧Ｖｄｄを昇圧して、値の異なる昇圧電圧Ｖｐｇ、昇圧電圧Ｖｄｄ、及び昇圧電圧Ｖｅｒａをそれぞれ発生する。スイッチＳＷ１は、昇圧電圧Ｖｐｇが入力され、イネーブル状態の切り替え信号Ｓｓｗ１に基づいて昇圧電圧Ｖｐｇを通過する。スイッチＳＷ２は昇圧電圧Ｖｐｐが入力され、イネーブル状態の切り替え信号Ｓｓｗ２に基づいて昇圧電圧Ｖｐｐを通過する。レギュレータ５はスイッチＳＷ１或いはスイッチＳＷ２を介して、昇圧電圧Ｖｐｇ及び昇圧電圧Ｖｐｇの内１つが電源電圧として入力され、昇圧電圧を降圧し、値の異なる複数の降圧電圧Ｖｒｅｇを生成する。
【選択図】 図１

Description

本発明は、レギュレータを有する半導体集積回路装置に関する。

レギュレータを有する各種の半導体集積回路装置、例えばＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリなどの半導体記憶装置では、外部から供給される電源電圧を昇圧して昇圧電圧を発生する昇圧回路と、昇圧電圧を降圧し、複数の降圧電圧を発生するレギュレータが設けられる。このレギュレータには、比較的電圧の高い昇圧電圧が電源電圧として入力される（例えば、特許文献１参照。）。

近年、半導体記憶装置の記憶容量を増大するために、メモリセルトランジスタに４つ（２ｂｉｔ）以上の多値記憶情報を持たせる製品が多数開発されている。２ｂｉｔ以上の多値記憶を有する半導体記憶装置では、データの読み出し、データの書き込み、データの消去等に使用するために値の異なる昇圧電圧を発生する昇圧回路が複数設けられる。また、データの書き換え、書き込みベリファイ、消去ベリファイ、読み出し等に使用するために、レギュレータから出力される値の異なる降圧電圧の数が増大する。

このため、昇圧回路の使用頻度が増大して半導体記憶装置の消費電流が増大するという問題点がある。また、半導体記憶装置のレギュレータに限らず、レギュレータでは比較的高い電圧である昇圧電圧を電源電圧として入力し、昇圧電圧よりも低い降圧電圧を発生しているのでレギュレータの内部損失が増大するという問題点がある。

特開２００３−１６２８９６号公報

本発明は、消費電流を抑制する半導体集積回路装置を提供することにある。

本発明の一態様の半導体集積回路装置は、入力電圧が入力され、前記入力電圧を昇圧して、値の異なる昇圧電圧をそれぞれ発生するｎ個（ただし、ｎは２以上の整数）の昇圧回路と、前記ｎ個の昇圧回路から出力される昇圧電圧の内いずれか１つが入力され、イネーブル状態の切り替え信号に基づいて昇圧電圧をそれぞれ通過し、ディセーブル状態の切り替え信号で昇圧電圧を遮断し、イネーブル状態の期間が互いにオーバーラップしないｎ個のスイッチと、前記ｎ個のスイッチから出力される昇圧電圧の内いずれか１つが電源電圧として入力され、昇圧電圧を降圧し、前記昇圧電圧とそれよりも低い次の昇圧電圧の間の降圧電圧を生成し、或いは一番低い昇圧電圧の場合、接地電位以上の値の降圧電圧を生成するレギュレータとを具備することを特徴とする。

更に、本発明の他態様の半導体集積回路装置は、入力電圧が入力され、前記入力電圧を昇圧して、値の異なる昇圧電圧をそれぞれ発生するｎ個（ただし、ｎは２以上の整数）の昇圧回路と、前記ｎ個の昇圧回路から出力される昇圧電圧の内いずれか１つが入力され、イネーブル状態の切り替え信号に基づいて昇圧電圧をそれぞれ通過し、ディセーブル状態の切り替え信号で昇圧電圧を遮断し、イネーブル状態の期間が互いにオーバーラップしないｎ個のスイッチと、前記ｎ個のスイッチから出力される昇圧電圧の内いずれか１つが電源電圧として入力され、昇圧電圧を降圧し、前記昇圧電圧とそれよりも低い次の昇圧電圧の間の値の異なる複数の降圧電圧を生成し、或いは一番低い昇圧電圧の場合、接地電位以上の値の異なる複数の降圧電圧を生成するレギュレータと、ｎ種類の前記切り替え信号を生成し、前記レギュレータのオン・オフを制御するレギュレータ制御信号を生成し、前記レギュレータで生成する複数の降圧電圧の値を設定するレギュレータ出力電圧制御信号を生成するレギュレータ制御回路と、前記ｎ個の昇圧回路でそれぞれ生成される昇圧電圧と前記レギュレータで生成される複数の降圧電圧とが入力され、書き込み、読み出し、及び消去動作が行われるメモリ部とを具備することを特徴とする。

本発明によれば、消費電流を抑制する半導体集積回路装置を提供することができる。

本発明の実施例１に係る半導体記憶装置の概略構成を示すブロック図。 本発明の実施例１に係るメモリセルのデータと閾値電圧分布の関係を示す図。 本発明の実施例１に係る昇圧回路を示す図。 本発明の実施例１に係るレギュレータを示す回路図。 本発明の実施例１に係る比較例の半導体記憶装置の概略構成を示すブロック図。 本発明の実施例１に係るレギュレータの入力電圧と出力電圧の関係を示す図。 本発明の実施例１に係るレギュレータの内部損失を説明する図。 本発明の実施例１に係るデータ書き換え及びデータ読み出しの一例を示す図。 本発明の実施例１に係るステップアップ書き込みを示す図。 本発明の実施例２に係る半導体記憶装置の概略構成を示すブロック図。 本発明の実施例２に係るメモリセルのデータと閾値電圧分布の関係を示す図。 本発明の実施例２に係る比較例の半導体記憶装置の概略構成を示すブロック図。 本発明の実施例２に係るレギュレータの入力電圧と出力電圧の関係を示す図。 本発明の実施例２に係るレギュレータの内部損失を説明する図。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体集積回路装置である半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置の概略構成を示すブロック図、図２はメモリセルのデータと閾値電圧分布の関係を示す図。図３は昇圧回路を示す回路図、図４はレギュレータを示す回路図、図５は比較例の半導体記憶装置の概略構成を示すブロック図である。本実施例では、２つ昇圧回路から入力される値の異なる昇圧電圧を、スイッチを用いて降圧レギュレータに適宜選択入力し、降圧レギュレータで複数の降圧電圧を発生してメモリ部に供給している。

図１に示すように、半導体記憶装置７０には、メモリ部１、昇圧回路２乃至４、レギュレータ５、モード制御回路６、レギュレータ制御回路７、スイッチＳＷ１、及びスイッチＳＷ２が設けられる。半導体記憶装置７０は、メモリセルトランジスタに４値（２ｂｉｔ）の情報が記憶されるＮＯＲフラッシュメモリである。

メモリ部１には、データが格納されるメモリセルがマトリックス状に配置されるメモリセルアレイ１１と、メモリセルのアドレスを指定するアドレスレジスタ１５と、メモリセルアレイ１１のワード線（ＷＬ）に接続されるローデコーダ１４と、メモリセルアレイ１１のビット線（ＢＬ）に接続されるカラムデコーダ１３と、データの書き換え及び読み出しを行うデータ書き換え及び読み出し回路１２とが設けられる。

メモリセルアレイ１１に設けられるメモリセルトランジスタは、図２に示すように“１１”、“１０”、“０１”、“００”の４値（２ｂｉｔ）の情報が記憶される。

“１１”の情報は、閾値電圧（Ｖｔｈ）が０（ゼロ）から読み出し電圧Ｖｒｅａｄ１０の間に、例えば１．２〜２．０Ｖの範囲に分布する。“１０”の情報は、閾値電圧（Ｖｔｈ）が読み出し電圧Ｖｒｅａｄ１０と読み出し電圧Ｖｒｅａｄ０１の間で、且つ書き込みベリファイ電圧Ｖｖｆｙ１０以上の、例えば２．８〜２．９Ｖの範囲に分布する。“０１”の情報は、閾値電圧（Ｖｔｈ）が読み出し電圧Ｖｒｅａｄ０１と読み出し電圧Ｖｒｅａｄ００の間で、且つ書き込みベリファイ電圧Ｖｖｆｙ０１以上の、例えば３．６〜３．７Ｖの範囲に分布する。“００”の情報は、閾値電圧（Ｖｔｈ）が読み出し電圧Ｖｒｅａｄ００よりも大きく、且つ書き込みベリファイ電圧Ｖｖｆｙ００以上の、例えば４．５〜５．５Ｖの範囲に分布する。

読み出し電圧Ｖｒｅａｄ１０は、例えば２．４Ｖに設定される。読み出し電圧Ｖｒｅａｄ０１は、例えば３．２Ｖに設定される。読み出し電圧Ｖｒｅａｄ００は、例えば４．０Ｖに設定される。書き込みベリファイ電圧Ｖｖｆｙ１０は２．８Ｖである。書き込みベリファイ電圧Ｖｖｆｙ０１は３．６Ｖである。書き込みベリファイ電圧Ｖｖｆｙ００は４．５Ｖである。

モード制御回路６は、昇圧回路２乃至４をそれぞれ制御する昇圧回路制御信号Ｓｅｃｐ１乃至３と、動作モード信号Ｓｄｍとを生成する。昇圧回路制御信号Ｓｅｃｐ１乃至３がイネーブル状態のときにそれぞれ昇圧回路２乃至４が動作し、昇圧回路制御信号Ｓｅｃｐ１乃至３がディセーブル状態のときにそれぞれ昇圧回路２乃至４がオフする。

昇圧回路２は、半導体記憶装置７０に供給される電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１がイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｐｇを生成し、昇圧回路制御信号Ｓｅｃｐ１がディセーブル状態のときに動作を停止する。ここで、電源電圧Ｖｄｄは、例えば１．８Ｖから３．３Ｖの範囲の値、例えば１．８Ｖに設定される。電源電圧Ｖｄｄを半導体記憶装置７０の外部から供給しているが、代わりに半導体記憶装置７０の内部で発生したものを使用してもよい。

昇圧回路３は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ２がイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｐｐを生成し、昇圧回路制御信号Ｓｅｃｐ２がディセーブル状態のときに動作を停止する。

昇圧回路４は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ３がイネーブル状態のときに電源電圧Ｖｄｄを昇圧した負電圧である昇圧電圧Ｖｅｒａを生成し、昇圧回路制御信号Ｓｅｃｐ３がディセーブル状態のときに動作を停止する。

昇圧回路２乃至４は、チャージポンプ回路である。昇圧回路２から出力され、メモリセル部１に入力される昇圧電圧Ｖｐｇは、例えば書き込み、読み出し動作などに使用される。昇圧回路３から出力され、メモリセル部１に入力される昇圧電圧Ｖｐｐは、例えば書き込み、消去動作などに使用される。昇圧回路４から出力され、メモリセル部１に入力される昇圧電圧Ｖｅｒａは、例えば消去動作に使用される。

昇圧回路２から出力される昇圧電圧Ｖｐｇは、スイッチＳＷ１に出力される。昇圧回路３から出力される昇圧電圧Ｖｐｐは、スイッチＳＷ２に出力される。昇圧電圧Ｖｐｇは、例えば５Ｖに設定される。昇圧電圧Ｖｐｐは、例えば１０Ｖに設定される。昇圧電圧Ｖｅｒａは、例えば−７Ｖに設定される。

昇圧回路２及び昇圧回路３は、図３（ａ）及び図３（ｂ）に示すように、Ｄｉｃｋｓｏｎ型チャージポンプ回路である。昇圧回路２及び昇圧回路３は、転送段がＮｃｈＭＯＳトランジスタＱＮ１１とコンデンサＣ１から構成され、出力側にコンデンサＣｏｕｔが設けられる。昇圧回路２及び昇圧回路３では、昇圧回路制御信号ＳｅｃｐｉがインバータＩＮＶ１及びＩＮＶ２を介して制御信号Ｓａとなり、奇数段目のコンデンサＣ１に供給される。昇圧回路２及び昇圧回路３では、昇圧回路制御信号ＳｅｃｐｉがインバータＩＮＶ１乃至３を介して制御信号Ｓｂ（昇圧回路制御信号Ｓｅｃｐｉの反転信号）となり、が偶数段目のコンデンサＣ１に供給される。

昇圧回路２から出力される昇圧電圧Ｖｐｇ、昇圧回路３から出力される昇圧電圧Ｖｐｐは、
Vpg＝（m+1）×(Vdd-Vthn)・・・・・・・・・・式（１）
Vpp＝（n+1）×(Vdd-Vthn)・・・・・・・・・・式（２）
で表される。なお、ｎ＞ｍ、ＶｔｈｎはＮｃｈ ＭＯＳトランジスタＱＮ１１の閾値電圧（Ｖｔｈ）である。

昇圧回路２の消費電流Ｉｓｈ１、昇圧回路３の消費電流Ｉｓｈ２は、
Ish1＝(Vpg×Iocp1×Ycp1)／Vdd・・・・・・・・式（３）
Ish2＝(Vpp×Iocp2×Ycp2)／Vdd・・・・・・・・式（４）
で表される。なお、Ｉｏｃｐ１は昇圧回路２の出力電流、Ｉｏｃｐ２は昇圧回路３の出力電流、Ｙｃｐ１は昇圧回路２の昇圧効率、Ｙｃｐ２は昇圧回路３の昇圧効率である。

昇圧回路の出力電流は転送段数に比例し、昇圧回路の昇圧効率は転送段数に反比例するので、式（１）乃至（４）から、昇圧回路２の消費電流Ｉｓｈ１と昇圧回路３の消費電流Ｉｓｈ２の関係は、
Ish1／Ish2＝Ａ×{(m+1)／(n+1)}・・・・・・・・式（５）
で表される。なお、Ａは定数である。つまり、チャージポンプ回路での消費電流は、転送段数に応じて増加する。

レギュレータ制御回路７は、モード制御回路６から出力される動作モード信号Ｓｄｍが入力される。レギュレータ制御回路７は、動作モード信号Ｓｄｍに基づいて、切り替え信号Ｓｓｗ１、切り替え信号Ｓｓｗ２、レギュレータ制御信号Ｓｒｓ１、及びレギュレータ出力電圧制御信号Ｓｒｓ２を生成する。

スイッチＳＷ１は、昇圧電圧Ｖｐｇが入力され、切り替え信号Ｓｓｗ１がイネーブル状態のときにオンして昇圧電圧Ｖｐｇを通過させ、切り替え信号Ｓｓｗ１がディセーブル状態のときにオフして昇圧電圧Ｖｐｇを遮断する。

スイッチＳＷ２は、昇圧電圧Ｖｐｐが入力され、切り替え信号Ｓｓｗ２がイネーブル状態のときにオンして昇圧電圧Ｖｐｐを通過させ、切り替え信号Ｓｓｗ２がディセーブル状態のときにオフして昇圧電圧Ｖｐｐを遮断する。

ここで、イネーブル状態の切り替え信号Ｓｓｗ１とイネーブル状態の切り替え信号Ｓｓｗ２は、オーバーラップしない。つまり、スイッチＳＷ１がオンしたとき（このとき、スイッチＳＷ２はオフ）、昇圧電圧Ｖｐｇがレギュレータ５に電源電圧として供給される。スイッチＳＷ２がオンしたとき（このとき、スイッチＳＷ１はオフ）、昇圧電圧Ｖｐｐがレギュレータ５に電源電圧として供給される。

レギュレータ５は、レギュレータ制御信号Ｓｒｓ１及びレギュレータ出力電圧制御信号Ｓｒｓ２が入力され、昇圧電圧Ｖｐｇ或いは昇圧電圧Ｖｐｐが電源電圧として供給される。レギュレータ５は、レギュレータ制御信号Ｓｒｓ１及びレギュレータ出力電圧制御信号Ｓｒｓ２に基づいて、昇圧電圧を降圧して、値の異なる昇圧電圧よりも低電圧な複数の降圧電圧Ｖｒｅｇを生成して、メモリ部１１の、例えば選択ワード線（ＷＬ）に供給する。複数の降圧電圧Ｖｒｅｇは、例えば書き換え、書き込み、ステップアップ書き込み、書き込みベリファイ、消去ベリファイ、読み出し等の動作に適用される。

図４に示すように、レギュレータ５には、コンパレータ５１、コンパレータ５２、可変抵抗部５３、Ｎｃｈ ＭＯＳトランジスタＱＮ１、Ｎｃｈ ＭＯＳトランジスタＱＮ２、Ｐｃｈ ＭＯＳトランジスタＱＰ１乃至３、及び抵抗Ｒ１が設けられる。レギュレータ５は、可変抵抗部５３を有するシリーズレギュレータである。

Ｐｃｈ ＭＯＳトランジスタＱＰ１は、ソースに昇圧電圧Ｖｐｇ或いは昇圧電圧Ｖｐｐが供給され、ゲートがドレインに接続され、ドレインがノードＮ１に接続される。Ｐｃｈ ＭＯＳトランジスタＱＰ２は、ソースに昇圧電圧Ｖｐｇ或いは昇圧電圧Ｖｐｐが供給され、ゲートがＰｃｈ ＭＯＳトランジスタＱＰ１のゲートに接続され、ドレインがノードＮ２に接続される。Ｐｃｈ ＭＯＳトランジスタＱＰ１及びＱＰ２は、カレントミラー回路を構成する。

Ｎｃｈ ＭＯＳトランジスタＱＮ１は、ドレインがノードＮ１に接続され、ゲートにコンパレータ５１の出力信号が入力され、ソースが接地電位Ｖｓｓに設定される。Ｎｃｈ ＭＯＳトランジスタＱＮ２は、ドレインがノードＮ２に接続され、ゲートにコンパレータ５２の出力信号が入力され、ソースが接地電位Ｖｓｓに設定される。

抵抗Ｒ１は、一端がノードＮ２に接続され、他端がノードＮ３に接続される。可変抵抗部５３は、ノードＮ３と接地電位Ｖｓｓの間に設けられ、縦続接続されるｎ個の抵抗Ｒａ、・・・、Ｒｎが設けられる。可変抵抗部５３は、レギュレータ出力電圧制御信号Ｓｒｓ２に基づいて、図示しないＭＯＳトランジスタからなるスイッチにより抵抗値を可変する。この結果、ノードＮ３の電圧が出力電圧制御信号Ｓｒｓ２により可変され、ノードＮ３の可変される帰還電圧がコンパレータ５１及び５２に帰還入力される。

コンパレータ５１は、入力側の（＋）ポートに基準電圧Ｖｒｅｆが入力され、入力側の（−）ポートにノードＮ３の帰還電圧が入力され、比較増幅された信号をＮｃｈ ＭＯＳトランジスタＱＮ１のゲートに出力する。

コンパレータ５２は、入力側の（＋）ポートにノードＮ３の帰還電圧が入力され、入力側の（−）ポートに基準電圧Ｖｒｅｆが入力され、比較増幅された信号をＮｃｈ ＭＯＳトランジスタＱＮ２のゲートに出力する。

Ｐｃｈ ＭＯＳトランジスタＱＰ３は、ソースがノードＮ２に接続され、ゲートにレギュレータ制御信号Ｓｒｓ１が入力される。レギュレータ制御信号Ｓｒｓ１がイネーブル状態のとき、Ｐｃｈ ＭＯＳトランジスタＱＰ３がオンする。このとき、レギュレータ出力電圧制御信号Ｓｒｓ２に基づいて生成され、ドレイン側から値の異なる複数の降圧電圧Ｖｒｅｇが出力される。レギュレータ制御信号Ｓｒｓ１がディセーブル状態のときに、Ｐｃｈ ＭＯＳトランジスタＱＰ３がオフし、レギュレータ５からは降圧電圧Ｖｒｅｇは出力されない。

図５に示すように、比較例の半導体記憶装置８０には、メモリ部１、昇圧回路２乃至４、レギュレータ５ａ、モード制御回路６ａ、及びレギュレータ制御回路７ａが設けられる。半導体記憶装置８０は、メモリセルトランジスタに４値（２ｂｉｔ）の情報が記憶されるＮＯＲフラッシュメモリである。ここでは、本実施例の半導体記憶装置７０と異なる部分について説明する。

モード制御回路６ａは、昇圧回路２乃至４をそれぞれ制御する昇圧回路制御信号Ｓｅｃｐ１ａ、昇圧回路制御信号Ｓｅｃｐ２ａ、昇圧回路制御信号Ｓｅｃｐ３、及び動作モード信号Ｓｄｍａを生成する。昇圧回路制御信号Ｓｅｃｐ１ａ、昇圧回路制御信号Ｓｅｃｐ２ａ、及び昇圧回路制御信号Ｓｅｃｐ３がイネーブル状態のときにそれぞれ昇圧回路２乃至４が動作し、昇圧回路制御信号Ｓｅｃｐ１ａ、昇圧回路制御信号Ｓｅｃｐ２ａ、昇圧回路制御信号Ｓｅｃｐ３がディセーブル状態のときにそれぞれ昇圧回路２乃至４がオフする。

昇圧回路２は、半導体記憶装置８０に供給される電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１ａがイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｐｇを生成してメモリ部１に出力し、昇圧回路制御信号Ｓｅｃｐ１ａがディセーブル状態のときに動作を停止する。

昇圧回路３は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ２ａがイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｐｐを生成してメモリ部１及びレギュレータ５ａに出力し、昇圧回路制御信号Ｓｅｃｐ２ａがディセーブル状態のときに動作を停止する。

レギュレータ制御回路７ａは、モード制御回路６ａから出力される動作モード信号Ｓｄｍａが入力される。レギュレータ制御回路７ａは、動作モード信号Ｓｄｍａに基づいて、レギュレータ制御信号Ｓｒｓ１ａ及びレギュレータ出力電圧制御信号Ｓｒｓ２ａを生成する。

レギュレータ５ａは、レギュレータ制御信号Ｓｒｓ１ａ及びレギュレータ出力電圧制御信号Ｓｒｓ２ａが入力され、昇圧電圧Ｖｐｐが電源電圧として供給される。レギュレータ５ａは、レギュレータ制御信号Ｓｒｓ１ａ及びレギュレータ出力電圧制御信号Ｓｒｓ２ａに基づいて、昇圧電圧を降圧して、値の異なる昇圧電圧よりも低電圧な複数の降圧電圧Ｖｒｅｇを生成して、メモリ部１１の、例えば選択ワード線（ＷＬ）に供給する。レギュレータ５ａは、図４に示すレギュレータ５と同様な回路構成で、可変抵抗部を有するシリーズレギュレータである。

このため、比較例の半導体記憶装置８０では、昇圧電圧Ｖｐｐがメモリ部１の書き込み、消去動作に使用されるばかりでなく、レギュレータ５ａの電源電圧にも使用される（本実施例の半導体記憶装置７０では、昇圧電圧Ｖｐｐと昇圧電圧Ｖｐｇとを適宜使い分けている）ので、消費電流の一番大きな昇圧回路２の使用頻度が本実施例の半導体記憶装置７０よりも増大する。したがって、比較例の半導体記憶装置８０では、平均消費電流が本実施例の半導体記憶装置７０よりも増大する。平均消費電流とは、半導体記憶装置全体で消費される消費電流を平均化したものをいう。

次に、レギュレータで発生する内部損失について図６及び図７を参照して説明する。図６はレギュレータの入力電圧と出力電圧の関係を示す図、図７はレギュレータの内部損失を説明する図である。

図６に示すように、比較例の半導体記憶装置８０のレギュレータ５ａは、電源電圧として昇圧電圧Ｖｐｐのみ入力され、昇圧電圧Ｖｐｐを降圧して値の異なる複数の降圧電圧Ｖｒｅｇ０、・・・、Ｖｒｅｇｎを生成している。

一方、本実施例の半導体記憶装置７０のレギュレータ５は、降圧電圧が比較的低電圧の期間１の領域では、昇圧電圧Ｖｐｐよりも低電圧の昇圧電圧Ｖｐｇが電源電圧として入力され、昇圧電圧Ｖｐｇを降圧して値の異なる複数の降圧電圧Ｖｒｅｇ０、・・・、Ｖｒｅｇｍを生成している。降圧電圧が比較的電圧の高い期間２の領域では、昇圧電圧Ｖｐｇよりも電圧の高い昇圧電圧Ｖｐｐが電源電圧として入力され、昇圧電圧Ｖｐｐを降圧して、昇圧電圧Ｖｐｇよりも電圧の高い、値の異なる複数の降圧電圧Ｖｒｅｇ（ｍ＋１）、・・・、Ｖｒｅｇｎを生成している。期間２では、レギュレータ５とレギュレータ５ａの入力電圧Ｖｉｎが同一（昇圧電圧Ｖｐｐ）である。

ここで、降圧シリーズレギュレータの内部損失Ｒｏｓｓ、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、出力電流Ｉｏｕｔの関係は、
Ross＝(Vin-Vout)×Iout・・・・・・・・・・式（６）
で表される。内部損失Ｒｏｓｓは、例えば熱として放出され半導体記憶装置の温度を上昇させ、値が大きいほど温度上昇は大きくなる。

期間１における、比較例の半導体記憶装置８０のレギュレータ５ａの内部損失ＲｏｓｓＡと本実施例の半導体記憶装置７０のレギュレータ５の内部損失ＲｏｓｓＢは、
RossA＝(Vpp-Vregi)×Iout・・・・・・・・・・・式（７）
RossB＝(Vpg-Vregi)×Iout・・・・・・・・・・・式（８）
と表される。なお、Ｖｒｅｇｉは、期間１での降圧電圧である。ここではレギュレータ５ａとレグレータ５での出力電流を同じ値としている。

昇圧電圧Ｖｐｐは昇圧電圧Ｖｐｇよりも大きいので、図７に示すように、比較例の半導体記憶装置８０のレギュレータ５ａの内部損失ＲｏｓｓＡが本実施例の半導体記憶装置７０のレギュレータ５の内部損失ＲｏｓｓＢよりも大きい。このため、本実施例の半導体記憶装置７０では、期間１でのレギュレータの内部損失が改善される。レギュレータの内部損失の改善量ΔＲｏｓｓは、
ΔRoss＝(Vpp-Vpg)×Iout・・・・・・・・・・・式（９）
で表される。

次に、レギュレータ５で発生した複数の降圧電圧を用いた半導体記憶装置の動作について図８及び図９を参照して説明する。レギュレータ５で生成された図６に示す複数の降圧電圧Ｖｒｅｇ０、・・・、Ｖｒｅｇｍ、Ｖｒｅｇ（ｍ＋１）、・・・、Ｖｒｅｇｎは、例えば選択ワード線（ＷＬ）に供給され、書き換え、書き込み、ステップアップ書き込み、書き込みベリファイ、消去ベリファイ、読み出し等の動作に適用される。ここでは、その一例としてデータ書き換え及びデータ読み出し、ステップアップ書き込みについて説明する。ここでは、説明を簡略化するために選択ワード線（ＷＬ）についてのみ述べ、ビット線（ＢＬ）、非選択ワード線（ＷＬ）、ソース線（ＳＬ）、ウェル（Ｗｅｌｌ）などの電圧設定については図示及び説明を省略する。

図８はデータ書き換え及びデータ読み出しの一例を示す図である。ここでは、下位ビットの書き換え及び読み出しをデータ書き換え例１とし、上位ビットの書き換え及び読み出しをデータ書き換え例２としている。

図８に示すように、データ書き換え例１では、下位ビットの“０”書き込みを実行して“１１”の情報を“１０”に変更する。具体的には、選択ワード線（ＷＬ）を０（ゼロ）Ｖに設定する。次に、選択ワード線（ＷＬ）を書き込み電圧Ｖｐｇｍｉに設定する。続いて、選択ワード線（ＷＬ）を書き込みベリファイ電圧Ｖｖｆｙ１０に設定してデータを書き換える。書き換え後の読み出しでは、選択ワード線（ＷＬ）を読み出し電圧Ｖｒｅａｄ１０に設定してメモリセルトランジスタのデータを読み出す。

データ書き換え例２では、上位ビットの“０”書き込みを実行して“１１”の情報を“０１”に変更する。具体的には、選択ワード線（ＷＬ）を０（ゼロ）Ｖに設定する。次に、選択ワード線（ＷＬ）を書き込み電圧Ｖｐｇｍｉに設定する。続いて、選択ワード線（ＷＬ）を書き込みベリファイ電圧Ｖｖｆｙ００に設定する。次に、選択ワード線（ＷＬ）を書き込みベリファイ電圧Ｖｖｆｙ０１に設定してデータを書き換える。書き換え後の読み出しでは、選択ワード線（ＷＬ）を読み出し電圧Ｖｒｅａｄ０１に設定してメモリセルトランジスタのデータを読み出す。

図９はステップアップ書き込みを示す図である。図９に示すように、レギュレータ５で生成された複数の降圧電圧Ｖｒｅｇを用いてステップアップ書き込みを行う。具体的には、選択ワード線（ＷＬ）をパルスの期間Ｔ１、パルスの間隔Ｔ２、ステップアップ量が０．２Ｖを有し、０Ｖから順次昇圧されるステップアップ書き込み電圧である書き込み電圧Ｖｐｇｍｉに設定する。ステップアップ書き込みを用いるとメモリセルトランジスタへの書き込みの精度が向上する。

上述したように、本実施例の半導体記憶装置では、メモリ部１、昇圧回路２乃至４、レギュレータ５、モード制御回路６、レギュレータ制御回路７、スイッチＳＷ１、及びスイッチＳＷ２が設けられる。昇圧回路２乃至４は、電源電圧Ｖｄｄがそれぞれ入力され、電源電圧Ｖｄｄを昇圧して、値の異なる昇圧電圧Ｖｐｇ、昇圧電圧Ｖｄｄ、及び昇圧電圧Ｖｅｒａをそれぞれ発生する。スイッチＳＷ１は、昇圧電圧Ｖｐｇが入力され、イネーブル状態の切り替え信号Ｓｓｗ１に基づいて昇圧電圧Ｖｐｇを通過する。スイッチＳＷ２は昇圧電圧Ｖｐｐが入力され、イネーブル状態の切り替え信号Ｓｓｗ２に基づいて昇圧電圧Ｖｐｐを通過する。レギュレータ５はスイッチＳＷ１或いはスイッチＳＷ２を介して、昇圧電圧Ｖｐｇ及び昇圧電圧Ｖｐｇの内１つが電源電圧として入力され、昇圧電圧を降圧し、値の異なる複数の降圧電圧Ｖｅｒｇを生成してメモリ部１に出力する。

このため、レギュレータ５では昇圧電圧Ｖｐｐと昇圧電圧Ｖｐｇとを適宜使い分けているので、消費電流の一番大きな昇圧回路２の使用頻度を低減することができ、半導体記憶装置７０での平均消費電流を大幅に抑制することができる。また、レギュレータ５では入力電圧と出力電圧の差を小さくすることができるので、レギュレータ５の内部損失を大幅に改善することができる。

なお、本実施例では、昇圧回路２及び昇圧回路３には、Ｄｉｃｋｓｏｎ型チャージポンプ回路を使用しているが、必ずしもこれに限定されるものではない。代わりにＤｉｃｋｓｏｎ型チャージポンプ回路よりも昇圧効率のよい、相補型チャージポンプ回路やブースト・コンバータ回路などを適宜使用してもよい。また、ＳＰＳＴ(single pole single throw)スイッチであるスイッチＳＷ１及びＳＷ２を用いているが、代わりにＤＰＳＴ(double pole single throw)スイッチを使用してもよい。

次に、本発明の実施例２に係る半導体集積回路装置である半導体記憶装置について、図面を参照して説明する。図１０は半導体記憶装置の概略構成を示すブロック図、図１１はメモリセルのデータと閾値電圧分布の関係を示す図、図１２は比較例の半導体記憶装置の概略構成を示すブロック図である。本実施例では、４つ昇圧回路から入力される値の異なる昇圧電圧をスイッチを用いて降圧レギュレータに適宜選択入力し、降圧レギュレータで複数の降圧電圧を発生してメモリ部に供給している。

図１０に示すように、半導体記憶装置９０には、メモリ部２１、昇圧回路２２乃至２５、レギュレータ２６、モード制御回路２７、レギュレータ制御回路２８、及びスイッチＳＷ１１乃至１４が設けられる。半導体記憶装置９０は、メモリセルトランジスタに４値（２ｂｉｔ）の情報が記憶されるＮＡＮＤフラッシュメモリである。ここでは、ＳＰＳＴスイッチであるスイッチＳＷ１１乃至１４を設けているが、代わりに４ＰＳＴスイッチを設けてもよい。

メモリ部２１には、データが格納されるメモリセルがマトリックス状に配置されるメモリセルアレイ３１と、メモリセルのアドレスを指定するアドレスレジスタ３５と、メモリセルアレイ３１のワード線（ＷＬ）に接続されるローデコーダ３４と、メモリセルアレイ３１のビット線（ＢＬ）に接続されるカラムデコーダ３３と、データの書き換え及び読み出しを行うデータ書き換え及び読み出し回路３２とが設けられる。

メモリセルアレイ２１に設けられるメモリセルトランジスタは、図１１に示すように“１１”、“１０”、“０１”、“００”の４値（２ｂｉｔ）の情報が記憶される。

“１１”の情報は、閾値電圧（Ｖｔｈ）が０（ゼロ）よりも小さく、例えば−２．０Ｖ以上に分布する。“１０”の情報は、閾値電圧（Ｖｔｈ）が読み出し電圧Ｖｒｅａｄ１０と読み出し電圧Ｖｒｅａｄ０１の間で、且つ書き込みベリファイ電圧Ｖｖｆｙ１０以上に分布する。“０１”の情報は、閾値電圧（Ｖｔｈ）が読み出し電圧Ｖｒｅａｄ０１と読み出し電圧Ｖｒｅａｄ００の間で、且つ書き込みベリファイ電圧Ｖｖｆｙ０１以上に分布する。“００”の情報は、閾値電圧（Ｖｔｈ）が読み出し電圧Ｖｒｅａｄ００よりも大きく、且つ書き込みベリファイ電圧Ｖｖｆｙ００以上に分布する。

読み出し電圧Ｖｒｅａｄ１０は、例えば０（ゼロ）Ｖに設定される。読み出し電圧Ｖｒｅａｄ０１は、例えば１．０Ｖに設定される。読み出し電圧Ｖｒｅａｄ００は、例えば２．０Ｖに設定される。書き込みベリファイ電圧Ｖｖｆｙ１０は、例えば０．４Ｖである。書き込みベリファイ電圧Ｖｖｆｙ０１は、例えば１．４Ｖである。書き込みベリファイ電圧Ｖｖｆｙ００は、例えば２．４Ｖである。

モード制御回路２７は、昇圧回路２２乃至２５をそれぞれ制御する昇圧回路制御信号Ｓｅｃｐ１１乃至１４と、動作モード信号Ｓｄｍ１とを生成する。昇圧回路制御信号Ｓｅｃｐ１１乃至１４がイネーブル状態のときにそれぞれ昇圧回路２２乃至２５が動作し、昇圧回路制御信号Ｓｅｃｐ１１乃至１４がディセーブル状態のときにそれぞれ昇圧回路２２乃至２５がオフする。

昇圧回路２２は、半導体記憶装置９０に供給される電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１１がイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｃｐ１を生成し、昇圧回路制御信号Ｓｅｃｐ１１がディセーブル状態のときに動作を停止する。ここで、電源電圧Ｖｄｄは、例えば１．８Ｖから３．３Ｖの範囲の値、例えば１．８Ｖに設定される。電源電圧Ｖｄｄを半導体記憶装置９０の外部から供給しているが、代わりに半導体記憶装置９０の内部で発生したものを使用してもよい。

昇圧回路２３は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１２がイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｃｐ２を生成し、昇圧回路制御信号Ｓｅｃｐ１２がディセーブル状態のときに動作を停止する。

昇圧回路２４は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１３がイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｃｐ３を生成し、昇圧回路制御信号Ｓｅｃｐ１３がディセーブル状態のときに動作を停止する。

昇圧回路２５は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１４がイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｃｐ４を生成し、昇圧回路制御信号Ｓｅｃｐ１４がディセーブル状態のときに動作を停止する。

昇圧回路２２乃至２５は、チャージポンプ回路である。昇圧回路２２から出力され、メモリセル部２１に入力される昇圧電圧Ｖｃｐ１は、書き込みなどに使用され、例えば２０Ｖに設定される（選択ワード（ＷＬ）線の設定）。昇圧回路２３から出力され、メモリセル部２１に入力される昇圧電圧Ｖｃｐ２は、書き込みなどに使用され、例えば１２Ｖに設定される（非選択ワード（ＷＬ）線の設定）。昇圧回路２４から出力され、メモリセル部２１に入力される昇圧電圧Ｖｃｐ３は、読み出し動作などに使用され、例えば８Ｖに設定される。メモリセル部２１に入力される昇圧電圧Ｖｃｐ４は、ベリファイ動作などに使用され、例えば４Ｖに設定される。

ここでは、ＮＡＮＤフラッシュメモリのメモリセルに設けられるビット線（ＢＬ）側の選択トランジスタＳ１とソース線（ＳＬ）側の選択トランジスタＳ２を制御する制御信号の電位設定用に使用される昇圧回路、消去用に使用される昇圧回路については図示及び説明を省略する。

昇圧回路２２から出力される昇圧電圧Ｖｃｐ１は、スイッチＳＷ１１に出力される。昇圧回路２３から出力される昇圧電圧Ｖｃｐ２は、スイッチＳＷ１２に出力される。昇圧回路２４から出力される昇圧電圧Ｖｃｐ３は、スイッチＳＷ１３に出力される。昇圧回路２５から出力される昇圧電圧Ｖｃｐ４は、スイッチＳＷ１４に出力される。昇圧回路２２乃至昇圧回路２５は、Ｄｉｃｋｓｏｎ型チャージポンプ回路である。昇圧回路２２乃至昇圧回路２５は、転送段数が異なり、昇圧回路２２の転送段数が一番多い。

レギュレータ制御回路２８は、モード制御回路２７から出力される動作モード信号Ｓｄｍ１が入力される。レギュレータ制御回路２８は、動作モード信号Ｓｄｍ１に基づいて、切り替え信号Ｓｓｗ１１乃至１４、レギュレータ制御信号Ｓｒｓ１１、及びレギュレータ出力電圧制御信号Ｓｒｓ１２を生成する。

スイッチＳＷ１１は、昇圧電圧Ｖｃｐ１が入力され、切り替え信号Ｓｓｗ１１がイネーブル状態のときにオンして昇圧電圧Ｖｃｐ１を通過させ、切り替え信号Ｓｓｗ１１がディセーブル状態のときにオフして昇圧電圧Ｖｃｐ１を遮断する。

スイッチＳＷ１２は、昇圧電圧Ｖｃｐ２が入力され、切り替え信号Ｓｓｗ１２がイネーブル状態のときにオンして昇圧電圧Ｖｃｐ２を通過させ、切り替え信号Ｓｓｗ１２がディセーブル状態のときにオフして昇圧電圧Ｖｃｐ２を遮断する。

スイッチＳＷ１３は、昇圧電圧Ｖｃｐ３が入力され、切り替え信号Ｓｓｗ１３がイネーブル状態のときにオンして昇圧電圧Ｖｃｐ３を通過させ、切り替え信号Ｓｓｗ１３がディセーブル状態のときにオフして昇圧電圧Ｖｃｐ３を遮断する。

スイッチＳＷ１４は、昇圧電圧Ｖｃｐ４が入力され、切り替え信号Ｓｓｗ１４がイネーブル状態のときにオンして昇圧電圧Ｖｃｐ４を通過させ、切り替え信号Ｓｓｗ１４がディセーブル状態のときにオフして昇圧電圧Ｖｃｐ４を遮断する。

ここで、イネーブル状態の切り替え信号Ｓｓｗ１乃至４は、互いにオーバーラップしない。つまり、スイッチＳＷ１１がオンしたとき（このとき、スイッチＳＷ１２乃至１４はオフ）、昇圧電圧Ｖｃｐ１がレギュレータ２６に電源電圧として供給される。スイッチＳＷ１２がオンしたとき（このとき、スイッチＳＷ１１、スイッチＳＷ１３、スイッチＳＷ１４はオフ）、昇圧電圧Ｖｃｐ２がレギュレータ２６に電源電圧として供給される。スイッチＳＷ１３がオンしたとき（このとき、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１４はオフ）、昇圧電圧Ｖｃｐ３がレギュレータ２６に電源電圧として供給される。スイッチＳＷ１４がオンしたとき（このとき、スイッチＳＷ１１乃至１３はオフ）、昇圧電圧Ｖｃｐ４がレギュレータ２６に電源電圧として供給される。

レギュレータ２６は、レギュレータ制御信号Ｓｒｓ１１及びレギュレータ出力電圧制御信号Ｓｒｓ１２が入力され、昇圧電圧Ｖｃｐ１乃至４の内１つが電源電圧として供給される。レギュレータ２６は、レギュレータ制御信号Ｓｒｓ１１及びレギュレータ出力電圧制御信号Ｓｒｓ１２に基づいて、昇圧電圧を降圧して、値の異なる昇圧電圧よりも低電圧な複数の降圧電圧Ｖｒｅｇを生成して、メモリ部２１の、例えば選択ワード線（ＷＬ）に供給する。

レギュレータ２６は、実施例１のレギュレータ５と同様な回路構成で、可変抵抗部を有するシリーズレギュレータである。複数の降圧電圧Ｖｒｅｇは、例えば書き換え、書き込み、ステップアップ書き込み、書き込みベリファイ、消去ベリファイ、読み出し等の動作に適用される。

図１２に示すように、比較例の半導体記憶装置１００には、メモリ部２１、昇圧回路２２乃至２５、レギュレータ２６ａ、モード制御回路２７ａ、及びレギュレータ制御回路２８ａが設けられる。半導体記憶装置１００は、メモリセルトランジスタに４値（２ｂｉｔ）の情報が記憶されるＮＡＮＤフラッシュメモリである。ここでは、本実施例の半導体記憶装置９０と異なる部分について説明する。

モード制御回路２７ａは、昇圧回路２２乃至２５をそれぞれ制御する昇圧回路制御信号Ｓｅｃｐ１１ａ、昇圧回路制御信号Ｓｅｃｐ１２ａ、昇圧回路制御信号Ｓｅｃｐ１３ａ、昇圧回路制御信号Ｓｅｃｐ１４ａ、及び動作モード信号Ｓｄｍ１ａを生成する。昇圧回路制御信号Ｓｅｃｐ１１ａ、昇圧回路制御信号Ｓｅｃｐ１２ａ、昇圧回路制御信号Ｓｅｃｐ１３ａ、及び昇圧回路制御信号Ｓｅｃｐ１４ａがイネーブル状態のときにそれぞれ昇圧回路２２乃至２５が動作し、昇圧回路制御信号Ｓｅｃｐ１１ａ、昇圧回路制御信号Ｓｅｃｐ１２ａ、昇圧回路制御信号Ｓｅｃｐ１３ａ、及び昇圧回路制御信号Ｓｅｃｐ１４ａがディセーブル状態のときにそれぞれ昇圧回路２２乃至２５がオフする。

昇圧回路２２は、半導体記憶装置１００に供給される電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１１ａがイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｃｐ１を生成してメモリ部２１及びレギュレータ２６ａに出力し、昇圧回路制御信号Ｓｅｃｐ１１ａがディセーブル状態のときに動作を停止する。

昇圧回路２３は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１２ａがイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｃｐ２を生成してメモリ部２１に出力し、昇圧回路制御信号Ｓｅｃｐ１２ａがディセーブル状態のときに動作を停止する。

昇圧回路２４は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１３ａがイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｃｐ３を生成してメモリ部２１に出力し、昇圧回路制御信号Ｓｅｃｐ１３ａがディセーブル状態のときに動作を停止する。

昇圧回路２５は、電源電圧Ｖｄｄを入力電圧として入力し、昇圧回路制御信号Ｓｅｃｐ１４ａがイネーブル状態のときに電源電圧Ｖｄｄを昇圧した昇圧電圧Ｖｃｐ４を生成してメモリ部２１に出力し、昇圧回路制御信号Ｓｅｃｐ１４ａがディセーブル状態のときに動作を停止する。

レギュレータ制御回路２８ａは、モード制御回路２７ａから出力される動作モード信号Ｓｄｍ１ａが入力される。レギュレータ制御回路２８ａは、動作モード信号Ｓｄｍ１ａに基づいて、レギュレータ制御信号Ｓｒｓ１１ａ及びレギュレータ出力電圧制御信号Ｓｒｓ１２ａを生成する。

レギュレータ２６ａは、レギュレータ制御信号Ｓｒｓ１１ａ及びレギュレータ出力電圧制御信号Ｓｒｓ１２ａが入力され、昇圧電圧Ｖｃｐ１が電源電圧として供給される。レギュレータ２６ａは、レギュレータ制御信号Ｓｒｓ１１ａ及びレギュレータ出力電圧制御信号Ｓｒｓ１２ａに基づいて、昇圧電圧Ｖｃｐ１を降圧して、値の異なる昇圧電圧よりも低電圧な複数の降圧電圧Ｖｒｅｇを生成して、メモリ部２１の、例えば選択ワード線（ＷＬ）に供給する。レギュレータ２６ａは、レギュレータ２６と同様な回路構成で、可変抵抗部を有するシリーズレギュレータである。

このため、比較例の半導体記憶装置１００では、昇圧電圧Ｖｃｐ１がメモリ部２１の書き込み動作などに使用されるばかりでなく、レギュレータ２６ａの電源電圧にも使用される（本実施例の半導体記憶装置９０では、昇圧電圧Ｖｃｐ１乃至４の内１つを適宜使い分けている）ので、消費電流の一番大きな昇圧回路２２の使用頻度が本実施例の半導体記憶装置９０よりも増大する。したがって、比較例の半導体記憶装置１００では、平均消費電流が本実施例の半導体記憶装置９０よりも増大する。

次に、レギュレータで発生する内部損失について図１３及び図１４を参照して説明する。図１３はレギュレータの入力電圧と出力電圧の関係を示す図、図１４はレギュレータの内部損失を説明する図である。

図１３に示すように、比較例の半導体記憶装置１００のレギュレータ２６ａは、電源電圧として昇圧電圧Ｖｃｐ１のみ入力され、昇圧電圧Ｖｃｐ１を降圧して値の異なる複数の降圧電圧Ｖｒｅｇ０、・・・、Ｖｒｅｇｎを生成している。

一方、本実施例の半導体記憶装置９０のレギュレータ２６は、降圧電圧が比較的低電圧の期間Ａの領域では、昇圧電圧Ｖｃｐ１よりも低電圧で、且つ一番低い電圧の昇圧電圧Ｖｃｐ４が電源電圧として入力され、昇圧電圧Ｖｃｐ４を降圧して値の異なる複数の降圧電圧Ｖｒｅｇ０、・・・、Ｖｒｅｇｆを生成している。

降圧電圧が期間Ａよりも比較的電圧の高い期間Ｂの領域では、昇圧電圧Ｖｃｐ４よりも電圧の高い昇圧電圧Ｖｃｐ３が電源電圧として入力され、昇圧電圧Ｖｃｐ３を降圧して、昇圧電圧Ｖｃｐ４よりも電圧の高い、値の異なる複数の降圧電圧Ｖｒｅｇ（ｆ＋１）、・・・、Ｖｒｅｇｋを生成している。

降圧電圧が期間Ｂよりも比較的電圧の高い期間Ｃの領域では、昇圧電圧Ｖｃｐ３よりも電圧の高い昇圧電圧Ｖｃｐ２が電源電圧として入力され、昇圧電圧Ｖｃｐ２を降圧して、昇圧電圧Ｖｃｐ３よりも電圧の高い、値の異なる複数の降圧電圧Ｖｒｅｇ（ｋ＋１）、・・・、Ｖｒｅｇｍを生成している。期間Ｄでは、レギュレータ２６とレギュレータ２６ａの入力電圧Ｖｉｎが同一（昇圧電圧Ｖｃｐ１）である。

ここで、期間Ａでの本実施例の半導体記憶装置９０のレギュレータ２６の内部損失Ｒｏｓｓ１１、期間Ａでの比較例の半導体記憶装置１００のレギュレータ２６ａの内部損失Ｒｏｓｓ１１ａ、期間Ｂでの本実施例の半導体記憶装置９０のレギュレータ２６の内部損失Ｒｏｓｓ１２、期間Ｂでの比較例の半導体記憶装置１００のレギュレータ２６ａの内部損失Ｒｏｓｓ１２ａ、期間Ｃでの本実施例の半導体記憶装置９０のレギュレータ２６の内部損失Ｒｏｓｓ１３、期間Ｃでの比較例の半導体記憶装置１００のレギュレータ２６ａの内部損失Ｒｏｓｓ１３ａは、それぞれ、
Ross11＝(Vcp4-Vregi)×Iout1・・・・・・・・式（１０）
Ross11a＝(Vcp1-Vregi)×Iout1・・・・・・・・式（１１）
Ross12＝(Vcp3-Vregi)×Iout2・・・・・・・・式（１２）
Ross12a＝(Vcp1-Vregi)×Iout2・・・・・・・・式（１３）
Ross13＝(Vcp2-Vregi)×Iout3・・・・・・・・式（１４）
Ross13a＝(Vcp1-Vregi)×Iout3・・・・・・・・式（１５）
で表される。なお、Ｉｏｕｔ１乃至３は出力電流である。

このため、Ｉｏｕｔ１乃至３が同じ値であれば図１４に示すように、期間Ａにおける本発明でのレギュレータの内部損失の改善量ΔＲｏｓｓ１１、期間Ｂにおける本発明でのレギュレータの内部損失の改善量ΔＲｏｓｓ１２、期間Ｃにおけるレギュレータの内部損失の改善量ΔＲｏｓｓ１３は、それぞれ
ΔRoss11＝(Vcp1-Vcp4)×Iout・・・・・・・・・式（１６）
ΔRoss12＝(Vcp1-Vcp3)×Iout・・・・・・・・・式（１７）
ΔRoss13＝(Vcp1-Vcp2)×Iout・・・・・・・・・式（１８）
ΔRoss11＞ΔRoss12＞ΔRoss13・・・・・・・・式（２０）
で表される。

なお、レギュレータ２６で発生した複数の降圧電圧を用いた半導体記憶装置９０での書き換え、書き込み、ステップアップ書き込み、書き込みベリファイ、消去ベリファイ、読み出し等の動作については、図示及び説明を省略する。

上述したように、本実施例の半導体記憶装置では、メモリ部２１、昇圧回路２２乃至２５、レギュレータ２６、モード制御回路２７、レギュレータ制御回路２８、及びスイッチＳＷ１１乃至１４が設けられる。昇圧回路２２乃至２５は、電源電圧Ｖｄｄがそれぞれ入力され、電源電圧Ｖｄｄを昇圧して、値の異なる昇圧電圧Ｖｃｐ１、昇圧電圧Ｖｃｐ２、昇圧電圧Ｖｃｐ３、昇圧電圧Ｖｃｐ４をそれぞれ発生する。スイッチＳＷ１１は、昇圧電圧Ｖｃｐ１が入力され、イネーブル状態の切り替え信号Ｓｓｗ１１に基づいて昇圧電圧Ｖｃｐ１を通過する。スイッチＳＷ１２は昇圧電圧Ｖｃｐ２が入力され、イネーブル状態の切り替え信号Ｓｓｗ１２に基づいて昇圧電圧Ｖｃｐ２を通過する。スイッチＳＷ１３は、昇圧電圧Ｖｃｐ３が入力され、イネーブル状態の切り替え信号Ｓｓｗ１３に基づいて昇圧電圧Ｖｃｐ３を通過する。スイッチＳＷ１４は昇圧電圧Ｖｃｐ４が入力され、イネーブル状態の切り替え信号Ｓｓｗ１４に基づいて昇圧電圧Ｖｃｐ４を通過する。レギュレータ２６はスイッチＳＷ１１乃至１４のいずれか１つを介して、昇圧電圧Ｖｃｐ１乃至４の内１つが電源電圧として入力され、昇圧電圧を降圧し、値の異なる複数の降圧電圧Ｖｅｒｇを生成してメモリ部２１に出力する。

このため、レギュレータ２６では昇圧電圧Ｖｃｐ１乃至４の内１つを適宜使い分けているので、消費電流の一番大きな昇圧回路２２の使用頻度を低減することができ、半導体記憶装置９０での平均消費電流を大幅に抑制することができる。また、レギュレータ２６では入力電圧と出力電圧の差を小さくすることができるので、レギュレータ２６の内部損失を大幅に改善することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

実施例では４値（２ｂｉｔ）記憶の場合に適用したが、８値（３ｂｉｔ）記憶、１６値（４ｂｉｔ）記憶、或いは２値（１ｂｉｔ）記憶の場合にも適用することができる。実施例１ではＮＯＲフラッシュメモリに適用し、実施例２ではＮＡＮＤフラッシュメモリに適用しているがＭＲＡＭ（magnetic random access memory）、ＰＲＡＭ（phase-change random access memory）、ＲｅＲＡＭ（resistance random access memory）、或いはＦｅＲＡＭ（ferroelectric random access memory）などにも適用することができる。実施例２ではレギュレータ２６で生成された複数の降圧電圧を選択ＷＬに供給しているが、複数の昇圧電圧を入力してＢＬの電圧設定用の複数の降圧電圧を生成するレギュレータを別途設けてもよい。また、複数の昇圧電圧を入力して非選択ＷＬの電圧設定用の複数の降圧電圧を生成するレギュレータを別途設けてもよい。また、半導体記憶装置に限らず、レギュレータを有する種々の半導体集積回路装置に適用することが可能である。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 入力電圧が入力され、前記入力電圧を昇圧して、値の異なる昇圧電圧をそれぞれ発生し、ＭＯＳトランジスタとコンデンサから構成されるｎ個（ただし、ｎは２以上の整数）のチャージポンプ回路と、前記ｎ個のチャージポンプ回路から出力される昇圧電圧の内いずれか１つが入力され、イネーブル状態の切り替え信号に基づいて昇圧電圧をそれぞれ通過し、ディセーブル状態の切り替え信号で昇圧電圧を遮断し、イネーブル状態の期間がオーバーラップしないｎ個のスイッチと、前記ｎ個のスイッチから出力される昇圧電圧の内いずれか１つが電源電圧として入力され、可変抵抗部を用いて昇圧電圧を降圧し、前記昇圧電圧とそれよりも低い次の昇圧電圧の間の値の異なる複数の降圧電圧を生成し、或いは一番低い昇圧電圧の場合、接地電位以上の値の異なる複数の降圧電圧を生成するシリーズレギュレータと、ｎ種類の前記切り替え信号を生成し、前記レギュレータのオン・オフを制御するレギュレータ制御信号を生成し、前記レギュレータで生成する複数の降圧電圧の値を設定するレギュレータ出力電圧制御信号を生成するレギュレータ制御回路と、前記ｎ個の昇圧回路でそれぞれ生成される昇圧電圧と前記レギュレータで生成される複数の降圧電圧とが入力され、書き込み、読み出し、及び消去動作が行われるメモリ部とを具備する半導体集積回路装置。

（付記２） メモリ部には、データが格納されるメモリセルアレイと、メモリセルのアドレスを指定するアドレスレジスタと、前記メモリセルアレイのワード線に接続されるローデコーダと、前記メモリセルアレイのビット線に接続されるカラムコーダと、データの書き換え及び読み出しを行うデータ書き換え及び読み出し回路とを有する付記１に記載の半導体集積回路装置。

（付記３） 前記メモリセル部のメモリセルトランジスタには、２ビット以上の情報が記憶される付記１又は２に記載の半導体集積回路装置。

１、２１ メモリ部
２〜４、２２〜２５ 昇圧回路
５、５ａ、２６、２６ａ レギュレータ
６、６ａ、２７、２７ａ モード制御回路
７、７ａ、２８、２８ａ レギュレータ制御回路
１１、３１ メモリセルアレイ
１２、３２ データ書き換え及び読み出し回路
１３、３３ カラムデコーダ
１４、３４ ローデコーダ
１５、３５ アドレスレジスタ
５１、５２ コンパレータ
５３ 可変抵抗部
７０、８０、９０、１００ 半導体記憶装置
Ｃ１、Ｃｏｕｔ コンデンサ
ＩＮＶ１〜３ インバータ
Ｎ１〜３ ノード
ＱＮ１、ＱＮ２、ＱＮ１１ Ｎｃｈ ＭＯＳトランジスタ
ＱＰ１〜３ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１、Ｒａ、Ｒｎ 抵抗
Ｓａ、Ｓｂ 制御信号
Ｓｅｃｐ１〜３、Ｓｅｃｐｉ、Ｓｅｃｐ１ａ、Ｓｅｃｐ２ａ、Ｓｅｃｐ１１〜１４、Ｓｅｃｐ１１ａ〜１４ａ 昇圧回路制御信号
Ｓｄｍ、Ｓｄｍａ、Ｓｄｍ１、Ｓｄｍ１ａ 動作モード信号
Ｓｒｓ１、Ｓｒｓ１ａ、Ｓｒｓ１１、Ｓｒｓ１１ａ レギュレータ制御信号
Ｓｒｓ２、Ｓｒｓ２ａ、Ｓｒｓ１２、Ｓｒｓ１２ａ レギュレータ出力電圧制御信号
Ｓｓｗ１、Ｓｓｗ２、Ｓｓｗ１１〜１４ 切り替え信号
ＳＷ１、ＳＷ２、Ｓｓｗ１１〜１４ スイッチ
Ｖｄｄ 電源電圧
Ｖｐｇ、Ｖｐｐ、Ｖｅｒａ、Ｃｃｐ１〜４ 昇圧電圧
Ｖｒｅａｄ１０、Ｖｒｅａｄ０１、Ｖｒｅａｄ００ 読み出し電圧
Ｖｒｅｆ 基準電圧
Ｖｖｆｙ１０、Ｖｖｆｙ０１、Ｖｖｆｙ００ 書き込みベリファイ電圧
Ｖｒｅｇ 降圧電圧
Ｖｓｓ 接地電位

Claims (5)

1. 入力電圧が入力され、前記入力電圧を昇圧して、値の異なる昇圧電圧をそれぞれ発生するｎ個（ただし、ｎは２以上の整数）の昇圧回路と、
   前記ｎ個の昇圧回路から出力される昇圧電圧の内いずれか１つが入力され、イネーブル状態の切り替え信号に基づいて昇圧電圧をそれぞれ通過し、ディセーブル状態の切り替え信号で昇圧電圧を遮断し、イネーブル状態の期間が互いにオーバーラップしないｎ個のスイッチと、
   前記ｎ個のスイッチから出力される昇圧電圧の内いずれか１つが電源電圧として入力され、昇圧電圧を降圧し、前記昇圧電圧とそれよりも低い次の昇圧電圧の間の降圧電圧を生成し、或いは一番低い昇圧電圧の場合、接地電位以上の値の降圧電圧を生成するレギュレータと、
   を具備することを特徴とする半導体集積回路装置。
2. 入力電圧が入力され、前記入力電圧を昇圧して、値の異なる昇圧電圧をそれぞれ発生するｎ個（ただし、ｎは２以上の整数）の昇圧回路と、
   前記ｎ個の昇圧回路から出力される昇圧電圧の内いずれか１つが入力され、イネーブル状態の切り替え信号に基づいて昇圧電圧をそれぞれ通過し、ディセーブル状態の切り替え信号で昇圧電圧を遮断し、イネーブル状態の期間が互いにオーバーラップしないｎ個のスイッチと、
   前記ｎ個のスイッチから出力される昇圧電圧の内いずれか１つが電源電圧として入力され、昇圧電圧を降圧し、前記昇圧電圧とそれよりも低い次の昇圧電圧の間の値の異なる複数の降圧電圧を生成し、或いは一番低い昇圧電圧の場合、接地電位以上の値の異なる複数の降圧電圧を生成するレギュレータと、
   ｎ種類の前記切り替え信号を生成し、前記レギュレータのオン・オフを制御するレギュレータ制御信号を生成し、前記レギュレータで生成する複数の降圧電圧の値を設定するレギュレータ出力電圧制御信号を生成するレギュレータ制御回路と、
   前記ｎ個の昇圧回路でそれぞれ生成される昇圧電圧と前記レギュレータで生成される複数の降圧電圧とが入力され、書き込み、読み出し、及び消去動作が行われるメモリ部と、
   を具備することを特徴とする半導体集積回路装置。
3. 前記レギュレータから出力される複数の降圧電圧は、前記メモリ部の選択ワード線に供給されることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記レギュレータから出力される複数の降圧電圧は、書き換え、書き込み、ステップアップ書き込み、書き込みベリファイ、読み出し、及び消去ベリファイの少なくとも１つの動作に適用されることを特徴とする請求項２或いは３に記載の半導体集積回路装置。
5. 前記メモリ部に設けられるメモリセルは、ＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリ、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ、或いはＦｅＲＡＭから構成されることを特徴とする請求項２乃至４のいずれか１項に記載の半導体集積回路装置。

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