KR20180049199A - 메모리 디바이스에 대한 전력 관리를 제공하는 방법 및 장치 - Google Patents

메모리 디바이스에 대한 전력 관리를 제공하는 방법 및 장치 Download PDF

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KR20180049199A
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제랄드 바클리
니콜라스 헨드릭슨
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오보닉스 메모리 테크놀로지, 엘엘씨
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Abstract

비휘발성 솔리드-스테이트 메모리 디바이스(14)와 같은 장치는, 일부 구현에서는, 모드 정보에 응답하여 메모리 코어(32)의 선택해제된 액세스 라인(들)과 연관된 바이어스 레벨을 설정하도록 액세스 라인 바이어스 회로(30)를 포함한다. 하나의 접근법에 있어서, 액세스 라인 바이어스 회로(30)는 메모리 코어(32)의 선택해제된 액세스 라인 상의 전압 레벨을 변화시키도록 선형 하향 조정을 사용할 수 있다. 메모리의 전력 소비를 관리하기 위하여 메모리 디바이스(14)의 메모리 코어(32)의 동작 모드를 동적으로 설정할 수 있는 호스트 프로세서(12)와 같은 메모리 액세스 디바이스가 제공될 수 있다. 기타 장치 및 방법이 또한 제공된다.

Description

메모리 디바이스에 대한 전력 관리를 제공하는 방법 및 장치{APPARATUS AND METHODS TO PROVIDE POWER MANAGEMENT FOR MEMORY DEVICES}
개시되는 구조 및/또는 기술은 일반적으로는 메모리 디바이스에 관한 것이고, 더 구체적으로는, 메모리 디바이스 내 전력 소비를 관리하기 위한 방법 및 장치에 관한 것이다.
전자 부품이 그들의 의도된 기능(들)을 수행하는데 비교적 적은 양의 전력을 사용하기를 소망함이 일반적이다. 일부 애플리케이션에 있어서, 이러한 소망은 더 두드러질 수 있다. 예를 들어, 에너지가 한정적일 수 있는 전자 디바이스(예를 들어, 배터리 전력 구동 디바이스 등)에 있어서, 더 적은 전력을 소비하는 부품이 사용되면 충전과 충전 사이 디바이스 사용 시간은 늘어날 수 있다. 전자 디바이스에서 감축된 전력 소비는 또한 그것이 디바이스 내 더 적은 열 발생의 결과를 초래할 수 있다는 점에서 유리할 수 있다. 부가적으로, 전자 디바이스 내 전력 소비의 감축은 또한 애플리케이션을 수행하는데 사용되는 전기 에너지량과 더불어, 그 연관된 에너지 비용을 감축할 수 있다. 에너지 비용의 감축은 대용량 연산에서 두드러질 수 있다(예를 들어, 전형적으로 에어리어 내 비교적 많은 수의 컴퓨팅 디바이스 및/또는 저장 디바이스를 운용하는 데이터 센터). 비휘발성 솔리드-스테이트 메모리 디바이스 및/또는 그것들을 사용하는 시스템은 전력 소비 감축으로부터 혜택을 볼 수 있는 장치의 일례를 포함할 수 있다.
한정하는 것이 아니며 총망라한 것이 아닌 구현이 이하의 도면을 참조하여 설명될 것이며, 거기서 유사한 참조 숫자는 달리 특정되지 않는 한 다양한 도면의 곳곳에서 유사한 부분을 가리킨다.
도 1은 일례의 구현에 따른 컴퓨팅 시스템을 예시하는 블록 선도;
도 2는 일례의 구현에 따른 선형 하향 조정기 회로(linear down regulator circuit )를 예시하는 도식적 선도;
도 3은 일례의 구현에 따른 다중-코어 비휘발성 메모리 장치를 예시하는 블록 선도; 및
도 4는 일례의 구현에 따라 컴퓨팅 시스템을 동작시키기 위한 방법을 예시하는 순서도.
본 명세서의 곳곳에서 "일 구현", "어느 구현" 또는 "소정 구현"의 지칭은 설명되는 구현(들)과 연관하여 설명되는 특정 특징, 구조 또는 특성이 청구되는 당해 사항의 적어도 하나의 구현에 포함될 수 있음을 의미한다. 그리하여, 본 명세서의 곳곳에 다양한 곳에서 문구 "일례의 구현에 있어서", "어느 일례의 구현에 있어서" 또는 "소정 예의 구현에 있어서"의 출현은 반드시 모두 동일한 구현(들)을 지칭하고 있는 것은 아니다. 더욱, 특정 특징, 구조 또는 특성은 하나 이상의 구현에서 조합될 수 있다.
청구되는 당해 사항의 실시예는 동작을 수행하기 위한 방법 및/또는 장치(예를 들어, 개개의 장치 또는 장치 또는 그 부품의 조합)를 포함할 수 있다. 장치는 소망의 목적으로 특수하게 구축될 수 있고 그리고/또는 장치는 메모리에 저장된 컴퓨터 프로그램에 따라 동작할 수 있는 범용 컴퓨팅 디바이스를 포함할 수 있다. 프로그램은, 국한되는 것은 아니지만, 플로피 디스크, 광학 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 자기-광학 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), EPROM(electrically programmable read-only memory), EEPROM(electrically erasable and programmable read only memory) 및/또는 플래시 메모리와 같은 비휘발성 메모리, 상 변화 메모리(phase change memory: PCM) 및/또는 전자 명령어를 저장하기에 적합한 어느 다른 유형의 매체와 같은 메모리에 저장될 수 있다.
메모리는 전형적으로는 비-일시적 디바이스를 포함할 수 있다. 이 맥락에서, 비-일시적 메모리는 디바이스가 그 물리적 상태 중 하나 이상을 변화시킬 수 있다 하더라도 디바이스가 구체적 물리적 형태를 가짐을 의미하는 유형적인 디바이스를 포함할 수 있다. 그리하여, 예를 들어, 비-일시적은 상태 변화에도 불구하고 여전히 유형적인 디바이스를 지칭한다.
청구되는 당해 사항을 설명하는 실시예에 있어서, 용어 "비트"는 2진 디지털 데이터 신호의 상태에 의해 표현되는 것과 같은 2진수의 데이터에 대응하며, 때로는 논리 신호, 2진 신호, 논리 상태 또는 2진 상태라고도 지칭된다. 비트, 비트의 단편 또는 다수 비트의 값은 단일 트랜지스터와 같은 메모리 셀을, 예를 들어, 복수의 데이터 상태 중 하나로 프로그래밍(예를 들어, 기록)함으로써 저장될 수 있다. 여기서 사용되는 바와 같이, 복수는 2개 이상을 의미한다. 예를 들어, 단일 레벨 메모리 셀(SLC 또는 SLC 셀)에 있어서, 셀은 제1(예를 들어, 논리 1) 데이터 상태 또는 제2(예를 들어, 논리 0) 데이터 상태로 소거/프로그래밍될 수 있다. 부가적으로, 개개의 2진 디지털 데이터 신호 및/또는 데이터 상태를 포함하는 다수의 2진 디지털 데이터 신호 및/또는 다수의 데이터 상태는, 예를 들어, 2 비트, 4 비트, 8 비트, 10 비트 등을 일괄하여 표현할 수 있는 "기호"(symbol)를 구축(예를 들어, 어셈블링)하도록 조직 및/또는 취합될 수 있다. 일례에 있어서, 2-비트 기호는 00, 01, 10 또는 11의 2진 값을 가질 수 있다. 일부 경우에 있어서, 단일 메모리 셀은 그들 값 중 어느 하나를 표현하는 각각의 데이터 상태로 선택적으로 프로그래밍될 수 있다. 예를 들어, 2-비트 기호에 대한 00 값은 메모리 셀을 (예를 들어, 임계 전압 레벨의 각각의 범위에 대응하는) 4개의 가능한 데이터 상태 중 각각의 하나로 프로그래밍함으로써 저장될 수 있다. 유사한 방식으로, 4-비트 기호의 특정 값(예를 들어, 0101)은 하나 이상의 메모리 셀을 16개의 가능한 데이터 상태 중 각각의 하나로 프로그래밍함으로써 저장될 수 있고, 8-비트 기호의 특정 값(예를 들어, 0000 0110)은 하나 이상의 메모리 셀을 256개의 상이한 데이터 상태의 각각의 것으로 프로그래밍함으로써 저장될 수 있고 등등이다. 전술한 기호 중 어느 것이라도, 예를 들어, 하나 이상의 데이터 신호의 하나 이상의 측정가능한 물리적 속성(예를 들어, 음향, 전류, 방사 및/또는 전압 레벨)으로서 통신될 수 있다.
메모리는 다양한 맥락에서 채용될 수 있다. 일례로서, 메모리는 컴퓨팅 시스템에 포함될 수 있다. 이 맥락에서, 용어 컴퓨팅 시스템은 버스에 의해 결합된 적어도 하나의 프로세서 및 메모리를 지칭한다. 마찬가지로, 본 출원에 있어서, 용어 메모리, 메모리 시스템, 메모리 모듈, 메모리 디바이스 및/또는 메모리 장치는 용례의 맥락이 달리 나타내지 않는 한 호환 사용된다. 그렇지만, 메모리 셀은 메모리 내 저장 단위를 지칭하고, 메모리 어레이는 메모리 셀의 어레이를 지칭한다. 전형적으로, 어레이의 메모리 셀은 메모리 코어를 포함한다. 그렇지만, 메모리, 메모리 시스템, 메모리 모듈, 메모리 디바이스 및/또는 메모리 장치는 또한, 예를 들어, 메모리 셀의 사용을 가능하게 하는 다른 회로 또는 부품을 포함할 수도 있다고 이해될 것이다. 마찬가지로, 메모리 서브시스템은 메모리 시스템의 하위부를 지칭한다.
일례의 구현에 있어서, 비휘발성 메모리 디바이스 형태의 장치는 복수의 연관된 인터페이스에 의해(예를 들어, 통하여) 하나 이상의 프로세서 또는 다른 메모리 액세스 디바이스와 통신할 수 있다. 비휘발성 메모리 디바이스는, 예를 들어, 단일 채널 메모리 디바이스 또는 다중-채널 메모리 디바이스를 포함할 수 있다. 복수의 인터페이스 중 2개 이상은 실질적으로 유사한 유형 또는 다른 유형을 포함할 수 있다. 비-한정적 예로써, 소정 구현에 있어서, 하나의 인터페이스는 병렬 인터페이스를 포함할 수 있는 한편 다른 인터페이스는 직렬 인터페이스를 포함할 수 있다. 비휘발성 메모리 디바이스는, 예를 들어, 상 변화 메모리(PCM), (흔히 플래시 메모리라고 지칭되는 것과 같은) 전하 저장 메모리 등 또는 그 어느 조합이라도, 청구되는 당해 사항이 그러한 예에 국한되는 것은 아니지만, 포함할 수 있다.
물론 청구되는 당해 사항이 주로 예시의 목적으로 제공될 수 있는 특정 실시예, 구현 또는 예로 범위가 한정되는 것은 아님이 이해되는 것이다. 그보다는, (소프트웨어 그 자체 이외에) 각종 하드웨어, 펌웨어 또는 소프트웨어 실시예 또는 그 조합이 가능하고 청구되는 당해 사항의 범위 내에 포함되는 것으로 의도된다. 그래서, 청구되는 당해 사항의 태양이 하나 이상의 예 또는 예시를 참조하여 아래에 설명될 수 있기는 하지만, 그렇게 설명되는 어느 예 또는 예시라도 청구되는 당해 사항에 관하여 한정적이지 않은 것으로 의도됨을 이해하여야 한다.
도 1은 일례의 구현에 따라 컴퓨팅 시스템(10) 형태의 장치를 예시하는 블록 선도이다. 도시된 바와 같이, 컴퓨팅 시스템(10)은 프로세서(12)와 같은 메모리 액세스 디바이스, 및 비휘발성 메모리 디바이스(14)를 포함한다. 프로세서(12)는, 예를 들어, 정보 저장 및/또는 검색 기능을 수행하도록 비휘발성 메모리(14)에 액세스할 수 있다. 일부 실시예에 있어서, 비휘발성 메모리(14)는, 외부 환경에서와 같은, 프로세서(12) 및/또는 다른 메모리 액세스 디바이스에 결합될 외부 노드(예를 들어, 콘택트, 단자 등)를 갖는 패키지형 디바이스를 포함할 수 있다. 일부 구현에 있어서, 비휘발성 메모리(14)는, 프로세서(12)를 갖는 것과 같은, 공통 상호운용가능한 플랫폼-유형 구조(예를 들어, 칩, 기판 또는 보드)에서 구현될 수 있다. 호스트 프로세서(12)와 비휘발성 메모리(14) 간 통신은 직접적일 수 있거나 또는 그것은 칩셋, 직접 메모리 액세스(DMA) 로직, 또는 어떤 다른 중개 회로 또는 로직을 통하거나 이용할 수 있다.
일부 실시예에 있어서, 비휘발성 메모리(14)는 다중 동작 모드로 동작할 수 있을 수 있다. 부가적으로, 비휘발성 메모리(14)는 호스트 프로세서(12)와 같은 메모리 액세스 디바이스가 비휘발성 메모리(14)의 동작 모드를 설정하도록 허용할 수 있다(예를 들어, 메모리 액세스 디바이스가 동작 모드를 변화 또는 유지하도록 허용). 일부 실시예에 있어서, 비휘발성 메모리(14)는 프로세서(12)로부터 모드 정보 수신 부재시 사용될 수 있는 디폴트 동작 모드를 가지고 있을 수 있다. 적어도 하나의 구현에 있어서, 예를들어, 비휘발성 메모리(14)는 더 적은 레이턴시 판독/기록 모드로 또는 더 적은-전력 판독 모드로 동작할 수 있을 수 있다. 비휘발성 메모리(14)는 다른 동작 모드로 또한 동작할 수 있을 수 있다. 일 실시예에 있어서, 더 적은 레이턴시 판독/기록 모드는 더 적은 전력 판독 모드보다 기록에 대한 더 적은 레이턴시를 갖고, 더 적은 전력 판독 모드는 더 적은 레이턴시 판독/기록 모드보다 더 적은 전력 소비를 갖는다.
일 실시예에 있어서, 비휘발성 메모리(14)는 2개의 동작 모드를 갖는다: (a) 더 높은 전압 모드; 및 (b) 더 낮은 전압 모드. 더 높은 전압 모드는 판독도 그리고 기록도 지원하지만, 더 낮은 전압 모드보다 더 높은 전력 소비, 더 높은 누설 전류 등을 갖는다. 더 낮은 전압 동작 모드는 판독 동작만을 지원하지만, 더 높은 전압 모드보다 훨씬 더 적은 전력을 소비한다. 더 낮은 전압 모드에 있는 동안 기록 동작을 수행하기 위하여, 비휘발성 메모리(14)는 더 낮은 전압 모드로부터 더 높은 전압 모드로 이행하는데, 레이턴시의 결과를 초래한다. 따라서, 더 높은 전압 모드는 더 적은 레이턴시 모드라고 생각될 수 있고, 더 낮은 전압 모드는 더 적은 전력 모드라고 생각될 수 있다.
컴퓨팅 시스템(10)의 동작 동안, 프로세서(12)는 비휘발성 메모리(14)에 정보를 기록하고 그리고/또는 그로부터 정보를 판독할 수 있다. 일부 구현에 있어서, 프로세서(12)는, 예를 들어, 비휘발성 메모리(14) 내 전력 소비를 관리하도록 비휘발성 메모리(14)의 하나 이상의 메모리 코어(예를 들어, 하나 이상의 메모리 어레이)의 동작 모드를 동적으로 설정(예를 들어, 수정)할 수 있을 수 있다. 동적으로 설정된 모드는, 단지 정규 동작 모드와 스탠바이 모드와 같은 비-동작 모드로부터 변화하는 모드보다는, 2개 이상의 동작 모드, 즉, 데이터의 판독 및/또는 기록을 허용하는 모드 중에서 변화가능하다. 프로세서(12)는 비휘발성 메모리(14)를 관여시키는 판독 및/또는 기록 활동을 평가하고, 적어도 일부, 거기에 기반하여 비휘발성 메모리(14)의 하나 이상의 메모리 코어에 대한 동작 모드를 결정하도록 프로그래밍될 수 있다. 예를 들어, 상대적으로 많은 수의 메모리 기록 동작을 관여시키지 않는 일련의 기록 동작이 비휘발성 메모리(14)의 메모리 코어에 대해 예상될 수 있으면, 프로세서(12)는 메모리 코어를 더 적은 레이턴시 판독/기록 모드로 유지하도록 선택하거나, 더 적은-전력 판독 모드에 있으면, 더 적은 레이턴시 판독/기록 모드로 변화시키도록 선택할 수 있다. 유사하게, 상대적으로 많은 수의 메모리 기록 동작을 관여시키는 판독 및 기록 동작의 혼합이 예상될 수 있으면, 프로세서(12)는 메모리 코어를 더 적은 레이턴시 판독/기록 모드로 유지하도록 선택하거나, 더 적은-전력 판독 모드에 있으면, 더 적은 레이턴시 판독/기록 모드로 변화시키도록 선택할 수 있다. 많은 수의 기록 동작의 가끔의 빈도로 판독 동작이 지배적으로 예상되면, 예를 들어, 프로세서(12)는 전력 소비를 감축하는 더 적은-전력 판독 모드로 비휘발성 메모리(14)를 동작시키도록 선택할 수 있다. 물론, 셀의 수, 소비되는 전력량, 레이턴시의 양 등과 같은 각종 구현 관련 파라미터에 따라 특정 상세는 달라질 수 있다. 그럼에도 불구하고, 이러한 방식으로, 프로세서(12)는 특정 구현에 있어서, 적어도 어느 정도까지는, 예를 들어 비휘발성 메모리(14)의 사용과 연관된 전력/성능 절충점을 관리할 수 있을 수 있다. 프로세서(12)는, 예를 들어 프로세서(12)에 의해 구동될 수 있는 것과 같은, 비휘발성 메모리(14)에 대한 동작 모드를 식별하는 모드 정보를 비휘발성 메모리(14)에 제공할 수 있다. 적어도 하나의 실시예에 있어서, 프로세서(12)는 비휘발성 메모리(14)에 결합될 하나 이상의 노드를 포함하는 패키지 내에 수용될 수 있다.
도 1을 참조하면, 비휘발성 메모리(14)는: 커맨드 디코딩 기능부(22)를 포함하는 커맨드 인터페이스(20), 어드레스 레지스터(24), 입/출력 레지스터(26), 오버레이 윈도우(28), 액세스 라인 바이어스 회로(access line bias circuitry)(예를 들어, 워드 라인 바이어스 회로(30)), 및 메모리 코어(32)를 포함할 수 있다. 커맨드 인터페이스(20)는, 예를 들어, 커맨드 디코딩 기능부(22)를 통하여, 프로세서(12)로부터 커맨드를 수신하고, 커맨드를 디코딩하고, 커맨드를 구현할 액션을 수행하도록 동작할 수 있다. 커맨드 인터페이스(20) 및 그 커맨드 디코딩 기능부(22)는 (소프트웨어 그 자체 이외에) 하드웨어, 소프트웨어, 펌웨어 또는 그 조합으로 구현될 수 있다. 어드레스 레지스터(24)는 판독 및/또는 기록 동작(여기서는 일괄하여 "정보 전송 동작"이라고 지칭됨) 동안의 사용을 위해 프로세서(12)로부터 수신된 어드레스를 저장하도록 동작할 수 있다. 입/출력 레지스터(26)는, 예를 들어, 정보 전송 동작 동안 메모리 코어(32)로부터 판독된 정보 및/또는 거기에 기록될 정보를 저장할 수 있다.
오버레이 윈도우(28)는 메모리 코어(32)의 서브-에어리어를 오버레잉하는 메모리 공간을 포함할 수 있고(예를 들어, 그것은 메모리 어드레스 공간으로 매핑될 수 있음), 디바이스 커맨드 또는 상태 시퀀스가 반드시 그것들을 메모리에 직접 기록함은 없이도 입력될 수 있게 할 수 있다. 커맨드 인터페이스(20)는, 예를 들어, 오버레이 윈도우(28)가 예를 들어 가능으로 되게 할 수 있는 모드 레지스터를 포함할 수 있다. 프로세서(12)는 커맨드 인터페이스(20)의 모드 레지스터 중 하나 이상에 정보를 기록할 수 있고 오버레이 윈도우(28)를 가능으로 할 수 있다. 오버레이 윈도우(28)가 가능으로 된 후에, 그것은, 예를 들어, 메모리 코어(32)의 또 다른 섹션처럼 액세스될 수 있다. 도 1에 도시된 바와 같이, 오버레이 윈도우(28)는 어드레스 정보를 수신하도록 어드레스 레지스터(24)에 그리고/또는 식별된 어드레스에서 저장된 상태 정보를 수신하도록 입/출력 레지스터(26)에 결합될 수 있다.
메모리 코어(32)는, 일부 구현에서는 워드 라인이라고도 흔히 지칭될 수 있는, 액세스 라인을 통하여 동작적으로는 액세스가능한 복수의 메모리 셀을 포함할 수 있다. 전형적으로, 메모리 코어(32) 내 메모리 셀은 물리적으로는 워드 라인 및/또는 데이터 라인(일부 구현에서는 비트 라인이라고도 흔히 지칭될 수 있음)에 각각 대응하는 로우 및/또는 칼럼으로 배열될 수 있지만, 청구되는 당해 사항이 그러한 물리적 배열에 국한되는 것은 아니다. 즉, 다른 물리적 배열이 가능하고 청구되는 당해 사항의 범위 내에 포함된다.
메모리 코어(32)의 메모리 셀은, 예를 들어, 하나 이상의 비트의 상태 정보를 표현할 수 있는 2개 이상의 데이터 상태 중 하나로 프로그래밍될 수 있다. 일부 구현에 있어서, 비휘발성 메모리(14)는 메모리 코어(32)의 단일 메모리 셀이 정보 전송 동작 동안 액세스될 수 있게 할 수 있다. 다른 구현에 있어서, 비휘발성 메모리(14)는, 메모리 코어(32)의 단일 워드 라인에 공통으로 결합된 것들과 같은, 다수 메모리 셀이 정보 전송 동작 동안 액세스될 수 있게 할 수 있다. 또 다른 구현에 있어서, 비휘발성 메모리(14)는 워드 라인에 결합된 메모리 셀 중 대부분 또는 전부가 정보 전송 동작 동안 액세스될 수 있게 할 수 있다. 청구되는 당해 사항은 메모리 코어에서 메모리 셀이 액세스될 수 있는 특정 방식에 의해 한정되는 것은 아님을 인식하여야 한다.
메모리 셀, 액세스(예를 들어, 워드) 라인 및/또는 데이터(예를 들어, 비트) 라인에 부가적으로, 메모리 코어(32)는 또한: 어드레스 디코딩 로직(34), 워드 라인 선택 회로(36), 비트 라인 선택 회로(38), 아날로그 프로그램 회로(40), 프로그램 검증 감지 증폭기(42), 및/또는 판독 감지 증폭기(44)를 포함할 수 있지만, 이것은 단지 비-한정적 실시예의 일례이다. 어드레스 디코딩 로직(34)은 정보 전송 동작을 받게 될 수 있는 특정 메모리 셀을 식별하도록 어드레스 레지스터(24)로부터 수신된 어드레스 정보를 디코딩할 수 있다. 어드레스 디코딩 로직(34)은, 메모리 셀로의 액세스를 제공하기 위해, 각각 적합한 워드 라인 및/또는 비트 라인을 전자적으로 선택하도록 동작할 수 있는 워드 라인 선택 회로(36) 및/또는 비트 라인 선택 회로(38)에 이러한 정보를 제공할 수 있다. 아날로그 프로그램 회로(40), 프로그램 검증 감지 증폭기(42) 및/또는 판독 감지 증폭기(44)는 일부 구현에서는 기록 동작 동안 어드레싱된 메모리 셀 내로 정보를 전송하고 그리고/또는 판독 동작 동안 어드레싱된 메모리 셀로부터 정보를 검색하도록 동작할 수 있는 판독 및 기록 회로를 포함할 수 있다. 더 구체적으로, 일례의 구현에 있어서, 예를 들어, 아날로그 프로그램 회로(40)는 기록 동작 동안 어드레싱된 메모리 셀에 정보를 기록할 수 있고, 프로그램 검증 감지 증폭기(42)는 기록 동작 동안 어드레싱된 메모리 셀에 기록된 정보를 검증할 수 있고, 그리고/또는 판독 감지 증폭기(44)는 판독 동작 동안 어드레싱된 메모리 셀에 저장된 정보를 감지하도록 동작할 수 있다.
다양한 실시예에 있어서, 상이한 유형의 비휘발성 메모리 기술이 메모리 코어(32)에 사용될 수 있다. 예를 들어, 상 변화 메모리, NOR 플래시 메모리, NAND 플래시 메모리, 저항성 메모리, 스핀 토크 메모리, 및/또는 그 조합이 청구되는 당해 사항에 따라 다양한 실시예에서 채용될 수 있다. 적어도 하나의 구현에서는, 상 변화 메모리(PCM) 기술이 메모리 코어(32)에 사용될 수 있다. 상 변화 메모리에서는, 메모리 셀로부터 정보를 판독하는데 채용될 수 있는 것보다 더 높은 전압이 메모리 셀에 정보를 기록하는데 채용될 수 있다. 예를 들어, 기록 동작은 판독 동작에 비하여 상 변화 재료의 상태 변화를 관여시킬 수 있다(예를 들어, 결정 상태로부터 비결정 상태로 등). 판독 동작은 이들 메모리 디바이스에서는 기록 동작에 사용되는 것보다 더 낮은 전압 레벨에서 수행될 수 있다; 그렇지만, 예를 들어, 워드 라인 상에 더 높은 전압 레벨이 존재하면 상 변화 메모리 디바이스 내에 누설 전류가 존재할 수 있다. 그러면, 누설 전류는 전력 소비를 증가시키는 역할을 할 수 있고, 그래서 전형적으로는 바람직하지 못하다.
판독 동작 동안 하나의 가능한 누설 메커니즘에 있어서, 예를 들어, 누설 전류는, 선택해제된 워드 라인을 통해, 선택해제된 워드 라인과 교차하는 선택해제된 비트 라인과 연관된 비트 라인 선택 회로를 통해(예를 들어, PCM 메모리에서 사용될 수 있는 바와 같이, 바이폴라 접합 트랜지스터(BJT) 선택기 디바이스의 역 바이어싱된 베이스-대-이미터 접합을 통해), 선택된 워드 라인 및 선택해제된 비트 라인과 연관된 다른 비트 라인 선택 회로를 통해(예를 들어, BJT 선택기 디바이스의 이미터-대-베이스 접합을 통해), 그리고 선택된 워드 라인 대 그 연관된 워드 라인 선택 회로를 통해서와 같이, 워드 라인 선택 회로로부터 흐를 수 있다. 선택해제된 워드 라인 및 선택해제된 비트 라인과 연관될 수 있는 메모리 코어 내 다수 메모리 셀에 대하여 유사한 누설 경로가 존재할 수 있어서, 잠재적으로 누설 전류 및 바람직하지 못한 전력 소비의 결과를 초래한다. 예를 들어, PCM 메모리에서 판독 동작 동안 선택해제된 워드 라인(들) 상에 더 낮은 전압을 사용함으로써, 누설 전류는 감축될 수 있고, 그리하여 유의미한 성능 저하 없이 전력 소비를 잠재적으로 감축할 수 있다.
워드 라인 바이어스 회로(30)는 비휘발성 메모리(14)의 다양한 동작 모드에 대하여 메모리 코어(32)의 선택해제된 워드 라인(들)과 연관된 바이어스 레벨(예를 들어, 전류 또는 전압 레벨)을 설정(예를 들어, 국한되는 것은 아니지만, 유지 또는 변화를 포함함)하도록 동작하는 회로를 포함할 수 있다. 앞서 설명된 바와 같이, 일부 구현에 있어서, 비휘발성 메모리(14)는 더 적은 레이턴시 판독/기록 모드 또는 더 적은-전력 판독 모드로 동작할 수 있다. 다른 부가적 또는 대안의 동작 모드가 또한 지원될 수 있다. 하나의 가능한 접근법에 있어서, 워드 라인 바이어스 회로(30)는, 프로세서(12)와 같은 메모리 액세스 디바이스로부터 수신되는 것과 같은, 모드 정보에 응답하여 바이어스 레벨을 설정할 수 있다. 그러한 정보의 수신 부재 시, 비휘발성 메모리(14)는 디폴트 동작 모드로 동작할 수 있다. 예를 들어, 적어도 하나의 실시예에 있어서, 비휘발성 메모리(14)는 디폴트로 더 적은 레이턴시 판독/기록 동작 모드로 동작할 수 있다. 비휘발성 메모리(14)는, 예를 들어, 프로세서(12)로부터 수신되는 것과 같은, 모드 정보(예를 들어, 적합한 모드 표시)에 응답하여, 예를 들어, 더 적은-전력 판독 동작 모드로 변화할 수 있다. 더 적은-전력 판독 모드 표시가 호스트 프로세서(12)로부터 수신되면, 워드 라인 바이어스 회로(30)는 메모리 코어(32)의 하나 이상의 선택해제된 워드 라인(들)과 연관된 바이어스 레벨을 더 적은-전력 판독 모드로 동작하도록 변화시킬 수 있다. 또 다른 가능한 구현에 있어서, 더 적은-전력 판독 모드는 디폴트 동작 모드를 포함할 수 있고, 워드 라인 바이어스 회로(30)는 프로세서(12)로부터와 같이 더 적은 레이턴시 판독/기록 모드 표시가 수신되면 하나 이상의 선택해제된 워드 라인(들)의 바이어스 레벨을 변화시킬 수 있다. 일 구현에 있어서, 워드 라인 바이어스 회로(30)는, 예를 들어 (예를 들어, 2개의 가능한 동작 모드를 상정하여) 유효 모드 신호가 프로세서(12)에 의해 제공되지 않으면, 디폴트 동작 모드로 복귀할 수 있다. 3개 이상의 동작 모드가 지원되면, 더 많은 수의 상이한 모드 신호가 사용될 수 있다.
적어도 일 구현에 있어서, 오버레이 윈도우(28)의 단일 또는 다수 비트 레지스터와 같은 레지스터 내 값은 프로세서(12)로부터 수신되는 것과 같은 모드 정보에 응답하여 설정될 수 있다. 하나의 가능한 동작 시나리오에 있어서, 예를 들어, 프로세서(12)는 비휘발성 메모리(14)가 디폴트의 더 적은 레이턴시 판독/기록 모드로부터 더 적은-전력 판독 모드로 변화하도록 구동할 수 있다. 프로세서(12)는 오버레이 윈도우(28)를 가능으로 하도록 커맨드 인터페이스(20)의 적합한 모드 레지스터에 기록될 상태 정보를 개시할 수 있다. 커맨드 인터페이스(20)는, 예를 들어 더 적은-전력 판독 모드와 같이, 비휘발성 메모리(14)에 대한 소망의 동작 모드를 나타내도록 오버레이 윈도우(28)의 레지스터에 비트(예를 들어, 논리 1)를 기록할 수 있다. 하나의 접근법에 있어서, 오버레이 윈도우(28)의 레지스터는 워드 라인 바이어스 회로(30)에 직접적으로 또는 간접적으로 매핑될 수 있어서, 나아가 더 적은-전력 판독 모드에 따라 메모리 코어(32)의 하나 이상의 선택해제된 워드 라인(들)과 연관된 바이어스 레벨을 변화시킬 수 있다. 작은 지연(예를 들어, 일 구현에서는 대략 500 나노초) 후에, 비휘발성 메모리(14)는 더 적은-전력 판독 모드로 동작할 수 있다.
프로세서(12)는 더 적은 레이턴시 판독/기록 모드로의 비휘발성 메모리(14)의 복귀를 개시(예를 들어, 명령)할 수 있다. 예를 들어, 커맨드 인터페이스(20)는, 예를 들어 더 적은-레이턴시 판독/기록 모드와 같이, 비휘발성 메모리(14)에 대한 또 다른 소망의 동작 모드를 나타내도록 오버레이 윈도우(28)의 레지스터에 상이한 비트(예를 들어, 논리 0)를 기록할 수 있다. 일부 구현에서는, 비휘발성 메모리(14)가 소정 시간 기간 후에 디폴트 동작 모드로 다시 스위칭할 수 있게 되도록 타이머 기능이 구현될 수 있다. 인식될 바와 같이, 소망의 동작 모드를 설정하도록 프로세서(12)로부터 비휘발성 메모리(14)로 모드 정보를 제공하기 위한 여러 대안의 기술이 사용될 수 있다. 오버레이 윈도우 접근법은 그저 하나의 예시적 가능성이다.
일부 구현에 있어서, 도 1의 워드 라인 바이어스 회로(30)는 선형 하향 조정기(LDR)를 포함할 수 있으며, 그 일례가 도 2와 연관하여 후에 설명될 것이다. LDR은 (프로세서(12)에 의해 표시되는 바와 같은) 비휘발성 메모리(14)의 소망의 동작 모드가 하나의 모드(예를 들어, 더 적은 레이턴시 판독/기록 모드)로부터 다른 모드(예를 들어, 더 적은 전력 판독 모드)로 변화하면 선형 하향 조정에 의해 메모리 코어(32)의 하나 이상의 선택해제된 워드 라인(들)의 전압 레벨을 낮추도록 동작할 수 있다. 대안의 실시예에 있어서, LDR은 하향 조정보다는 상향 조정을 제공할 수 있다. LDR은 또한 프로세서(12)에 의해 식별되는 소망의 동작 모드가 되돌아 변화하면 워드 라인 전압을 더 높은 전압 레벨로 복귀시키도록 동작할 수 있다. 일부 구현에 있어서, LDR은 3개 이상의 가능한 동작 모드를 지원할 수 있는 능력을 가질 수 있다.
도 2는 일례의 구현에 따른 선형 하향 조정기(LDR) 회로(50)의 일례를 예시하는 도식적 선도이다. LDR 회로(50)는, 예를 들어, 일부 구현에서는 도 1의 워드 라인 바이어스 회로(30)로서 사용될 수 있다. 도 2에 예시된 바와 같이, LDR 회로(50)는: 더 적은 레이턴시 전압 참조 회로(52); 더 적은 전력 전압 참조 회로(54); 제1, 제2, 제3 및 제4 버퍼 증폭기(56, 58, 60, 62); 제1, 제2, 제3 및 제4 스위치(64, 66, 68, 70); N-형 절연-게이트 전계 효과 트랜지스터(insulated-gate field effect transistor: IGFET)(72); 및 P-형 IGFET(74)을 포함할 수 있다. IGFET은 MOSFET일 수 있지만, 게이트가 폴리실리콘과 같이 금속 이외의 재료로 만들어질 수 있고, 절연체는 실리콘 산화물 이외의 재료로 만들어질 수 있다. 일 실시예에 있어서, N형 IGFET(72)은 당업계에 주지되어 있는 트리플웰 유형의 디바이스이다. 트리플웰 구성의 사용은 누설 전류를 감축하고 바디 효과를 낮추는데, 그 둘다 바람직한 속성이다. N-형 IGFET(72) 및 P-형 IGFET(74)의 출력 노드(예를 들어, 드레인 및 소스 단자)는 이 예시적 예에서는 제1 전력 노드(76)와 제2 전력 노드(78) 사이에서 일렬로(in a line) 접속된다. 동작 동안, 제1 전력 노드(76)는 제1 전력 소스 전위(VHH)를 나를 수 있고, 제2 전력 노드(78)는 제2 전력 소스 전위(VSS)를 나를 수 있다. 예를 들어, 제1 소스 전위(VHH)는 제2 소스 전위(VSS)보다 더 높을 수 있지만(예를 들어, 더 큰 양의 값), 다른 실시예에서는 반대일 수 있다. N-형 IGFET(72)는 제1 전력 노드(76)와 중간 노드(80) 사이에 접속될 수 있다. P-형 IGFET(74)는 중간 노드(80)와 제2 전력 노드(78) 사이에 접속될 수 있다. 중간 노드(80)는 연관된 메모리 코어의 선택해제된 워드 라인(들)(82)에 결합될 수 있다.
더 적은 레이턴시 전압 참조 회로(52)는, 제1 및 제3 버퍼 증폭기(56, 60)의 입력 노드에 제공될 수 있는, 더 높은 전압 신호를 그 2개의 출력 노드(84, 86)에서 발생시킬 수 있다. 하나의 가능한 구현에 있어서, 2개의 더 높은 전압 출력 신호의 레벨은 소망의 더 높은 전압 선택해제된 워드 라인 전압(예를 들어, 일 구현에서는 ~4 볼트)과 대략 같을 수 있다. 마찬가지로, 더 적은 전력 전압 참조 회로(54)는 2개의 출력 노드(88, 89)에서 더 낮은 전압 신호를 발생시키고 이들 더 낮은 전압 신호를 제2 및 제4 버퍼 증폭기(58, 62)의 입력 노드에 제공할 수 있다. 2개의 더 낮은 전압 신호는, 일부 실시예에서는, 서로 실질적으로 동일한 전압 레벨을 가질 수 있다. 예시된 실시예에 있어서, 2개의 더 낮은 전압 출력 신호의 레벨은 소망의 낮은 전압 선택해제된 워드 라인 전압(예를 들어, 일 구현에서는 ~1.2 볼트)과 대략 같을 수 있다. 적어도 하나의 구현에 있어서, 버퍼 증폭기(56, 58, 60, 62)는 단위 이득 디바이스를 포함할 수 있고 버퍼의 출력 전압 레벨은 입력 전압 레벨과 실질적으로 매칭할 수 있다. 대안으로 비-단위 이득 버퍼 증폭기가 사용될 수 있다. 여기서 사용되는 바와 같이, 문구 "높은" 및/또는 "낮은" 또는 유사한 언어는 서로에 관하여 상대적 의미로 사용되며 절대 레벨을 내포하려는 의도는 아님을 인식하여야 한다.
더 적은 레이턴시 전압 참조 회로(52) 및 더 적은 전력 전압 참조 회로(54)의 동작이 이제 설명될 것이다. 예시된 실시예에 있어서, 더 적은 레이턴시 전압 참조 회로(52)는 연산 증폭기(130), N형 IGFET(132), 분압기(134) 및 선택사항으로서의 P-형 IGFET(136)을 포함한다. 일 실시예에 있어서, N형 IGFET(132)은 트리플웰 디바이스이거나 또는 프로세스, 전압 및 온도 변화에 걸쳐 비교적 양호한 추적을 위한 N형 IGFET(72)의 스케일링된 버전이다. 일 구현에 있어서, 분압기(134)는 비교적 많은 탭을 갖는 온-칩 저항에 의해 구현되고, 퓨즈, 안티퓨즈, 아날로그 멀티플렉서, 스위치 등은 더 적은 레이턴시 전압 참조 회로(52)의 출력 노드(84, 86)에서 또는 LDR 회로(50)의 중간 노드(80)에서 소망의 출력 전압(들)을 설정하도록 산출 동안 연산 증폭기(130)의 반전 입력에 대한 특정 탭을 선택하도록 사용된다. 대안으로, 레이저 트리밍이 분압기(134)의 저항의 일부를 설정하도록 사용될 수 있다. 이러한 방식으로, 분압기(134)는 가변 또는 프로그래밍가능하다고 생각될 수 있다.
일 실시예에 있어서, 더 적은 레이턴시 전압 참조 회로(52)를 포함하는 집적 회로는 또한 약 2.3 볼트의 참조 전압을 발생시키는 밴드갭 전압 참조를 포함한다. 물론, 다른 전압 레벨 및 다른 유형의 전압 참조가 사용될 수 있다. 이러한 2.3 볼트 참조 전압은 VREF1이라는 라벨이 붙여지고 연산 증폭기(130)의 비반전 입력으로의 입력으로서 제공된다. 연산 증폭기(130)는, 더 낮은 전압 모드 부품에 전력을 공급하는데 사용되는 전압 레일의 전압(VHH)보다 더 높은 전압일 수 있는, 프로그래밍 전압 레일의 전압(VHPRG)으로부터 전력을 공급받는다.
P-형 IGFET(136)이 그 게이트가 로우로 구동되게 함으로써 온 또는 가능으로 되면, 더 적은 레이턴시 전압 참조 회로(52)는 다음과 같이 동작한다. 연산 증폭기(130)의 출력은, 소스 팔로워로서 동작하는, N형 IGFET(132)의 게이트를 구동한다. N형 IGFET(132)의 게이트로부터 소스로 전압 강하가 존재하여, 분압기(134)의 일단을 구동하고 더 적은 레이턴시 전압 참조 회로(52)의 출력 노드(86)에서 출력으로서 제공된다. 분압기의 타단은 접지되어 있다(VSS). 분압기(134)의 탭으로부터 분할된 전압은 연산 증폭기(130)의 반전 입력에 입력으로서 제공된다. 피드백 루프의 동작에 기인하여, 연산 증폭기(130)의 반전 입력과 비-반전 입력에서의 전압은 대략 같다. 그리하여, 전압(VREF1)이 분압기의 탭에 존재한다. 그리하여, 분압기(134)의 누적 저항이 R1 + R2이면, 그때 출력 노드(86)에서의 전압(V86)은 대략 식(1)에서 표현된 바와 같다.
Figure pat00001
출력 노드(84)에서의 전압(V84)이 출력 노드(86)에서의 전압(V86)보다 더 높은 게이트-대-소스 전압 강하이다. LDR 회로(50)가 더 높은 전력 모드에 있을 때, 전압(V84)은 N형 IGFET(72)의 게이트를 구동하고, 전압(V86)은 P형 IGFET(74)의 게이트를 구동한다. N형 IGFET(72)의 게이트와 P형 IGFET(74)의 게이트 사이에는 2개의 게이트 대 소스 전압 강하가 있고, 구동 전압(V84, V86)에서는 하나의 게이트 대 소스 전압 강하 차이만이 있다. 구동 전압에서의 이러한 차이는 유익하게도 "데드 존"(dead zone)을 제공하여, N형 IGFET(72)과 P형 IGFET(74) 간 상호 전도를 방지하여 전력 소비를 감축하도록 돕는다. 이러한 "데드 존"은, 누설 전류에 기인하여, 그것이 중간 노드(80)에서의 전압을 설정 및 유지하는 N형 IGFET(72)이기 때문에 용인될 수 있다. P형 IGFET(74)는 모드 간 이행의 속도를 높이는데 사용된다. 상호 전도를 감축하는 다른 기술이 또한 적용가능하고 당업자에 의해 쉽게 결정될 것이다.
산출 동안, LDR 회로(50)는 더 높은 전력 모드에 놓일 수 있고, 분압기(134)의 적합한 탭이 연산 증폭기(130)의 피드백 루프를 닫도록 선택될 수 있다. 대안으로, 분압기의 저항의 일부가 레이저 트리밍될 수 있다. 중간 노드(80) 상의 전압은 분압기(134)의 상이한 탭들이 일시적으로 선택되는 동안 모니터링될 수 있다. 그 후 중간 노드(80)에 대한 바람직한 전압에 대응하는 탭이 필드 사용을 위해 영구적으로 선택될 수 있다. 일 실시예에 있어서, 중간 노드(80)에 대한 전압은 약 2.5 볼트 내지 약 4.5 볼트의 범위 내로 조절된다.
더 적은-전력 전압 참조 회로(54)의 동작은 더 적은 레이턴시 전압 참조 회로(52)의 동작과 유사하다. 예시된 실시예에 있어서, 전압 참조 회로(52, 54)의 토폴로지는 입력 전압 참조에 대한 전압 이득을 제공한다. 그렇지만, 더 적은 전력 모드에 있어서, 중간 노드(80)에 대한 전압은 약 1.0 볼트 내지 약 1.8 볼트의 범위 내에 있어야 한다. 그리하여, 더 적은 레이턴시 전압 참조 회로(52)에 의해 사용되는 2.3 볼트 참조(VREF1)는 너무 높다. 제2 전압 참조(VREF2)가 분압기를 통하여 제1 전압 참조(VREF1)로부터 발생된다. 예시된 실시예에 있어서, 제2 전압 참조(VREF2)의 전압은 약 1.0 볼트이다.
더 적은 전력 전압 참조 회로(54)의 동작이 이제 설명될 것이다. 예시된 실시예에 있어서, 더 적은 전력 전압 참조 회로(54)는 연산 증폭기(140), N형 IGFET(142), 분압기(144) 및 선택사항으로서의 P-형 IGFET(146)을 포함한다. 일 실시예에 있어서, N형 IGFET(142)도 트리플웰 디바이스이거나 또는 프로세스, 전압 및 온도 변화에 걸쳐 비교적 양호한 추적을 위한 N형 IGFET(72)의 스케일링된 버전이다. 분압기(144)는 분압기(134)와 유사할 수 있다. 분압기의 특정 탭은 더 적은 전력 전압 참조 회로(54)의 출력 노드(88, 89)에서 또는 LDR 회로(50)의 중간 노드(80)에서 소망의 출력 전압(들)을 설정하도록 산출 동안 연산 증폭기(140)의 반전 입력으로의 입력으로서 선택될 수 있다.
산출 동안, LDR 회로(50)는 더 적은 전력 모드에 놓일 수 있고, 분압기(144)의 적합한 탭이 연산 증폭기(140)의 피드백 루프를 닫도록 선택될 수 있다. 대안으로, 분압기의 저항의 일부가 레이저 트리밍될 수 있다. 중간 노드(80) 상의 전압은 분압기(144)의 상이한 탭들이 일시적으로 선택되는 동안 모니터링될 수 있다. 그 후 중간 노드(80)에 대한 바람직한 전압에 대응하는 탭이 필드 사용을 위해 영구적으로 선택될 수 있다. 일 실시예에 있어서, 중간 노드(80)에 대한 전압은 약 1.0 볼트 내지 약 1.8 볼트의 범위 내로 조절된다.
앞서 설명된 바와 같이, N형 IGFET(72)은 중간 노드(80)에서의 전압을 설정한다. 전력을 절약하기 위하여, LDR 회로(50)의 부분들이 불능으로 될 수 있다. 예를 들어, N형 IGFET(72)에 대한 적합한 게이트 전압은 커패시터(71) 상에 저장될 수 있다. 커패시터(71)는 단순한 기생 커패시턴스보다 더 큰 커패시턴스를 표현한다. 적합한 게이트 구동 레벨이 확립된 후에, 스위치(64, 66, 68, 70)가 열릴 수 있고, N형 IGFET(72)은 중간 노드(80)에 대한 적합한 전압 레벨을 유지하여야 한다. P형 IGFET(74)에 대해 부가되는 커패시턴스는 예시된 실시예에서와 같이 필요로 되지 않고, P형 IGFET(74)은 이행을 위해서만 사용되고 정상 상태 동작에서 비교적 비-도전적이어야 한다. 물론, P형 IGFET(74)의 게이트에 대한 풀업 저항과 같이 다른 부품이 P형 IGFET(74)가 정규 동작 동안, 즉, 이행 이외의 기간에서 전류를 누설하고 있지 않음을 보장하도록 사용될 수 있다. 부가적으로, P형 IGFET(136, 146)은 신호
Figure pat00002
이 하이이도록 그들 게이트 전압을 하이로 가져감으로써 불능으로 될 수 있다. 이것은 전류가, 예를 들어, 분압기(134, 144)를 통하여 흐르지 않게 방지한다. 부가적으로,
Figure pat00003
신호는, 예를 들어, 더 적은 전력 모드가 설정 중일 때 P형 IGFET(136)이 가능으로 되지 않고 더 높은 전력 모드가 설정 중일 때 P형 IGFET(146)이 가능으로 되지 않도록 독립적으로 제어될 수 있다.
일 실시예에서는, 슬루 레이트가 또한 제어된다. 중간 노드(80)에 결합된 다양한 워드 라인(82)은 상당한 양의 기생 커패시턴스를 포함할 수 있다. 그때 중간 노드(80) 상의 전압의 급격한 변화는 VHH 및/또는 VSS 서플라이 상의 비교적 큰 전류 스파이크의 결과를 초래할 수 있어서, 트레이스, 금속화 라인, 본드 와이어 등에 손상을 줄 수 있고 다른 회로에 지장을 줄 수 있다. 일 실시예에 있어서, 슬루 레이트 제어는 중간 노드(80) 상의 전압이 비교적 점진적으로 변화되도록 버퍼 증폭기(56, 58, 60, 62)에 내장된다. 슬루 레이트 제어는, 예를 들어, 로우패스 필터에 의해 구현될 수 있다.
더 적은 레이턴시 전압 참조 회로(52) 및 더 적은 전력 전압 참조 회로(54)에 대한 광범위한 변형이 존재한다. 예를 들어, 하나의 대안에서는, 적합한 전압 참조의 가용성에 의존하여, 하나 이상의 분압기가 더 적은 레이턴시 전압 참조 회로(52) 및/또는 더 적은 전력 전압 참조 회로(54)의 출력 중 하나 이상에 대한 적합한 전압 레벨을 발생시키도록 사용될 수 있다. 대안의 실시예에 있어서, 2쌍의 버퍼 증폭기(56, 58, 60, 62)를 갖는 그리고 2개의 실질적으로 유사한 전압 참조 회로(52, 54)를 갖는 스위치(64, 66, 68, 70)를 사용하여 참조 전압 사이를 스위칭하기보다는, 전압 참조 회로(52, 54) 중 하나만이 존재하고 연산 증폭기(130) 또는 연산 증폭기(140)의 입력에 인가되는 참조 전압은 중간 노드(80)에서의 전압을 달리하도록 스위칭된다.
제1, 제2, 제3 및 제4 스위치(64, 66, 68, 70)는 N-형 IGFET(72) 및 P-형 IGFET(74)의 게이트 노드에 제어 신호를 적합하게 제공하도록 동작한다. 더 상세히 설명될 바와 같이, 예시된 구현에 있어서, 제1 및 제3 스위치(64, 68)는 함께 열리고 닫힐 수 있고, 제2 및 제4 스위치(66, 70)는 함께 열리고 닫힐 수 있다. 스위치(64, 66, 68, 70)는, 예를 들어, 프로세서로부터 수신되는 것과 같은, 모드 정보에 응답하여 제어될 수 있다. 예를 들어, 하나의 접근법에 있어서, 스위치(64, 66, 68, 70)는 오버레이 윈도우(28)의 레지스터 내에 저장된 비트의 상태(예를 들어, lpwrmode 신호의 상태)에 적어도 일부 기반하여 제어될 수 있다. lpwrmode 신호가 논리 0에 설정되면, 메모리 디바이스는, 예를 들어, 더 적은 레이턴시 판독/기록 모드로 동작할 수 있다. 그러한 경우에 있어서, 제1 및 제3 스위치(64, 68)는 닫힐 수 있고 제2 및 제4 스위치(66, 70)는 열릴 수 있고, 그리하여 N-형 IGFET(72) 및 P-형 IGFET(74)의 게이트 노드에 (더 적은 레이턴시 전압 참조 회로(52)로부터) 더 높은 전압 레벨 제어 신호를 제공한다. 더 적은 전력 전압 참조 회로(54) 및 제2 및 제4 버퍼 증폭기(58, 62)는 에너지를 아끼도록 불능으로 될 수 있다. N-형 IGFET(72) 및 P-형 IGFET(74)의 게이트 노드에 제공된 더 높은 전압 레벨 제어 신호는 더 적은 레이턴시 판독/기록 모드 동안 메모리 코어의 하나 이상의 선택해제된 워드 라인(들)(82)의 더 높은 전압(예를 들어, 적어도 하나의 구현에서는 ~2.5 - 4.5 볼트)의 결과를 초래할 수 있다.
후속하여 오버레이 윈도우(28)에서의 lpwrmode 신호가 프로세서로부터 수신된 모드 정보에 응답하여(예를 들어, 적어도 일부 기반하여) 논리 1로와 같이 변화되면, 예를 들어, 메모리 디바이스는 더 적은 전력 판독 동작 모드로 변화될 수 있다. 이것이 일어나면, 제1 스위치(64) 및 제3 스위치(68)는 열릴 수 있고, 그리하여 N-형 IGFET(72) 및 P-형 IGFET(74)의 게이트 노드로부터 높은 전압 레벨 제어 신호를 제거한다. 다른 한편, 제2 및 제4 스위치(66, 70)는 닫힐 수 있고, 그로써 제2 및 제4 버퍼(58, 62)의 출력 노드에서의 더 낮은 전압 제어 신호(예를 들어, ~1.2 볼트)를 N-형 IGFET(72) 및 P-형 IGFET(74)의 게이트 노드에 제공한다. 더 상세히 설명될 바와 같이, 이것은 더 적은 전력 판독 모드 동안 메모리 코어의 하나 이상의 선택해제된 워드 라인(들)(82)의 더 낮은 전압(예를 들어, 적어도 하나의 구현에서는 ~1.0 - 1.8 볼트)의 결과를 초래할 수 있다. 더 적은 레이턴시 전압 참조 회로(52) 및 제1 및 제3 버퍼 증폭기(56, 60)는 더 적은 전력 판독 동작 모드 동안 불능으로 될 수 있다. 도 2에서의 제1, 제2, 제3 및 제4 스위치(64, 66, 68, 70)의 배열 및/또는 동작은 N-형 IGFET(72) 및 P-형 IGFET(74)의 게이트 노드에 제어 신호를 제공하기 위한 하나의 예시적 기술을 표현함을 인식하여야 한다. 다른 기술 및/또는 다른 제공 배열이 대안으로 사용될 수 있다.
더 적은 전력 판독 모드가 개시되면, 제2 및 제4 버퍼 증폭기(58, 62)에 의해 제공되는 더 낮은 전압 제어 신호(예를 들어, ~1.2 볼트)는 P-형 IGFET(74)을 가로질러 큰 Vgs 바이어스를 놓을 수 있다. 선택해제된 워드 라인 전압은 여전히 높을 수 있고(예를 들어, ~4 볼트) P-형 IGFET(74)은 결과로서 P-형 IGFET(74)의 임계 전압 더하기 약 ~1.2 볼트로까지 워드 라인 전압을 끌어내릴 수 있다. P-형 IGFET(74)은 하나 이상의 선택해제된 워드 라인(들)으로부터 접지로의 적합한 양의 변위 전류를 제공하도록 선택될 수 있다. P-형 IGFET(74)가 선택해제된 워드 라인 전압을 끌어내린 후에, N-형 IGFET(72) 및 P-형 IGFET(74) 둘 다는 턴 오프하기 시작할 수 있다. 누설 전류는 N-형 IGFET(72)의 상호 컨덕턴스를 만족시키는 상태로 워드 라인을 끌어내릴 수 있다. 도 2에 도시된 LDR 회로(50)의 예시된 회로 아키텍처는 사용될 수 있는 LDR 회로의 하나의 가능한 예를 포함할 수 있음을 인식하여야 한다. 다른 아키텍처가 대안으로 사용될 수 있다.
도 3은 일례의 구현에 따라 일례의 다중-코어 비휘발성 메모리 장치(90)를 예시하는 블록 선도이다. 하나의 가능한 응용에 있어서, 다중-코어 비휘발성 메모리 장치(90)는 프로세서(12)에 대한 정보 저장 및/또는 검색 기능을 제공하도록 도 1의 비휘발성 메모리(14) 대신에 또는 그에 부가하여 사용될 수 있다. 다른 응용이 또한 존재한다. 예시된 바와 같이, 다중-코어 비휘발성 메모리 장치(90)는: 커맨드 디코딩 기능부(22)를 갖는 커맨드 인터페이스(20), 오버레이 윈도우(28), 여러 상 변화 메모리(PCM) 코어(92, 94, 96, 98) 및 여러 LDR 회로(100, 102, 104)를 포함할 수 있다. 도시되지는 않았지만, 다중-코어 비휘발성 메모리 장치(90)는 또한, 예를 들어, 도 1과 연관하여 앞서 설명된 바와 같은 어드레스 및 입/출력 레지스터를 포함할 수 있다. 하나의 가능한 구현에 있어서, PCM 코어(92, 94, 96, 98)는 뱅크로 배열될 수 있고 프로세서(12)를 갖는 것과 같은 공통 상호운용가능한 플랫폼-유형 구조(예를 들어, 칩, 기판 또는 보드)에 포함될 수도 또는 그렇지 않을 수도 있다. PCM 메모리 코어로서 예시되었지만, 다른 구현에서는 다른 메모리 기술 또는 상이한 기술들의 조합이 이용될 수 있음을 인식하여야 한다. 예시된 구현에서는, 다중-코어 비휘발성 메모리 장치(90)와 연관된 4개의 메모리 코어(92, 94, 96, 98)가 있다. 어떠한 수의 코어(2개 이상)라도 다중-코어 비휘발성 메모리 장치(90)에서 사용될 수 있고, 예를 들어, 일부 사례에서는, 수백 또는 수천까지의 코어가 이용될 수 있음을 인식하여야 한다.
도 3의 커맨드 인터페이스(20), 커맨드 디코딩 기능부(22) 및 오버레이 윈도우(28)는 도 1과 연관하여 앞서 설명된 것과 실질적으로 동일한 동작을 수행한다. 그렇지만, 이 예에서는 다중 메모리 코어에 대하여 동작이 수행될 수 있다. 도 3에 도시된 바와 같이, 다중-코어 비휘발성 메모리 장치(90) 내 제1, 제2, 제3 PCM 코어(92, 94, 96)는 대응하는 LDR 회로(100, 102, 104)를 갖는다. LDR 회로(100, 102, 104)는 앞서 설명된 LDR 회로(50)와 유사한 동작을 제공한다. 하나의 가능한 동작 시나리오에 있어서, 다중-코어 비휘발성 메모리 장치(90)에 결합된 프로세서는 PCM 코어(92, 94, 96)의 모드를 설정하도록 장치(90)에 모드 정보를 제공할 수 있다. 적어도 하나의 가능한 구현에 있어서, 프로세서는 대응하는 LDR 회로(100, 102, 104)를 갖는 코어(92, 94, 96)(또는 어떤 다른 형태의 동적으로 설정가능한 워드 라인 바이어스 회로)와 같은 코어에 대한 상이한 동작 모드를 특정하도록 메모리 장치(90)에 의해 허용될 수 있다. 즉, 일 구현에 있어서, LDR 회로(100, 102, 104)는 서로 독립적으로 동작할 수 있다. 하나의 접근법에 있어서, 오버레이 윈도우(28) 내 하나 이상의 비트 레지스터에는 대응하는 메모리 코어(92, 94, 96)에 대한 현재 소망의 동작 모드를 식별하도록 각각의 LDR 회로(100, 102, 104)가 할당될 수 있다. 모드 정보를, 예를 들어 프로세서로부터, 제공하기 위한 다른 기술이 대안으로 사용될 수 있다.
도 3에 예시된 바와 같이, 다양한 구현에 있어서, 다중-코어 비휘발성 메모리 장치(90) 내 메모리 코어 중 일부는 대응하는 LDR 회로를 가질 수 있다. 즉, 일부 코어(예를 들어, 도 3에서 PCM 코어(98))는 대응하는 동적으로 설정가능한 워드 라인 바이어스 회로 없이 동작할 수 있다. 그래서, 일 구현에서는, 일부 코어의 동작 모드가 프로세서에 의해 설정될 수 있다. 예를 들어, 일부 메모리 코어는 단일 동작 모드(예를 들어, 더 적은-레이턴시 판독/기록 모드)로 동작할 수 있을 수 있다. 다른 코어는 많은 시간 더 적은-전력 판독 모드로 동작할 수 있지만, 기록되도록 더 적은-레이턴시 판독/기록 모드로 변화할 수 있다. 많은 다른 변형이 구현될 수 있다.
일부 실시예에서는, 다중 메모리 구조를 이용하는 다중-코어 메모리 장치가 제공될 수 있으며, 그 구조는 다중 메모리 코어를 포함한다. 구조의 코어 중 일부 또는 전부는, 예를 들어, 대응하는 동적으로 설정가능한 워드 라인 바이어스 회로를 가질 수 있다. 그리하여, 결합된 프로세서는 적용가능한 코어에 대한 동작 모드를 설정할 수 있을 수 있다. 하나의 접근법에 있어서, 프로세서는 별개로 대응하는 워드 라인 바이어스 회로를 갖는 하나 이상의 코어에 대하여 메모리에 각각의 모드 정보를 제공함으로써 코어-대-코어 단위로 다중-구조 시스템에서 메모리 코어의 동작 모드를 설정할 수 있을 수 있다. 또 다른 가능한 접근법에 있어서, 프로세서는 구조-대-구조 단위로 다중-구조 시스템에서 메모리 코어의 동작 모드를 설정할 수 있을 수 있다. 즉, 프로세서는 구조에 대한 동작 모드를 식별할 수 있고 대응하는 메모리 코어는 식별된 모드로 동작할 수 있다. 구조는 구조의 메모리 코어에 대한 바이어스 레벨을 설정하도록 워드 라인 바이어스 회로를 가질 수 있거나, 구조의 코어의 하위-그룹은 또한 워드 라인 바이어스 회로를 공유할 수 있다. 적어도 하나의 실시예에 있어서, 예를 들어, 구조의 2개 이상의 코어는 2개 이상의 코어의 하나 이상의 선택해제된 워드 라인과 연관된 바이어스 레벨을 설정하도록 대응하는 워드 라인 바이어스 회로에 결합될 수 있다.
일부 다중-코어, 다중-구조 실시예에 있어서, 메모리 구조의 하나 이상의 메모리 코어는, 예를 들어, LDR 회로를 갖고 있지 않을 수 있다. 그리하여, 프로세서는 적용가능한 코어의 동작 모드를 설정할 수 없을 수 있지만, 청구되는 당해 사항은 이러한 예시적 예로 범위가 한정되는 것은 아니다. 예를 들어, 하나의 가능한 구현에 있어서, LDR 회로를 갖지 않는 특정 구조의 코어는 더 적은-레이턴시 판독/기록 모드로 동작할 수 있다. 애플리케이션을 위한 프로세서는 예를 들어 다음의 경우에 구조를 사용할 수 있다: (1) 더 적은-레이턴시 동작이 소망될 수 있는 경우 및/또는 (2) 전형적으로 다수의 짧은 랜덤 기록 동작 사이사이에 판독 동작이 들어가 있을 수 있는 경우. 장치에 있어서 또 다른 구조는, 예를 들어, 더 적은-전력 판독 모드로 동작하는 적용가능한 코어를 가질 수 있다. 구조는, 예를 들어, 판독 집약적 애플리케이션을 위한 프로세서에 의해 사용될 수 있다. 앞서 설명된 바와 같이, LDR 또는 다른 동적으로 설정가능한 워드 라인 바이어스 회로가 메모리 코어에 대해 제공되면, 코어는 그럼에도 불구하고 프로세서로부터 모드 정보의 수신 부재시 사용될 디폴트 동작 모드를 가질 수 있다. 적어도 하나의 구현에 있어서, 다중-구조 메모리 장치의 상이한 구조들은 LDR 회로를 구비한 메모리 코어에 대한 상이한 디폴트 동작 모드들을 사용할 수 있다. 다중-구조 메모리 장치 구현에서는, 어떠한 수(예를 들어, 하나 이상)의 메모리 코어라도 구조에 대해 제공될 수 있고 어떠한 수(예를 들어, 2개 이상)의 구조라도 사용될 수 있다. 일부 다중-구조 구현에서는, 천 개 이상의 메모리 구조가 제공될 수 있고, 상이한 구조들은 천 개 이상의 메모리 코어를 포함한다.
도 4는, 일례의 구현에 따라, 컴퓨팅 시스템과 같은 장치를 동작시키기 위한 방법(110)을 예시하는 순서도이다. 블록(112-118)과 같은 블록의 순서는 일례의 순서를 포함한다. 청구되는 당해 사항은 예시적 또는 예의 실시예로 범위가 한정되는 것은 아니다. 예시된 방법은 각종 방식으로 수정될 수 있음을 당업자는 인식할 것이다. 예를 들어, 다른 일 실시예에서는, 예시된 방법의 다양한 부분이 조합될 수 있고, 대안의 시퀀스로 재배열될 수 있고, 제거될 수 있고 등등이다. 그래서, 청구되는 당해 사항에 따른 실시예는 블록(112-118)보다 더 많거나, 더 적거나, 그 전부를 포함할 수 있다. 방법(110)과 같은 방법은 단일 방법으로서 또는 다수 방법으로서 수행될 수 있다. 예를 들어 블록(112)에 의해 예시된 바와 같이, 메모리 디바이스의 동작 모드를 설정하는 결정이 이루어질 수 있다. 결정은, 예를 들어, 비휘발성 메모리에 결합된 프로세서 또는 다른 메모리 액세스 디바이스에 의해 이루어질 수 있다. 하나의 가능한 접근법에 있어서, 결정은, 예를 들어, 전력 소비와 같은 성능 기준에, 적어도 일부, 기반하여 이루어질 수 있다. 예를 들어, 프로세서는 비휘발성 메모리의 모드를 유지하거나 또는, 예를 들어, 비휘발성 메모리에 대하여 높은 레벨의 판독 활동이 가까운 장래에 예상되면 더 적은-레이턴시 판독/기록 모드로부터 더 적은-전력 판독 모드로 모드를 변화시키도록 결정할 수 있다.
예를 들어 모드를 변화시키는 결정이 이루어졌으면, 모드 정보는, 예를 들어 블록(114)에 의해 예시된 바와 같이, 예를 들어 소망의 모드 변화를 식별하도록 메모리 디바이스에 제공될 수 있다. 예를 들어 결정이 프로세서에 의해 이루어지면, 모드 정보는, 적어도 부분적으로 프로세서의 제어 하에서와 같이, 프로세서로부터의 직접 전송, 중개 회로 또는 디바이스를 통한 전송 또는 또 다른 회로 또는 디바이스로부터의 전달에 의해 메모리에 제공될 수 있다. 모드 정보는 모드가 유지되어야 하는지 또는 변화되어야 하는지 시그널링하는 신호 비트만큼 단순할 수 있다. 예를 들어, 2개의 상이한 동작 모드로 동작할 수 있는 메모리 코어에 대하여, 논리 1은 모드가 변화되어야 함을 나타낼 수 있고 논리 0은 현재 모드가 유지되어야 함을 나타낼 수 있다. 대안으로, 논리 0은 제1 모드가 사용되어야 함을 나타낼 수 있고 논리 1은 제2 모드가 사용되어야 함을 나타낼 수 있다. 일부 구현에서는 더 복잡한 모드 시그널링 기법이 또한 사용될 수 있다. 예를 들어, 메모리가 2개보다 많은 상이한 동작 모드로 동작할 수 있으면 다수 비트가 사용될 수 있다. 또한 일부 구현에서는 비휘발성 메모리 내 하나보다 많은 메모리 코어가 변화가능한 모드를 가지면(예를 들어, 하나보다 많은 메모리 코어가 연관된 LDR 회로를 가지면) 다수 비트가 사용될 수 있다. 대안으로 다른 형태의 모드 정보가 사용될 수 있고 청구되는 당해 사항은 이에 관하여 국한되는 것은 아니다.
또 다른 방법 실시예는 블록(116, 118)을 포함할 수 있다. 예를 들어, 메모리 디바이스는, 예를 들어, 예시된 것들과 같은 동작을 수행할 수 있다. 모드 정보는, 예를 들어, 블록(116)에 의해 예시된 바와 같이 메모리 디바이스 외부의 메모리 액세스 디바이스(예를 들어, 프로세서)로부터 메모리 디바이스에 의해 수신될 수 있다. 모드 정보의 수신은 외부 메모리 액세스 디바이스로부터의 직접 또는 간접 수신(예를 들어, 외부 메모리 액세스 디바이스의 완전한 또는 부분적 제어 하에 또 다른 디바이스로부터의 수신)을 아우를 수 있다. 수신된 모드 정보에 응답하여, 비휘발성 메모리의 동작 모드는, 예를 들어 블록(118)에 의해 예시된 바와 같이, 유지 또는 변화될 수 있다. 예를 들어, 적어도 하나의 실시예에 있어서, 메모리 디바이스의 다중 메모리 코어의 또는 어느 메모리 코어의 선택해제된 워드 라인 전압은 모드 정보에 응답하여 유지 또는 변화될 수 있다. 하나의 가능한 시나리오에 있어서, 예를 들어, 모드 정보는 더 적은-레이턴시 판독/기록 모드로부터 더 적은-전력 판독 모드로의 모드 변화를 나타낼 수 있다. 응답하여, 비휘발성 메모리는, 예를 들어, 메모리 코어의 선택해제된 워드 라인 전압을 감축할 수 있다. 선택해제된 워드 라인 전압은, 예를 들어, 선형 하향 조정을 사용하여 감축될 수 있다. 하나의 가능한 접근법에 있어서, 수신된 모드 정보는 LDR 회로를 활성화하도록 오버레이 윈도우의 하나 이상의 비트 레지스터에 영향을 미칠 수 있다. 적어도 하나의 구현에 있어서, 도 2의 LDR 회로(50) 또는 유사 회로는 메모리 디바이스의 선택해제된 워드 라인 전압을 감축하도록 사용될 수 있다.
여기서 청구되는 당해 사항에 따른, 메모리 디바이스 형태의 것들과 같은, 장치는, 예를 들어, 어떠한 수의 상이한 애플리케이션들에서라도 사용될 수 있다. 메모리 디바이스는 다른 장치, 예를 들어, 컴퓨터, 컴퓨터 주변장치, 피디에이, 카메라, 전화기, 셀 폰 또는 다른 무선 디바이스, 디스플레이, 칩셋, 셋 톱 박스, 비디오 게임, 차량, 위성 통신기, 인터넷 서버, 라우터, 기지국, 네트워크 액세스 디바이스, 오디오-비디오 디바이스 또는 그 어느 조합에라도 편입될 수 있다. 하나의 가능한 응용에 있어서, 청구되는 당해 사항에 따른 메모리 디바이스는 데이터 센터 형태의 하나 이상의 장치에서 사용될 수 있다. 데이터 센터에 의해 사용되는 메모리 용량은 크고 커져 가는 것으로 보인다. 청구되는 당해 사항에 따른 메모리 구조 또는 기술은, 예를 들어, 데이터 센터에서 에너지 비용 및/또는 냉각 비용을 낮출 수 있다.
청구되는 당해 사항에 따른 방법론은 특정 특징 또는 예에 따른 애플리케이션에, 적어도 일부, 의존하여 다양한 기술에 의해 구현될 수 있다. 예를 들어, 방법론은, 소프트웨어와 함께, 하드웨어, 펌웨어 또는 그 조합으로 구현될 수 있다. 하드웨어 구현에 있어서, 예를 들어, 프로세싱 유닛은 하나 이상의 주문형 반도체(ASIC), 디지털 신호 프로세서(DSP), 디지털 신호 프로세싱 디바이스(DSPD), 프로그래밍가능한 로직 디바이스(PLD), 필드 프로그래밍가능한 게이트 어레이(FPGA), 프로세서, 컨트롤러, 마이크로-컨트롤러, 마이크로프로세서, 전자 디바이스, 또는 여기서 설명된 것들과 같은 기능을 수행하도록 설계된 다른 디바이스 또는 유닛, 또는 그 조합 내에 구현될 수 있다.
여기서 사용되는 바와 같이, 단어 "접속된다"는 구성요소 간 직접적 또는 간접적 도전성 접속을 의미하고, 단어 "결합된다"는 구성요소가 서로 통신할 수 있지만 (그 단어가 또한 도전성 접속을 아우르기는 하지만) 반드시 직접 도전성 접속되는 것은 아님을 의미하고, 문구 "일렬로 접속된다"는 노드가 2개의 노드 사이에서 일렬로 상호접속되지만 반드시 직렬 회로로서 접속되는 것은 아님(예를 들어, 그 라인 내 노드 중 전부가 반드시 회로 동작 동안 그들을 통하여 흐르는 동일한 전류를 갖는 것은 아님)을 의미한다. "일렬로 접속되는" 2개의 노드는 반드시 서로 직접 도전성 접속되는 것은 아니다; 즉, 라인 내 2개의 노드 사이에 하나 이상의 다른 구성요소가 있을 수 있다. 문구 "일렬로 접속된다"는 일렬로 서로 직접적 또는 간접적 도전성 접속되는 2개의 노드를 아우르고 또한 직렬로 접속되는 2개의 노드도 아우른다. 단어 "결합된다"는, 여기서 사용되는 바와 같이, 2개의 노드 간 전기적 통신이 있는 한 2개의 노드가 그들 사이에 하나 이상의 다른 노드를 갖는 상황을 아우른다. 단어 "결합된다"는 또한 2개의 노드가 유도성, 용량성 또는 라디오 결합을 통하여 통신할 수 있는 상황도 아우른다.
선행하는 상세한 설명에서는, 청구되는 당해 사항의 철저한 이해를 제공하도록 수많은 특정 상세가 제시되었다. 그렇지만, 청구되는 당해 사항이 이들 특정 상세 없이 실시될 수 있음을 당업자는 이해할 것이다. 다른 사례에 있어서, 당업자에 의해 알려져 있을 방법 또는 장치는 청구되는 당해 사항을 모호하게 하지 않도록 상세히 설명되지는 않았다.
선행하는 상세한 설명의 일부 부분은 특정 장치(예를 들어, 특수 목적 컴퓨팅 디바이스 또는 플랫폼)의 메모리 내에 저장된 2진 상태에 관한 연산의 로직, 알고리즘 또는 기호 표현의 관점에서 제시되었다. 이러한 특정 명세서의 맥락에서, 용어 특정 장치 등은 범용 컴퓨터를, 그것이 프로그램 소프트웨어로부터의 명령어에 따른 특정 기능을 수행하도록 프로그래밍될 수 있고 나면, 포함한다. 알고리즘 기술 또는 기호 표현은 신호 프로세싱 또는 관련 분야의 당업자에 의해, 그들 작업의 실체를 다른 당업자에게 전하도록, 사용되는 기술의 예이다. 알고리즘이 여기 있을 수 있고, 일반적으로는 소망의 결과에 이르는 연산 또는 유사한 신호 프로세싱의 자기-모순 없는 시퀀스라고 생각될 수 있다. 이러한 맥락에 있어서, 연산 또는 프로세싱은 물리적 수량의 물리적 조작을 관여시킨다. 전형적으로, 반드시는 아니지만, 그러한 수량은 정보를 표현하는 전자 신호로서 저장, 전송, 조합, 비교 또는 그렇지 않으면 조작될 수 있는 전기적 또는 자기적 신호의 형태를 취할 수 있다. 때로는, 주로 공통적 용례의 이유로, 그러한 신호를 비트, 데이터, 값, 구성요소, 기호, 문자, 항, 번호, 숫자, 정보 등으로 지칭하는 것이 편리하다고 드러났다. 그렇지만, 이들 또는 유사한 용어 전부는 적합한 물리적 수량과 연관되려는 것이고 단지 편리한 라벨일 뿐임을 이해하여야 한다. 특정하여 달리 서술되지 않는 한, 이하의 논의로부터 명백한 바와 같이, 본 명세서 곳곳에서 "프로세싱", "컴퓨팅", "계산", "결정", "확립", "획득", "식별", "선택", "발생" 등과 같은 용어를 이용하는 논의는 특수 목적 컴퓨터 또는 유사한 특수 목적 전자 컴퓨팅 디바이스와 같은 특정 장치의 액션 또는 프로세스를 지칭할 수 있음을 인식할 수 있다. 그래서, 본 명세서의 맥락에서, 특수 목적 컴퓨터 또는 유사한 특수 목적 전자 컴퓨팅 디바이스는 특수 목적 컴퓨터 또는 유사한 특수 목적 전자 컴퓨팅 디바이스의 메모리 디바이스, 레지스터, 또는 다른 정보 저장 디바이스, 전송 디바이스, 또는 디스플레이 디바이스 내에서 물리적 전자적 또는 자기적 수량으로서 전형적으로 표현되는 신호를 조작 또는 변환할 수 있을 수 있다. 이러한 특정 특허 출원의 맥락에서, 용어 "특정 장치"는 범용 컴퓨터를, 그것이 프로그램 소프트웨어로부터의 명령어에 따른 특정 기능을 수행하도록 프로그래밍될 수 있고 나면, 포함할 수 있다.
일부 상황에 있어서, 2진 1로부터 2진 0으로 또는 그 역으로의 상태 변화와 같은, 메모리 디바이스의 동작은, 예를 들어, 물리적 변환과 같은 변환을 포함할 수 있다. 특정 유형의 메모리 디바이스로는, 그러한 물리적 변환은 상이한 상태 또는 물건으로 물품의 물리적 변환을 포함할 수 있다. 예를 들어, 국한되는 것은 아니지만, 일부 유형의 메모리 디바이스에 대하여, 상태 변화는 전하의 축적 및 저장 또는 저장된 전하의 방출을 관여시킬 수 있다. 마찬가지로, 다른 메모리 디바이스에 있어서, 상태 변화는, 결정으로부터 비결정으로 또는 그 역과 같이, 분자 구조에서의 물리적 변화 또는 변환 또는 자기적 배향에서의 물리적 변화 또는 변환을 포함할 수 있다. 또 다른 메모리 디바이스에 있어서, 물리적 상태 변화는, 예를 들어 양자 비트(큐비트)를 관여시킬 수 있는, 중첩, 얽힘 등과 같은 양자 역학적 현상을 관여시킬 수 있다. 전술한 것은 메모리 디바이스에서 2진 1로부터 2진 0으로 또는 그 역에 대한 상태 변화가 물리적 변환과 같은 변환을 포함할 수 있는 모든 예의 총망라한 리스트를 의도하는 것은 아닐 수 있다. 그보다는, 전술한 것은 예시적 예로서 의도된다.
하나의 실시예는 장치를 포함하고, 그 장치는: 액세스 라인을 통하여 동작적으로 액세스가능한 메모리 셀을 갖는 메모리 코어로서, 그 메모리 코어는 적어도 더 적은 전력 판독 모드 및 더 적은 레이턴시 판독/기록 모드를 포함하는 다수의 동작 모드로 동작할 수 있되, 더 적은 전력 판독 모드는 더 적은-레이턴시 판독/기록 모드보다 더 적은-전력 소비를 갖는 것인 메모리 코어; 및 메모리 코어의 선택해제된 액세스 라인과 연관된 바이어스 레벨을 설정하도록 구성된 액세스 라인 바이어스 회로를 포함하되, 바이어스 레벨은 모드 정보에 응답하여 설정된다.
하나의 실시예는 장치를 포함하고, 그 장치는: 적어도 제1 메모리 코어 및 제2 메모리 코어를 갖는 복수의 메모리 코어; 제1 메모리 코어에 결합되어 제1 메모리 코어의 선택해제된 액세스 라인과 연관된 바이어스 레벨을 제공하도록 구성된 제1 액세스 라인 바이어스 회로; 및 제2 메모리 코어에 결합되어 제2 메모리 코어의 선택해제된 액세스 라인과 연관된 바이어스 레벨을 제공하도록 구성된 제2 액세스 라인 바이어스 회로를 포함하되, 제1 및 제2 액세스 라인 바이어스 회로는 제1 메모리 코어의 선택해제된 액세스 라인과 연관된 바이어스 레벨이 제2 메모리 코어의 선택해제된 액세스 라인과 연관된 바이어스 레벨과는 다를 수 있도록 서로 독립적으로 동작하도록 구성된다.
하나의 실시예는 장치를 포함하고, 그 장치는: 메모리 디바이스로부터 정보를 판독하고 메모리 디바이스에 정보를 기록하는 메모리 액세스 디바이스를 포함하고, 메모리 액세스 디바이스는 메모리의 전력 소비를 관리하도록 메모리 디바이스의 메모리 코어의 동작 모드를 동적으로 설정할 수 있다.
하나의 실시예는 기계-구현된 방법을 포함하고, 그 방법은: 메모리 액세스 디바이스로부터의 모드 정보를 메모리 디바이스에서 수신하는 단계; 및 모드 정보가 더 적은 레이턴시 판독/기록 동작 모드로부터 더 적은 전력 판독 동작 모드로 메모리 코어에 대한 모드 변화를 나타내면 메모리 디바이스의 메모리 코어의 선택해제된 액세스 라인 전압을 낮추는 단계를 포함한다.
예시적 특징이라고 현재 생각되는 것이 예시되거나 설명되었기는 하지만, 당업자는, 청구되는 당해 사항으로부터 벗어남이 없이, 다양한 다른 수정이 이루어질 수 있거나 균등물로 대체될 수 있음을 이해할 것이다. 부가적으로, 여기서 설명된 중심 개념(들)으로부터 벗어남이 없이 청구되는 당해 사항의 교시에 특정 상황을 적응시키도록 많은 수정이 이루어질 수 있다.
그래서, 청구되는 당해 사항은 개시된 특정 예로 한정되는 것이 아니며, 그러한 청구되는 당해 사항은 또한 첨부 청구항들 또는 그 균등물의 범위 내에 드는 모든 태양을 포함할 수 있는 것으로 의도될 수 있다.

Claims (18)

  1. 메모리 디바이스를 적은 전력 모드(low-power mode)에서 동작시키는 단계 - 상기 메모리 디바이스는 상기 적은 전력 모드 및 상기 적은 전력 모드와는 다른 적은 레이턴시 모드(low-latency mode)에서 동작하도록 구성됨 - ;
    상기 메모리 디바이스가 상기 적은 전력 모드에서 동작하는 것에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 워드 라인의 바이어스 레벨을 결정하는 단계; 및
    상기 바이어스 레벨에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 메모리 셀에 액세스하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 메모리 디바이스의 메모리 셀과 관련된 정보 전달 파라미터를 결정하는 단계를 더 포함하고, 상기 적은 전력 모드에서의 동작은 상기 정보 전달 파라미터에 적어도 부분적으로 기초하는, 방법.
  3. 제1항에 있어서,
    상기 메모리 디바이스에 의해 수행되는 기록 동작들의 예측된 수가 임계값을 만족시키는지를 결정하는 단계를 더 포함하며, 상기 적은 전력 모드에서의 동작은 상기 기록 동작들의 예측된 수가 상기 임계값을 만족시키는 것에 적어도 부분적으로 기초하는, 방법.
  4. 제1항에 있어서,
    상기 메모리 디바이스에 의해 소비되는 전력의 양, 하나 이상의 액세스 동작의 레이턴시의 양, 상기 메모리 디바이스의 메모리 셀들의 수, 또는 이들의 조합에 적어도 부분적으로 기초하여 상기 적은 전력 모드에서 상기 메모리 디바이스의 동작을 개시하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 적은 전력 모드는 판독 전용 모드이고; 그리고
    상기 적은 레이턴시 모드는 판독/기록 모드인, 방법.
  6. 제1항에 있어서,
    상기 메모리 디바이스의 상기 메모리 셀에 기록될 데이터를 식별하는 단계;
    상기 메모리 디바이스가 동작하고 있는 상기 적은 전력 모드가 판독 전용 모드라고 결정하는 단계;
    상기 적은 레이턴시 모드에서 상기 메모리 디바이스의 동작을 개시하는 단계; 및
    상기 메모리 디바이스가 상기 적은 레이턴시 모드에서 동작하는 동안 상기 식별된 데이터를 상기 메모리 셀에 기록하는 단계
    를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 메모리 디바이스를 상기 적은 전력 모드에서 동작시키는 단계에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 선택해제된 워드 라인의 바이어스 레벨을 결정하는 단계를 더 포함하며, 상기 메모리 셀에 액세스하는 단계는 상기 선택해제된 워드 라인의 바이어스 레벨에 적어도 부분적으로 기초하는, 방법.
  8. 제1항에 있어서,
    상기 바이어스 레벨을 결정하는 단계에 적어도 부분적으로 기초하여 오버레이 윈도우(overlay window)를 인에이블하는 단계를 더 포함하며, 상기 오버레이 윈도우는 상기 메모리 셀과 관련된 상기 워드 라인의 바이어스 레벨을 제어하도록 구성되는, 방법.
  9. 제8항에 있어서,
    상기 오버레이 윈도우에 적어도 부분적으로 기초하여 커맨드 인터페이스의 레지스터에 정보를 기록하는 단계를 더 포함하며, 상기 오버레이 윈도우를 인에이블하는 단계는 상기 정보를 상기 레지스터에 기록하는 것에 적어도 부분적으로 기초하는, 방법.
  10. 제1항에 있어서,
    상기 바이어스 레벨을 결정하는 단계에 적어도 부분적으로 기초하여 선형 하향 조정기(linear down regulator)를 이용하여 상기 워드 라인의 바이어스 레벨을 제어하는 단계를 더 포함하는, 방법.
  11. 메모리 디바이스에 의해, 상기 메모리 디바이스의 워드 라인의 제1 바이어스 레벨을 이용하여 적은 전력 모드에서 동작하는 단계;
    상기 메모리 디바이스의 메모리 셀과 관련된 정보 전달 파라미터를 결정하는 단계; 및
    상기 정보 전달 파라미터를 결정하는 단계에 적어도 부분적으로 기초하여 상기 적은 전력 모드와 다른 적은 레이턴시 모드에서 상기 메모리 디바이스의 동작을 개시하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 적은 레이턴시 모드에서 동작하는 것에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 상기 워드 라인의 제2 바이어스 레벨을 결정하는 단계를 더 포함하며, 상기 제2 바이어스 레벨은 상기 제1 바이어스 레벨과는 상이한, 방법.
  13. 제12항에 있어서,
    상기 적은 레이턴시 모드와 관련된 상기 제2 바이어스 레벨에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 메모리 셀에 액세스하는 단계를 더 포함하는, 방법.
  14. 제11항에 있어서,
    상기 정보 전달 파라미터를 결정하는 단계는;
    상기 메모리 디바이스의 기록 동작들의 예측된 수가 임계값을 만족한다고 결정하는 단계를 더 포함하고, 상기 적은 레이턴시 모드를 개시하는 것은 상기 기록 동작들의 예측된 수가 임계값을 만족시키는 것에 적어도 부분적으로 기초하는, 방법.
  15. 메모리 디바이스에 의해, 적은 전력 모드에서 동작하는 단계;
    상기 적은 전력 모드에서 동작하는 것에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 워드 라인의 제1 바이어스 레벨을 결정하는 단계 - 상기 제1 바이어스 레벨은 상기 메모리 디바이스의 적은 레이턴시 모드와 관련된 제2 바이어스 레벨보다 작음 -; 및
    상기 제1 바이어스 레벨을 이용하여 상기 메모리 디바이스의 메모리 셀에 저장된 논리 상태를 결정하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    판독 동작 동안 상기 제1 바이어스 레벨을 상기 워드 라인에 인가하는 단계를 더 포함하며, 상기 논리 상태를 결정하는 단계는 상기 제1 바이어스 레벨을 인가하는 것에 적어도 부분적으로 기초하는, 방법.
  17. 제15항에 있어서,
    상기 적은 전력 모드에서 동작하는 것에 적어도 부분적으로 기초하여 오버레이 윈도우를 인에이블하는 단계를 더 포함하며, 상기 오버레이 윈도우는 액세스 동작 동안 상기 메모리 셀과 관련된 상기 워드 라인의 바이어스 레벨을 제어하도록 구성되는, 방법.
  18. 제15항에 있어서,
    상기 적은 전력 모드에서 동작하는 것에 적어도 부분적으로 기초하여 선형 하향 조정기를 활성화하는 단계를 더 포함하며, 상기 선형 하향 조정기는 상기 제2 바이어스 레벨과 관련된 전압 레벨을 감소시킴으로써 상기 제1 바이어스 레벨을 생성하도록 구성되는, 방법.
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