TWI557749B - 直接轉移跨步記憶體及使用該記憶體之電腦系統 - Google Patents

直接轉移跨步記憶體及使用該記憶體之電腦系統 Download PDF

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TWI557749B TW102135323A TW102135323A TWI557749B TW I557749 B TWI557749 B TW I557749B TW 102135323 A TW102135323 A TW 102135323A TW 102135323 A TW102135323 A TW 102135323A TW I557749 B TWI557749 B TW I557749B
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Description

直接轉移跨步記憶體及使用該記憶體之電腦系統
本發明與適用於電腦系統之低耗電且高速操作的新型跨步記憶體結構有關，此外，本發明與使用此新型跨步記憶體的電腦系統有關。
本發明之發明人等已提出包含處理器及稱為“跨步主記憶體”(見WO 2011/010445A1)之新型主記憶體的跨步記憶體電腦結構。WO 2011/010445A1中所陳述之跨步記憶體電腦的處理器包括具有被組構成產生時脈信號之時脈產生器的控制單元，及被組構成與時脈信號同步執行算術與邏輯運算的算術邏輯單元。且所提出的跨步主記憶體包含通常稱為位置(locations)之記憶體單元的陣列，每一個記憶體單元具有位元組大小或字大小之資訊的單元、陣列的輸入端、及陣列的輸出端。於是，所提出的跨步主記憶體儲存資訊於每一個記憶體單元中，且資訊與時脈信號同步地朝向輸出端步進轉移，以便主動且順序地提供其所 儲存的資訊給處理器，以至於算術邏輯單元可用所儲存的資訊來執行算術與邏輯運算。此外，除了指令移動的情況外，在算術邏輯單元中處理的結果被送出到跨步主記憶體，而指令流僅只單向從跨步主記憶體到處理器。
按照WO 2011/010445A1中所陳述的跨步記憶體電腦架構，由於用來實施跨步主記憶體之記憶體單元陣列中的每一個記憶體單元皆具有一序列位元等級的記憶格以便儲存位元組大小或字大小的資訊，因此位元組大小或字大小的資訊沿著水平資料轉移線隨著時脈信號同步地步進轉移，且因此在跨步主記憶體中不需要各個位元等級之記憶格的隨機存取操作。於是，起因於處理器晶片與傳統主記憶體晶片或傳統快取記憶體晶片之間接線的瓶頸，以及在並聯之處理器中所有單元之間的瓶頸，這些先天存在於傳統電腦系統中的瓶頸都可被消除，而實現極低之電力消耗的極高速操作。
在WO 2011/010445A1中所提出的跨步記憶體電腦中，例如提出以時控AND運算來輔助位元組大小或字大小之資訊的轉移。為建立時控AND閘的組合功能，在每一個位元等級的記憶格中需要複數個電晶體，且跨步記憶體的操作伴隨有時控AND閘中的延遲。
由於這些背景，本發明之目的係提出一含同步系統之跨步記憶體的新設計，其中，位元組大小或字大小之資訊可沿著水平資料轉移線由控制信號控制而同步地直接步進轉移，不需要諸如AND閘功能之邏輯閘電路的組合功能 來輔助，藉以簡化跨步記憶體的結構。
本發明的第一態樣本質上在於直接轉移跨步記憶體包括記憶體單元的陣列，每一個記憶體單元具有一序列位元等級的記憶格以便儲存位元組大小或字大小的資訊，位元組大小或字大小的資訊係沿著與一序列位元等級記憶格之方向正交的方向被同步地步進轉移，每一個位元等級之記憶格皆包含被組構成累積記憶格電子的電子儲存區。在本發明中，累積在電子儲存區中的電子稱為“記憶格電子”。在本發明的第一態樣中，累積在目標記憶體單元中之電子儲存區其中之一中的記憶格電子被直接轉移到於毗鄰該目標記憶體單元之下一個記憶體單元中所指定的毗鄰電子儲存區，記憶格電子之該轉移係直接受控制信號之控制，而不使用邏輯閘電路的組合功能。
在本發明的第一態樣中，記憶格電子之轉移係藉由電子通過配置於其中一電子儲存區與毗鄰電子儲存區間之絕緣體的量子穿隧所建立，或者由另一機制建立，諸如典型的電子傳輸機制，類似於電荷耦合裝置(CCD)中所使用的機制。
本發明的第二態樣本質上在於包含處理器及直接轉移跨步主記憶體，該直接轉移跨步主記憶體被組構成主動且順序地提供其所儲存的資訊給處理器，以便處理器可用儲存的資訊來執行算術與邏輯運算，直接轉移跨步主記憶體 包括記憶體單元的陣列，每一個記憶體單元皆具有一序列位元等級的記憶格以便儲存位元組大小或字大小的資訊，每一個位元等級的記憶格皆包含被組構成累積記憶格電子的電子儲存區。在本發明的第二態樣中，累積在目標記憶體單元中之電子儲存區其中之一中的記憶格電子被直接轉移到於毗鄰目標記憶體單元之下一個記憶體單元中所指定的毗鄰電子儲存區，記憶格電子之轉移係直接受控制信號的控制，而不使用邏輯閘電路的組合功能。
與本發明的第一態樣類似，在本發明的第二態樣中，記憶格電子之轉移係藉由電子通過配置於其中一電子儲存區與毗鄰電子儲存區間之絕緣體的量子穿隧所建立，或者由另一機制建立，諸如典型的電子傳輸機制。
B‧‧‧控制線
U‧‧‧記憶體單元
Q‧‧‧位元等級的記憶格
TL‧‧‧水平資料傳輸線
O‧‧‧輸出端行
I‧‧‧輸入端行
11‧‧‧基板
18‧‧‧基板絕緣體
19‧‧‧浮閘電極
20‧‧‧電極間介電質
22‧‧‧控制閘電極
26‧‧‧單元間介電質
D‧‧‧假記憶格
SGD‧‧‧上選擇閘極線
SGS‧‧‧下選擇閘極線
CS‧‧‧共同源極線
5‧‧‧處理器
1‧‧‧跨步快閃主記憶體
111‧‧‧控制單元
113‧‧‧時脈產生器
112‧‧‧算術邏輯單元
54‧‧‧接合構件
9‧‧‧輔助記憶體
61‧‧‧輸入單元
62‧‧‧輸出單元
63‧‧‧輸入/輸出介面電路
3‧‧‧多核心處理器
31、32、33、34‧‧‧CPU核心
31、32、33、34‧‧‧管線
41、42、43、44‧‧‧算術管線
2C‧‧‧複雜跨步快取記憶體
2S‧‧‧簡單跨步快取記憶體
23‧‧‧穿隧絕緣體
圖1說明記憶體單元陣列之陣列的電路級表示的實例，其中，複數個位元等級的記憶格沿著垂直方向排成一直線，每一個位元等級記憶格的陣列實施其中一個記憶體單元，其分別受指定給記憶體單元之其中一條控制線的控制，以便實施關於本發明之實施例的直接轉移跨步記憶體；圖2說明記憶體單元的詳細內部組構，以參考數字說明關於本發明之實施例之每一個位元等級的記憶格；圖3說明半導體晶片上之記憶體單元的整體陣列，實施關於本發明之實施例的直接轉移跨步記憶體； 圖4(a)說明控制信號CLOCK1的三元波形，圖4(b)說明控制信號CLOCK2的三元波形，圖4(c)說明控制信號CLOCK3的三元波形，這些信號的每一個皆分別在不同的階段於低(L)、中(M)、及高(H)位準的三元位準之間擺動，並說明3個控制信號CLOCK1、CLOCK2、及CLOCK3實施三相的3元時脈；圖5說明半導體晶片上之實際記憶體單元陣列的平面視圖，其對應於圖1中所說明之記憶體單元陣列之電路級表示的一部分；圖6說明取自圖5所說明之平面視圖中VI-VI線之位元等級記憶格陣列的橫斷面概視圖；圖7說明取自圖5所說明之平面視圖中VII-VII線之位元等級記憶格陣列的橫斷面概視圖；圖8(a)說明在關於本發明之實施例的直接轉移跨步記憶體中，在t0與t1之間的時間區間，控制電極隨著3元時脈信號的三相電位剖面，及圖8(b)分別說明毗鄰之浮閘電極之間對應的量子穿隧，在3個一組之毗鄰浮閘電極中指定單個假記憶格，每一個假記憶格隨著記憶格電子前進；圖9(a)說明在關於本發明之實施例的直接轉移跨步記憶體中，在t1與t2之間的時間區間，控制電極隨著3元時脈信號的三相電位剖面，及圖9(b)分別說明毗鄰之浮閘電極之間對應的量子穿隧，在3個一組之毗鄰浮閘電極中指定單個假記憶格，每一個假記憶格隨著記憶格電 子前進；圖10(a)說明在關於本發明之實施例的直接轉移跨步記憶體中，在t2與t3之間的時間區間，控制電極隨著3元時脈信號的三相電位剖面，及圖10(b)分別說明毗鄰之浮閘電極之間對應的量子穿隧，在3個一組之毗鄰浮閘電極中指定單個假記憶格，每一個假記憶格隨著記憶格電子前進；圖11說明在關於本發明之實施例的直接轉移跨步記憶體中，在時間與空間狀態中記憶格電子之直接轉移的三相行為，在空間狀態中周期性地指定複數個假記憶格，每一個假記憶格隨著記憶格電子前進，在空間狀態中以箭頭說明記憶格電子的直接轉移；圖12(a)說明在關於本發明之實施例的直接轉移跨步記憶體中，在t0與t1之間的時間區間，控制電極隨著2元時脈信號的三相電位剖面，及圖12(b)分別說明毗鄰之浮閘電極之間對應的量子穿隧，在一組3個毗鄰浮閘電極中指定電子完全耗盡的理想假記憶格，每一個理想假記憶格隨著記憶格電子前進；圖13(a)說明在關於本發明之實施例的直接轉移跨步記憶體中，在t1與t2之間的時間區間，控制電極隨著2元時脈信號的三相電位剖面，及圖13(b)分別說明毗鄰之浮閘電極之間對應的量子穿隧，在一組3個毗鄰浮閘電極中指定電子完全耗盡的理想假記憶格，每一個理想假記憶格隨著記憶格電子前進； 圖14(a)說明在關於本發明之實施例的直接轉移跨步記憶體中，在t2與t3之間的時間區間，控制電極隨著2元時脈信號的三相電位剖面，及圖14(b)分別說明毗鄰之浮閘電極之間對應的量子穿隧，在一組3個毗鄰浮閘電極中指定電子完全耗盡的理想假記憶格，每一個理想假記憶格隨著記憶格電子前進；圖15(a)說明控制信號CLOCK1的二元波形，圖15(b)說明控制信號CLOCK2的二元波形，圖15(c)說明控制信號CLOCK3的二元波形，這些信號的每一個皆分別在不同的階段於低(L)與高(H)位準的二元位準之間擺動，並說明3個控制信號CLOCK1、CLOCK2、及CLOCK3實施三相二元時脈；圖16說明適用於與本發明實施例之直接轉移跨步記憶體有關之輸入端行與輸出端行之電路層級表示法的實例，其中，複數個輸入儲存電晶體或輸出端電晶體沿著垂直方向直線排列；圖17說明適用於與本發明實施例之直接轉移跨步記憶體有關之輸入端行之電路層級表示法的另一實例，其中，複數個輸入儲存電晶體沿著垂直方向直線排列；圖18說明半導體晶片上聚焦於第k列之記憶體單元的陣列，其實施關於本發明之實施例之部分的直接轉移反向跨步記憶體；圖19(a)說明適用於與本發明實施例之直接轉移反向跨步記憶體有關之控制信號CLOCK1的三元波形，圖 19(b)說明控制信號CLOCK2的三元波形，及圖19(c)說明控制信號CLOCK3的三元波形，這些信號的每一個皆分別在不同的階段於低(L)、中(M)、及高(H)位準的三元位準之間擺動，並說明3個控制信號CLOCK1、CLOCK2、及CLOCK3實施的三相三元時脈；圖20說明關於本發明之實施例之電腦系統之基本機構的示意方塊圖，其使用直接轉移跨步記憶體做為主記憶體；圖21說明關於本發明之實施例之電腦系統之另一機構的示意方塊圖，其使用直接轉移跨步記憶體做為主記憶體；圖22說明關於本發明之實施例之電腦系統之又一機構的示意方塊圖，其使用直接轉移跨步記憶體做為主記憶體；圖23以位元等級之記憶格陣列的示意橫斷面視圖來說明洩漏穿隧的問題，其對應於圖5中所說明取自平面視圖中VI-VI線的橫斷面視圖；圖24說明結構經過改良之位元等級記憶格陣列的示意橫斷面視圖，其可防止圖23中所說明的洩漏穿隧。
現將參考附圖描述本發明的各不同實施例。須注意，在全文的圖式中，相同或類似的部件或元件應用相同或類似的參考數字，且對於相同或類似之部件或元件的描述將 予省略或簡化。須明瞭，通常，且如習用的半導體裝置表示法，各圖式皆非按比例繪製，某給定之圖的內部亦然，特別是，為便於圖式之閱讀，各層的厚度係任意繪製。為了使能對本發明徹底的瞭解，在以下的描述中陳述了特定的細節，諸如特定的材料、處理、及設備。不過，熟悉此方面技術之人士應明瞭，實行本發明可以不需要這些特定的細節。在其它的實例中，為了不致無必要地模糊了本發明，並未詳細陳述習知的製造材料、處理、及設備。諸如“在...上”、“在...上方”、“在...之下”、“在...下方”、及“垂直”等皆是關於基板的平面來定義，與基板被實際支托的方向無關。一層係在另一層之上，即使有中間層。
雖然在圖16及17等圖中的輸入儲存電晶體與輸出端電晶體是以nMOS FET來說明，但如果使用相反極性，也可使用pMOS FET做為輸入儲存電晶體與輸出端電晶體。
(記憶體單元之陣列)
如圖1所示，與本發明之實施例有關的直接轉移跨步記憶體包含記憶體單元的陣列。在記憶體單元的陣列中，沿著行的方向(垂直方向)定義複數條控制線(垂直線)B2j-2,B2j-1,B2j,Bk(2j+1),...，及沿著與控制線B2j-2,B2j-1,B2j,Bk(2j+1),...正交之列的方向定義複數條水平資料傳輸線TLk0,TLk1,TLk2,TLk3,...TLk31(見圖2及5)。複數個位元等級的記憶格按以上行與列之定義分別沿著圖1之行的方向排列，以便實施複數個記憶體單元Uk(2j-2),Uk(2j-1), Uk,2j,Uk(2j+1),...，每一個位元等級的記憶格皆具有電子儲存區。如圖2所示，記憶體單元Uk(2j-2)例如包含32個位元等級的記憶格Q(2j-2)0,Q(2j-2)1,Q(2j-2)2,Q(2j-2)3,...Q(2j-2)31，且該32個位元等級的記憶格沿著行的方向排列，以便實施單一個記憶體單元Uk(2j-2)。雖然具有類似參考編號之記憶體單元的詳細說明被省略，但圖1中所說明的其它記憶體單元Uk(2j-1),Uk,2j,Uk(2j+1),...也分別具有32個位元等級的記憶格，且該等32個位元等級的記憶格也沿著行方向排列，以便類似地實施其它記憶體單元Uk(2j-1),Uk,2j,Uk(2j+1),...。指定於每一個記憶體單元Uk(2j-2),Uk(2j-1),Uk,2j,Uk(2j+1),...中之電子儲存區的各個電子儲存區係受三相控制信號CLOCK1,CLOCK2，及CLOCK3之控制，這些控制信號係經由控制線(垂直線)B2j-2,B2j-1,B2j,Bk(2j+1),...來施加。
亦即，圖3所說明之記憶體單元之m×n矩陣中的每一個記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn,....皆分別具有一序列位元等級的記憶格，以便儲存位元組大小或字大小的資訊，且位元組大小或字大小的資訊沿著水平資料轉移線TLk0,TLk1,TLk2,TLk3,...TLk31與三相控制信號CLOCK1、CLOCK2、及CLOCK3同步步進轉移，藉以建立位元組大小或字大小之資訊的跨步行為。 如圖3所示，陣列的左端設有一序列的輸入端行I1,....,Ik-1,Ik,Ik+1,....,Im，配置在記憶體單元U11,....,U(k-1)1,Uk,1,U(k+1)1,....,Um1的左側，及陣列的右端設有一序列的輸出端行O1,....,Ok-1,Ok,Ok+1,....,Om，配置在記憶體單元U1n,....,U(k-1)n,Uk,n,U(k+1)n,....,Umn的左側。
按照圖3中之本發明實施例的直接轉移跨步記憶體，由於資訊移動的設計(資訊跨步設計)，記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn不需要更新，因為所有記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn通常都自動更新。而且，對每一個記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn的定址不復再見，且被需求的資訊朝向連接於記憶體之右緣的輸出端行O1,....,Ok-1,Ok,Ok+1,....,Om前進，如下文的解釋。存取本發明實施例的直接轉移跨步記憶體的機制為傳送電腦系統中由定址模式開始至讀取/寫入資訊的現行記憶體 設計方案的真實替代。因此，按照本發明實施例的直接轉移跨步記憶體，在本發明實施例的電腦系統中，不需要定址模式的記憶體存取處理要比傳統電腦系統之目前的記憶體設計簡單許多。
(位元等級之記憶格的細部結構)
如圖6之說明，實施本發明之實施例之直接轉移跨步記憶體之每一個位元等級的記憶格包含：基板11；堆疊於基板11上之基板絕緣體182j-2,182j-1,182j,18k(2j+1)其中之一；堆疊於基板絕緣體182j-2,182j-1,182j,18k(2j+1)上之被組構成累積記憶格電子以便做為電子儲存區的浮閘電極192j-2,192j-1,192j,19k(2j+1)其中之一；堆疊於浮閘電極192j-2,192j-1,192j,19k(2j+1)上之電極間介電質202j-2,202j-1,202j,20k(2j+1)其中之一；以及，堆疊於電極間介電質202j-2,202j-1,202j,20k(2j+1)上之控制閘電極222j-2,222j-1,222j,22k(2j+1)其中之一。部分的絕緣體26嵌於浮閘電極192j-2與浮閘電極192j-1之間、浮閘電極192j-1與浮閘電極192j之間、浮閘電極192j與浮閘電極192j+1之間做為記憶格電子可分別穿隧通過的單元間介電質。因此，單元間介電質的厚度被設定成例如小於5奈米。較佳，單元間介電質的厚度被設定成小於3奈米，以便提高施加較低電壓的穿隧機率。更佳，單元間介電質的厚度被設定成小於2奈米，以便獲得通過單元間介電質完成更高的穿隧機率。三相控制信號CLOCK1、CLOCK2、及CLOCK3其中之一分別施 加於每一個控制閘電極222j-2,222j-1,222j,22k(2j+1)，以便通過過電極間介電質202j-2,202j-1,202j,20k(2j+1)來控制對應之浮閘電極192j-2,192j-1,192j,19k(2j+1)的電位。
控制閘電極222j-2,222j-1,222j,22k(2j+1)與浮閘電極192j-2,192j-1,192j,19k(2j+1)可由摻雜質的多晶矽、耐火金屬或類似物製成，其厚度大約10至200奈米。可使用鵭(W)、鈷(Co)、鈦(Ti)、或鉬(Mo)作為耐火金屬，或者，可使用耐火金屬的矽化物膜，諸如矽化鵭(WSi2)、矽化鈷(CoSi2)、矽化鈦(TiSi2)、或矽化鉬(MoSi2)膜，或是使用這些矽化物膜的複晶矽膜等。雖然基板絕緣體182j-2,182j-1,182j,18k(2j+1)與電極間介電質202j-2,202j-1,202j,20k(2j+1)的厚度視材料而定，但大約在50至200奈米。關於基板絕緣體182j-2,182j-1,182j,18k(2j+1)、電極間介電質202j-2,202j-1,202j,20k(2j+1)及做為單元間介電質的絕緣體26的材料可使用氧化矽膜(SiO2膜)。不過，對於具有平面尺寸中100奈米或更小之最小線寬的微型直接轉移跨步記憶體，要考慮浮閘電極192j-2,192j-1,192j,19k(2j+1)與控制閘電極222j-2,222j-1,222j,22k(2j+1)間的耦合電容關係，電極間介電質202j-2,202j-1,202j,20k(2j+1)較佳使用具有介電常數εr高於二氧化矽膜的材料。
如圖7之說明，記憶體單元Uk(2j-2)中之每一個位元等級的記憶格包含：基板11；堆疊於基板11上之基板絕緣體18(2j-2,)6,18(2j-2,)7,...其中之一；堆疊於基板絕緣體 18(2j-2,)6,18(2j-2,)7,...上做為電子儲存區之浮閘電極19(2j-2,)6,19(2j-2,)7,...其中之一；堆疊於浮閘電極19(2j-2,)6,19(2j-2,)7,...上之電極間介電質20(2j-2,)6,20(2j-2,)7其中之一；與堆疊於電極間介電質20(2j-2,)6,20(2j-2,)7上之控制閘電極22(2j-2,)6,22(2j-2,)7其中之一。部分的絕緣體26嵌於浮閘電極19(2j-2,)6與浮閘電極19(2j-2,)7之間做為記憶格間介電質，其防止記憶格電子穿隧。為防止記憶格電子穿隧，記憶格間介電質的厚度例如設定為大於20奈米。
(浮閘電極的電位控制)
第一相控制信號CLOCK1分別施加至順序排列於記憶體單元Uk(2j-2)內的每一個控制閘電極22(2j-2,)6,22(2j-2,)7，以便通過電極間介電質20(2j-2,)6,20(2j-2,)7同時控制浮閘電極19(2j-2,)6,19(2j-2,)7的電位，如圖1中之說明。
以及，如圖1中之說明，第二相控制信號CLOCK2經由控制線B2j-1同時施加至順序排列於記憶體單元Uk(2j-1)內的每一個控制閘電極，在圖6中以控制閘電極222j-1代表控制閘電極的其中之一。同樣地，第三相控制信號CLOCK3經由控制線B2j同時施加至順序排列於記憶體單元Uk,2j內的每一個控制閘電極，在圖6中以控制閘電極222j代表控制閘電極的其中之一。此外，如圖1之右側所示，第一相控制信號CLOCK1經由控制線B2j+1同時施加至順序排列於位在記憶體單元陣列中緊鄰記憶體單元Uk,2j右側之記憶體單元內的每一個控制閘電極，在圖6中以控 制閘電極222j+1代表控制閘電極的其中之一，第二相控制信號CLOCK2經由控制線B2j+2同時施加至順序排列於位在記憶體單元陣列中鄰接於記憶體單元Uk,2j右側第二記憶體單元內的每一個控制閘電極，以及第三相控制信號CLOCK3經由控制線B2j+3同時施加至順序排列於位在記憶體單元陣列中鄰接於記憶體單元Uk,2j右側第三記憶體單元內的每一個控制閘電極。
(三相的三元時脈)
如圖4(a)-(c)中之說明，控制信號CLOCK1、CLOCK2、及CLOCK3係三相三元時脈，每一個時脈分別以不同的相位在低(L)、中(M)、與高(H)位準之3個位準間擺動。所決定之橫跨高(H)與低(L)位準間的電位V2，要使得電場大到足以分別導致記憶格電子通過浮閘電極192j-2與浮閘電極192j-1、通過浮閘電極192j-1與浮閘電極192j、及通過浮閘電極192j與浮閘電極192j+1的量子穿隧。所決定之橫跨中(M)與低(L)位準間的電位V1為電位V2之半，以使得電場不足以分別導致通過浮閘電極192j-2與浮閘電極192j-1、通過浮閘電極192j-1與浮閘電極192j、及通過浮閘電極192j與浮閘電極192j+1的量子穿隧。不過，只要電位差V2-V1或電位V1不足以導致量子穿隧，則電位V1並不總是需要為電位V2的一半。
如圖4(a)所示，在t0與t1之間的時間區間，第一相控制信號CLOCK1在低(L)位準，且在時間t1，第一 相控制信號CLOCK1以步進的方式上升到中(M)位準，並保持在中(M)位準一直到t2，且第一相控制信號CLOCK1在時間t2進一步以步進的方式上升到高(H)位準，並保持在高(H)位準一直到t3。且在時間t3，第一相控制信號CLOCK1以步進的方式下降到低(L)位準。t0與t3之間的時間區間被定義為3元時脈周期τclock。於是，在圖4(a)中，t1-t0(=t2-t1=t3-t2)被定義為時脈周期τclock的三分之一(=τclock/3)。
相較之下，如圖4(b)所示，在t0與t1之間的時間區間，第二相控制信號CLOCK2在高(H)位準，且第二相控制信號CLOCK2在時間t1以步進的方式下降到低(L)位準，並保持在低(L)位準一直到t2，且第二相控制信號CLOCK2在時間t2以步進的方式上升到中(M)位準，並保持在中(M)位準一直到t3。且在時間t3，第二相控制信號CLOCK2進一步以步進的方式上升到高(H)位準。因此，第二相控制信號CLOCK2比第一相控制信號CLOCK1延遲τclock/3。
其間，如圖4(c)所示，在t0與t1之間的時間區間，第三相控制信號CLOCK3在中(M)位準，且第三相控制信號CLOCK3在時間t1進一步以步進的方式上升到高(H)位準，並保持在高(H)位準一直到t2，且第三相控制信號CLOCK3在時間t2以步進的方式下降到低(L)位準，並保持在低(L)位準一直到t3。且在時間t3，第三相控制信號CLOCK3以步進的方式上升到中 (M)位準。因此，第三相控制信號CLOCK3比第二相控制信號CLOCK2延遲τclock/3，且第一相控制信號CLOCK1比第三相控制信號CLOCK3延遲τclock/3。
(以假記憶格的直接轉移) -在t0與t1之間-
在說明於圖4(a)-(c)之t0與t1之間的時間區間，低(L)位準的第一相控制信號CLOCK1分別施加至順序排列於記憶體單元Uk(2j-2)內的每一個控制閘電極，在圖6中以控制閘電極222j-2代表控制閘電極的其中之一，以便通過如圖8中所示之電極間介電質同時控制浮閘電極的電位。其間，在t0與t1之間相同的時間區間，如圖8中之說明，高(H)位準的第二個第一相控制信號CLOCK1經由控制線B2j-1同時施加至順序排列於記憶體單元Uk(2j-1)內的每一個控制閘電極，在圖6中以控制閘電極222j-1代表控制閘電極的其中之一。於是，由於橫跨浮閘電極192j-2與浮閘電極192j-1被施加了足以導到量子穿隧的電場，因此，記憶格電子通過嵌於浮閘電極192j-2與浮閘電極192j-1之間的單元間介電質26從浮閘電極192j-2穿隧到浮閘電極192j-1。
在t0與t1之間相同的時間區間，由於中(M)位準的第三相控制信號CLOCK3經由控制線B2j同時施加至順序排列於記憶體單元Uk,2j內的每一個控制閘電極，在圖6中以控制閘電極222j代表控制閘電極的其中之一，因此， 雖然浮閘電極192j中的記憶格電子已於前一個第三相控制信號CLOCK3經由穿隧而被提取到浮閘電極192j，但並未建立橫跨浮閘電極192j-1與浮閘電極192j足以導致量子穿隧的電場，因此，任何電子無法從浮閘電極192j通過嵌於浮閘電極192j-1與浮閘電極192j之間的單元間介電質26反向穿隧到浮閘電極192j-1，且浮閘電極192j在t0與t1之間的時間區間做為假記憶格。同樣地，如圖8所示，在t0與t1之間相同的時間區間，由於低(L)位準的第一相控制信號CLOCK1經由控制線B2j+1同時施加至順序排列於記憶體單元Uk,2j+1內的每一個控制閘電極，在圖6中以控制閘電極222j+1代表控制閘電極的其中之一，因此，並未橫跨浮閘電極192j與浮閘電極192j+1建立足以導致量子穿隧的電場，任何電子皆無法從浮閘電極192j+1通過嵌於浮閘電極192j+1與浮閘電極192j之間的單元間介電質26反向穿隧到浮閘電極192j，其中，被前一第三相控制信號CLOCK3經由穿隧而從浮閘電極192j轉移來的記憶格電子仍留在浮閘電極192j+1中。
如圖8之說明，在t0與t1之間相同的時間區間，相較之下，高(H)位準的第二個第一相控制信號CLOCK1經由控制線B2j+2被同時施加至順序排列於記憶體單元Uk,2j+2內的每一個控制閘電極，由於橫跨浮閘電極192j+1與浮閘電極192j+2施加了足以導致累積於浮閘電極192j+1中之記憶格電子量子穿隧的電場，因此，記憶格電子通過嵌於浮閘電極192j+1與浮閘電極192j+2之間的單元間介電 質26從浮閘電極192j+1穿隧到浮閘電極192j+2。其間，由於中(M)位準的第三相控制信號CLOCK3經由控制線B2j+3被同時施加至順序排列於記憶體單元Uk,2j+3內的每一個控制閘電極，因此，雖然浮閘電極192j+3中的記憶格電子已於前一個第三相控制信號CLOCK3經由穿隧而被提取到下一個浮閘電極，但並未建立橫跨浮閘電極192j+2與浮閘電極192j+3足以導致量子穿隧的電場，因此，任何電子無法從浮閘電極192j+3通過嵌於浮閘電極192j+2與浮閘電極192j+3之間的單元間介電質26反向穿隧到浮閘電極192j+2，且浮閘電極192j+3在t0與t1之間的時間區間做為假記憶格。
-在t1與t2之間-
如圖4(a)-(c)之說明，在t1與t2之間的下一個時間區間，中(M)位準的第一相控制信號CLOCK1分別施加至順序排列於記憶體單元Uk(2j-2)內的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j-2之電位，如圖9中之說明。其間，在t1與t2之間相同的下一個時間區間，低(L)位準的第二相控制信號CLOCK2分別施加至順序排列於記憶體單元Uk(2j-1)內的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j-1之電位，如圖9中之說明。在此情況，雖然於t0與t1之間的前一個時間區間從浮閘電極192j-2轉移來的記憶格電子仍留在浮閘電極192j-1中，但由於並未橫跨浮閘電極 192j-2與浮閘電極192j-1建立足以導致量子穿隧的電場，因此，任何電子無法從浮閘電極192j-1通過嵌於浮閘電極192j與浮閘電極192j-1之間的單元間介電質26反向穿隧到浮閘電極192j。
在t1與t2之間相同的時間區間，高(H)位準的第三相控制信號CLOCK3經由控制線B2j被同時施加至順序排列於記憶體單元Uk2j內的每一個控制閘電極，如圖9中之說明。因為分別施加了低(L)位準的第二相控制信號CLOCK2以便同時控制浮閘電極192j-1之電位，於是，由於橫跨浮閘電極192j-1與浮閘電極192j施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極192j-1通過嵌於浮閘電極192j-1與浮閘電極192j之間的單元間介電質26穿隧到浮閘電極192j。
在t1與t2之間相同的時間區間，由於經由控制線B2j+1同時施加中(M)位準的第一相控制信號CLOCK1至順序排列於記憶體單元Uk,2j內的每一個控制閘電極，因此，雖然浮閘電極192j+1中的記憶格電子已於t0與t1之間的前一個時間區間提取到浮閘電極192j+1，但並未橫跨浮閘電極192j與浮閘電極192j+1建立足以導致量子穿隧的電場，因此，任何電子無法從浮閘電極192j+1通過嵌於浮閘電極192j與浮閘電極192j+1間之單元間介電質26反向穿隧到浮閘電極192j，且浮閘電極192j+1在t1與t2之間的時間區間做為假記憶格。
同樣地，如圖9中之說明，在t1與t2之間相同的時 間區間，由於經由控制線B2j+2同時施加低(L)位準的第二相控制信號CLOCK2至順序排列於記憶體單元Uk,2j+2內的每一個控制閘電極，因此，並未橫跨浮閘電極192j+1與浮閘電極192j+2建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極192j+2通過嵌於浮閘電極192j+1與浮閘電極192j+2間之單元間介電質26反向穿隧到浮閘電極192j+1，其中，於t0與t1之間的前一個時間區間從浮閘電極192j+1轉移來的記憶格電子仍留在浮閘電極192j+2中。
反之，如圖9之說明，在t1與t2之間相同的時間區間，高(H)位準的第三相控制信號CLOCK3經由控制線B2j+3被同時施加至順序排列於記憶體單元Uk,2j+3內的每一個控制閘電極，由於橫跨浮閘電極192j+2與浮閘電極192j+3施加了足以導致累積於浮閘電極192j+2中之記憶格電子量子穿隧的電場，因此，記憶格電子從浮閘電極192j+2通過嵌於浮閘電極192j+2與浮閘電極192j+3之間的單元間介電質26穿隧到浮閘電極192j+3。
-在t2與t3之間-
如圖4(a)-(c)之說明，在t2與t3之間的再下一個時間區間，高(H)位準的第一相控制信號CLOCK1分別施加至順序排列於記憶體單元Uk(2j-2)內的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j-2之電位，如圖10之說明。其間，在t2與t3之間相同的下一 個時間區間，中(M)位準的第二相控制信號CLOCK2分別施加至順序排列於記憶體單元Uk(2j-1)內的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j-1之電位，如圖10之說明。在此情況，雖然浮閘電極192j-1中的記憶格電子已於t1與t2之間的前一個時間區間被提取到浮閘電極192j，但由於並未橫跨浮閘電極192j-2與浮閘電極192j-1建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極192j-1通過嵌於浮閘電極192j與浮閘電極192j-1之間的單元間介電質26反向穿隧到浮閘電極192j，且浮閘電極192j-1在t2與t3之間的時間區間做為假記憶格。
其間，在t2與t3之間相同的下一個時間區間，低(L)位準的第三相控制信號CLOCK3分別施加至順序排列於記憶體單元Uk2j內的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j的電位，如圖10之說明。在此情況，雖然於t1與t2之間的前一個時間區間從浮閘電極192j-1轉移來的記憶格電子仍留在浮閘電極192j中，但由於並未橫跨浮閘電極192j-2與浮閘電極192j建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極192j通過嵌於浮閘電極192j-1與浮閘電極192j之間的單元間介電質26反向穿隧到浮閘電極192j-1。
在t2與t3之間相同的時間區間，高(H)位準的第一相控制信號CLOCK1經由控制線B(2j+1)同時施加至順序排列於記憶體單元Uk(2j+1)內的每一個控制閘電極，如圖10 之說明。因為分別施加了低(L)位準的第三相控制信號CLOCK3以便同時控制浮閘電極192j之電位，於是，由於橫跨浮閘電極192j與浮閘電極19(2j+1)施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極192j通過嵌於浮閘電極192j與浮閘電極19(2j+1)之間的單元間介電質26穿隧到浮閘電極19(2j+1)。
在t2與t3之間相同的時間區間，由於中(M)位準的第二相控制信號CLOCK2經由控制線B(2j+2)同時施加至順序排列於記憶體單元Uk,(2j+2)內的每一個控制閘電極，雖然浮閘電極19(2j+2)中的記憶格電子已於t1與t2之間的前一個時間區間被提取到浮閘電極19(2j+3)，但由於並未橫跨浮閘電極19(2j+1)與浮閘電極19(2j+2)建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19(2j+2)通過嵌於浮閘電極19(2j+1)與浮閘電極19(2j+2)之間的單元間介電質26反向穿隧到浮閘電極19(2j+1)，且浮閘電極19(2j+2)在t2與t3之間的時間區間做為假記憶格。
同樣地，如圖10之說明，在t2與t3之間相同時間區間，由於低(L)位準的第三相控制信號CLOCK3經由控制線B(2j+3)同時施加至順序排列於記憶體單元Uk,(2j+3)中的每一個控制閘電極，因此，並未橫跨浮閘電極19(2j+2)與浮閘電極19(2j+3)建立足以導致量子穿隧的電場，任何電子皆無法從浮閘電極19(2j+3)通過嵌於浮閘電極19(2j+2)與浮閘電極19(2j+3)之間的單元間介電質26反向穿隧到浮閘電極19(2j+2)，其中，於t1與t2之間的前一個時間區間從浮 閘電極19(2j+2)轉移來的記憶格電子仍留在浮閘電極19(2j+3)中。
(時間與空間狀態表示法)
如圖8-10之說明，在圖1所說明的記憶體單元的陣列中，累積在目標記憶體單元中之浮閘電極其中之一中的記憶格電子，被直接轉移到於毗鄰目標記憶體單元之下一個記憶體單元中所指定的毗鄰浮閘電極，記憶格電子之直接轉移係由記憶格電子通過浮閘電極其中之一與毗鄰浮閘電極間之單元間介電質的量子穿隧所建立，且穿隧係由三相三元控制信號CLOCK1、CLOCK2、及CLOCK3來控制。在以下對於在時間與空間狀態中信號電荷之直接轉移的解釋中，雖然在圖式中省略了以對應的參考編號來明確說明浮閘電極19k1,19k2,19k2,.......,19k9，但所提及的浮閘電極19k1,19k2,19k2,.......,19k9應被考慮為分別指定於每一個記憶體單元Uk1,Uk2,Uk2,.......,Uk9中的浮閘電極，在圖11之下方以空間狀態表示法來說明記憶體單元Uk1,Uk2,Uk2,.......,Uk9的一維陣列。
在說明於圖11之下方的記憶體單元Uk1,Uk2,Uk2,.......,Uk9空間狀態表示法中，僅以代表的時序來說明在tk2與tk3之間的時間區間之記憶體單元Uk1與記憶體單元Uk2之間的記憶格電子直接轉移、在tk5與tk6之間的時間區間之記憶體單元Uk4與記憶體單元Uk5之間的記憶格電子直接轉移、及在tk8與tk9之間的時間區間之記憶體 單元Uk7與記憶體單元Uk8之間的記憶格電子直接轉移，至於其它時間區間的其它記憶格電子直接轉移則予省略。以及，在記憶體單元Uk1,Uk2,Uk2,.......,Uk9的空間狀態表示法中，在特定的時序將記憶體單元Uk3,Uk6,Uk9，及Uk12說明為假記憶格D，其中的記憶格電子被耗盡，原因是其所累積的記憶格電子已被前一個時脈信號從假記憶格D之對應的浮閘電極經由穿隧提取到毗鄰的浮閘電極。假記憶格D之位置隨著信號電荷的跨步向前推進。
(a)首先，在圖11說明的tk0與tk1之間的時間區間，假設中(M)位準的時脈信號被同時施加至記憶體單元Uk1中的每一個控制閘電極。以及，在圖11說明的tk1與tk2之間的下一個時間區間，高(H)位準的時脈信號被同時施加至記憶體單元Uk1中的每一個控制閘電極，及中(M)位準信號被同時施加至記憶體單元Uk2中的每一個控制閘電極。在此情況，雖然浮閘電極19k2中的記憶格電子已被前一個時脈信號經由穿隧提取到浮閘電極19k2，但並未橫跨浮閘電極19k1與浮閘電極19k2建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k2通過嵌於浮閘電極19k1與浮閘電極19k2之間的單元間介電質26反向穿隧到浮閘電極19k1，且在tk1與tk2之間的時間區間，浮閘電極19k2做為假記憶格D。
(b)在圖11說明的tk2與tk3之間的再下一個時間區間，低(L)位準的時脈信號分別施加至記憶體單元Uk1中的每一個控制閘電極，以便通過單元間介電質26控制 浮閘電極的電位。其間，在tk2與tk3之間的相同時間區間，高(H)位準信號同時施加至記憶體單元Uk2中的每一個控制閘電極。於是，由於橫跨浮閘電極19k1與浮閘電極19k2被施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k1通過嵌於浮閘電極19k1與浮閘電極19k2之間的單元間介電質26穿隧到浮閘電極19k2。在空間狀態中記憶格電子的穿隧轉移以箭頭來表示，如圖11下方的圖示說明。於是，信號電荷朝向記憶體單元陣列的右端跨步，且位元組大小或字大小的資訊隨著時脈信號同步轉移。在tk2與tk3之間的相同時間區間，由於中(M)位準信號被同時施加至記憶體單元Uk3的每一個控制閘電極，因此，雖然浮閘電極19k3中的記憶格電子已被前一個時脈信號經由穿隧提取到浮閘電極19k3，但並未橫跨浮閘電極19k2與浮閘電極19k3建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k3通過嵌於浮閘電極19k2與浮閘電極19k3之間的單元間介電質26反向穿隧到浮閘電極19k2，且在tk2與tk3之間的時間區間，浮閘電極19k3做為假記憶格D。
(c)如圖11之說明，在tk3與tk4之間的更再下一個時間區間，中(M)位準信號分別施加至記憶體單元Uk1中的每一個控制閘電極，以便通過電極間介電質控制浮閘電極19k1的電位。其間，在tk3與tk4之間的相同下一個時間區間，低(L)位準信號分別施加至記憶體單元Uk2中的每一個控制閘電極，以便通過電極間介電質控制 浮閘電極19k2的電位。雖然於tk2與tk3之間的前一個時間區間從浮閘電極19k1轉移來的記憶格電子仍留在浮閘電極19k2中，但由於並未橫跨浮閘電極19k1與浮閘電極19k2建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k2通過嵌於浮閘電極19k3與浮閘電極19k2之間的單元間介電質26反向穿隧到浮閘電極19k3。此外，在tk3與tk4之間的相同時間區間，高(H)位準信號同時施加至記憶體單元Uk3中的每一個控制閘電極。因為分別施加了低(L)位準的時脈信號以便控制浮閘電極19k2之電位，於是，由於橫跨浮閘電極19k2與浮閘電極19k3施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k2通過嵌於浮閘電極19k2與浮閘電極19k3之間的單元間介電質26穿隧到浮閘電極19k3。於是，信號電荷朝向記憶體單元陣列的右端跨步，且位元組大小或字大小的資訊隨著時脈信號同步轉移。其間，在tk3與tk4之間的相同時間區間，由於中(M)位準信號被同時施加至記憶體單元Uk4的每一個控制閘電極，因此，雖然浮閘電極19k4中的記憶格電子已於tk2與tk3之間的前一個時間區間被提取到浮閘電極19k4，但並未橫跨浮閘電極19k3與浮閘電極19k4建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k4通過嵌於浮閘電極19k3與浮閘電極19k4之間的單元間介電質26反向穿隧到浮閘電極19k3，且在t1與t2之間的時間區間，浮閘電極19k4做為假記憶格D。
(d)如圖11中之說明，在tk4與tk5之間的更再下一個時間區間，高(H)位準信號分別施加至記憶體單元Uk1中的每一個控制閘電極，以便控制浮閘電極19k1的電位。其間，在tk4與tk5之間相同的再下一個時間區間，中(M)位準信號分別施加至記憶體單元Uk2中的每一個控制閘電極，以便控制浮閘電極19k2的電位。雖然浮閘電極19k2中的記憶格電子已於tk1與tk4之間的前一個時間區已被提取到浮閘電極19k3，但並未橫跨浮閘電極19k1與浮閘電極19k2建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k2反向穿隧到浮閘電極19k3，且在tk4與tk5之間的時間區間，浮閘電極19k2做為假記憶格D。其間，在tk4與tk5之間相同的再下一個時間區間，低(L)位準信號分別施加至記憶體單元Uk3中的每一個控制閘電極，以便控制浮閘電極19k3的電位。雖然於t1與tk4之間的前一個時間區間從浮閘電極19k2轉移來的記憶格電子仍留在浮閘電極19k3中，但由於並未橫跨浮閘電極19k2與浮閘電極19k3建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k3反向穿隧到浮閘電極19k2。此外，在tk4與tk5之間的相同時間區間，高(H)位準信號同時施加至記憶體單元Ukk4中的每一個控制閘電極。因為分別了施加低(L)位準的時脈信號以便控制浮閘電極19k3之電位，於是，由於橫跨浮閘電極19k3與浮閘電極19k4施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k3穿隧到浮閘電極19k4。於是，信號 電荷朝向記憶體單元陣列的右端跨步，且位元組大小或字大小的資訊隨著時脈信號同步轉移。此外，在tk4與tk5之間的相同時間區間，由於同時施加中(M)位準信號於記憶體單元Uk5中的每一個控制閘電極，雖然浮閘電極19k5中的記憶格電子已於t3與tk4之間的前一個時間區間被提取到浮閘電極19k6，但並未橫跨浮閘電極19k4與浮閘電極19k5建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k5反向穿隧到浮閘電極19k4，且在tk4與tk5之間的時間區間，浮閘電極19k5做為假記憶格D。
(e)如圖11中之說明，在tk5與tk6之間的更再下一個時間區間，低(L)位準信號施加至記憶體單元Uk1中的控制閘電極，以便控制浮閘電極的電位。其間，在tk5與tk6之間的時間區間，高(H)位準信號施加於記憶體單元Uk2中的控制閘電極。於是，由於橫跨浮閘電極19k1與浮閘電極19k2施加的電場足以導致量子穿隧，因此，記憶格電子從浮閘電極19k1穿隧到浮閘電極19k2。圖11之下方左側的箭頭表示記憶格電子的穿隧轉移。在tk2與tk6之間的時間區間，由於中(M)位準信號施加至記憶體單元Uk3中的控制閘電極，雖然浮閘電極19k3中的記憶格電子已被前一個時脈信號經由穿隧提取到浮閘電極19k3，但並未橫跨浮閘電極19k2與浮閘電極19k3建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k3反向穿隧到浮閘電極19k2，且在tk5與tk6之間的時間區間，浮閘電極19k3做為假記憶格D。
其間，在tk5與tk6之間的時間區間，低(L)位準信號施加至記憶體單元Uk4中的控制閘電極，以便控制浮閘電極19k4之電位。雖然於tk4與tk5之間的前一個時間區間從浮閘電極19k3轉移來的記憶格電子仍留在浮閘電極19k4中，但由於並未橫跨浮閘電極19k3與浮閘電極19k4建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k4反向穿隧到浮閘電極19k3。此外，在tk5與tk6之間的時間區間，高(H)位準信號施加至記憶體單元Uk5中的控制閘電極。因為施加了低(L)位準的時脈信號以便控制浮閘電極19k4的電位，於是，由於橫跨浮閘電極19k4與浮閘電極19k5施加的電場足以導致量子穿隧，因此，記憶格電子從浮閘電極19k4穿隧到浮閘電極19k5。圖11之下方中右側的前頭表示記憶格電子的穿隧轉移。於是，信號電荷朝向記憶體單元陣列的右端跨步，且位元組大小或字大小的資訊隨著時脈信號同步轉移。此外，在tk5與tk6之間的時間區間，由於施加中(M)位準信號至記憶體單元Uk6中的控制閘電極，雖然浮閘電極19k6中的記憶格電子已於tk4與tk5之間的前一個時間區間被提取到浮閘電極19k6，但並未橫跨浮閘電極19k5與浮閘電極19k6建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k6反向穿隧到浮閘電極19k5，且在tk6與tk6之間的時間區間，浮閘電極19k6做為假記憶格D。
(f)如圖11中之說明，在tk6與tk7之間的更再下一個時間區間，中(M)位準信號施加至記憶體單元Uk1中 的控制閘電極，以便控制浮閘電極浮閘電極19k的電位。其間，在tk6與tk7之間的時間區間，低(L)位準信號施加至記憶體單元Uk2的控制閘電極，以便控制浮閘電極19k2的電位。雖然於tk5與tk6之間的前一個時間區間從浮閘電極19k1轉移來的記憶格電子仍留在浮閘電極19k2中，但由於並未橫跨浮閘電極19k1與浮閘電極19k2建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k2反向穿隧到浮閘電極19k1。此外，在tk6與tk7之間的時間區間，高(H)位準信號施加至記憶體單元Uk3中的控制閘電極。因為施加了低(L)位準的時脈信號以便控制浮閘電極19k2之電位，於是，由於橫跨浮閘電極19k2與浮閘電極19k3施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k2穿隧到浮閘電極19k3。其間，在tk6與tk7之間的時間區間，雖然浮閘電極19k4中的記憶格電子已於tk5與tk6之間的前一個時間區間被提取到浮閘電極19k5，但由於中(M)位準信號施加至記憶體單元Uk4中的控制閘電極，並未橫跨浮閘電極19k3與浮閘電極19k4建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k4反向穿隧到浮閘電極19k3，且在t6與t7之間的時間區間，浮閘電極19k4做為假記憶格D。
其間，在tk6與tk7之間的時間區間，低(L)位準信號施加至記憶體單元Uk5中的控制閘電極以便控制浮閘電極19k5的電位。雖然於tk5與tk6之間的前一個時間區間從浮閘電極19k4轉移來的記憶格電子仍留在浮閘電極19k5 中，但由於並未橫跨浮閘電極19k4與浮閘電極19k5建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k5反向穿隧到浮閘電極19k4。此外，在tk6與tk7之間的時間區間，高(H)位準信號施加至記憶體單元Uk6中的控制閘電極。因為施加了低(L)位準的時脈信號以便控制浮閘電極19k5之電位，於是，由於橫跨浮閘電極19k5與浮閘電極19k6施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k5穿隧到浮閘電極19k6。於是，信號電荷朝向記憶體單元陣列的右端跨步，且位元組大小或字大小的資訊隨著時脈信號同步轉移。此外，在tk6與tk7之間的時間區間，由於施加中(M)位準信號至記憶體單元Uk7中的控制閘電極，雖然浮閘電極19k7中的記憶格電子已於tk5與tk6之間的前一個時間區間被提取，但並未橫跨浮閘電極19k6與浮閘電極19k7建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k7反向穿隧到浮閘電極19k6，且在tk6與tk7之間的時間區間，浮閘電極19k7做為假記憶格D。
(g)如圖11之說明，在tk7與tk8之間的更再下一個時間區間，高(H)位準信號施加至記憶體單元Uk1中的控制閘電極以便控制浮閘電極19k1的電位。其間，在tk7與tk8之間的時間區間，中(M)位準信號施加至記憶體單元Uk2中的控制閘電極以便控制浮閘電極19k2的電位。雖然，在tk7與tk8之間的時間區間浮閘電極19k2做為假記憶格D，但由於並未橫跨浮閘電極19k1與浮閘電極19k2 建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k2反向穿隧到浮閘電極19k3。其間，在tk7與tk8之間的時間區間，低(L)位準信號施加至記憶體單元Uk3中的控制閘電極以便控制浮閘電極19k3的電位。由於並未橫跨浮閘電極19k2與浮閘電極19k3建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k3反向穿隧到浮閘電極19k2。此外，在tk7與tk8之間的時間區間，高(H)位準信號施加至記憶體單元Uk4。由於橫跨浮閘電極19k3與浮閘電極19k4施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k3穿隧到浮閘電極19k4。此外，在tk7與tk8之間的時間區間，由於中(M)位準信號施加至記憶體單元Uk5中的控制閘電極，雖然，在tk7與tk8之間的時間區間浮閘電極19k5做為假記憶格D，但由於並未橫跨浮閘電極19k4與浮閘電極19k5建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k5反向穿隧到浮閘電極19k4。
其間，在tk7與tk8之間的時間區間，低(L)位準信號施加至記憶體單元Uk6中的控制閘電極以便控制浮閘電極19k6之電位。由於並未橫跨浮閘電極19k5與浮閘電極19k6建立足以導致量子穿隧的電場，因此，任何電子無法從浮閘電極19k6反向穿隧到浮閘電極19k5。此外，在tk7與tk8之間的時間區間，高(H)位準信號施加至記憶體單元Uk7中的控制閘電極。因為施加了低(L)位準的時脈信號以便控制浮閘電極19k6電位，於是，由於橫跨浮閘電 極19k6與浮閘電極19k7施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k6穿隧到浮閘電極19k7。於是，信號電荷朝向記憶體單元陣列的右端跨步，且位元組大小或字大小的資訊隨著時脈信號同步轉移。此外，在tk7與tk8之間的時間區間，由於施加中(M)位準信號至記憶體單元Uk8中的控制閘電極，雖然，在tk7與tk8之間的時間區間浮閘電極19k8做為假記憶格D，但由於並未橫跨浮閘電極19k7與浮閘電極19k8建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k8反向穿隧到浮閘電極19k7。
(h)如圖11之說明，在tk8與tk9之間的更再下一個時間區間，低(L)位準信號施加至記憶體單元Uk1中的控制閘電極以便控制浮閘電極之電位。其間，在tk8與tk9之間的時間區間，高(H)位準信號施加至記憶體單元Uk2中的控制閘電極。於是，由於橫跨浮閘電極19k1與浮閘電極19k2施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k1穿隧到浮閘電極19k2。圖11之下方左側的箭頭表示記憶格電子的穿隧轉移。在tk2與tk9之間的時間區間，由於中(M)位準信號施加至記憶體單元Uk3中的控制閘電極，雖然，在tk8與tk9之間的時間區間浮閘電極19k3做為假記憶格D，但並未橫跨浮閘電極19k2與浮閘電極19k3建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k3反向穿隧到浮閘電極19k2。
其間，在tk8與tk9之間的時間區間，低(L)位準信 號施加至記憶體單元Uk4中的控制閘電極以便控制浮閘電極19k4之電位。由於並未橫跨浮閘電極19k3與浮閘電極19k4建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k4反向穿隧到浮閘電極19k3。此外，在tk8與tk9之間的時間區間，高(H)位準信號施加至記憶體單元Uk5中的控制閘電極。因為施加了低(L)位準的時脈信號以便控制浮閘電極19k4之電位，於是，由於橫跨浮閘電極19k4與浮閘電極19k5施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k4穿隧到浮閘電極19k5。圖11中央的箭頭表示記憶格電子的穿隧轉移。此外，在tk8與tk9之間的時間區間，由於中(M)位準信號施加至記憶體單元Uk6中的控制閘電極，雖然在tk8與tk9之間的時間區間浮閘電極19k6做為假記憶格D，但並未橫跨浮閘電極19k5與浮閘電極19k6建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k6反向穿隧到浮閘電極19k5。
其間，在tk8與tk9之間的時間區間，低(L)位準信號施加至記憶體單元Uk7中的控制閘電極以便控制浮閘電極19k7之電位。由於並未橫跨浮閘電極19k6與浮閘電極19k7建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k7反向穿隧到浮閘電極19k6。此外，在tk8與tk9之間的時間區間，高(H)位準信號施加至記憶體單元Uk8中的控制閘電極。因為施加了低(L)位準的時脈信號以便控制浮閘電極19k7之電位，於是，由於橫跨 浮閘電極19k7與浮閘電極19k8施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極19k7穿隧到浮閘電極19k8。圖11之下方右側的箭頭表示記憶格電子的穿隧轉移。於是，信號電荷朝向記憶體單元陣列的右端跨步，且位元組大小或字大小的資訊隨著時脈信號同步轉移。此外，在tk8與tk9之間的時間區間，由於中(M)位準信號施加至記憶體單元Uk9中的控制閘電極，雖然在tk8與tk9之間的時間區間浮閘電極19k9做為假記憶格D，但並未橫跨浮閘電極19k8與浮閘電極19k9建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極19k9反向穿隧到浮閘電極19k8。
(在理想狀況中隨著三相二元時脈的直接轉移)
在圖8-11中，使用在低(L)、中(M)、高(H)三元位準間擺動的三相三元時脈來防止記憶格電子沿著跨步方向從前一個記憶體單元的反向轉移。不過，在使用理想假記憶格的設計中，可使用如圖15(a)-(c)的三相二元時脈，其中，記憶格電子被完全耗盡，以致於累積於前方記憶體單元中所指定之浮閘電極中的記憶格電子已被前一個時脈信號完全提取至更前方記憶體單元中的毗鄰浮閘電極，即使橫跨目標浮閘電極與前方浮閘電極建立了足以導致量子穿隧的電場，因為前方的浮閘電極沒有記憶格電子可反向穿隧到目標浮閘電極。
在圖15(a)-(c)中，決定橫跨高(H)位準與低 (L)位準之電位V2，以使得電場大到足以導致記憶格電子分別通過於圖6所說明之組構中的浮閘電極192j-2與浮閘電極192j-1、通過浮閘電極192j-1與浮閘電極192j、及通過浮閘電極192j與浮閘電極192j+1的量子穿隧。
如圖15(a)中之說明，在t0與t2之間的時間區間，第一相控制信號CLOCK1為L位準，且第一相控制信號CLOCK1在時間t2以步進的方式上升到高(H)位準，並保持在H位準一直到t3。且第一相控制信號CLOCK1在時間t3以步進的方式下降到L位準。t0與t3之間的時間區間定義為時脈周期τclock。於是，在圖4(a)中，t1-t0(=t2-t1=t3-t2)被定義為三分之一的時脈周期τclock(=τclock/3)。
相較之下，如圖15(b)中之說明，在t0與t1之間的時間區間，第二相控制信號CLOCK2在H位準，且第二相控制信號CLOCK2在時間t1以步進的方式下降到L位準，並保持在L位準一直到t3，且第二相控制信號CLOCK2在時間t3以步進的方式上升到H位準。其間，如圖15(c)之說明，在t0與t1之間的時間區間，第三相控制信號CLOCK3在L位準，且第三相控制信號CLOCK3在時間t1以步進的方式上升到H位準，並保持在H位準一直到t2，且第三相控制信號CLOCK3在時間t2以步進的方式下降到L位準，並保持在L位準一直到t3。
-在t0與t1之間-
如圖15(a)-(c)中之說明，在t0與t1之間的時間區間，L位準的第一相控制信號CLOCK1分別施加至記憶體單元Uk(2j-2)中的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極的電位，如圖12中之說明。其間，在t0與t1之間的相同時間區間，H位準的第二個第一相控制信號CLOCK1經由控制線B2j-1同時施加至記憶體單元Uk(2j-1)中的控制閘電極，如圖12中之說明。於是，由於橫跨浮閘電極192j-2與浮閘電極192j-1施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極192j-2穿隧到浮閘電極192j-1。
在t0與t1之間的相同時間區間，由於L位準的第三相控制信號CLOCK3經由控制線控制線B2j同時施加於記憶體單元Uk,2j中的每一個控制閘電極，雖然橫跨浮閘電極192j-1與浮閘電極192j建立了足以導致量子穿隧的電場，但由於浮閘電極192j中的記憶格電子已被前一個第三相控制信號CLOCK3經由穿隧完全提取到浮閘電極192j，因此，任何電子皆無法從浮閘電極192j反向穿隧到浮閘電極192j-1，且浮閘電極192j在t0與t1之間的時間區間做為理想假記憶格。同樣地，如圖12中之說明，在t0與t1之間的相同時間區間，由於L位準的第一相控制信號CLOCK1經由控制線B2j+1同時施加至記憶體單元Uk,2j+1中的每一個控制閘電極，並未橫跨浮閘電極192j與浮閘電極192j+1建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極192j+1反向穿隧到浮閘電極192j，其 中，從浮閘電極192j被前一個第三相控制信號CLOCK3經由穿隧完全轉移到浮閘電極192j+1的記憶格電子完全地保留在浮閘電極192j+1中。
反之，如圖12中之說明，在t0與t1之間的相同時間區間，H位準的第二個第一相控制信號CLOCK1經由控制線B2j+2被同時施加至記憶體單元Uk,2j+2中的每一個控制閘電極，由於橫跨浮閘電極192j+1與浮閘電極192j+2施加了足以導致累積於浮閘電極192j+1中之記憶格電子量子穿隧的電場，因此，記憶格電子從浮閘電極192j+1穿隧到浮閘電極192j+2。其間，由於L位準的第三相控制信號CLOCK3經由控制線B2j+3同時施加於記憶體單元Uk,2j+3中的每一個控制閘電極，雖然橫跨浮閘電極192j+2與浮閘電極192j+3建立了足以導致量子穿隧的電場，但由於浮閘電極192j+3中的記憶格電子已被前一個第三相控制信號CLOCK3經由穿隧完全提取到下一個浮閘電極，因此，任何電子無法從浮閘電極192j+3反向穿隧到浮閘電極192j+2，且浮閘電極192j+3在t0與t1之間的時間區間做為理想假記憶格。
-在t1與t2之間-
如圖15(a)-(c)中之說明，在t1與t2之間的下一個時間區間，L位準的第一相控制信號CLOCK1分別施加至記憶體單元Uk(2j-2)中的控制閘電極，以便通過電極間介電質同時控制浮閘電極192j-2的電位，如圖13中之說明。 其間，在t1與t2之間相同的下一個時間區間，L位準的第二相控制信號CLOCK2分別施加至記憶體單元Uk(2j-1)中的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j-1的電位，如圖13中之說明。在此情況，雖然在t0與t1之間的前一個時間區間從浮閘電極192j-2完全轉移到浮閘電極192j-1的記憶格電子完全地保留在浮閘電極192j-1中，但由於並未橫跨浮閘電極192j-2與浮閘電極192j-1建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極192j-1反向穿隧到浮閘電極192j。
在t1與t2之間的相同時間區間，H位準的第三相控制信號CLOCK3經由控制線B2j同時施加於記憶體單元Uk2j中的每一個控制閘電極，如圖13中之說明。於是，因為分別施加了L位準的第二相控制信號CLOCK2以便同時控制浮閘電極192j-1之電位，由於橫跨浮閘電極192j-1與浮閘電極192j施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極192j-1穿隧到浮閘電極192j。
在t1與t2之間的相同時間區間，由於L位準的第一相控制信號CLOCK1經由控制線B2j+1同時施加於記憶體單元Uk,2j中的每一個控制閘電極，雖然橫跨浮閘電極192j與浮閘電極192j+1已建立了足以導致量子穿隧的電場，但由於浮閘電極192j+1中的記憶格電子已於t0與t1之間的前一個時間區間被完全提取到浮閘電極192j+1，因此，任何電子無法從浮閘電極192j+1反向穿隧到浮閘電極192j，且在t1與t2之間的時間區間，浮閘電極192j+1做為理想假記 憶格。
如圖13中之說明，同樣地，在t1與t2之間的相同時間區間，由於L位準的第二相控制信號CLOCK2經由控制線B2j+2同時施加於記憶體單元Uk,2j+2中的每一個控制閘電極，並未橫跨浮閘電極192j+1與浮閘電極192j+2建立足以導致量子穿隧的電場，任何電子皆無法從浮閘電極192j+2反向穿隧到浮閘電極192j+1，其中，在t0與t1之間的前一個時間區間從浮閘電極192j+1完全轉移到浮閘電極192j+2中的記憶格電子完全地保留在浮閘電極192j+2中。
反之，如圖13中之說明，在t1與t2之間的相同時間區間，H位準的第三相控制信號CLOCK3經由控制線B2j+3同時施加於記憶體單元Uk,2j+3中的每一個控制閘電極，由於橫跨浮閘電極192j+2與浮閘電極192j+3施加了足以導致累積於浮閘電極192j+2中之記憶格電子量子穿隧的電場，因此，記憶格電子從浮閘電極192j+2穿隧到浮閘電極192j+3。
-在t2與t3之間-
如圖15(a)-(c)之說明，在t2與t3之間的再下一個時間區間，高(H)位準的第一相控制信號CLOCK1分別施加至記憶體單元Uk(2j-2)內的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j-2之電位，如圖14之說明。其間，在t2與t3之間相同的下一個時間區間，L位準的第二相控制信號CLOCK2分別施加至記憶體 單元Uk(2j-1)內的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j-1之電位，如圖14之說明。在此情況，雖然橫跨浮閘電極192j-2與浮閘電極192j-1已建立了足以導致量子穿隧的電場，但由於浮閘電極192j-1中的記憶格電子已於t1與t2之間的前一個時間區間被完全提取到浮閘電極192j，任何電子無法從浮閘電極192j-1反向穿隧到浮閘電極192j，且浮閘電極192j-1在t2與t3之間的時間區間做為理想假記憶格。
其間，在t2與t3之間的相同下一個時間區間，L位準的第三相控制信號CLOCK3分別施加至記憶體單元Uk2j中的每一個控制閘電極，以便通過電極間介電質同時控制浮閘電極192j的電位，如圖14中之說明。在此情況，雖然在t1與t2之間的前一個時間區間從浮閘電極192j-1完全轉移到浮閘電極192j的記憶格電子完全地保留在浮閘電極192j中，但由於並未橫跨浮閘電極192j-2與浮閘電極192j建立足以導致量子穿隧的電場，因此，任何電子皆無法從浮閘電極192j反向穿隧到浮閘電極192j-1。
在t2與t3之間相同的時間區間，H位準的第一相控制信號CLOCK1經由控制線B(2j+1)同時施加於記憶體單元Uk(2j+1)內的每一個控制閘電極，如圖14之說明。因為分別施加了低(L)位準的第三相控制信號CLOCK3以便同時控制浮閘電極192j之電位，於是，由於橫跨浮閘電極192j與浮閘電極19(2j+1)施加了足以導致量子穿隧的電場，因此，記憶格電子從浮閘電極192j穿隧到浮閘電極 19(2j+1)。
在t2與t3之間相同的時間區間，由於L位準的第二相控制信號CLOCK2經由控制線B(2j+2)同時施加至記憶體單元Uk,(2j+2)內的每一個控制閘電極，雖然橫跨浮閘電極19(2j+1)與浮閘電極19(2j+2)建立了足以導致量子穿隧的電場，但由於浮閘電極19(2j+2)中的記憶格電子已於t1與t2之間的前一個時間區間被提取到浮閘電極19(2j+3)，因此，任何電子皆無法從浮閘電極19(2j+2)反向穿隧到浮閘電極19(2j+1)，且浮閘電極19(2j+2)在t2與t3之間的時間區間做為理想圖假記憶格。
同樣地，如圖14之說明，在t2與t3之間相同時間區間，由於L位準的第三相控制信號CLOCK3經由控制線B(2j+3)同時施加至記憶體單元Uk,(2j+3)中的每一個控制閘電極，因此，並未橫跨浮閘電極19(2j+2)與浮閘電極19(2j+3)建立足以導致量子穿隧的電場，任何電子皆無法從浮閘電極19(2j+3)反向穿隧到浮閘電極19(2j+2)，其中，於t1與t2之間的前一個時間區間從浮閘電極19(2j+2)完全轉移來的記憶格電子絕對地留在浮閘電極19(2j+3)中。
(輸入/輸出端行)
在圖3中，以實例說明的拓樸使得一序列的輸入端行I1,....,Ik-1,Ik,Ik+1,....,Im安排在陣列的左端，配置於記憶體單元U11,....,U(k-1)1,Uk,1,U(k+1)1,....,Um1之左側，且一序列的輸出端行O1,....,Ok-1,Ok,Ok+1,....,Om安排在陣列 的右端，配置於記憶體單元U1n,....,U(k-1)n,Uk,n,U(k+1)n,....,Umn之左側。雖然可用於輸入端行I1,....,Ik-1,Ik,Ik+1,....,Im與輸出端行O1,....,Ok-1,Ok,Ok+1,....,Om之電路拓樸的組構很多，但在圖16中，以第k列輸入端行Ik提供於陣列的左端，配置在第k列記憶體單元Uk1的左側，及第k列輸出端行Ok提供於陣列右端之實例來說明輸入端行Ik與輸出端行Ok的組構。
在第k列的輸入端行Ik中，諸如nMOS-FET的一組輸入儲存電晶體沿著行之方向(垂直方向)毗鄰排列。雖然輸入儲存電晶體的所有閘極連接到輸入控制線，及輸入儲存電晶體的所有汲極區連接到共同地線，但輸入儲存電晶體的每一個源極區分別各自獨立地連接到對應的水平輸入端Ik0,Ik1,Ik2,...,Ik31。且每一個輸入儲存電晶體包含記憶體單元陣列的共同基板11(見圖6)，堆疊於基板上的閘極絕緣體，堆疊於閘極絕緣體上被組構成累積輸入電子電荷的浮閘電極，堆疊於浮閘電極上的電極間介電質，以及堆疊於電極間介電質上被組構成經由輸入控制線施加以輸入驅動信號的控制閘電極。n+型半導體的高濃度雜質區陣列埋於p型半導體基板11的表面做為各個輸入儲存電晶體的源極區與汲極區。於是，一序列被隔離的通道區定義於各個源極區與對應之汲極區之間，如此，輸入儲存電晶體的每一個通道區被諸如淺溝隔離(shallow trench isolation；STI)的裝置隔離區分別地隔離。
輸入儲存電晶體的閘極結構與圖6中所說明的位元等 級之記憶體格的堆疊結構非常類似，但閘極絕緣體的厚度比基板絕緣體18的厚度薄，以便熱電子可從定義於基板11內的通道區通過閘極絕緣體穿隧到目標輸入儲存電晶體之對應的浮閘電極。例如，如果閘極絕緣體是由氧化矽膜(SiO2膜)或類似物製成，則閘極絕緣體的厚度設定在大約1至15奈米。由於閘極絕緣體的厚度比基板絕緣體18的厚度薄，因此，配置在閘極絕緣體之正下方的基板11頂表面，要製造的高於配置在基板絕緣體18之正下方的頂表面，以便指定給輸入端行Ik之浮閘電極的垂直高度與指定給記憶體單元Uk1之浮閘電極的垂直高度相同。
當輸入信號經由水平輸入端Ik0,Ik1,Ik2,...,Ik31供應給輸入儲存電晶體的每一個源極區時，當預定的寫入電壓施加於輸入端行Ik中之輸入儲存電晶體的每一個控制閘電極時，穿隧電流(福勒-諾德漢(Fowler-Nordheim)電流)從定義於基板11內的通道區通過閘極絕緣體流入對應之輸入儲存電晶體的浮閘電極，且輸入電荷分別累積在對應之輸入儲存電晶體的浮閘電極內。
在圖16說明的記憶體單元陣列中，記憶體單元陣列中的水平資料轉移線係沿著每一個水平輸入端Ik0,Ik1,Ik2,...,Ik31的方向被定義，且累積於輸入端行Ik中之浮閘電極其中之一中做為輸入信號其中之一的電子電荷被轉移到記憶體單元Uk1之毗鄰的浮閘電極，電子電荷之轉移係由電子通過配置於輸入端行Ik之浮閘電極與記憶體單元Uk1之毗鄰浮閘電極之間的單元間介電質26之量子穿隧所 建立，該穿隧係受經由控制線B1所施加的時脈信號控制，如圖16中之說明。
在第k列輸出端行Ok中，與輸入儲存電晶體的群組類似，諸如nMOS-FET的一組輸出端電晶體沿著行之方向(垂直方向)毗鄰排列。雖然輸出端電晶體的所有閘極連接到輸出控制線，及輸出端電晶體的所有源極區連接到共同偏壓線，但輸出端電晶體的每一個汲極區分別各自獨立地連接到對應的水平輸出端Ok0,Ok1,Ok2,...,Ok31。且每一個輸出端電晶體包含記憶體單元陣列的共同基板11(見圖6)，堆疊於基板上的閘極絕緣體，堆疊於閘極絕緣體上被組構成累積輸出電子電荷的浮閘電極，堆疊於浮閘電極上的電極間介電質，以及堆疊於電極間介電質上被組構成經由輸出控制線施加以輸出驅動信號的控制閘電極。n+型半導體的高濃度雜質區陣列埋於p型半導體基板11的表面做為各個輸出端電晶體的汲極區與源極區。於是，一序列被隔離的通道區定義於各個汲極區與對應之源極區之間，如此，輸出端電晶體的每一個通道區被諸如淺溝隔離(STI)的裝置隔離區分別地隔離。
與輸入儲存電晶體類似，輸出端電晶體的閘極結構與圖6中所說明的位元等級之記憶體格的堆疊結構非常類似，但閘極絕緣體的厚度比基板絕緣體18的厚度薄，以便浮閘電極中的每一個儲存狀態可以分別地影響定義於基板11內之通道區的表面電位。例如，如果閘極絕緣體是由氧化矽膜(SiO2膜)或類似物製成，則閘極絕緣體的厚 度設定在大約1至15奈米。由於閘極絕緣體的厚度比基板絕緣體18的厚度薄，因此，配置在閘極絕緣體之正下方的基板11頂表面，要製造的高於配置在基板絕緣體18之正下方的基板11頂表面，以便分配給輸出端行Ok之浮閘電極的垂直高度與分配給記憶體單元Uk1之浮閘電極的垂直高度相同。
在圖16說明的記憶體單元陣列中，記憶體單元陣列中的水平資料轉移線係沿著每一個水平輸出端Ok0,Ok1,Ok2,...,Ok31的方向被定義，且累積於配置在記憶體單元陣列之右端的記憶體單元Uk1中之浮閘電極其中之一中做為輸出信號其中之一的記憶格電子被轉移到輸出端行Ok中的浮閘電極，記憶格電子之轉移係由記憶格電子通過配置於輸出端行Ok之浮閘電極與右端記憶體單元之毗鄰浮閘電極之間的單元間介電質26之量子穿隧所建立。
於是，當預定的讀取電壓被施加於輸出端電晶體的每一個控制閘電極時，輸出信號即可從輸出端電晶體的每一個汲極區經由水平輸出端Ok0,Ok1,Ok2,...,Ok31被遞送，由於每一個輸出端電晶體中源極與汲極區間之通道區的每一次電流流動，係分別由累積於對應之輸出端電晶體之浮閘電極中的電荷量來決定。按此方式，流過輸出端電晶體之通道區的電流被感測，且其形成二進制碼，且輸出端電晶體之浮閘電極中所儲存的資料被輸出端行Ok再生。
(輸入/輸出端行的另一例)
在圖17所說明的記憶體單元陣列中，第k列的輸入端行Ik提供於陣列的左端，配置在第k列記憶體單元Uk1的左側。一對用來選擇一組毗鄰排列於第k列之輸入端行Ik中之輸入儲存電晶體的選擇電晶體，沿著輸入端行Ik兩端之行的方向提供。
輸入儲存電晶體的閘極連接到水平控制端Iwk0,Iwk1,Iwk2,...,Iwk31，且每一個輸入儲存電晶體包含記憶體單元陣列的共同基板11(見圖6)，堆疊於基板上的閘極絕緣體，堆疊於閘極絕緣體上被組構成累積輸入電子電荷的浮閘電極，堆疊於浮閘電極上的電極間介電質，以及堆疊於電極間介電質上被組構成經由水平控制端Iwk0,Iwk1,Iwk2,...,Iwk31其中之一施加以輸入驅動信號的控制閘電極。做為各個輸入儲存電晶體之源極/汲極區之高濃度雜質n+型半導體區的陣列埋於p型半導體基板11的表面，以便在源極/汲極區之間建立通道區。輸入儲存電晶體的閘極結構與圖6所說明的位元等級記憶格之堆疊結構非常類似，但閘極絕緣體的厚度比基板絕緣體18之厚度薄，以致於熱電子可從基板11通過閘極絕緣體穿隧到輸入儲存電晶體的浮閘電極。例如，如果閘極絕緣體是由氧化矽膜(SiO2膜)或類似物製成，則閘極絕緣體的厚度設定在大約1至15奈米。由於閘極絕緣體的厚度比基板絕緣體18的厚度薄，因此，配置在閘極絕緣體之正下方的基板11頂表面，要製造的高於配置在基板絕緣體18之正下方的基板11頂表面，以便指定給輸入端行Ik之浮閘電極的 垂直高度與指定給記憶體單元Uk1之浮閘電極的垂直高度相同。
在圖17說明的記憶體單元陣列中，累積於輸入端行Ik內之浮閘電極其中之一中做為輸入信號其中之一的電子電荷被轉移到記憶體單元Uk1之毗鄰的浮閘電極，電子電荷之轉移係由電子通過配置於輸入端行Ik之浮閘電極與記憶體單元Uk1之毗鄰浮閘電極之間的單元間介電質26的量子穿隧所建立，該穿隧係受經由控制線B1所施加的時脈信號控制，如圖17中之說明
如圖17之說明，一對選擇閘極線SGDk與SGSk連接到選擇電晶體對之各自的閘極。與NAND快閃記憶體類似，頁緩衝區被連接到與記憶體單元線B1,B2,...,B2j-2,B2j-1,B2j,B2j+1,...平行運行的輸入控制線，以便將輸入資訊寫入輸入記憶體單元Ik。說明於圖17的上選擇閘極線SGDk連接到上選擇電晶體的閘極。下選擇閘極線SGSk連接到下選擇電晶體的閘極。上選擇電晶體的汲極電極被連接到輸入控制線。上選擇電晶體的源極電極被連接到輸入記憶體單元Ik中之最上一個輸入儲存電晶體的汲極電極。下選擇電晶體的汲極電極被連接到輸入記憶體單元Ik中之最下一個輸入儲存電晶體的源極電極，且下選擇電晶體的源極電極被連接到共同源極線CSk。
以及，列解碼器/充電泵電路可連接到水平控制端Iwk0,Iwk1,Iwk2,...,Iwk31，且經由水平控制端Iwk0,Iwk1,Iwk2,...,Iwk31施加的電位分別控制實施輸入端行Ik之各個 輸入電晶體的電子儲存狀態，以便將輸入信號分別寫入輸入端行Ik中的每一個浮閘電極。經由水平控制端Iwk0,Iwk1,Iwk2,...,Iwk31，當預定的寫入電壓施加於基板11與輸入端行Ik中之輸入儲存電晶體的控制閘電極之間時，穿隧電流(福勒-諾德漢電流)流過閘極絕緣體，且輸入的電荷被分別累積在對應之輸入儲存電晶體的浮閘電極中。如此，記憶體單元陣列中的水平資料轉移線係沿著每一條水平控制端Iwk0,Iwk1,Iwk2,...,Iwk31的方向被定義。
至於圖17中所說明之配置在記憶體單元陣列右端的第k列輸出端行Ok，由於組構與操作基本上與圖16中所說明的列輸出端行Ok相同，因此不再重複解釋。
(反方向跨步記憶體)
如果吾人解釋的焦點放在圖3所說明之陣列中的第k列，且位元組大小或字大小之資訊隨著時脈信號同步地以步進的方式從輸入端行Ik朝向配置在記憶體單元Uk1,Uk2,Uk3,.........,Uk(n-1),Ukn之右端的輸出端行Ok轉移，圖1-17已說明了將位元組大小或字大小之資訊儲存在每一個記憶體單元Uk1,Uk2,Uk3,.........,Uk(n-1),Ukn中的直接轉移跨步記憶體(向前跨步記憶體)，但圖18說明直接轉移跨步記憶體的另一設計。
在圖18中，每一個記憶體單元Uk1,Uk2,Uk3,.........,Uk(n-1),Ukn儲存位元組大小或字大小之資訊，包括字大小的資料或指令，且位元組大小或字大小的資訊隨著時脈信 號同步地以步進之方式在相反之方向朝向配置在記憶體單元Uk1,Uk2,Uk3,.........,Uk(n-1),Ukn之陣列左端的輸出端行Ok轉移，資訊經由配置在記憶體單元Uk1,Uk2,Uk3,.........,Uk(n-1),Ukn之陣列右端的輸入端行Ik提供自處理器與在處理器中執行的結果資料。
雖然省略了圖式說明，但與已說明於圖6中的組構類似，記憶體單元Uk1,Uk2,Uk3,.........,Uk(n-1),Ukn中的每一個位元等級的記憶格包含基板11，堆疊於基板11上之基板絕緣體182j-2,182j-1,182j,18k(2j+1)其中之一，堆疊於基板絕緣體182j-2,182j-1,182j,18k(2j+1)上之浮閘電極192j-2,192j-1,192j,19k(2j+1)其中之一，被組構成累積記憶格電子以便做為電子儲存區，堆疊於浮閘電極192j-2,192j-1,192j,19k(2j+1)上之電極間介電質202j-2,202j-1,202j,20k(2j+1)其中之一，以及，堆疊於電極間介電質202j-2,202j-1,202j,20k(2j+1)上之控制閘電極222j-2,222j-1,222j,22k(2j+1)其中之一。部分的絕緣體26嵌於浮閘電極192j-2與浮閘電極192j-1之間、浮閘電極192j-1與浮閘電極192j之間、浮閘電極192j與浮閘電極192j+1之間做為記憶格電子可分別穿隧通過的單元間介電質。
與圖1-17中所說明的正向直接轉移跨步記憶體類似，在圖18中所說明的反向直接轉移跨步記憶體中，儲存在每一個記憶體單元Uk1,Uk2,Uk3,.........,Uk(n-1),Ukn中之位元組大小或字大小之資訊與三相控制信號CLOCK1、CLOCK2、及CLOCK3沿著水平資料轉移線同步地以步進 方式被量子穿隧直接轉移，以便建立位元組大小或字大小之資訊的反向跨步行為。不過，如圖19(a)-(c)中之說明，為建立藉由量子穿隧的反向跨步行為，三相控制信號CLOCK1、CLOCK2、及CLOCK3的波形與正向直接轉移跨步記憶體所用的時脈信號不同。
在反向直接轉移跨步記憶體中，控制信號CLOCK1、CLOCK2、及CLOCK3係三相三元時脈，每一時脈分別在在低(L)、中(M)、與高(H)位準之3個位準間擺動。所決定之橫跨高(H)與低(L)位準間的電位V2，要使得電場大到足以分別導致記憶格電子通過浮閘電極192j-2與浮閘電極192j-1、通過浮閘電極192j-1與浮閘電極192j、及通過浮閘電極192j與浮閘電極192j+1的量子穿隧。所決定之橫跨中(M)與低(L)位準間的電位V1為電位V2之半，以使得電場不足以分別導致通過浮閘電極192j-2與浮閘電極192j-1、通過浮閘電極192j-1與浮閘電極192j、及通過浮閘電極192j與浮閘電極192j+1的量子穿隧。
如圖19(a)所示，在t0與t1之間的時間區間，第一相控制信號CLOCK1在低(L)位準，且在時間t1，第一相控制信號CLOCK1以步進的方式上升到高(H)位準，並保持在高(H)位準一直到t2，且第一相控制信號CLOCK1在時間t2進一步以步進的方式下降到中(M)位準，並保持在中(M)位準一直到t3。且在時間t3，第一相控制信號CLOCK1以步進的方式下降到低(L)位準。 t0與t3之間的時間區間被定義為3元時脈周期τclock。於是，在圖19(a)中，t1-t0(=t2-t1=t3-t2)被定義為時脈周期τclock的三分之一(=τclock/3)。
反之，如圖19(b)之說明，在t0與t1之間的時間區間，第二相控制信號CLOCK2在中(M)位準，且第二相控制信號CLOCK2在時間t1以步進的方式下降到低(L)位準，並保持在低(L)位準一直到t2，且第二相控制信號CLOCK2在時間t2以步進的方式上升到高(H)位準，並保持在高(H)位準一直到t3。且在時間t3，第二相控制信號CLOCK2進一步以步進的方式下降到中(M)位準。其間，如圖19(c)所示，在t0與t1之間的時間區間，第三相控制信號CLOCK3在高(H)位準，且第三相控制信號CLOCK3在時間t1進一步以步進的方式下降到中(M)位準，並保持在中(M)位準一直到t2，且第三相控制信號CLOCK3在時間t2以步進的方式下降到低(L)位準，並保持在低(L)位準一直到t3。且在時間t3，第三相控制信號CLOCK3以步進的方式上升到高(H)位準。
按照圖18及19中所說明之本發明的反向直接轉移跨步記憶體的實施例，對每一個記憶體單元Uk1,Uk2,Uk3,.........,Uk(n-1),Ukn的定址不復再見，且被需求的資訊朝向連接於陣列左端的輸出端行Ok前進。存取本發明之實施例之反向直接轉移跨步記憶體的機制，是現行記憶體設計之真正的另一替代設計，現行記憶體設計係從定址模 式開始，到讀取/寫入資訊。因此，按照本發明實施例的反向直接轉移跨步記憶體，沒有定址模式的記憶體存取要比現行記憶體設計簡單許多。
(電腦系統之構造)
如圖20之說明，關於本發明之實施例的電腦系統包含處理器5與跨步快閃(marching flash；MF)主記憶體1。在此，MF主記憶體1係為藉由上述本發明之實施例之直接轉移跨步記憶體來實施的主記憶體，或直接轉移跨步主記憶體。處理器5包括具有被組構成產生時脈信號之時脈產生器113的控制單元111，及被組構成與時脈信號同步執行算術與邏輯運算的算術邏輯單元(arithmetic logic unit；ALU)112。雖然省略了圖式說明，但與圖3中的組構類似，MF主記憶體1包含記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn的陣列，每一個記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn皆具有包括字大小之資料或指令之資訊的單元、輸入端行I1,....,Ik-1,Ik,Ik+1,....,Im、及輸出端行O1,....,Ok-1,Ok,Ok+1,...., Om。此外，MF主記憶體1進一步包含圖18中所說明的反向直接轉移跨步記憶體，以便實施雙向直接轉移跨步記憶體。
與圖3所說明的組構類似，MF主記憶體1將資訊儲存在每一個記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn中，且資訊與時脈信號藉由量子穿隧以步進之方式同步地朝向輸出端行O1,....,Ok-1,Ok,Ok+1,....,Om直接轉移，以便主動地與順序地將所儲存的資訊提供給處理器5，以便ALU 112可用所儲存的資訊來執行算術與邏輯運算。
如圖20之說明，MF主記憶體1與處理器5係藉由複數個接合構件54電氣地連接。例如，每一個接合構件54可藉由附接於MF主記憶體1的第一端接腳與附接於處理器5的第二端接腳，及插入在第一與第二端接腳之間的導電凸塊來實施。關於導電塊的材料，焊球、金(Au)凸塊、銀(Ag)凸塊、銅(Cu)凸塊、鎳金(Ni-Au)合金凸塊、或鎳金銦(Ni-Au-In)合金凸塊等都可接受。
在ALU 112中處理的結果資料經由接合構件54被送出到MF主記憶體1。因此，如雙向箭頭Φ12所表示，資料在MF主記憶體1與處理器5經由接合構件54被雙向傳送。反之，關於指令之移動，如單向箭頭η11所表示， 僅只有從MF主記憶體1到處理器5之單向的指令流。
如圖20所示，關於本發明之實施例之電腦系統的構造，進一步包含諸如碟片的外部輔助記憶體9、輸入單元61、輸出單元62、及輸入/輸出(I/O)介面電路63。與習用的von Neumann電腦類似，輸入單元61接收信號或資料，及從輸出單元62送出信號或資料。例如，習知的鍵盤與習知的滑鼠可視為輸入單元6，而習知的監視器或印表機可視為輸出單元62。用於電腦間通信的習知裝置，諸如數據機與網路卡，典型上做為輸入單元61與輸出單元62裝置。須注意，指定裝置做為輸入單元61或輸出單元62視觀點而定。輸入單元61取得使用人所提供之物理移動的輸入，並將其轉換成與本發明之實施例有關之電腦系統所能瞭解的信號。例如，輸入單元61將進入的資料與指令轉換成與本發明之實施例有關之電腦系統所能理解的二進制碼電氣信號的式樣，且輸入單元61的輸出經由I/O介面電路63被饋送至MF主記憶體1。輸出單元62取得MF主記憶體1經由I/O介面電路63提供的輸入信號。接著，輸出單元62反轉輸入單元61的處理，將數位化的信號轉譯成使用者可理解的形式，將這些信號轉換成使用人可看到或閱讀的表示法。處理器5無論何時驅動輸入單元61與輸出單元62都需要I/O介面電路63。處理器5可經由I/O介面電路63與輸入單元61及輸出單元62通訊。如果在要交換不同格式之資料的情況中，I/O介面電路63將串列資料轉換成平行形式，反之亦然。若有需 要，提供產生中斷及相應類型的數字以便由處理器5進一步處理。
輔助記憶體9以比MF主記憶體1更長期的方式來儲存資料與資訊。雖然MF主記憶體1主要有關於儲存目前執行的程式與目前要被使用的資料，而輔助記憶體9通常意欲用來儲存需要保存的任何資訊，即使電腦被關機或目前沒有程式正在執行。輔助記憶體9的例子有習知的硬碟(或硬式磁碟機)習知的外接式媒體裝置(諸如光碟機)。這些儲存方法最常用來儲存電腦的作業系統，使用者的軟體收藏，及使用者想要的任何其它資料。雖然硬式磁碟機以半永久性的方式來儲存資料與軟體，及外接式媒體裝置用來保存其它資料，但此設置視不同之可用的儲存形式及使用的方便性而有各式各樣的變化。如雙箭頭Φ1所表示，資料在輔助記憶體9與MF主記憶體1及處理器5之間經由現有的導線連接53雙向地傳遞。
在圖20所說明之本發明之實施例的電腦系統中，由於整個電腦系統沒有整體線路(global wire)，因此，沒有由資料匯流排與位址匯流排所組成的匯流排，即使處理器5與MF主記憶體1之間的任何資料交換亦然，然而，在習知的電腦系統中，接線或匯流排是實施瓶頸。在此僅只有MF主記憶體1內或MF主記憶體1與對應之ALU 112的連接部分有很短的本地接線。由於沒有會產生時間延遲及這些導線間之寄生電容的整體線路，因此，本發明之實施例的電腦系統可實現非常高的處理速度與低耗電。
與本發明之實施例有關之電腦系統中所使用的MF跨步主記憶體1，其架構與現行的電腦記憶體截然不同，因為MF跨步主記憶體1係專為儲存的功能性所設計，且資訊/資料之傳遞是通過所有的記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及MF跨步主記憶體1中的Um1,Um2,Um,2j,....,Um(n-1),Umn。MF跨步主記憶體1以與處理器5相同的速度供給資訊/資料給處理器5。以時域關係看來，通過在MF跨步主記憶體1中之一記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n-1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn傳送資訊/資料所需之記憶體單元串流時間係等於在處理器5中之時鐘循環。
MF跨步主記憶體1將資訊/資料儲存在每一個記憶體單元U11,U12,U1,2j,....,U1(n-1),U1n,....；U(k-1)1,U(k-1)2,U(k-1),2j,....,U(k-1)(n.1),U(k-1)n,....；Uk1,Uk2,Uk,2j,....,Uk(n-1),Ukn,....；U(k+1)1,U(k+1)2,U(k+1),2j,....,U(k+1)(n-1),U(k+1)n,....；及Um1,Um2,Um,2j,....,Um(n-1),Umn中，並隨著時脈信號藉由量子穿隧以步進之方式朝向輸出端行O1,....,Ok-1,Ok,Ok+1,....,Om同步地直接轉移，以便提供處理器5其所儲存的資訊/資料，以致於算術邏輯單元112 可用所儲存的資訊/資料來執行算術與邏輯運算。
如圖21之說明，按照本發明之實施例的直接轉移跨步記憶體電腦系統可包含多核心處理器3，其包括複數個CPU核心31、32、33、34，被組構成經由複雜的跨步記憶體之階層群組從MF主記憶體1接收所需的資訊。在此，“複雜的跨步記憶體”包含空間地布置的複數個跨步記憶體區塊，且每一個跨步記憶體區塊皆包括記憶體單元的陣列，每一個記憶體單元皆具有一序列位元等級的記憶格用來儲存位元組大小或字大小的資訊。於是，在複雜跨步記憶體中，每一個記憶體單元隨著與CPU時脈信號同步的時脈信號以步進之方式從對應之跨步記憶體區塊的輸入側朝向對應之跨步記憶體區塊的輸出側同步地轉移，且每一個跨步記憶體區塊被隨機地存取，以致於目標跨步記憶體區塊中的每一個記憶體單元都可被隨機地存取。
圖21說明複雜跨步記憶體的階層群組連接於MF跨步主記憶體1與CPU核心31、32、33、34之間。複雜跨步記憶體的階層群組例如可包括複雜跨步暫存檔(RF)2Cp，諸如連接到管線31、32、33、34的跨步指令RF與跨步資料RF；在多階快取架構中的最小層級的複雜跨步快取記憶體2C(p-1)，諸如跨步指令快取記憶體與跨步資料快取記憶體；以及在多階快取架構中較大層級的複雜跨步快取記憶體2C1。如多核心處理器3包括複數個CPU核心31、32、33、34，資訊可從MF跨步主記憶體1移向較大層級的複雜跨步快取記憶體2C1，並從較大層級的複雜跨 步快取記憶體2C1移向最小層級的複雜跨步快取記憶體2C(p-1)，並進一步從最小層級的複雜跨步快取記憶體2C(p-1)移向複雜跨步暫存檔(RF)2Cp，並從複雜跨步暫存檔(RF)2Cp移向CPU核心31、32、33、34。
在圖21所說明之按照本發明實施例的直接轉移跨步記憶體電腦系統中，由於MF跨步主記憶體1、較大層級的複雜跨步快取記憶體2C1、最小層級的複雜跨步快取記憶體2C(p-1)、及複雜跨步暫存檔(RF)2Cp所有的速率都可由其自已的時脈率來分別調整，因此，電腦系統中的所有時序都可被調整。
如圖22之說明，按照本發明之實施例的直接轉移跨步記憶體電腦系統可包含處理器5，其包括複數條算術管線41、42、43、44，被組構成經由簡單跨步記憶體的階層群組從MF跨步主記憶體1接收所需的資訊。在此，“簡單跨步記憶體”可包括WO 2011/010445A1中所揭示的任何跨步記憶體。
因此，簡單跨步記憶體的階層群組連接於MF跨步主記憶體1與算術管線41、42、43、44之間。簡單跨步記憶體的階層群組可包括簡單跨步暫存檔(RF)2Sq，諸如連接到管線41、42、43、44的跨步指令RF與跨步資料RF；在多階快取架構中的最小層級的簡單跨步快取記憶體2S(q-1)，諸如跨步指令快取記憶體與跨步資料快取記憶體；以及在多階快取架構中較大層級的簡單跨步快取記憶體2S1。
在圖22所示之按照本發明實施例的直接轉移跨步記憶體電腦系統中，由於MF跨步主記憶體1、較大層級的簡單跨步快取記憶體2S1、最小層級的簡單跨步快取記憶體2S(q-1)、及簡單跨步暫存檔(RF)2Sq所有的速率都可由其自已的時脈率來分別調整，因此，電腦系統中的所有時序都可被調整。
(其它實施例)
在接受了本揭示的教學之後，熟悉此方面技術之人士可做到各式各樣的修改，不會偏離本發明的範圍。
例如，圖6所說明的結構僅只是實例，且直接轉移跨步記憶體之每一個位元等級的記憶格的組構可使用其它的結構。雖然圖23中所說明的結構與圖6中所說明的完全相同，當H位準的控制信號經由控制線B2j施加至控制閘電極222j之時，L位準的控制信號同時經由控制線B2j-1施加至控制閘電極222j-1，由於浮閘電極192j之電位係經由控制閘電極222j與浮閘電極192j通過電極間介電質202j之間的電容耦合所建立，有一種情況是浮閘電極192j與控制閘電極222j之間的電場高於浮閘電極192j與浮閘電極192j之間的電場。亦即，當電容耦合較弱且浮閘電極192j之電位未上升到足夠穿隧的值時，若電極間介電質20的厚度薄，則將產生浮閘電極192j-1與控制閘電極222j之間的洩漏穿隧。
為防止浮閘電極192j-1與控制閘電極222j之間此等洩 漏穿隧，圖24所說明的結構為最佳。圖24中所說明之直接轉移跨步記憶體中的位元等級記憶格分別包含共同基板11、堆疊於共同基板11上的共同覆蓋基板絕緣體18、堆疊於共同覆蓋基板絕緣體18上被組構成累積記憶格電子以便做為電子儲存區的浮閘電極192j-2,192j-1,192j,19k(2j+1)、堆疊於浮閘電極192j-2,192j-1,192j,19k(2j+1)上做為電極間介電質的共同高介電常數絕緣體20hk、堆疊於共同高介電常數絕緣體20hk之上的控制閘電極222j-2,222j-1,222j,22k(2j+1)。複數個穿隧絕緣體232j-2,232j-1,232j分別插入在浮閘電極192j-2與浮閘電極192j-1之間、浮閘電極192j-1與浮閘電極192j之間、浮閘電極192j與浮閘電極192j+1之間，做為記憶格電子可穿隧通過的單元間介電質。
在圖24說明的結構中，穿隧絕緣體232j-2,232j-1,232j之厚度tt被設定成遠小於共同高介電常數絕緣體20hk之厚度thk。於是，例如，將穿隧絕緣體232j-2,232j-1,232j之厚度tt設定成小於3奈米，及將共同高介電常數絕緣體20hk之厚度thk設定成大於50奈米。更佳是，將穿隧絕緣體232j-2,232j-1,232j之厚度tt設定成小於2奈米，以便獲得通過穿隧絕緣體232j-2,232j-1,232j之較高的穿隧機率。三相控制信號CLOCK1、CLOCK2、及CLOCK3其中之一分別施加於每一個控制閘電極222j-2,222j-1,222j,22k(2j+1)，以便通過共同高介電常數絕緣體20hk控制對應之浮閘電極192j-2,192j-1,192j,19k(2j+1)的電位。
雖然穿隧絕緣體232j-2,232j-1,232j可使用SiO2膜，但考慮浮閘電極192j-2,192j-1,192j,19k(2j+1)與控制閘電極222j-2,222j-1,222j,22k(2j+1)之間的耦合電容關係，共同高介電常數絕緣體20hk以使用相對介電常數εr高於SiO2膜的材料為較佳。具有比相對介電常數εr=5-5.5更高相對介電常數的材料尤佳，ONO膜可得到此值。例如，由εr=6的氧化鍶(SrO)膜、εr=7的氮化矽(Si3N4)膜、εr=8-11的氧化鋁(Al2O3)膜、εr=10的氧化鎂(MgO)膜、εr=16-17的氧化釔(Y2O3)膜、εr=22-23的氧化鉿(HfO2)膜、εr=22-23的氧化鋯(ZrO2)膜、εr=25-27的氧化鉭(Ta2O5)膜、εr=40的氧化鉍(Bi2O3)膜其中任一所製成的單層膜，或共同高介電常數絕緣體20hk可使用由這些材料所製成的多層複合膜。氧化鉭與氧化鉍在與多晶矽的介面處欠缺熱穩定性(須注意，在此所解釋之各個相對介電常數εr的值傾向非常取決於製造方法，在某些情況中，可能偏離這些值)。此外，其可以是由氧化矽膜與前述膜所製成的複合膜。複合膜可具有3或更多層的堆疊結構。換言之，絕緣膜以至少部分含有6或更高相對介電常數εr的材料為較佳。不過，在複合膜的情況中，所選擇的組合可導致測量整個膜都具有6或更高之有效相對介電常數εreff為較佳。小於6的有效相對介電常數εreff大約與ONO膜的相同，藉以效果大於ONO膜所無法期待的效果。此外，共同高介電常數絕緣體20hk也可以是由三元化合物所製成的絕緣膜，諸如氧化鋁鉿(HfAlO)膜。換言 之，共同高介電常數絕緣體20hk可使用包含鍶(Sr)、鋁(Al)、鎂(Mg)、釔(Y)、鉿(Hf)、鋯(Zr)、鉭(Ta)、及鉍(Bi)至少其中一元素的氧化物，或包含這些元素的氮化矽。須注意，諸如氧化鈦鍶(SrTiO3)或氧化鈦鋇鍶(BaSrTiO3)等鐵電材料也可做為用於共同高介電常數絕緣體20hk的高介電常數絕緣膜。不過，鐵電材料在與多晶矽之介面處的熱穩定性差及鐵電材料的磁滯特性必須加以考慮。
在微型化的有限情況中，當直接轉移跨步記憶體中之位元等級記憶格的特徵尺寸愈變愈小以便提高晶片上之集成的程度時，單個電子可累積在位元等級記憶格的電子儲存區中作為“記憶格電子”，且累積在目標記憶體單元中之電子儲存區其中之一中的單個記憶格電子可被直接轉移轉移到於毗鄰目標記憶體單元之下一個記憶體單元中所指定的毗鄰電子儲存區，單個記憶格電子的轉移係由控制信號直接控制，不使用邏輯電路的組合功能。
此外，在以上實施例的描述中，雖然所解釋的情況是記憶格電子之轉移係由記憶格電子通過配置於電子儲存區其中之一與毗鄰電子儲存區間之絕緣體的量子穿隧所建立，但記憶格電子的轉移也可由另一機制建立，諸如典型的電子傳輸機制，類似於CCD中所使用的機制。
因此，本發明當然包括以上未詳細描述的各種實施例與修改及類似物。因此，本發明的範圍將界定於以下的申請專利範圍。
工業適用
本發明可應用於需要較高速及低耗電之各種電腦系統的工業領域。
CLOCK1,CLOCK2,CLOCK3‧‧‧三相控制信號
B2j-2,B2j+1‧‧‧控制線
B2j-1,B2j+2‧‧‧控制線
B2j,B2j+3‧‧‧控制線
Uk1,Uk2‧‧‧記憶體單元
Uk(2j-2),Uk(2j-1)‧‧‧記憶體單元
Uk2j‧‧‧記憶體單元
B1,B2‧‧‧記憶體單元線

Claims (9)

  1. 一種直接轉移跨步記憶體，包括有記憶體單元的陣列，每一個該記憶體單元皆具有一序列位元等級的記憶格以便儲存位元組大小或字大小的資訊，位元組大小或字大小的該資訊係沿著與該序列位元等級之記憶格方向正交的方向被同步地步進轉移，每一個該位元等級之記憶格皆包含被組構成累積記憶格電子的電子儲存區，其中，累積在目標記憶體單元中之該電子儲存區其中之一中的記憶格電子被直接轉移到於毗鄰該目標記憶體單元之該下一個記憶體單元中所指定的毗鄰電子儲存區，該記憶格電子之該轉移係直接受控制信號之控制，而不使用邏輯閘電路的組合功能。
  2. 如申請專利範圍第1項之直接轉移跨步記憶體，其中，該記憶格電子之該轉移係藉由該記憶格電子通過配置於該電子儲存區之其中之一與該毗鄰電子儲存區間之絕緣體的量子穿隧所建立。
  3. 如申請專利範圍第2項之直接轉移跨步記憶體，其中，每一個該位元等級之記憶格皆包含：基板；基板絕緣體，堆疊於該基板之上；做為該電子儲存區的浮閘電極，堆疊於該基板絕緣體之上；電極間介電質，堆疊於該浮閘電極之上；以及控制閘電極，堆疊於該電極間介電質之上，被組構成 被施加以時脈信號其中之一，其中，累積於該記憶體單元之陣列中之目標記憶體單元中之該浮閘電極中之其中之一的該記憶格電子，被直接轉移到於毗鄰該目標記憶體單元之該下一個記憶體單元中所指定的毗鄰浮閘電極，該記憶格電子之該轉移係由該記憶格電子通過配置於該浮閘電極之一與該毗鄰浮閘電極間之該絕緣體的量子穿隧所建立，該量子穿隧係由施加於該控制閘電極上的該控制信號來控制。
  4. 如申請專利範圍第3項之直接轉移跨步記憶體，其中，該量子穿隧係被分別施加於指定給3個毗鄰記憶體單元之每一個的3個毗鄰控制閘電極上的三相控制信號所控制，且該記憶格電子累積於指定給該3個毗鄰記憶體單元該浮閘電極的其中之一中，且指定給該3個毗鄰記憶體單元之一組3個毗鄰浮閘電極沿著位元組大小或字大小之資訊隨著該三相控制信號同步轉移的方向朝向輸出端行推進。
  5. 如申請專利範圍第4項之直接轉移跨步記憶體，其中，在該組3個毗鄰浮閘電極中，該浮閘電極之其中一個被指定為假記憶格，該記憶格電子於該三相控制信號的前一個時序被從該假記憶格提取。
  6. 如申請專利範圍第5項之直接轉移跨步記憶體，其中，該假記憶格指定給第一個浮閘電極，其被排列在該組3個毗鄰浮閘電極中之第二個浮閘電極的下一個定位，累積在該組3個毗鄰浮閘電極中之第三個浮閘電極中的該 記憶格電子被轉移到該第二個浮閘電極。
  7. 一種包含處理器及直接轉移跨步主記憶體之電腦系統，該直接轉移跨步主記憶體被組構成主動且順序地提供其所儲存的資訊給該處理器，以便該處理器可用該儲存的資訊來執行算術與邏輯運算，該直接轉移跨步主記憶體包括記憶體單元的陣列，每一個該記憶體單元皆具有一序列位元等級的記憶格以便儲存位元組大小或字大小的資訊，每一個該位元等級的記憶格皆包含被組構成累積記憶格電子的電子儲存區，其中，累積在目標記憶體單元中之該電子儲存區其中之一中的記憶格電子被直接轉移到毗鄰該目標記憶體單元之下一個記憶體單元中所指定的毗鄰電子儲存區，該記憶格電子之該轉移係直接受控制信號之控制，而不使用邏輯閘電路的組合功能。
  8. 如申請專利範圍第7項之電腦系統，其中，該記憶格電子之該轉移係藉由該記憶格電子通過配置於該電子儲存區之其中之一與該毗鄰電子儲存區間之絕緣體的量子穿隧所建立。
  9. 如申請專利範圍第8項之電腦系統，其中，每一個該位元等級之記憶格皆包含：基板；基板絕緣體，堆疊於該基板之上；做為該電子儲存區的浮閘電極，堆疊於該基板絕緣體之上； 電極間介電質，堆疊於該浮閘電極之上；以及控制閘電極，堆疊於該電極間介電質之上，被組構成被施加以該時脈信號的其中之一，其中，累積於該記憶體單元之陣列中之目標記憶體單元中之該浮閘電極中的其中之一的該記憶格電子，被直接轉移到於毗鄰該目標記憶體單元之該下一個記憶體單元中所指定的毗鄰浮閘電極，該記憶格電子之該轉移係由該記憶格電子通過配置於該浮閘電極之一與該毗鄰浮閘電極間之該絕緣體的量子穿隧所建立，該量子穿隧係由施加於該控制閘電極上的該控制信號來控制。
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