CN105190765A - 直接传送推进存储器以及使用其的计算机系统 - Google Patents

Abstract

一种直接传送推进存储器包括存储器单元的阵列，各个存储器单元具有比特级信元的序列以存储字节大小或字大小的信息，所述字节大小或字大小的信息同步地沿着与比特级信元的序列的方向正交的方向逐步传送，各个比特级信元包括被配置为累积信元电子的电子存储区域。对象存储器单元中的电子存储区域(19_2j-1)中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域(19_2j)，所述信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。

Description

直接传送推进存储器以及使用其的计算机系统

技术领域

本发明涉及一种适用于计算机系统的新类型的推进存储器的结构，其以低能耗高速操作，另外，本发明涉及使用这种新类型的推进存储器的计算机系统。

背景技术

本发明的发明人已经提出了包括处理器和被称为“推进主存储器”的新主存储器的推进存储器计算机组织架构(参见专利文献(PTL)1)。PTL1中所提出的推进存储器计算机的处理器包括：控制单元，其具有被配置为生成时钟信号的时钟发生器；以及算术逻辑单元，其被配置为与时钟信号同步地执行算术和逻辑运算。并且，所提出的推进主存储器包括存储器单元(通常称为位置)的阵列，各个存储器单元具有字节大小或字大小的单元信息、阵列的输入端子和阵列的输出端子。然后，所提出的推进主存储器将信息存储在各个存储器单元中，并且与时钟信号同步地逐步将所述信息朝着输出端子传送，以向处理器主动地并且顺序地提供所存储的信息，使得算术逻辑单元可利用所存储的信息执行算术和逻辑运算。另外，算术逻辑单元中的处理结果被发送给推进主存储器，例外的是在指令移动的情况下，仅存在从推进主存储器至处理器的单向指令流。

依据PTL1中所述的推进存储器计算机架构，由于实现推进主存储器的存储器单元阵列中的各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，所以字节大小或字大小的信息与时钟信号同步地沿着水平数据传送线逐步传送，因此，该推进主存储器中不需要各个比特级信元的随机存取操作。然后，由于归因于处理器芯片与传统主存储器芯片或传统高速缓冲存储器芯片之间的布线的瓶颈以及并行处理器中的所有单元之间的瓶颈(这些瓶颈固有地存在于传统计算机系统中)可被去除，可实现功耗非常低的非常高速的操作。

在PTL1所提出的推进存储器计算机中，作为示例提出了通过钟控(clocked)与运算辅助的传送字节大小或字大小的信息的方式。为了建立钟控与门的组合功能，各个比特级信元中需要多个晶体管，并且推进存储器的操作通过钟控与门中的延迟来实现。

引用列表

专利文献

[专利文献1]WO2011/010445A1

发明内容

(技术问题)

鉴于这些背景，本发明的目的是提供一种具有同步系统的推进存储器的新方案，其中，可通过控制信号的控制同步地沿着水平数据传送线逐步地直接传送字节大小或字大小的信息，而无需逻辑门电路的组合功能(例如，与门的功能)的辅助，从而简化推进存储器的结构。

(问题的解决方案)

本发明的第一方面涉及一种直接传送推进存储器，其包括存储器单元阵列，各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，所述字节大小或字大小的信息同步地沿着与比特级信元序列的方向正交的方向逐步传送，各个比特级信元包括被配置为累积信元电子的电子存储区域。在本发明中，在电子存储区域中累积的电子被称为“信元电子”。在本发明的第一方面中，对象存储器单元中的电子存储区域之一中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。

在本发明的第一方面中，信元电子的传送可通过电子在电子存储区域之一与相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立，或者另选地，通过诸如经典电子传输机制(类似于电子耦合器件(CCD)中采用的机制)的另一机制来建立。

本发明的第二方面涉及一种包括处理器和直接传送推进主存储器的计算机系统，所述直接传送推进主存储器被配置为主动地并且顺序地向所述处理器提供存储的信息，使得所述处理器能够利用所存储的信息来执行算术和逻辑运算，所述直接传送推进主存储器包括存储器单元阵列，各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，各个比特级信元包括被配置为累积信元电子的电子存储区域。在本发明的第二方面中，对象存储器单元中的电子存储区域之一中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。

类似于本发明的第一方面，在本发明的第二方面中，信元电子的传送可通过电子在电子存储区域之一与相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立，或者通过诸如经典电子传输机制的另一机制来建立。

附图说明

[图1]图1示出存储器单元阵列的阵列的电路层级表示的示例，其中，多个比特级信元沿着垂直方向排列，各个比特级信元阵列实现存储器单元之一，其分别由指派给存储器单元的控制线之一来控制，以实现根据本发明的实施方式的直接传送推进存储器；

[图2]图2示出根据本发明的实施方式的代表性存储器单元的详细内部配置，以标号示出了各个比特级信元；

[图3]图3示出实现根据本发明的实施方式的直接传送推进存储器的半导体芯片上的存储器单元的全局阵列；

[图4]图4(a)示出控制信号CLOCK1的三元波形，图4(b)示出控制信号CLOCK2的三元波形，图4(c)示出控制信号CLOCK3的三元波形，其各自分别以不同的相位在低(L)、中(M)和高(H)电平的三电平之间摆动，并且示出三个控制信号CLOCK1、CLOCK2和CLOCK3实现三相三元时钟；

[图5]图5示出半导体芯片上的实际存储器单元阵列的平面图，其对应于图1所示的存储器单元阵列的电路层级表示的一部分。

[图6]图6示出在图5所示的平面图中在线VI-VI上截取的比特级信元阵列的示意性横截面图；

[图7]图7示出在图5所示的平面图中在线VII-VII上截取的比特级信元阵列的示意性横截面图；

[图8]图8(a)示出在根据本发明的实施方式的直接传送推进存储器中在t₀与t₁之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图8(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信元随信元电子前进；

[图9]图9(a)示出在根据本发明的实施方式的直接传送推进存储器中在t₁与t₂之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图9(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信元随信元电子前进；

[图10]图10(a)示出在根据本发明的实施方式的直接传送推进存储器中在t₂与t₃之间的时间间隔具有三元时钟信号的控制电极的三相电势分布，图10(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派单个虚设信元，各个虚设信元随信元电子前进；

[图11]图11示出在根据本发明的实施方式的直接传送推进存储器中在时间和空间域中信元电子的直接传送的三相行为，在空间域中周期性地指派多个虚设信元，各个虚设信元随信元电子前进，在空间域中信元电子的直接传送由箭头示出；

[图12]图12(a)示出在根据本发明的实施方式的直接传送推进存储器中在t₀与t₁之间的时间间隔具有二元时钟信号的控制电极的三相电势分布，图12(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派电子完全耗尽的理想虚设信元，各个理想虚设信元随信元电子前进；

[图13]图13(a)示出在根据本发明的实施方式的直接传送推进存储器中在t₁与t₂之间的时间间隔具有二元时钟信号的控制电极的三相电势分布，图13(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派电子完全耗尽的理想虚设信元，各个理想虚设信元随信元电子前进；

[图14]图14(a)示出在根据本发明的实施方式的直接传送推进存储器中在t₂与t₃之间的时间间隔具有二元时钟信号的控制电极的三相电势分布，图14(b)示出相邻浮动栅极之间的对应量子隧穿，分别在三个相邻浮动栅极的集合中指派电子完全耗尽的理想虚设信元，各个理想虚设信元随信元电子前进；

[图15]图15(a)示出控制信号CLOCK1的二元波形，图15(b)示出控制信号CLOCK2的二元波形，图15(c)示出控制信号CLOCK3的二元波形，其各自分别以不同的相位在低(L)和高(H)电平的二电平之间摆动，并且示出三个控制信号CLOCK1、CLOCK2和CLOCK3实现三相二元时钟；

[图16]图16示出适于根据本发明的实施方式的直接传送推进存储器的输入端子列和输出端子列的电路层级表示的示例，其中，多个输入存储晶体管或输出端子晶体管沿着垂直方向排列；

[图17]图17示出可适于根据本发明的实施方式的直接传送推进存储器的输入端子列的电路层级表示的另一示例，其中，多个输入存储晶体管沿着垂直方向排列；

[图18]图18示出实现根据本发明的实施方式的直接传送反向推进存储器的一部分的半导体芯片上的存储器单元阵列，其聚焦于第k行；

[图19]图19(a)示出适于根据本发明的实施方式的直接传送反向推进存储器的控制信号CLOCK1的三元波形，图19(b)示出控制信号CLOCK2的三元波形，图19(c)示出控制信号CLOCK3的三元波形，其各自分别以不同的相位在低(L)、中(M)和高(H)电平的三电平之间摆动，并且示出三个控制信号CLOCK1、CLOCK2和CLOCK3实现三相三元时钟；

[图20]图20示出使用根据本发明的实施方式的直接传送推进存储器作为主存储器的计算机系统的基础组织架构的示意性框图；

[图21]图21示出使用根据本发明的实施方式的直接传送推进存储器作为主存储器的具有多核处理器的计算机系统的另一组织架构的示意性框图；

[图22]图22示出使用根据本发明的实施方式的直接传送推进存储器作为主存储器的具有多个算术流水线的计算机系统的另一组织架构的示意性框图；

[图23]图23示出比特级信元阵列的示意性横截面图中的泄漏隧穿的问题，其对应于在图5所示的平面图中在线VI-VI上截取的横截面图；

[图24]图24示出可保护图23所示的泄漏隧穿的比特级信元阵列的改进结构的示意性横截面图。

具体实施方式

将参照附图描述本发明的各种实施方式。需要注意的是，贯穿附图，相同或相似的标号应用于相同或相似的部件和元件，相同或相似的部件和元件的描述将被省略或简化。通常，并且如半导体器件的表示中惯常的，将理解的是，各个附图彼此未按比例绘制并且给定附图内也未按比例绘制，尤其是，层厚度被任意绘制以便于附图的阅读。在下面的描述中阐述了特定细节，例如特定材料、工艺和设备，以便全面理解本发明。然而，对于本领域技术人员而言将显而易见的是，本发明可在没有这些特定细节的情况下实践。在其它情况下，熟知的制造材料、工艺和设备未详细阐述，以避免不必要地模糊本发明。诸如“上”、“上方”、“下”、“下方”和“垂直”的介词相对于基板的平坦表面定义，而与基板实际所保持的取向无关。层在另一层上，即使存在中间层。

尽管在图16和图17等中示出nMOSFET作为输入存储晶体管和输出端子晶体管，但是如果采用相反的极性，则pMOSFET可用作输入存储晶体管和输出端子晶体管。

(存储器单元的阵列)

如图1所示，根据本发明的实施方式的直接传送推进存储器包括存储器单元阵列。在该存储器单元阵列中，沿着列方向(垂直方向)定义多条控制线(垂直线)B_2j-2、B_2j-1、B_2j、B_k(2j+1)、...，沿着与控制线B_2j-2、B_2j-1、B_2j、B_k(2j+1)、...正交的行方向定义多条水平数据传送线TL_k0、TL_k1、TL_k2、TL_k3、...TL_k31(参见图2和图5)。通过列和行的上述定义，多个比特级信元(各个比特级信元分别具有电子存储区域)沿着图1的列方向排列，以实现多个存储器单元U_k(2j-2)、U_k(2j-1)、U_k,2j、U_k(2j+1)、...。如图2所示，例如，存储器单元U_k(2j-2)包括三十二个比特级信元Q_(2j-2)0、Q_(2j-2)1、Q_(2j-2)2、Q_(2j-2)3、...Q_(2j-2)31，这三十二个比特级信元沿着列方向排列，以实现单个存储器单元U_k(2j-2)。尽管具有相似标号的详细例示被省略，类似地，图1所示的其它存储器单元U_k(2j-1)、U_k,2j、U_k(2j+1)、....分别具有三十二个比特级信元，这三十二个比特级信元沿着列方向排列，以实现其它存储器单元U_k(2j-1)、U_k,2j、U_k(2j+1)、...。存储器单元U_k(2j-2)、U_k(2j-1)、U_k,2j、U_k(2j+1)、...中的每一个中指派的电子存储区域的相应电子存储状态由通过控制线(垂直线)B_2j-2、B_2j-1、B_2j、B_k(2j+1)、...施加的三相控制信号CLOCK1、CLOCK2和CLOCK3来控制。

即，图3所示的m*n存储器单元矩阵中的存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn、...中的每一个分别具有比特级信元序列，以存储字节大小或字大小的信息，所述字节大小或字大小的信息与三相控制信号CLOCK1、CLOCK2和CLOCK3同步地沿着水平数据传送线TL_k0、TL_k1、TL_k2、TL_k3、...TL_k31逐步传送，从而建立字节大小或字大小的信息的推进行为。如图3所示，设置在存储器单元U₁₁、...、U_(k-1)1、U_k,1、U_(k+1)1、...、U_m1的左侧的输入端子列I₁、...、I_k-1、I_k、I_k+1、...、I_m的序列被设置在阵列的左端，设置在存储器单元U_1n、...、U_(k-1)n、U_k,n、U_(k+1)n、...、U_mn的左侧的输出端子列O₁、...、O_k-1、O_k、O_k+1、...、O_m的序列被设置在阵列的右端。

根据图3所示的本发明的实施方式的直接传送推进存储器，存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn不需要刷新，因为存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn通常全部由于信息移动方案(信息推进方案)而被自动刷新。然后，对存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn中的每一个的寻址不复存在，所需信息朝着连接到存储器的右边缘的输出端子列O₁、...、O_k-1、O_k、O_k+1、...、O_m进发(如下面所说明的)。本发明的实施方式的直接传送推进存储器的存取机制确实是传统计算机系统中从寻址模式开始以读/写信息的现有存储器方案的替代方式。因此，根据本发明的实施方式的直接传送推进存储器，本发明的实施方式的计算机系统中没有寻址模式的存储器存取处理比传统计算机系统的现有存储器方案简单很多。

(比特级信元的详细结构)

如图6所示，实现本发明的实施方式的直接传送推进存储器的各个比特级信元包括基板11、层叠在基板11上的基板绝缘体18_2j-2、18_2j-1、18_2j、18_k(2j+1)中的一个、层叠在基板绝缘体18_2j-2、18_2j-1、18_2j、18_k(2j+1)上的被配置为累积信元电子以充当电子存储区域的浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)中的一个、层叠在浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)上的电极间介电体20_2j-2、20_2j-1、20_2j、20_k(2j+1)中的一个以及层叠在电极间介电体20_2j-2、20_2j-1、20_2j、20_k(2j+1)上的控制栅极22_2j-2、22_2j-1、22_2j、22_k(2j+1)中的一个。插入浮动栅极19_2j-2与浮动栅极19_2j-1之间、浮动栅极19_2j-1与浮动栅极19_2j之间、浮动栅极19_2j与浮动栅极19_2j+1之间的绝缘体26的部分分别充当信元电子可隧穿的单元间介电体。因此，例如，单元间介电体的厚度被设定为小于五纳米。优选地，单元间介电体的厚度被设定为小于三纳米，以增加利用较低施加电压的隧穿概率。更优选地，单元间介电体的厚度被设定为小于两纳米以实现穿过单元间介电体的更高的隧穿概率。对于控制栅极22_2j-2、22_2j-1、22_2j、22_k(2j+1)中的每一个，分别施加三相控制信号CLOCK1、CLOCK2和CLOCK3中的一个，以通过电极间介电体20_2j-2、20_2j-1、20_2j、20_k(2j+1)控制对应浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)的电势。

控制栅极22_2j-2、22_2j-1、22_2j、22_k(2j+1)和浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)可由掺杂多晶硅、难熔金属等制成，厚度为大约10nm至200nm。作为难熔金属，可使用钨(W)、钴(Co)、钛(Ti)或钼(Mo)，或者另选地，难熔金属的硅化物膜(例如，硅化钨(WSi₂)、硅化钴(CoSi₂)、硅化钛(TiSi₂)、硅化钼(MoSi₂)膜)或者使用这些硅化物膜的多晶硅化金属膜也是可用的。基板绝缘体18_2j-2、18_2j-1、18_2j、18_k(2j+1)和电极间介电体20_2j-2、20_2j-1、20_2j、20_k(2j+1)的厚度可为大约50nm至200nm，但是厚度取决于材料。作为充当单元间介电体的基板绝缘体18_2j-2、18_2j-1、18_2j、18_k(2j+1)、电极间介电体20_2j-2、20_2j-1、20_2j、20_k(2j+1)和绝缘体26的材料，可使用氧化硅膜(SiO₂膜)。然而，对于平面尺寸中的最小线宽为100nm或更小的小型直接传送推进存储器，考虑到浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)与控制栅极22_2j-2、22_2j-1、22_2j、22_k(2j+1)之间的耦合电容关系，具有比SiO₂膜更高的相对介电常数e_r的材料可优选用于电极间介电体20_2j-2、20_2j-1、20_2j、20_k(2j+1)。

如图7所示，存储器单元U_k(2j-2)中的各个比特级信元包括基板11、层叠在基板11上的基板绝缘体18_(2j-2,)6、18_(2j-2,)7、...中的一个、层叠在基板绝缘体18_(2j-2,)6、18_(2j-2,)7、...上的充当电子存储区域的浮动栅极19_(2j-2,)6、19_(2j-2,)7、...中的一个、层叠在浮动栅极9_(2j-2,)6、19_(2j-2,)7上的电极间介电体20_(2j-2,)6、20_(2j-2,)7中的一个以及层叠在电极间介电体20_(2j-2,)6、20_(2j-2,)7上的控制栅极22_(2j-2,)6、22_(2j-2,)7中的一个。插入浮动栅极19_(2j-2,)6与浮动栅极19_(2j-2,)7之间的绝缘体26的一部分充当防止信元电子隧穿的信元间介电体。为了防止信元电子隧穿，例如，信元间介电体的厚度被设定为大于20纳米。

(浮动栅极的电势控制)

如图1所示，对于在存储器单元U_k(2j-2)中顺序地排列的控制栅极22_(2j-2,)6、22_(2j-2,)7中的每一个，分别施加第一相控制信号CLOCK1以通过电极间介电体20_(2j-2,)6、20_(2j-2,)7同时控制浮动栅极19_(2j-2,)6、19_(2j-2,)7的电势。

并且，如图1所示，对于在存储器单元U_k(2j-1)中顺序地排列的各个控制栅极，控制栅极中的一个被表示为图6中的控制栅极22_2j-1，通过控制线B_2j-1同时施加第二相控制信号CLOCK2。类似地，对于在存储器单元U_k,2j中顺序地排列的各个控制栅极，控制栅极中的一个被表示为图6中的控制栅极22_2j，通过控制线B_2j同时施加第三相控制信号CLOCK3。另外，如图1的右侧所示，对于在朝着存储器单元阵列的右端在存储器单元U_k,2j旁边的存储器单元中顺序地排列的各个控制栅极，控制栅极中的一个被表示为图6中的控制栅极22_2j+1，通过控制线B_2j+1同时施加第一相控制信号CLOCK1，对于在朝着存储器单元阵列的右端在存储器单元U_k,2j旁边第二个的存储器单元中顺序地排列的各个控制栅极，通过控制线B_2j+2同时施加第二相控制信号CLOCK2，对于在朝着存储器单元阵列的右端在存储器单元U_k,2j旁边第三个的存储器单元中顺序地排列的各个控制栅极，通过控制线B_2j+3同时施加第三相控制信号CLOCK3。

(三相三元时钟)

如图4(a)至图4(c)中所示，控制信号CLOCK1、CLOCK2和CLOCK3分别是三相三元时钟，各个控制信号按照不同相位在低(L)、中(M)和高(H)电平的三电平之间摆动。高(H)电平与低(L)电平之间的电势V₂被确定为使得电场足够大以导致信元电子分别穿过浮动栅极19_2j-2和浮动栅极19_2j-1、穿过浮动栅极19_2j-1和浮动栅极19_2j以及穿过浮动栅极19_2j和浮动栅极19_2j+1的量子隧穿。中(M)电平与低(L)电平之间的电势V₁被确定为电势V₂的一半，使得电场不足以导致分别穿过浮动栅极19_2j-2和浮动栅极19_2j-1、穿过浮动栅极19_2j-1和浮动栅极19_2j以及穿过浮动栅极19_2j和浮动栅极19_2j+1的量子隧穿。然而，不总是需要电势V₁是电势V₂的一半，只要电势差V₂-V₁或者电势V₁不足以导致量子隧穿即可。

如图4(a)所示，在t₀与t₁之间的时间间隔，第一相控制信号CLOCK1处于低(L)电平，在时间t₁，第一相控制信号CLOCK1以逐级方式上升至中(M)电平并且保持中(M)电平直至t₂，在时间t₂，第一相控制信号CLOCK1进一步以逐级方式上升到高(H)电平并且保持高(H)电平直至t₃。并且在时间t₃，第一相控制信号CLOCK1以逐级方式下降至低(L)电平。t₀与t₃之间的时间间隔被定义为三元时钟周期tau(希腊字母)_clock。然后，在图4(a)中，t₁-t₀(＝t₂-t₁＝t₃-t₂)被定义为时钟周期tau_clock的三分之一(＝tau_clock/3)。

相比之下，如图4(b)所示，在t₀与t₁之间的时间间隔，第二相控制信号CLOCK2处于高(H)电平，在时间t₁，第二相控制信号CLOCK2以逐级方式下降至低(L)电平并且保持低(L)电平直至t₂，在时间t₂，第二相控制信号CLOCK2以逐级方式上升至中(M)电平并且保持中(M)电平直至t₃。并且在时间t₃，第二相控制信号CLOCK2进一步以逐级方式上升至高(H)电平。因此，第二相控制信号CLOCK2相对于第一相控制信号CLOCK1延迟了tau_clock/3。

此外，如图4(c)所示，在t₀与t₁之间的时间间隔，第三相控制信号CLOCK3处于中(M)电平，在时间t₁，第三相控制信号CLOCK3进一步以逐级方式上升至高(H)电平并且保持高(H)电平直至t₂，在时间t₂，第三相控制信号CLOCK3以逐级方式下降至低(L)电平并且保持低(L)电平直至t₃。并且在时间t₃，第三相控制信号CLOCK3以逐级方式上升至中(M)电平。因此，第三相控制信号CLOCK3相对于第二相控制信号CLOCK2延迟了tau_clock/3，第一相控制信号CLOCK1相对于第三相控制信号CLOCK3延迟了tau_clock/3。

(利用虚设信元的直接传送)

-t₀与t₁之间-

在图4(a)至图4(c)所示的t₀与t₁之间的时间间隔，如图8所示，对于在存储器单元U_k(2j-2)中顺序地排列的各个控制栅极，控制栅极中的一个被表示为图6中的控制栅极22_2j-2，分别施加低(L)电平的第一相控制信号CLOCK1以通过电极间介电体同时控制浮动栅极的电势。此外，在相同的t₀与t₁之间的时间间隔，如图8所示，对于在存储器单元U_k(2j-1)中顺序地排列的各个控制栅极，控制栅极中的一个被表示为图6中的控制栅极22_2j-1，通过控制线B_2j-1同时施加高(H)电平的第二个第一相控制信号CLOCK1。然后，由于在浮动栅极19_2j-2与浮动栅极19_2j-1之间施加足以导致量子隧穿的电场，所以信元电子从浮动栅极19_2j-2穿过插入浮动栅极19_2j-2与浮动栅极19_2j-1之间的单元间介电体26隧穿至浮动栅极19_2j-1。

在相同的t₀与t₁之间的时间间隔，对于在存储器单元U_k,2j中顺序地排列的各个控制栅极，控制栅极中的一个被表示为图6中的控制栅极22_2j，由于通过控制线B_2j同时施加中(M)电平的第三相控制信号CLOCK3，在浮动栅极19_2j-1与浮动栅极19_2j之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_2j穿过插入浮动栅极19_2j-1与浮动栅极19_2j之间的单元间介电体26反向隧穿至浮动栅极19_2j-1，但是浮动栅极19_2j中的信元电子已经由先前的第三相控制信号CLOCK3通过隧穿被提取到浮动栅极19_2j，浮动栅极19_2j在t₀与t₁之间的时间间隔充当虚设信元。

类似地，在相同的t₀与t₁之间的时间间隔，如图8所示，对于在存储器单元U_k,2j+1中顺序地排列的各个控制栅极，控制栅极中的一个被表示为图6中的控制栅极22_2j+1，由于通过控制线B_2j+1同时施加低(L)电平的第一相控制信号CLOCK1，所以在浮动栅极19_2j与浮动栅极19_2j+1之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_2j+1穿过插入浮动栅极19_2j和浮动栅极19_2j+1之间的单元间介电体26反向隧穿至浮动栅极19_2j，其中，由先前的第三相控制信号CLOCK3通过隧穿从浮动栅极19_2j传送的信元电子留在浮动栅极19_2j+1中。

相反，在相同的t₀与t₁之间的时间间隔，如图8所示，对于在存储器单元U_k,2j+2中顺序地排列的各个控制栅极，通过控制线B_2j+2同时施加高(H)电平的第二个第一相控制信号CLOCK1，由于在浮动栅极19_2j+1与浮动栅极19_2j+2之间施加足以导致累积在浮动栅极19_2j+1中的信元电子的量子隧穿的电场，所以信元电子从浮动栅极19_2j+1穿过插入浮动栅极19_2j+1和浮动栅极19_2j+2之间的单元间介电体26隧穿至浮动栅极19_2j+2。此外，对于在存储器单元U_k,2j+3中顺序地排列的各个控制栅极，由于通过控制线B_2j+3同时施加中(M)电平的第三相控制信号CLOCK3，所以在浮动栅极19_2j+2与浮动栅极19_2j+3之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_2j+3穿过插入浮动栅极19_2j+2和浮动栅极19_2j+3之间的单元间介电体26反向隧穿至浮动栅极19_2j+2，但是浮动栅极19_2j+3中的信元电子已经由先前的第三相控制信号CLOCK3通过隧穿被提取到下一浮动栅极，浮动栅极19_2j+3在t₀与t₁之间的时间间隔充当虚设信元。

-t₁与t₂之间-

在图4(a)至图4(c)所示的接下来的t₁与t₂之间的时间间隔，如图9所示，对于在存储器单元U_k(2j-2)中顺序地排列的各个控制栅极，分别施加中(M)电平的第一相控制信号CLOCK1以通过电极间介电体同时控制浮动栅极19_2j-2的电势。此外，在相同的接下来的t₁与t₂之间的时间间隔，如图9所示，对于在存储器单元U_k(2j-1)中顺序地排列的各个控制栅极，分别施加低(L)电平的第二相控制信号CLOCK2以通过电极间介电体同时控制浮动栅极19_2j-1的电势。在这种情况下，由于在浮动栅极19_2j-2与浮动栅极19_2j-1之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_2j-1穿过插入浮动栅极19_2j和浮动栅极19_2j-1之间的单元间介电体26反向隧穿至浮动栅极19_2j，但是在先前的t₀与t₁之间的时间间隔从浮动栅极19_2j-2传送的信元电子留在浮动栅极19_2j-1中。

在相同的t₁与t₂之间的时间间隔，如图9所示，对于在存储器单元U_k2j中顺序地排列的各个控制栅极，通过控制线B_2j同时施加高(H)电平的第三相控制信号CLOCK3。然后，因为分别施加低(L)电平的第二相控制信号CLOCK2以同时控制浮动栅极19_2j-1的电势，所以在浮动栅极19_2j-1与浮动栅极19_2j之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_2j-1穿过插入浮动栅极19_2j-1和浮动栅极19_2j之间的单元间介电体26隧穿至浮动栅极19_2j。

在相同的t₁与t₂之间的时间间隔，对于在存储器单元U_k,2j中顺序地排列的各个控制栅极，由于通过控制线B_2j+1同时施加中(M)电平的第一相控制信号CLOCK1，所以在浮动栅极19_2j与浮动栅极19_2j+1之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_2j+1穿过插入浮动栅极19_2j和浮动栅极19_2j+1之间的单元间介电体26反向隧穿至浮动栅极19_2j，但是浮动栅极19_2j+1中的信元电子已经在先前的t₀与t₁之间的时间间隔被提取到浮动栅极19_2j+1，浮动栅极19_2j+1在t₁与t₂之间的时间间隔充当虚设信元。

类似地，在相同的t₁与t₂之间的时间间隔，如图9所示，对于在存储器单元U_k,2j+2中顺序地排列的各个控制栅极，由于通过控制线B_2j+2同时施加低(L)电平的第二相控制信号CLOCK2，所以在浮动栅极19_2j+1与浮动栅极19_2j+2之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_2j+2穿过插入浮动栅极19_2j+1和浮动栅极19_2j+2之间的单元间介电体26反向隧穿至浮动栅极19_2j+1，其中，在先前的t₀与t₁之间的时间间隔从浮动栅极19_2j+1传送的信元电子留在浮动栅极19_2j+2中。

相反，在相同的t₁与t₂之间的时间间隔，如图9所示，对于在存储器单元U_k,2j+3中顺序地排列的各个控制栅极，通过控制线B_2j+3同时施加高(H)电平的第三相控制信号CLOCK3，由于在浮动栅极19_2j+2与浮动栅极19_2j+3之间施加足以导致累积在浮动栅极19_2j+2中的信元电子的量子隧穿的电场，所以信元电子从浮动栅极19_2j+2穿过插入浮动栅极19_2j+2和浮动栅极19_2j+3之间的单元间介电体26隧穿至浮动栅极19_2j+3。

-t₂与t₃之间-

在图4(a)至图4(c)所示的又接下来的t₂与t₃之间的时间间隔，如图10所示，对于在存储器单元U_k(2j-2)中顺序地排列的各个控制栅极，分别施加高(H)电平的第一相控制信号CLOCK1以通过电极间介电体同时控制浮动栅极19_2j-2的电势。此外，在相同的接下来的t₂与t₃之间的时间间隔，如图10所示，对于在存储器单元U_k(2j-1)中顺序地排列的各个控制栅极，分别施加中(M)电平的第二相控制信号CLOCK2以通过电极间介电体同时控制浮动栅极19_2j-1的电势。在这种情况下，由于在浮动栅极19_2j-2与浮动栅极19_2j-1之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_2j-1穿过插入浮动栅极19_2j和浮动栅极19_2j-1之间的单元间介电体26反向隧穿至浮动栅极19_2j，但是浮动栅极19_2j-1中的信元电子已经在先前的t₁与t₂之间的时间间隔被提取到浮动栅极19_2j，浮动栅极19_2j-1在t₂与t₃之间的时间间隔充当虚设信元。

此外，在相同的接下来的t₂与t₃之间的时间间隔，如图10所示，对于在存储器单元U_k2j中顺序地排列的各个控制栅极，分别施加低(L)电平的第三相控制信号CLOCK3以通过电极间介电体同时控制浮动栅极19_2j的电势。在这种情况下，由于在浮动栅极19_2j-2与浮动栅极19_2j之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_2j穿过插入浮动栅极19_2j-1和浮动栅极19_2j之间的单元间介电体26反向隧穿至浮动栅极19_2j-1，但是在先前的t₁与t₂之间的时间间隔从浮动栅极19_2j-1传送的信元电子留在浮动栅极19_2j中。

在相同的t₂与t₃之间的时间间隔，如图10所示，对于在存储器单元U_k(2j+1)中顺序地排列的各个控制栅极，通过控制线B_(2j+1)同时施加高(H)电平的第一相控制信号CLOCK1。然后，因为分别施加低(L)电平的第三相控制信号CLOCK3以同时控制浮动栅极19_2j的电势，所以在浮动栅极19_2j与浮动栅极19_(2j+1)之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_2j穿过插入浮动栅极19_2j和浮动栅极19_(2j+1)之间的单元间介电体26隧穿至浮动栅极19_(2j+1)。

在相同的t₂与t₃之间的时间间隔，对于在存储器单元U_k,(2j+2)中顺序地排列的各个控制栅极，由于通过控制线B_(2j+2)同时施加中(M)电平的第二相控制信号CLOCK2，所以在浮动栅极19_(2j+1)与浮动栅极19_(2j+2)之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_(2j+2)穿过插入浮动栅极19_(2j+1)和浮动栅极19_(2j+2)之间的单元间介电体26反向隧穿至浮动栅极19_(2j+1)，但是浮动栅极19_(2j+2)中的信元电子已经在先前的t₁与t₂之间的时间间隔被提取到浮动栅极19_(2j+3)，浮动栅极19_(2j+2)在t₂与t₃之间的时间间隔充当虚设信元。

类似地，在相同的t₂与t₃之间的时间间隔，如图10所示，对于在存储器单元U_k,(2j+3)中顺序地排列的各个控制栅极，由于通过控制线B_(2j+3)同时施加低(L)电平的第三相控制信号CLOCK3，所以在浮动栅极19_(2j+2)和浮动栅极19_(2j+3)之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_(2j+3)穿过插入浮动栅极19_(2j+2)和浮动栅极19_(2j+3)之间的单元间介电体26反向隧穿至浮动栅极19_(2j+2)，其中，在先前的t₁与t₂之间的时间间隔从浮动栅极19_(2j+2)传送的信元电子留在浮动栅极19_(2j+3)中。

(时间和空间域表示)

如图8至图10所示，在图1所示的存储器单元阵列中，对象存储器单元中的一个浮动栅极中累积的信元电子被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻浮动栅极，信元电子的直接传送通过信元电子在所述一个浮动栅极与相邻浮动栅极之间设置的单元间介电体处的量子隧穿来建立，所述隧穿由三相三元控制信号CLOCK1、CLOCK2和CLOCK3来控制。

在时间和空间域中的信号电荷的直接传送的以下说明中，尽管在附图中省略了具有对应标号的浮动栅极19_k1、19_k2、19_k2、...、19_k9的明确例示，所涉及的浮动栅极19_k1、19_k2、19_k2、...、19_k9将分别被视为存储器单元U_k1、U_k2、U_k2、...、U_k9中的每一个中指派的浮动栅极，在图11的下部中示出了存储器单元U_k1、U_k2、U_k2、...、U_k9的一维阵列作为空间域表示。

在图11的下部所示的存储器单元U_k1、U_k2、U_k2、...、U_k9的空间域表示中，仅示出在t_k2与t_k3之间的时间间隔存储器单元U_k1与存储器单元U_k2之间的信元电子的直接传送、在t_k5与t_k6之间的时间间隔存储器单元U_k4与存储器单元U_k5之间的信元电子的直接传送以及在t_k8与t_k9之间的时间间隔存储器单元U_k7与存储器单元U_k8之间的信元电子的直接传送作为代表性定时，在其它时间间隔的信元电子的其它直接传送的例示被省略。并且，在存储器单元U_k1、U_k2、U_k2、...、U_k9的空间域表示中，存储器单元U_k3、U_k6、U_k9和U_k12在特定定时处被示出为虚设信元D，其中由于累积的信元电子已经由先前的时钟信号通过隧穿从虚设信元D的对应浮动栅极提取到相邻浮动栅极，所以信元电子被耗尽。虚设信元D的位置随着信号电荷的推进而前进。

(a)首先，在如图11所示的t_k0与t_k1之间的时间间隔，假定中(M)电平的时钟信号被同时施加到存储器单元U_k1中的各个控制栅极。并且，在图11所示的接下来的t_k1与t_k2之间的时间间隔，高(H)电平的时钟信号被同时施加到存储器单元U_k1中的各个控制栅极，另外，M电平信号被同时施加到存储器单元U_k2中的各个控制栅极。在这种情况下，在浮动栅极19_k1和浮动栅极19_k2之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k2穿过插入浮动栅极19_k1和浮动栅极19_k2之间的单元间介电体26反向隧穿至浮动栅极19_k1，但是浮动栅极19_k2中的信元电子已经由先前的时钟信号通过隧穿被提取到浮动栅极19_k2，浮动栅极19_k2在t_k1与t_k2之间的时间间隔充当虚设信元D。

(b)在图11所示的又接下来的t_k2与t_k3之间的时间间隔，对于存储器单元U_k1中的各个控制栅极，分别施加低(L)电平的时钟信号以通过电极间介电体26控制浮动栅极的电势。此外，在相同的t_k2与t_k3之间的时间间隔，对于存储器单元U_k2中的各个控制栅极，同时施加H电平信号。然后，由于在浮动栅极19_k1与浮动栅极19_k2之间施加足以导致量子隧穿的电场，所以信元电子从浮动栅极19_k1穿过插入浮动栅极19_k1和浮动栅极19_k2之间的单元间介电体26隧穿至浮动栅极19_k2。信元电子的隧穿传送在图11的下部所示的空间域中由箭头表示。然后，信号电荷朝着存储器单元阵列的右端推进，与时钟信号同步地传送字节大小或字大小的信息。在相同的t_k2与t_k3之间的时间间隔，对于存储器单元U_k3中的各个控制栅极，由于同时施加M电平信号，所以在浮动栅极19_k2与浮动栅极19_k3之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k3穿过插入浮动栅极19_k2和浮动栅极19_k3之间的单元间介电体26反向隧穿至浮动栅极19_k2，但是浮动栅极19_k3中的信元电子已经由先前的时钟信号通过隧穿被提取至浮动栅极19_k3，浮动栅极19_k3在t_k2与t_k3之间的时间间隔充当虚设信元D。

(c)在图11所示的又接下来的t_k3与t_k4之间的时间间隔，对于存储器单元U_k1中的各个控制栅极，分别施加M电平信号以通过电极间介电体控制浮动栅极19_k1的电势。此外，在相同的接下来的t_k3与t_k4之间的时间间隔，对于存储器单元U_k2中的各个控制栅极，分别施加L电平信号以通过电极间介电体控制浮动栅极19_k2的电势。由于在浮动栅极19_k1与浮动栅极19_k2之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k2穿过插入浮动栅极19_k3和浮动栅极19_k2之间的单元间介电体26反向隧穿至浮动栅极19_k3，但是在先前的t_k2与t_k3之间的时间间隔从浮动栅极19_k1传送的信元电子留在浮动栅极19_k2中。另外，在相同的t_k3与t_k4之间的时间间隔，对于存储器单元U_k3中的各个控制栅极，同时施加H电平信号。然后，因为分别施加L电平的时钟信号以控制浮动栅极9_k2的电势，所以在浮动栅极19_k2与浮动栅极19_k3之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_k2穿过插入浮动栅极19_k2和浮动栅极19_k3之间的单元间介电体26隧穿至浮动栅极19_k3。然后，信号电荷朝着存储器单元阵列的右端推进，并且与时钟信号同步地传送字节大小或字大小的信息。此外，在相同的t_k3与t_k4之间的时间间隔，对于存储器单元U_k4中的各个控制栅极，由于同时施加M电平信号，所以在浮动栅极19_k3与浮动栅极19_k4之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k4穿过插入浮动栅极19_k3和浮动栅极19_k4之间的单元间介电体26反向隧穿至浮动栅极19_k3，但是浮动栅极19_k4中的信元电子已经在先前的t_k2与t_k3之间的时间间隔被提取至浮动栅极19_k4，浮动栅极19_k4在t_k1与t_k2之间的时间间隔充当虚设信元D。

(d)在图11所示的又接下来的t_k4与t_k5之间的时间间隔，对于存储器单元U_k1中的各个控制栅极，分别施加H电平信号以控制浮动栅极19_k1的电势。此外，在相同的接下来的t_k4与t_k5之间的时间间隔，对于存储器单元U_k2中的各个控制栅极，分别施加M电平信号以控制浮动栅极19_k2的电势。由于在浮动栅极19_k1和浮动栅极19_k2之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k2反向隧穿至浮动栅极19_k3，但是浮动栅极19_k2中的信元电子已经在先前的t₁与t_k4之间的时间间隔被提取至浮动栅极19_k3，浮动栅极19_k2在t_k4与t_k5之间的时间间隔充当虚设信元D。此外，在相同的接下来的t_k4与t_k5之间的时间间隔，对于存储器单元U_k3中的各个控制栅极，分别施加L电平信号以控制浮动栅极19_k3的电势。由于在浮动栅极19_k2与浮动栅极19_k3之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k3反向隧穿至浮动栅极19_k2，但是在先前的t₁与t_k4之间的时间间隔从浮动栅极19_k2传送的信元电子留在浮动栅极19_k3中。另外，在相同的t_k4与t_k5之间的时间间隔，对于存储器单元U_kk4中的各个控制栅极，同时施加H电平信号。然后，因为分别施加L电平的时钟信号以控制浮动栅极19_k3的电势，所以在浮动栅极19_k3与浮动栅极19_k4之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_k3隧穿至浮动栅极19_k4。然后，信号电荷朝着存储器单元阵列的右端推进，并且与时钟信号同步地传送字节大小或字大小的信息。另外，在相同的t_k4与t_k5之间的时间间隔，对于存储器单元U_k5中的各个控制栅极，由于同时施加M电平信号，所以在浮动栅极19_k4与浮动栅极19_k5之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k5反向隧穿至浮动栅极19_k4，但是浮动栅极19_k5中的信元电子已经在先前的t₃与t_k4之间的时间间隔被提取至浮动栅极19_k6，浮动栅极19_k5在t_k4与t_k5之间的时间间隔充当虚设信元D。

(e)在图11所示的又接下来的t_k5与t_k6之间的时间间隔，对于存储器单元U_k1中的控制栅极，施加L电平信号以控制浮动栅极的电势。此外，在t_k5与t_k6之间的时间间隔，对于存储器单元U_k2中的控制栅极，施加H电平信号。然后，由于在浮动栅极19_k1与浮动栅极19_k2之间施加足以导致量子隧穿的电场，所以信元电子从浮动栅极19_k1隧穿至浮动栅极19_k2。图11的下部中的左侧箭头表示信元电子的隧穿传送。在t_k2与t_k6之间的时间间隔，对于存储器单元U_k3中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k2与浮动栅极19_k3之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k3反向隧穿至浮动栅极19_k2，但是浮动栅极19_k3中的信元电子已经由先前的时钟信号通过隧穿被提取至浮动栅极19_k3，浮动栅极19_k3在t_k5与t_k6之间的时间间隔充当虚设信元D。

此外，在t_k5与t_k6之间的时间间隔，对于存储器单元U_k4中的控制栅极，施加L电平信号以控制浮动栅极19_k4的电势。由于在浮动栅极19_k3与浮动栅极19_k4之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k4反向隧穿至浮动栅极19_k3，但是在先前的t_k4与t_k5之间的时间间隔从浮动栅极19_k3传送的信元电子留在浮动栅极19_k4中。另外，在t_k5与t_k6之间的时间间隔，对于存储器单元U_k5中的控制栅极，施加H电平信号。然后，因为施加L电平的时钟信号以控制浮动栅极19_k4的电势，所以在浮动栅极19_k4与浮动栅极19_k5之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_k4隧穿至浮动栅极19_k5。图11的下部中的右侧箭头表示信元电子的隧穿传送。然后，信号电荷朝着存储器单元阵列的右端推进，并且与时钟信号同步地传送字节大小或字大小的信息。另外，在t_k5与t_k6之间的时间间隔，对于存储器单元U_k6中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k5与浮动栅极19_k6之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k6反向隧穿至浮动栅极19_k5，但是浮动栅极19_k6中的信元电子已经在先前的t_k4与t_k5之间的时间间隔被提取至浮动栅极19_k6，浮动栅极19_k6在t_k6与t_k6之间的时间间隔充当虚设信元D。

(f)在图11所示的又接下来的t_k6与t_k7之间的时间间隔，对于存储器单元U_k1中的控制栅极，施加M电平信号以控制浮动栅极19_k的电势。此外，在t_k6与t_k7之间的时间间隔，对于存储器单元U_k2中的控制栅极，施加L电平信号以控制浮动栅极19_k的电势。由于在浮动栅极19_k1与浮动栅极19_k2之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k2反向隧穿至浮动栅极19_k1，但是在先前的t_k5与t_k6之间的时间间隔从浮动栅极19_k1传送的信元电子留在浮动栅极19_k2中。另外，在t_k6与t_k7之间的时间间隔，对于存储器单元U_k3中的控制栅极，施加H电平信号。然后，因为施加L电平的时钟信号以控制浮动栅极19_k2的电势，所以在浮动栅极19_k2与浮动栅极19_k3之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_k2隧穿至浮动栅极19_k3。此外，在t_k6与t_k7之间的时间间隔，对于存储器单元U_k4中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k3与浮动栅极19_k4之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k4反向隧穿至浮动栅极19_k3，但是浮动栅极19_k4中的信元电子已经在先前的t_k5与t_k6之间的时间间隔被提取至浮动栅极19_k5，浮动栅极19_k4在t₆与t₇之间的时间间隔充当虚设信元D。

此外，在t_k6与t_k7之间的时间间隔，对于存储器单元U_k5中的控制栅极，施加L电平信号以控制浮动栅极19_k5的电势。由于在浮动栅极19_k4与浮动栅极19_k5之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k5反向隧穿至浮动栅极19_k4，但是在先前的t_k5与t_k6之间的时间间隔从浮动栅极19_k4传送的信元电子留在浮动栅极19_k5中。另外，在t_k6与t_k7之间的时间间隔，对于存储器单元U_k6中的控制栅极，施加H电平信号。然后，因为施加L电平的时钟信号以控制浮动栅极19_k5的电势，所以在浮动栅极19_k5与浮动栅极19_k6之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_k5隧穿至浮动栅极19_k6。然后，信号电荷朝着存储器单元阵列的右端推进，并且与时钟信号同步地传送字节大小或字大小的信息。另外，在t_k6与t_k7之间的时间间隔，对于存储器单元U_k7中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k6与浮动栅极19_k7之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k7反向隧穿至浮动栅极19_k6，但是浮动栅极19_k7中的信元电子已经在先前的t_k5与t_k6之间的时间间隔被提取，浮动栅极19_k7在t_k6与t_k7之间的时间间隔充当虚设信元D。

(g)在图11所示的又接下来的t_k7与t_k8之间的时间间隔，对于存储器单元U_k1中的控制栅极，施加H电平信号以控制浮动栅极19_k1的电势。此外，在t_k7与t_k8之间的时间间隔，对于存储器单元U_k2中的控制栅极，施加M电平信号以控制浮动栅极19_k2的电势。由于在浮动栅极19_k1与浮动栅极19_k2之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k2反向隧穿至浮动栅极19_k3，但是浮动栅极19_k2在t_k7与t_k8之间的时间间隔充当虚设信元D。此外，在t_k7与t_k8之间的时间间隔，对于存储器单元U_k3中的控制栅极，施加L电平信号以控制浮动栅极19_k3的电势。由于在浮动栅极19_k2与浮动栅极19_k3之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k3反向隧穿至浮动栅极19_k2。另外，在t_k7与t_k8之间的时间间隔，对于存储器单元U_k4中的控制栅极，施加H电平信号。然后，由于在浮动栅极19_k3与浮动栅极19_k4之间施加足以导致量子隧穿的电场，所以信元电子从浮动栅极19_k3隧穿至浮动栅极19_k4。另外，在t_k7与t_k8之间的时间间隔，对于存储器单元U_k5中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k4与浮动栅极19_k5之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k5反向隧穿至浮动栅极19_k4，但是浮动栅极19_k5在t_k7与t_k8之间的时间间隔充当虚设信元D。

此外，在t_k7与t_k8之间的时间间隔，对于存储器单元U_k6中的控制栅极，施加L电平信号以控制浮动栅极19_k6的电势。由于在浮动栅极19_k5与浮动栅极19_k6之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k6反向隧穿至浮动栅极19_k5。另外，在t_k7与t_k8之间的时间间隔，对于存储器单元U_k7中的控制栅极，施加H电平信号。然后，因为施加L电平的时钟信号以控制浮动栅极19_k6的电势，所以在浮动栅极19_k6与浮动栅极19_k7之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_k6隧穿至浮动栅极19_k7。然后，信号电荷朝着存储器单元阵列的右端推进，并且与时钟信号同步地传送字节大小或字大小的信息。另外，在t_k7与t_k8之间的时间间隔，对于存储器单元U_k8中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k7与浮动栅极19_k8之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k8反向隧穿至浮动栅极19_k7，但是浮动栅极19_k8在t_k7与t_k8之间的时间间隔充当虚设信元D。

(h)在图11所示的又接下来的t_k8与t_k9之间的时间间隔，对于存储器单元U_k1中的控制栅极，施加L电平信号以控制浮动栅极的电势。此外，在t_k8与t_k9之间的时间间隔，对于存储器单元U_k2中的控制栅极，施加H电平信号。然后，由于在浮动栅极19_k1与浮动栅极19_k2之间施加足以导致量子隧穿的电场，所以信元电子从浮动栅极19_k1隧穿至浮动栅极19_k2。图11的下部中的左侧箭头表示信元电子的隧穿传送。在t_k2与t_k9之间的时间间隔，对于存储器单元U_k3中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k2与浮动栅极19_k3之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k3反向隧穿至浮动栅极19_k2，但是浮动栅极19_k3在t_k8与t_k9之间的时间间隔充当虚设信元D。

此外，在t_k8与t_k9之间的时间间隔，对于存储器单元U_k4中的控制栅极，施加L电平信号以控制浮动栅极19_k4的电势。由于在浮动栅极19_k3与浮动栅极19_k4之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k4反向隧穿至浮动栅极19_k3。另外，在t_k8与t_k9之间的时间间隔，对于存储器单元U_k5中的控制栅极，施加H电平信号。然后，因为施加L电平的时钟信号以控制浮动栅极19_k4的电势，所以在浮动栅极19_k4与浮动栅极19_k5之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_k4隧穿至浮动栅极19_k5。图11的下部中的中心箭头表示信元电子的隧穿传送。另外，在t_k8与t_k9之间的时间间隔，对于存储器单元U_k6中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k5与浮动栅极19_k6之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k6反向隧穿至浮动栅极19_k5，但是浮动栅极19_k6在t_k8与t_k9之间的时间间隔充当虚设信元D。

此外，在t_k8与t_k9之间的时间间隔，对于存储器单元U_k7中的控制栅极，施加L电平信号以控制浮动栅极19_k7的电势。由于在浮动栅极19_k6与浮动栅极19_k7之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_k7反向隧穿至浮动栅极19_k6。另外，在t_k8与t_k9之间的时间间隔，对于存储器单元U_k8中的控制栅极，施加H电平信号。然后，因为施加L电平的时钟信号以控制浮动栅极19_k7的电势，所以在浮动栅极19_k7与浮动栅极19_k8之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_k7隧穿至浮动栅极19_k8。图11的下部中的右侧箭头表示信元电子的隧穿传送。然后，信号电荷朝着存储器单元阵列的右端推进，并且与时钟信号同步地传送字节大小或字大小的信息。另外，在t_k8与t_k9之间的时间间隔，对于存储器单元U_k9中的控制栅极，由于施加M电平信号，所以在浮动栅极19_k8与浮动栅极19_k9之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_k9反向隧穿至浮动栅极19_k8，但是浮动栅极19_k9在t_k8与t_k9之间的时间间隔充当虚设信元D。

(在理想情况下利用三相二元时钟的直接传送)

在图8至图11中，采用在低(L)、中(M)和高(H)电平的三电平之间摆动的三相三元时钟以防止来自前一存储器单元的信元电子沿着推进方向的反向传送。然而，在采用理想虚设信元的方案(其中，信元电子被完全耗尽，使得在前一存储器单元中指派的浮动栅极中累积的信元电子已经通过先前的时钟信号被完全提取到再前一个存储器单元中的相邻浮动栅极)中，可使用如图15(a)至图15(c)所示的三相二元时钟，即使由于不存在可从前一浮动栅极反向隧穿至对象浮动栅极的信元电子，在对象浮动栅极与前一浮动栅极之间建立足以导致量子隧穿的电场。

在图15(a)至图15(c)中，高(H)电平与低(L)电平之间的电势V₂被确定为使得电场足够大以导致信元电子分别穿过图6所示的配置中的浮动栅极19_2j-2和浮动栅极19_2j-1、穿过浮动栅极19_2j-1和浮动栅极19_2j以及穿过浮动栅极19_2j和浮动栅极19_2j+1的量子隧穿。

如图15(a)所示，在t₀与t₂之间的时间间隔，第一相控制信号CLOCK1处于L电平，并且在时间t₂，第一相控制信号CLOCK1以逐级方式上升至高(H)电平并且保持H电平直至t₃。并且在时间t₃，第一相控制信号CLOCK1以逐级方式下降至L电平。t₀与t₃之间的时间间隔被定义为时钟周期tau_clock。然后，在图4(a)中，t₁-t₀(＝t₂-t₁＝t₃-t₂)被定义为时钟周期tau_clock的三分之一(＝tau_clock/3)。

相比之下，如图15(b)所示，在t₀与t₁之间的时间间隔，第二相控制信号CLOCK2处于H电平，并且在时间t₁，第二相控制信号CLOCK2以逐级方式下降至L电平并且保持L电平直至t₃，在时间t₃，第二相控制信号CLOCK2以逐级方式上升至H电平。此外，如图15(c)所示，在t₀与t₁之间的时间间隔，第三相控制信号CLOCK3处于L电平，并且在时间t₁，第三相控制信号CLOCK3以逐级方式上升至H电平并且保持H电平直至t₂，在时间t₂，第三相控制信号CLOCK3以逐级方式下降至L电平并且保持L电平直至t₃。

-t₀与t₁之间-

在图15(a)至图15(c)所示的t₀与t₁之间的时间间隔，如图12所示，对于存储器单元U_k(2j-2)中的各个控制栅极，分别施加L电平的第一相控制信号CLOCK1以通过电极间介电体同时控制浮动栅极的电势。此外，在相同的t₀与t₁之间的时间间隔，如图12所示，对于存储器单元U_k(2j-1)中的各个控制栅极，通过控制线B_2j-1同时施加H电平的第二个第一相控制信号CLOCK1。然后，由于在浮动栅极19_2j-2与浮动栅极19_2j-1之间施加足以导致量子隧穿的电场，所以信元电子从浮动栅极19_2j-2隧穿至浮动栅极19_2j-1。

在相同的t₀与t₁之间的时间间隔，对于存储器单元U_k,2j中的各个控制栅极，由于通过控制线B_2j同时施加L电平的第三相控制信号CLOCK3，所以尽管在浮动栅极19_2j-1与浮动栅极19_2j之间建立足以导致量子隧穿的电场，由于浮动栅极19_2j中的信元电子已经由先前的第三相控制信号CLOCK3通过隧穿被完全提取至浮动栅极19_2j，所以任何电子均无法从浮动栅极19_2j反向隧穿至浮动栅极19_2j-1，浮动栅极19_2j在t₀与t₁之间的时间间隔充当理想虚设信元。

类似地，在相同的t₀与t₁之间的时间间隔，如图12所示，对于存储器单元U_k,2j+1中的各个控制栅极，由于通过控制线B_2j+1同时施加L电平的第一相控制信号CLOCK1，所以在浮动栅极19_2j与浮动栅极19_2j+1之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_2j+1反向隧穿至浮动栅极19_2j，其中，由先前的第三相控制信号CLOCK3通过隧穿从浮动栅极19_2j完全传送的信元电子被完全留在浮动栅极19_2j+1中。

相反，在相同的t₀与t₁之间的时间间隔，如图12所示，对于存储器单元U_k,2j+2中的各个控制栅极，通过控制线B_2j+2同时施加H电平的第二个第一相控制信号CLOCK1，由于在浮动栅极19_2j+1与浮动栅极19_2j+2之间施加足以导致浮动栅极19_2j+1中累积的信元电子的量子隧穿的电场，所以信元电子从浮动栅极19_2j+1隧穿至浮动栅极19_2j+2。此外，对于存储器单元U_k,2j+3中的各个控制栅极，由于通过控制线B_2j+3同时施加L电平的第三相控制信号CLOCK3，所以尽管在浮动栅极19_2j+2与浮动栅极19_2j+3之间建立足以导致量子隧穿的电场，但是由于浮动栅极19_2j+3中的信元电子已经由先前的第三相控制信号CLOCK3通过隧穿完全提取到下一浮动栅极，所以任何电子均无法从浮动栅极19_2j+3反向隧穿至浮动栅极19_2j+2，浮动栅极19_2j+3在t₀与t₁之间的时间间隔充当理想虚设信元。

-t₁与t₂之间-

在图15(a)至图15(c)所示的接下来的t₁与t₂之间的时间间隔，如图13所示，对于存储器单元U_k(2j-2)中的各个控制栅极，分别施加L电平的第一相控制信号CLOCK1以通过电极间介电体同时控制浮动栅极19_2j-2的电势。此外，在相同的接下来的t₁与t₂之间的时间间隔，如图13所示，对于存储器单元U_k(2j-1)中的各个控制栅极，分别施加L电平的第二相控制信号CLOCK2以通过电极间介电体同时控制浮动栅极19_2j-1的电势。在这种情况下，由于在浮动栅极19_2j-2与浮动栅极19_2j-1之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_2j-1反向隧穿至浮动栅极19_2j，但是在先前的t₀与t₁之间的时间间隔从浮动栅极19_2j-2完全传送的信元电子被完全留在浮动栅极19_2j-1中。

在相同的t₁与t₂之间的时间间隔，如图13所示，对于存储器单元U_k2j中的各个控制栅极，通过控制线B_2j同时施加H电平的第三相控制信号CLOCK3。然后，因为分别施加L电平的第二相控制信号CLOCK2以同时控制浮动栅极19_2j-1的电势，所以在浮动栅极19_2j-1与浮动栅极19_2j之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_2j-1隧穿至浮动栅极19_2j。

在相同的t₁与t₂之间的时间间隔，对于存储器单元U_k,2j中的各个控制栅极，由于通过控制线B_2j+1同时施加L电平的第一相控制信号CLOCK1，所以尽管在浮动栅极19_2j与浮动栅极19_2j+1之间建立足以导致量子隧穿的电场，但是由于浮动栅极19_2j+1中的信元电子已经在先前的t₀与t₁之间的时间间隔被完全提取至浮动栅极19_2j+1，所以任何电子均无法从浮动栅极19_2j+1反向隧穿至浮动栅极19_2j，浮动栅极19_2j+1在t₁与t₂之间的时间间隔充当理想虚设信元。

类似地，在相同的t₁与t₂之间的时间间隔，如图13所示，对于存储器单元U_k,2j+2中的各个控制栅极，由于通过控制线B_2j+2同时施加L电平的第二相控制信号CLOCK2，所以在浮动栅极19_2j+1与浮动栅极19_2j+2之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_2j+2反向隧穿至浮动栅极19_2j+1，其中，在先前的t₀与t₁之间的时间间隔从浮动栅极19_2j+1完全传送的信元电子被完全留在浮动栅极19_2j+2中。

相反，在相同的t₁与t₂之间的时间间隔，如图13所示，对于存储器单元U_k,2j+3中的各个控制栅极，通过控制线B_2j+3同时施加H电平的第三相控制信号CLOCK3，由于在浮动栅极19_2j+2与浮动栅极19_2j+3之间施加足以导致浮动栅极19_2j+2中累积的信元电子的量子隧穿的电场，所以信元电子从浮动栅极19_2j+2隧穿至浮动栅极19_2j+3。

-t₂与t₃之间-

在图15(a)至图15(c)所示的再接下来的t₂与t₃之间的时间间隔，如图14所示，对于存储器单元U_k(2j-2)中的各个控制栅极，分别施加高(H)电平的第一相控制信号CLOCK1以通过电极间介电体同时控制浮动栅极19_2j-2的电势。此外，在相同的接下来的t₂与t₃之间的时间间隔，如图14所示，对于存储器单元U_k(2j-1)中的各个控制栅极，分别施加L电平的第二相控制信号CLOCK2以通过电极间介电体同时控制浮动栅极19_2j-1的电势。在这种情况下，尽管在浮动栅极19_2j-2与浮动栅极19_2j-1之间建立足以导致量子隧穿的电场，但是由于浮动栅极19_2j-1中的信元电子已经在先前的t₁与t₂之间的时间间隔被完全提取至浮动栅极19_2j，所以任何电子均无法从浮动栅极19_2j-1反向隧穿至浮动栅极19_2j，浮动栅极19_2j-1在t₂与t₃之间的时间间隔充当理想虚设信元。

此外，在相同的接下来的t₂与t₃之间的时间间隔，如图14所示，对于存储器单元U_k2j中的各个控制栅极，分别施加L电平的第三相控制信号CLOCK3以通过电极间介电体同时控制浮动栅极19_2j的电势。在这种情况下，由于在浮动栅极19_2j-2与浮动栅极19_2j之间没有建立足以导致量子隧穿的电场，所以任何电子均无法从浮动栅极19_2j反向隧穿至浮动栅极19_2j-1，但是在先前的t₁与t₂之间的时间间隔从浮动栅极19_2j-1完全传送的信元电子被完全留在浮动栅极19_2j中。

在相同的t₂与t₃之间的时间间隔，如图14所示，对于存储器单元U_k(2j+1)中的各个控制栅极，通过控制线B_(2j+1)同时施加H电平的第一相控制信号CLOCK1。然后，因为分别施加L电平的第三相控制信号CLOCK3以同时控制浮动栅极19_2j的电势，所以在浮动栅极19_2j与浮动栅极19_(2j+1)之间施加足以导致量子隧穿的电场，因此信元电子从浮动栅极19_2j隧穿至浮动栅极19_(2j+1)。

在相同的t₂与t₃之间的时间间隔，对于存储器单元U_k,(2j+2)中的各个控制栅极，由于通过控制线B_(2j+2)同时施加L电平的第二相控制信号CLOCK2，所以尽管在浮动栅极19_(2j+1)与浮动栅极19_(2j+2)之间建立足以导致量子隧穿的电场，但是由于浮动栅极19_(2j+2)中的信元电子已经在先前的t₁与t₂之间的时间间隔被完全提取至浮动栅极19_(2j+3)，所以任何电子均无法从浮动栅极19_(2j+2)反向隧穿至浮动栅极19_(2j+1)，浮动栅极19_(2j+2)在t₂与t₃之间的时间间隔充当理想虚设信元。

类似地，在相同的t₂与t₃之间的时间间隔，如图14所示，对于存储器单元U_k,(2j+3)中的各个控制栅极，由于通过控制线B_(2j+3)同时施加L电平的第三相控制信号CLOCK3，所以在浮动栅极19_(2j+2)与浮动栅极19_(2j+3)之间没有建立足以导致量子隧穿的电场，任何电子均无法从浮动栅极19_(2j+3)反向隧穿至浮动栅极19_(2j+2)，其中，在先前的t₁与t₂之间的时间间隔从浮动栅极19_(2j+2)完全传送来的信元电子被完全留在浮动栅极19_(2j+3)中。

(输入/输出端子列)

在图3中，作为示例示出了使得设置在存储器单元U₁₁、...、U_(k-1)1、U_k,1、U_(k+1)1、...、U_m1的左侧的输入端子列I₁、...、I_k-1、I_k、I_k+1、...、I_m的序列被布置在阵列的左端，设置在存储器单元U_1n、...、U_(k-1)n、U_k,n、U_(k+1)n、...、U_mn的左侧的输出端子列O₁、...、O_k-1、O_k、O_k+1、...、O_m的序列被布置在阵列的右端的拓扑。尽管许多配置可用于输入端子列I₁、...、I_k-1、I_k、I_k+1、...、I_m和输出端子列O₁、...、O_k-1、O_k、O_k+1、...、O_m的电路拓扑，在设置在第k行存储器单元U_k1的左侧的第k行输入端子列I_k被设置在阵列的左端，第k行输出端子列O_k被设置在阵列的右端的图16中，示出了输入端子列I_k和输出端子列O_k的配置的示例。

在第k行输入端子列I_k中，一组输入存储晶体管(例如，nMOS-FET)沿着列方向(垂直方向)相邻地排列。尽管输入存储晶体管的所有栅极均连接到输入控制线，并且输入存储晶体管的所有漏区均连接到公共地线，输入存储晶体管的各个源区分别独立地连接到对应水平输入端子I_k0、I_k1、I_k2、...。并且，各个输入存储晶体管包括存储器单元阵列(参见图6)的公共基板11、层叠在基板上的栅绝缘体、层叠在栅绝缘体上的被配置为累积输入电子电荷的浮动栅极、层叠在浮动栅极上的电极间介电体、以及层叠在电极间介电体上的被配置为通过输入控制线被施加输入驱动信号的控制栅极。n⁺型半导体的高杂质浓度区域的阵列被埋在p型半导体基板11的表面作为相应输入存储晶体管的源区和漏区。然后，在各个源区与对应漏区之间限定被隔离的沟道区的序列，使得输入存储晶体管的各个沟道区分别通过诸如浅沟槽隔离(STI)的器件隔离区域隔离。

输入存储晶体管的栅结构非常类似于图6所示的比特级信元的层叠结构，但是栅绝缘体的厚度比基板绝缘体18的厚度薄，使得热电子可从基板11中限定的沟道区穿过栅绝缘体隧穿至对象输入存储晶体管的对应浮动栅极。例如，如果栅绝缘体由氧化硅膜(SiO₂膜)等制成，则栅绝缘体的厚度被设定为大约一纳米至十五纳米。由于栅绝缘体的厚度比基板绝缘体18的厚度薄，所以使设置在栅绝缘体正下方的基板11的顶表面高于设置在基板绝缘体18正下方的基板11的顶表面，使得指派给输入端子列I_k的浮动栅极的垂直水平与指派给存储器单元U_k1的浮动栅极的垂直水平相同。

随着通过水平输入端子I_k0、I_k1、I_k2、...、I_k31将输入信号供应给输入存储晶体管的各个源区，当预定写入电压被施加到输入端子列I_k中的输入存储晶体管的各个控制栅极时，隧穿电流(Fowler-Nordheim电流)从基板11中限定的沟道区穿过栅绝缘体流到对应输入存储晶体管的浮动栅极中，输入电荷被分别累积在对应输入存储晶体管的浮动栅极中。

在图16所示的存储器单元阵列中，沿着水平输入端子I_k0、I_k1、I_k2、...、I_k31的各个方向限定存储器单元阵列中的水平数据传送线，作为输入信号之一，累积在输入端子列I_k中的浮动栅极之一中的电子电荷被传送至存储器单元U_k1的相邻浮动栅极，电子电荷的传送通过电子在输入端子列I_k的浮动栅极与存储器单元U_k1的相邻浮动栅极之间设置的单元间介电体26处的量子隧穿来建立，所述隧穿由通过控制线B₁施加的时钟信号来控制(如图16所示)。

在第k行输出端子列O_k中，类似于所述一组输入存储晶体管，一组输出端子晶体管(例如，nMOS-FET)沿着列方向(垂直方向)相邻地排列。尽管输出端子晶体管的所有栅极均连接到输出控制线，并且输出端子晶体管的所有源区均连接到公共偏压线，输出端子晶体管的各个漏区分别独立地连接到对应水平输出端子O_k0、O_k1、O_k2、...、O_k31。并且，各个输出端子晶体管包括存储器单元阵列(参见图6)的公共基板11、层叠在基板上的栅绝缘体、层叠在栅绝缘体上的被配置为累积输出电子电荷的浮动栅极、层叠在浮动栅极上的电极间介电体、以及层叠在电极间介电体上的被配置为通过输出控制线被施加输出驱动信号的控制栅极。n⁺型半导体的高杂质浓度区域的阵列被埋在p型半导体基板11的表面作为相应输出端子晶体管的漏区和源区。然后，在各个漏区与对应源区之间限定被隔离的沟道区的序列，使得输出端子晶体管的各个沟道区分别通过诸如浅沟槽隔离(STI)的器件隔离区域隔离。

类似于输入存储晶体管，输出端子晶体管的栅结构非常类似于图6所示的比特级信元的层叠结构，但是栅绝缘体的厚度比基板绝缘体18的厚度薄，使得浮动栅极中的各个存储状态可分别影响基板11中限定的沟道区的对应表面电势。例如，如果栅绝缘体由氧化硅膜(SiO₂膜)等制成，则栅绝缘体的厚度被设定为大约一纳米至十五纳米。由于栅绝缘体的厚度比基板绝缘体18的厚度薄，所以使设置在栅绝缘体正下方的基板11的顶表面高于设置在基板绝缘体18正下方的基板11的顶表面，使得指派给输出端子列O_k的浮动栅极的垂直水平与指派给存储器单元U_k1的浮动栅极的垂直水平相同。

在图16所示的存储器单元阵列中，由于沿着水平输出端子O_k0、O_k1、O_k2、...、O_k31的各个方向限定存储器单元阵列中的水平数据传送线，作为输出信号之一，设置在存储器单元阵列的右端的存储器单元U_k1的浮动栅极之一中累积的信元电子被传送至输出端子列O_k中的浮动栅极，信元电子的传送通过信元电子在输出端子列O_k的浮动栅极与右端存储器单元的相邻浮动栅极之间设置的单元间介电体26处的量子隧穿来建立。

然后，当预定读出电压被施加到输出端子晶体管的各个控制栅极时，由于在各个输出端子晶体管中的源区和漏区之间的沟道区中流过的各个电流分别由对应输出端子晶体管的浮动栅极中累积的电荷量确定，所以可从输出端子晶体管的各个漏区通过水平输出端子O_k0、O_k1、O_k2、...、O_k31输送输出信号。这样，感测流过输出端子晶体管的沟道区的电流，其形成二进制码，并且通过输出端子列O_k再现输出端子晶体管的浮动栅极中存储的数据。

(输入端子列的另一示例)

在图17所示的存储器单元阵列中，设置在第k行存储器单元U_k1的左侧的第k行输入端子列I_k被设置在阵列的左端。选择在第k行输入端子列I_k中相邻地排列的一组输入存储晶体管的一对选择晶体管沿着列方向设置在输入端子列I_k的任一端。

输入存储晶体管的栅极连接到水平控制端子I_wk0、I_wk1、I_wk2、...、I_wk31，各个输入存储晶体管包括存储器单元阵列(参见图6)的公共基板11、层叠在基板上的栅绝缘体、层叠在栅绝缘体上的被配置为累积输入电子电荷的浮动栅极、层叠在浮动栅极上的电极间介电体、以及层叠在电极间介电体上的被配置为通过水平控制端子I_wk0、I_wk1、I_wk2、...、I_wk31中的一个被施加输入驱动信号的控制栅极。n⁺型半导体区域的阵列以高杂质浓度被埋在p型半导体基板11的表面作为相应输入存储晶体管的源区/漏区，以在源区/漏区之间建立沟道区。输入存储晶体管的栅结构非常类似于图6所示的比特级信元的层叠结构，但是栅绝缘体的厚度比基板绝缘体18的厚度薄，使得热电子可从基板11穿过栅绝缘体隧穿至输入存储晶体管的浮动栅极。例如，如果栅绝缘体由氧化硅膜(SiO₂膜)等制成，则栅绝缘体的厚度被设定为大约一纳米至十五纳米。由于栅绝缘体的厚度比基板绝缘体18的厚度薄，所以使设置在栅绝缘体正下方的基板11的顶表面高于设置在基板绝缘体18正下方的基板11的顶表面，使得指派给输入端子列I_k的浮动栅极的垂直水平与指派给存储器单元U_k1的浮动栅极的垂直水平相同。

在图17所示的存储器单元阵列中，作为输入信号之一，累积在输入端子列I_k中的浮动栅极之一中的电子电荷被传送至存储器单元U_k1的相邻浮动栅极，电子电荷的传送通过电子在输入端子列I_k的浮动栅极与存储器单元U_k1的相邻浮动栅极之间设置的单元间介电体26处的量子隧穿来建立，所述隧穿由通过控制线B₁施加的时钟信号来控制(如图17所示)。

如图17所示，一对选择选通线SGD_k和SGS_k连接到一对选择晶体管的相应栅极。类似于NAND闪存，页缓冲器可连接到与存储器单元线B₁、B₂、...、B_2j-2、B_2j-1、B_2j、B_2j+1、...平行延伸的输入控制线，以将输入信息写到输入存储器单元I_k中。图17所示的上选择选通线SGD_k连接到上选择晶体管的栅极。下选择选通线SGS_k连接到下选择晶体管的栅极。上选择晶体管的漏极连接到输入控制线。上选择晶体管的源极连接到输入存储器单元I_k中的最上面的输入存储晶体管的漏极。下选择晶体管的漏极连接到输入存储器单元I_k中的最下面的输入存储晶体管的源极，下选择晶体管的源极连接到公共源极线CS_k。

并且，行解码器/电荷泵浦电路可连接到水平控制端子I_wk0、I_wk1、I_wk2、...、I_wk31，通过水平控制端子I_wk0、I_wk1、I_wk2、...、I_wk31施加的电势控制实现输入端子列I_k的各个输入晶体管的相应电子存储状态，以将输入信号分别写入输入端子列I_k中的各个浮动栅极中。通过水平控制端子I_wk0、I_wk1、I_wk2、...、I_wk31，当预定写入电压被施加在基板11与输入端子列I_k中的输入存储晶体管的控制栅极之间时，隧穿电流(Fowler-Nordheim电流)流过栅绝缘体，输入电荷分别被累积在对应输入存储晶体管的浮动栅极中。然后，沿着水平控制端子I_wk0、I_wk1、I_wk2、...、I_wk31的各个方向限定存储器单元阵列中的水平数据传送线。

对于设置在图17所示的存储器单元阵列的右端的第k行输出端子列O_k，由于配置和操作基本上与图16所示的行输出端子列O_k相同，重复的说明被省略。

(反向推进存储器)

尽管图1至图17示出了直接传送推进存储器(前向推进存储器)，其将字节大小或字大小的信息存储在存储器单元U_k1、U_k2、U_k3、...、U_k(n-1)、U_kn中的每一个中(我们专注于图3所示的阵列中的第k行来说明)并且与时钟信号同步地将字节大小或字大小的信息从输入端子列I_k朝着设置在存储器单元U_k1、U_k2、U_k3、...、U_k(n-1)、U_kn的阵列的右端的输出端子列O_k逐步传送，图18示出了直接传送推进存储器的另一方案。

在图18中，存储器单元U_k1、U_k2、U_k3、...、U_k(n-1)、U_kn中的每一个存储字节大小或字大小的信息(包括字大小的数据或指令)，并且与时钟信号同步地在相反方向上朝着设置在存储器单元U_k1、U_k2、U_k3、...、U_k(n-1)、U_kn的阵列的左端的输出端子列O_k逐步传送字节大小或字大小的信息，所述信息可通过设置在存储器单元U_k1、U_k2、U_k3、...、U_k(n-1)、U_kn的阵列的右端的输入端子列I_k利用在处理器中执行的结果数据从处理器提供。

尽管省略了例示，类似于图6中已经示出的配置，存储器单元U_k1、U_k2、U_k3、...、U_k(n-1)、U_kn中的各个比特级信元包括基板11、层叠在基板11上的基板绝缘体18_2j-2、18_2j-1、18_2j、18_k(2j+1)中的一个、层叠在基板绝缘体18_2j-2、18_2j-1、18_2j、18_k(2j+1)上的被配置为累积信元电子以充当电子存储区域的浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)中的一个、层叠在浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)上的电极间介电体20_2j-2、20_2j-1、20_2j、20_k(2j+1)中的一个、以及层叠在电极间介电体20_2j-2、20_2j-1、20_2j、20_k(2j+1)上的控制栅极22_2j-2、22_2j-1、22_2j、22_k(2j+1)中的一个。插入浮动栅极19_2j-2与浮动栅极19_2j-1之间、浮动栅极19_2j-1与浮动栅极19_2j之间、浮动栅极19_2j与浮动栅极19_2j+1之间的绝缘体26的部分分别充当信元电子可隧穿的单元间介电体。

类似于图1至图17所示的前向直接传送推进存储器，在图18所示的反向直接传送推进存储器中，存储在存储器单元U_k1、U_k2、U_k3、...、U_k(n-1)、U_kn中的每一个中的字节大小或字大小的信息与三相控制信号CLOCK1、CLOCK2和CLOCK3同步地沿着水平数据传送线逐步地通过量子隧穿直接传送，以建立字节大小或字大小的信息的反向推进行为。然而，如图19(a)至图19(c)所示，为了通过量子隧穿建立反向推进行为，三相控制信号CLOCK1、CLOCK2和CLOCK3的波形不同于前向直接传送推进存储器的时钟信号。

在反向直接传送推进存储器中，控制信号CLOCK1、CLOCK2和CLOCK3分别是三相三元时钟，各个控制信号在低(L)、中(M)和高(H)电平的三电平之间摆动。高(H)电平与低(L)电平之间的电势V₂被确定为使得电场足够大以导致信元电子分别穿过浮动栅极19_2j-2和浮动栅极19_2j-1、穿过浮动栅极19_2j-1和浮动栅极19_2j以及穿过浮动栅极19_2j和浮动栅极19_2j+1的量子隧穿。中(M)电平与低(L)电平之间的电势V₁被确定为电势V₂的一半，使得电场不足以导致分别穿过浮动栅极19_2j-2和浮动栅极19_2j-1、穿过浮动栅极19_2j-1和浮动栅极19_2j以及穿过浮动栅极19_2j和浮动栅极19_2j+1的量子隧穿。

如图19(a)所示，在t₀与t₁之间的时间间隔，第一相控制信号CLOCK1处于低(L)电平，并且在时间t₁，第一相控制信号CLOCK1以逐级方式上升至高(H)电平并且保持H电平直至t₂，在时间t₂，第一相控制信号CLOCK1以逐级方式下降至中(M)电平并且保持M电平直至t₃。并且在时间t₃，第一相控制信号CLOCK1以逐级方式下降至L电平。t₀与t₃之间的时间间隔被定义为三元时钟周期tau_clock。然后，在图19(a)中，t₁-t₀(＝t₂-t₁＝t₃-t₂)被定义为时钟周期tau_clock的三分之一(＝tau_clock/3)。

相比之下，如图19(b)所示，在t₀与t₁之间的时间间隔，第二相控制信号CLOCK2处于M电平，并且在时间t₁，第二相控制信号CLOCK2以逐级方式下降至L电平并且保持L电平直至t₂，在时间t₂，第二相控制信号CLOCK2以逐级方式上升至H电平并且保持H电平直至t₃。并且在时间t₃，第二相控制信号CLOCK2以逐级方式下降至M电平。此外，如图19(c)所示，在t₀与t₁之间的时间间隔，第三相控制信号CLOCK3处于H电平，并且在时间t₁，第三相控制信号CLOCK3以逐级方式下降至M电平并且保持M电平直至t₂，在时间t₂，第三相控制信号CLOCK3以逐级方式下降至L电平并且保持L电平直至t₃。并且在时间t₃，第三相控制信号CLOCK3以逐级方式上升至H电平。

根据图18和图19所示的本发明的实施方式的反向直接传送推进存储器，向存储器单元U_k1、U_k2、U_k3、...、U_k(n-1)、U_kn中的每一个的寻址不复存在，所需信息朝着连接到阵列的左端的输出端子列O_k进发。本发明的实施方式的反向直接传送推进存储器的存取机制确实是从寻址模式开始以读/写信息的现有存储器方案的替代方式。因此，根据本发明的实施方式的反向直接传送推进存储器，没有寻址模式的存储器存取比现有存储器方案简单很多。

(计算机系统的组织架构)

如图20所示，根据本发明的实施方式的计算机系统包括处理器5和推进闪速(MF)主存储器1。这里，MF主存储器1是通过本发明的实施方式的上述直接传送推进存储器实现的主存储器，或者直接传送推进主存储器。处理器5包括：控制单元111，其具有被配置为生成时钟信号的时钟发生器113；以及算术逻辑单元(ALU)112，其被配置为与时钟信号同步地执行算术和逻辑运算。尽管省略了例示，类似于图3所示的配置，MF主存储器1包括存储器单元阵列U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn，存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn中的每一个具有包括字大小的数据或指令的单元信息、输入端子列I₁、...、I_k-1、I_k、I_k+1、...、I_m以及输出端子列O₁、...、O_k-1、O_k、O_k+1、...、O_m。另外，MF主存储器1还包括图18所示的反向直接传送推进存储器的配置，以实现双向直接传送推进存储器。

类似于图3所示的配置，MF主存储器1将信息存储在存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn中的每一个中，并且与时钟信号同步地通过量子隧穿将信息直接朝着输出端子列O₁、...、O_k-1、O_k、O_k+1、...、O_m逐步传送，以向处理器5主动地并且顺序地提供所存储的信息，使得ALU112可利用所存储的信息执行算术和逻辑运算。

如图20所示，MF主存储器1和处理器5通过多个联接构件54电连接。例如，各个联接构件54可通过附着到MF主存储器1的第一端子引脚、附着到处理器5的第二端子引脚以及插置在第一端子引脚和第二端子引脚之间的导电凸块来实现。对于导电凸块的材料，焊球、金(Au)凸块、银(Ag)凸块、铜(Cu)凸块、镍-金(Ni-Au)合金凸块或镍-金-铟(Ni-Au-In)合金凸块等是可接受的。

ALU112中的处理的所得数据通过联接构件54被发送给MF主存储器1。因此，如双向箭头PHI(希腊字母)₁₂所表示的，通过联接构件54在MF主存储器1与处理器5之间双向传送数据。相反，如单向箭头ETA(希腊字母)₁₁所表示的，对于指令移动，仅存在从MF主存储器1到处理器5的单向指令流。

如图20所示，根据本发明的实施方式的计算机系统的组织架构还包括外部副存储器9(例如，盘)、输入单元61、输出单元62和输入/输出(I/O)接口电路63。类似于传统的冯·诺伊曼计算机，通过输入单元61接收信号或数据，从输出单元62发送信号或数据。例如，已知键盘和已知鼠标可被视作输入单元6，而已知监视器和打印机可被视作输出单元62。用于计算机之间的通信的已知装置(例如，调制解调器和网卡)通常用于为输入单元61和输出单元62二者服务。需要指出的是，将装置指定为输入单元61还是输出单元62取决于视角。输入单元61以人使用者提供的物理移动作为输入，并将其转换为根据本发明的实施方式的计算机系统能够理解的信号。例如，输入单元61将进入的数据和指令转换为根据本发明的实施方式的计算机系统能够理解的二进制码的电信号的模式，输入单元61的输出通过I/O接口电路63被馈送给MF主存储器1。输出单元62以MF主存储器1通过I/O接口电路63提供的信号作为输入。然后，输出单元62将这些信号转换为人使用者能够看到或阅读的表示，从而与输入单元61的处理相逆，将数字化的信号转换为用户易懂的形式。每当处理器5驱动输入单元61和输出单元62时，需要I/O接口电路63。处理器5可通过I/O接口电路63与输入单元61和输出单元62通信。如果在交换不同格式的数据的情况下，I/O接口电路63将串行数据转换为并行形式，反之亦然。如果需要，存在产生中断和对应类型数的规定以便于处理器5的进一步处理。

副存储器9以比MF主存储器1更长期的方式存储数据和信息。尽管MF主存储器1主要涉及存储当前正在执行的程序以及当前正在使用的数据，副存储器9通常旨在存储需要保存的任何东西，即使计算机被关闭或者当前没有执行程序。副存储器9的示例是已知的硬盘(或硬盘驱动器)以及已知的外部介质驱动器(例如，CD-ROM驱动器)。这些存储方法最常用于存储计算机的操作系统、用户的软件收集以及用户希望的任何其它数据。尽管硬盘驱动器用于以半永久性的方式存储数据和软件，外部介质驱动器用于保存其它数据，这种设置根据可用存储装置的不同形式以及各个存储装置的使用便利性而存在极大差异。如双向箭头PHI(希腊字母)₁所表示的，通过现有线连接53在副存储器9与MF主存储器1和处理器5之间双向传送数据。

在图20所示的本发明的实施方式的计算机系统中，不存在由数据总线和地址总线组成的总线，因为整个计算机系统即使在处理器5与MF主存储器1之间的任何数据交换中也不具有全局线，而所述线或总线在传统计算机系统中引起了所述瓶颈。仅在MF主存储器1内或者MF主存储器1与对应ALU112的连接部分内存在较短的局部线。由于不存在产生时间延迟以及这些线之间的杂散电容的全局线，所以本发明的实施方式的计算机系统可实现更高的处理速度和更低的功耗。

根据本发明的实施方式的计算机系统中所使用的MF推进主存储器1的架构完全不同于现有的计算机存储器，因为MF推进主存储器1被特意设计成具有通过MF推进主存储器1中的所有存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn存储和传输信息/数据的功能。MF推进主存储器1按照与处理器5相同的速度将信息/数据供应给处理器5。从时域关系的角度，通过MF推进主存储器1中的一个存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn传送信息/数据所需的存储器单元流处理时间等于处理器5中的时钟周期。

MF推进主存储器1将信息/数据存储在存储器单元U₁₁、U₁₂、U_1,2j、...、U_1(n-1)、U_1n、...；U_(k-1)1、U_(k-1)2、U_(k-1),2j、...、U_(k-1)(n-1)、U_(k-1)n、...；U_k1、U_k2、U_k,2j、...、U_k(n-1)、U_kn、...；U_(k+1)1、U_(k+1)2、U_(k+1),2j、...、U_(k+1)(n-1)、U_(k+1)n、...；和U_m1、U_m2、U_m,2j、...、U_m(n-1)、U_mn中的每一个中，并且与时钟信号同步地通过量子隧穿朝着输出端子列O₁、...、O_k-1、O_k、O_k+1、...、O_m逐步传送，以向处理器5提供所存储的信息/数据，使得算术逻辑单元112可利用所存储的信息/数据执行算术和逻辑运算。

如图21所示，依据本发明的实施方式的直接传送推进存储器计算机系统可包括包含多个CPU核31、32、33、34的多核处理器3，其被配置为通过有层次的一组复合推进存储器来从MF主存储器1接收所需信息。这里，复合推进存储器包括空间部署的多个推进存储器块，各个推进存储器块包括存储器单元阵列，各个存储器单元具有被配置为存储字节大小或字大小的信息的比特级信元序列。然后，在复合推进存储器中，各个存储器单元与时钟信号(其与CPU的时钟信号同步)同步地从对应推进存储器块的输入侧朝着对应推进存储器块的输出侧逐步传送，各个推进存储器块被随机存取，使得对象推进存储器块中的各个存储器单元可被随机存取。

如图21所示，有层次的一组复合推进存储器连接在MF推进主存储器1与CPU核31、32、33、34之间。例如，有层次的一组复合推进存储器可包括连接到流水线31、32、33、34的复合推进寄存器文件(RF)2C_p(例如，推进指令RF和推进数据RF)、多级高速缓存架构中的最小层级复合推进高速缓冲存储器2C_(p-1)(例如，推进指令高速缓冲存储器和推进数据高速缓冲存储器)以及多级高速缓存架构中的较大层级复合推进高速缓冲存储器2C₁。由于多核处理器3包括多个CPU核31、32、33、34，所以信息可从MF推进主存储器1移至较大层级复合推进高速缓冲存储器2C₁，从较大层级复合推进高速缓冲存储器2C₁移至最小层级复合推进高速缓冲存储器2C_(p-1)，并且进一步从最小层级复合推进高速缓冲存储器2C_(p-1)移至复合推进寄存器文件(RF)2C_p，并且从复合推进寄存器文件(RF)2C_p移至CPU核31、32、33、34。

在图21所示的直接传送推进存储器计算机系统中，依据本发明的实施方式，由于MF推进主存储器1、较大层级复合推进高速缓冲存储器2C₁、最小层级复合推进高速缓冲存储器2C_(p-1)和复合推进寄存器文件(RF)2C_p的所有速度可分别通过自己的时钟速率来调节，所以计算机系统中的所有定时均可被调整。

如图22所示，依据本发明的实施方式的直接传送推进存储器计算机系统可包括包含多个算术流水线41、42、43、44的处理器5，其被配置为通过有层次的一组简单推进存储器从MF主存储器1接收所需信息。这里，简单推进存储器可包括PTL1中公开的任何推进存储器。

然后，有层次的一组简单推进存储器连接在MF推进主存储器1与算术流水线41、42、43、44之间。例如，有层次的一组简单推进存储器可包括连接到流水线41、42、43、44的简单推进寄存器文件(RF)2S_q(例如，推进指令RF和推进数据RF)、多级高速缓存架构中的最小层级简单推进高速缓冲存储器2S_(q-1)(例如，推进指令高速缓冲存储器和推进数据高速缓冲存储器)以及多级高速缓存架构中的较大层级简单推进高速缓冲存储器2S₁。

在图22所示的直接传送推进存储器计算机系统中，依据本发明的实施方式，由于MF推进主存储器1、较大层级简单推进高速缓冲存储器2S₁、最小层级简单推进高速缓冲存储器2S_(q-1)和简单推进寄存器文件(RF)2S_q的所有速度可分别通过自己的时钟速率来调节，所以计算机系统中的所有定时均可被调整。

(其它实施方式)

在本领域技术人员接收本公开的教导之后，在不脱离其范围的情况下，各种修改将变得可能。

例如，图6所示的结构仅是示例，其它结构也可用于直接传送推进存储器的各个比特级信元的配置。尽管图23所示的结构与图6所示的结构完全相同，但是当H电平控制信号通过控制线B_2j施加到控制栅极22_2j，而L电平控制信号通过控制线B_2j-1施加到控制栅极22_2j-1时，存在浮动栅极19_2j与控制栅极22_2j之间的电场高于浮动栅极19_2j与浮动栅极19_2j之间的电场的情况，因为浮动栅极19_2j的电势经由电极间介电体20_2j通过控制栅极22_2j与浮动栅极19_2j之间的电容耦合来建立。即，当电容耦合相对弱并且浮动栅极19_2j的电势未上升至足够隧穿的值时，如果电极间介电体20_2j的厚度较薄，则在浮动栅极19_2j-1与控制栅极22_2j之间将生成泄漏隧穿。

为了保护浮动栅极19_2j-1与控制栅极22_2j之间的这种泄漏隧穿，图24所示的结构可为优选的。图24所示的直接传送推进存储器中的比特级信元分别包括公共基板11、层叠在基板11上的公共包层基板绝缘体18、层叠在公共包层基板绝缘体18上的被配置为累积信元电子以充当电子存储区域的浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)、层叠在浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)上的充当电极间介电体的公共高介电常数绝缘体20_hk以及层叠在公共高介电常数绝缘体20_hk上的控制栅极22_2j-2、22_2j-1、22_2j、22_k(2j+1)。多个隧穿绝缘体23_2j-2、23_2j-1、23_2j分别插入浮动栅极19_2j-2与浮动栅极19_2j-1之间、浮动栅极19_2j-1与浮动栅极19_2j之间、浮动栅极19_2j与浮动栅极19_2j+1之间充当信元电子可隧穿的单元间介电体。

在图24所示的结构中，隧穿绝缘体23_2j-2、23_2j-1、23_2j的厚度t_t被设定为远小于公共高介电常数绝缘体20_hk的厚度t_hk。然后，例如，隧穿绝缘体23_2j-2、23_2j-1、23_2j的厚度t_t被设定为小于三纳米，公共高介电常数绝缘体20_hk的厚度t_hk被设定为大于50纳米。更优选地，隧穿绝缘体的厚度t_t被设定为小于两纳米以实现穿过隧穿绝缘体23_2j-2、23_2j-1、23_2j的更高的隧穿概率。对于各个控制栅极22_2j-2、22_2j-1、22_2j、22_k(2j+1)，分别施加三相控制信号CLOCK1、CLOCK2和CLOCK3中的一个以通过公共高介电常数绝缘体20_hk控制对应浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)的电势。

尽管SiO₂膜可用于隧穿绝缘体23_2j-2、23_2j-1、23_2j，但是考虑到浮动栅极19_2j-2、19_2j-1、19_2j、19_k(2j+1)与控制栅极22_2j-2、22_2j-1、22_2j、22_k(2j+1)之间的耦合电容关系，具有比SiO₂膜更高的相对介电常数e_r的材料优选用于公共高介电常数绝缘体20_hk。特别优选的是，具有甚至比相对介电常数e_r＝5-5.5(该值得自ONO膜)更高的相对介电常数的材料。例如，由e_r＝6的氧化锶(SrO)膜、e_r＝7的氮化硅(Si₃N₄)膜、e_r＝8-11的氧化铝(Al₂O₃)膜、e_r＝10的氧化镁(MgO)膜、e_r＝16-17的氧化钇(Y₂O₃)膜、e_r＝22-23的氧化铪(HfO₂)膜、e_r＝22-23的氧化锆(ZrO₂)膜、e_r＝25-27的氧化钽(Ta₂O₅)膜或者e_r＝40的氧化铋(Bi₂O₃)膜中的任一个制成的单层膜或者具有其多层的复合膜可用于公共高介电常数绝缘体20_hk。Ta₂O₅和Bi₂O₃在与多晶硅的界面处缺少热稳定性(需要注意的是，这里举例说明的各个相对介电常数e_r的值易于根据制造方法而变化，在一些情况下可能偏离于这些值)。

另外，它可以是由氧化硅膜和上述膜制成的复合膜。该复合膜可具有三层或更多层的层叠结构。换言之，它优选地是在其至少一部分中包含相对介电常数e_r为6或更高的材料的绝缘膜。然而，在复合膜的情况下，优选地选择得到6或更大的有效相对介电常数e_reff(针对整个膜测量)的组合。小于6的有效相对介电常数e_reff近似与ONO膜相同，由此预计无法得到比ONO膜更大的效果。此外，公共高介电常数绝缘体20_hk也可以是由三元化合物制成的绝缘膜，例如铝酸铪(HfAlO)膜。换言之，包含元素锶(Sr)、铝(Al)、镁(Mg)、钇(Y)、铪(Hf)、锆(Zr)、钽(Ta)和铋(Bi)中的至少一种的氧化物或者包含这些元素的氮化硅可用作公共高介电常数绝缘体20_hk。应该注意的是，诸如钛酸锶(SrTiO₃)或钛酸锶钡(BaSrTiO₃)的铁电体可作为高介电常数绝缘膜用于公共高介电常数绝缘体20_hk。然而，必须考虑到所述铁电体在与多晶硅的界面处的热稳定性的缺少以及所述铁电体的磁滞特性。

在小型化的限制情况下，当直接传送推进存储器中的比特级信元上的特征尺寸变得越来越小以增加芯片上集成度时，可在比特级信元的电子存储区域中累积单个电子作为信元电子，对象存储器单元中的电子存储区域之一中累积的单个信元电子可被直接传送至与对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，所述单个信元电子的传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。

另外，在以上实施方式的描述中，尽管说明了信元电子的传送通过信元电子在一个电子存储区域与相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立的情况，但是信元电子的传送可通过诸如经典电子传输机制(类似于CCD中采用的机制)的另一机制来建立。

因此，本发明当然包括上面未详述的各种实施方式和修改等。因此，本发明的范围将在以下权利要求中限定。

工业实用性

本发明可应用于需要更高速度和更低功耗的各种计算机系统的行业领域。

Claims (9)

1.一种包括存储器单元的阵列的直接传送推进存储器，各个所述存储器单元具有比特级信元的序列以存储字节大小或字大小的信息，所述字节大小或字大小的信息同步地沿着与所述比特级信元的序列的方向正交的方向逐步传送，各个所述比特级信元包括被配置为累积信元电子的电子存储区域，

其中，对象存储器单元中的所述电子存储区域中的一个电子存储区域中累积的所述信元电子被直接传送至与所述对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，所述信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。

2.根据权利要求1所述的直接传送推进存储器，其中，所述信元电子的所述传送是通过所述信元电子在所述一个电子存储区域与所述相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立的。

3.根据权利要求2所述的直接传送推进存储器，其中，各个所述比特级信元包括：

基板；

基板绝缘体，该基板绝缘体层叠在所述基板上；

浮动栅极，该浮动栅极充当所述电子存储区域，并且层叠在所述基板绝缘体上；

电极间介电体，该电极间介电体层叠在所述浮动栅极上；以及

控制栅极，该控制栅极层叠在所述电极间介电体上，并且被施加时钟信号中的一个，

其中，所述存储器单元的阵列当中的对象存储器单元中的所述浮动栅极中的一个浮动栅极中累积的所述信元电子被直接传送至与所述对象存储器单元相邻的下一存储器单元中指派的相邻浮动栅极，所述信元电子的所述传送是通过所述信元电子在所述一个浮动栅极与所述相邻浮动栅极之间设置的所述绝缘体处的量子隧穿来建立的，所述量子隧穿由施加到所述控制栅极的所述控制信号来控制。

4.根据权利要求3所述的直接传送推进存储器，其中，所述量子隧穿由分别施加到指派给三个相邻存储器单元中的每一个的三个相邻控制栅极的三相控制信号来控制，所述信元电子在指派给所述三个相邻存储器单元的所述浮动栅极中的一个浮动栅极中累积，指派给所述三个相邻存储器单元的三个相邻浮动栅极的集合沿着与所述三相控制信号同步地传送所述字节大小或字大小的信息的方向朝着输出端子列前进。

5.根据权利要求4所述的直接传送推进存储器，其中，在所述三个相邻浮动栅极的集合中，一个浮动栅极被指派为虚设信元，在所述三相控制信号的先前定时处从所述虚设信元提取所述信元电子。

6.根据权利要求5所述的直接传送推进存储器，其中，所述虚设信元被指派给第一浮动栅极，该第一浮动栅极在所述三个相邻浮动栅极的集合中排在第二浮动栅极的下一位，所述三个相邻浮动栅极的集合中的第三浮动栅极中累积的所述信元电子被传送至所述第二浮动栅极。

7.一种包括处理器和直接传送推进主存储器的计算机系统，所述直接传送推进主存储器被配置为主动地并且顺序地向所述处理器提供所存储的信息，使得所述处理器能够利用所存储的信息执行算术和逻辑运算，所述直接传送推进存储器包括存储器单元的阵列，各个所述存储器单元具有比特级信元的序列以存储字节大小或字大小的信息，各个所述比特级信元包括被配置为累积信元电子的电子存储区域，

其中，对象存储器单元中的所述电子存储区域中的一个电子存储区域中累积的所述信元电子被直接传送至与所述对象存储器单元相邻的下一存储器单元中指派的相邻电子存储区域，所述信元电子的所述传送由控制信号来直接控制，而不使用逻辑门电路的组合功能。

8.根据权利要求7所述的计算机系统，其中，所述信元电子的所述传送是通过所述信元电子在所述一个电子存储区域与所述相邻电子存储区域之间设置的绝缘体处的量子隧穿来建立的。

9.根据权利要求8所述的计算机系统，其中，各个所述比特级信元包括：

基板；

基板绝缘体，该基板绝缘体层叠在所述基板上；

浮动栅极，该浮动栅极充当所述电子存储区域，并且层叠在所述基板绝缘体上；

电极间介电体，该电极间介电体层叠在所述浮动栅极上；以及

控制栅极，该控制栅极层叠在所述电极间介电体上，并且被施加时钟信号中的一个，

其中，所述存储器单元的阵列当中的对象存储器单元中的所述浮动栅极中的一个浮动栅极中累积的所述信元电子被直接传送至与所述对象存储器单元相邻的下一存储器单元中指派的相邻浮动栅极，所述信元电子的所述传送是通过所述信元电子在所述一个浮动栅极与所述相邻浮动栅极之间设置的所述绝缘体处的量子隧穿来建立的，所述量子隧穿由施加到所述控制栅极的所述控制信号来控制。