JP2001167592A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ書き込み速度を向上させると共に、デ
ータ保持特性の悪化を防止する。 【解決手段】 不揮発性半導体記憶装置において、第１
のデータ転送線１と複数のデータ選択線６の交点にそれ
ぞれ設けた第１のメモリセルユニット３（ａ１１，ａ１
２）を有する。第２のデータ転送線２と複数のデータ選
択線６の交点にそれぞれ設けた第２のメモリセルユニッ
ト３（ａ２１，ａ２２）を有する。データ転送線１の一
端に接続された書き込みデータラッチ４を有する。デー
タ転送線１の他端とデータ転送線２の一端との間に挿入
されたデータ転送線スイッチ５とを備えデータ書き込み
時においてスイッチ５を遮断状態しメモリセルユニット
ａ１１，ａ１２を選択するための第１のデータ選択線６
の１つとメモリセルユニットａ２１，ａ２２を選択する
ための第２のデータ選択線６の１つとを同時に選択す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特にプログラム回数が増えてもデータ
保持特性を維持できる不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】浮遊ゲートと制御ゲートを有する二層ゲ
ート構造のＭＯＳトランジスタをメモリセルとして用
い、電気的書き替えを可能にした不揮発性半導体メモリ
が提案されている。この半導体メモリは、トンネル電流
によって、浮遊ゲートにチャネルから絶縁膜を介して電
荷を注入して書き込む。また、注入した電荷をデジタル
ビットの情報格納として用い、その電荷量に応じたＭＯ
ＳＦＥＴのコンダクタンス変化を測定し、情報を読み出
すようにしている。

【０００３】しかし、この不揮発性半導体メモリの構成
及び書き込み方法では、データを高速に書き込むため電
流密度を増してメモリセルに電荷注入を繰り返すと、前
記絶縁膜が劣化してリーク電流が大きくなり、データ保
持特性が悪化する問題がある。この問題を、図１２及び
図１３を参照して以下に説明する。

【０００４】図１２は、従来の不揮発性半導体メモリの
メモリマトリックス及びその周辺の主要部の回路ブロッ
クを示している。

【０００５】図１２（ａ）において、符号１，１'はデ
ータ転送線、符号６，６'はデータ選択線を示してお
り、互いに直交する方向に配置している。符号３はメモ
リセルユニットを示し、データ転送線１，１'とデータ
選択線６，６'の交差部にそれぞれ設けている。

【０００６】図１２（ａ）では、１つのデータ転送線１
又は１'に４つのメモリセルユニット３が接続され、１
つのデータ選択線６又は６'には２つのメモリセルユニ
ット３が接続されており、２×４のマトリックスとなっ
ている。さらに、データ転送線１，１'の一端には、書
き込みデータを一時保持するラッチ４，４'をそれぞれ
接続している。

【０００７】ラッチ４，４'は、メモリセルユニット３
のデータを読み出すためのセンスアンプ回路を通常兼ね
ている。また、ラッチ４，４'には、書き込み及び読み
出しデータを外部回路と接続するデータ線１０，１０'
とそれぞれ接続している。さらに、ラッチ４，４'は、
データをラッチするためのタイミングを設定する信号線
９に共に接続されている。このとき一つのデータ転送
線、例えばデータ転送線１に接続されたメモリセルユニ
ットａ１１，ａ１２，ａ２１，ａ２２をメモリブロック
と呼ぶことにする。

【０００８】そして、図１２（ｂ）に示すように、これ
らの信号線９及びデータ選択線６，６'に適宜タイミン
グ調整を行い信号出力するクロック発生回路１１を設け
ている。なお、以下では、通例に従って、データ選択線
６，６'に沿った方向を行と呼び、データ転送線１，１'
に沿った方向を列と呼ぶことにする。

【０００９】図１２の従来回路において、メモリセルユ
ニットａ１１とｂ１１にデータを書き込む場合、これら
に接続されたデータ転送線１，１'に書き込みデータに
応じて電位を与える必要がある。このためにデータラッ
チ４，４'の出力電圧を書き込みデータに応じた電圧値
となるように調整する。同時に、書き込みを行うデータ
転送線の電位よりも十分大きな電位差を有するプログラ
ム電圧Ｖpgm を、データ選択線６に印加する。このとき
メモリセルユニット３内にある記憶素子の前記絶縁膜
（ＭＯＳＦＥＴのゲート絶縁膜）に電流が流れるのに十
分な高電圧が印加されるように、プログラム電圧Ｖpgm
を印加する。このときのプログラム電圧Ｖpgmは、キャ
リア注入に十分な時間であるがパルス状にする。

【００１０】この場合、メモリセルユニットａ１１と同
じデータ転送線１に接続された非選択のメモリセルユニ
ット、例えばメモリセルユニットａ２１にはメモリセル
ユニットａ１１のデータが誤って書き込みされないよう
にする必要がある。このため、非選択メモリセルユニッ
トａ２１に接続されたデータ選択線６の電位は、前記プ
ログラム電圧Ｖpgm よりもデータ転送線１，１'の電位
に近くする必要がある。従って任意のデータを複数の行
のメモリセルユニットに書き込むことはできない。つま
り、１つのプログラムパルス印加時に書き込める行は１
行である。

【００１１】図１３に、この不揮発性半導体メモリにつ
いて、複数の行、例えば２つの行についてデータ書き込
みを行うベリファイ動作を含めたフローチャートを示
す。

【００１２】第１行のメモリセルユニットａ１１，ｂ１
１にデータを書き込む手順は、第１行の書き込みデータ
をラッチ４，４'にロードする工程（Ｓ１）、プログラ
ムパルスを第１行のメモリセルユニットａ１１，ｂ１１
が接続されたデータ選択線６に印加する工程（Ｓ２）、
第１行のデータを読み出し、書き込んだメモリセルユニ
ットのしきい値の判定結果をデータラッチ４，４'に収
納する工程（Ｓ３）、第１行の全メモリセルユニットａ
１１，ｂ１１が書き込み終了か判定結果を判別する工程
（Ｓ４）、及びＳ４の判定結果が否の場合プログラムパ
ルス電圧及びパルス幅を再設定する工程（Ｓ５）から構
成される。なお、以下では、行のみ異なる同じシーケン
スを、ダッシュを付けて表すことにする。

【００１３】従って、複数（例えばｎ行）行のメモリセ
ルユニットにデータを書き込む場合には、図１３のＳ
１'〜Ｓ５'のように前記Ｓ１〜Ｓ５の手順と同じ手順を
ｎ回時系列で行う必要がある。この場合の全書き込み時
間は、Ｓ１，Ｓ２，Ｓ３，Ｓ４の動作に必要な時間をＴ
Ｓ１，ＴＳ２，ＴＳ３，ＴＳ４として、最低でもｎ×
（ＴＳ１＋ＴＳ２＋ＴＳ３＋ＴＳ４）必要となる。よっ
て、行がｎ倍増えると書き込み時間もｎ倍に増える。

【００１４】ここで、全書き込み時間を短縮するため
に、最も時間がかかるプログラム時間ＴＳ２を短縮する
方法がある。しかし不揮発性半導体メモリでは、書き込
みに必要な電荷量を、プログラム時間を短くして書き込
み電流を増やすと、プログラム時間を長くして書き込み
電流を減らすよりも、トンネル絶縁膜の低電界リークが
より増加する問題が生じる（K.Naruke,1988 IEEE Techn
ical Digest IEDM p.424）。

【００１５】また、不揮発性半導体メモリでは、ゲート
絶縁膜にシリコン酸化膜を用いると、ストレスリーク電
流がゲート絶縁膜に流れる問題がある。書き込み時に、
ＦＮトンネル電流を流すため１０ＭＶ／ｃｍ以上の大き
な電界ストレスをゲート絶縁膜が受ける。この電界スト
レスを受けることにより、例えば５ＭＶ／ｃｍ以下の低
電界でリーク電流が流れる。このリーク電流はＦＮトン
ネル電流で推定される値よりも大きく増大する。これが
ストレスリーク電流である。

【００１６】このため、データの消去や書き込みを繰り
返した不揮発性半導体メモリにおいては、電荷保持状態
でも浮遊ゲートと基板間に電荷蓄積による電界が印加さ
れているためにリーク電流が流れ、電荷が消失しやすく
なる。不揮発性半導体メモリでは、少なくとも８５℃ま
での温度範囲で、１０年間の高温放置状態での情報保持
が要求されているので、電源を与えない状態でも電荷消
失を防ぐ必要があった。

【００１７】

【発明が解決しようとする課題】以上述べたように、従
来構造の不揮発性半導体メモリでは、複数の行にデータ
を書き込む場合に、データ書き込み時間が大きく増大す
る問題があった。また、データ書き込み速度を上昇させ
るために書き込み電流を増やすと、ストレスリーク電流
が増大し、メモリのデータ保持特性が悪化する問題があ
った。

【００１８】本発明は、上記課題を解決するためになさ
れたもので、データ書き込み速度を向上させると共に、
データ保持特性の悪化を防止することのできる不揮発性
半導体記憶装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】（構成）上記目的を達成
するために、第１の発明は、第１のデータ転送線と、前
記第１のデータ転送線に接続されたデータの再書き込み
可能な不揮発性半導体メモリからなる複数の第１のメモ
リセルユニットと、前記第１のメモリセルユニットにそ
れぞれ接続された第１のデータ選択線と、第２のデータ
転送線と、前記第２のデータ転送線に接続されたデータ
の再書き込み可能な不揮発性半導体メモリからなる複数
の第２のメモリセルユニットと、前記第２のメモリセル
ユニットにそれぞれ接続された第２のデータ選択線と、
前記第１のデータ転送線に接続されたデータ保持手段
と、前記第１のデータ転送線及び前記第２のデータ転送
線の間に挿入されたスイッチング素子とを具備し、プロ
グラムに際し、前記複数の第１のメモリセルユニットに
接続された第１のデータ選択線の１つと前記複数の第２
のメモリセルユニットに接続された第２のデータ選択線
の１つとが前記スイッチング素子の遮断状態時に同時に
選択されることを特徴とする不揮発性半導体記憶装置を
提供する。

【００２０】このとき、前記データ転送線及び前記デー
タ選択線は互いに直交するように配置され、前記データ
転送線に接続された前記メモリセルユニット及び前記ス
イッチング素子からなる１列のメモリブロックが、前記
データ選択線の方向に複数並列に配置されてメモリマト
リックスを構成し、前記データ選択線と平行に配置さ
れ、前記スイッチング素子に対する制御入力を行う制御
線をさらに具備することが好ましい。

【００２１】また、前記データ保持手段は、半導体素子
によって形成されたフリップフロップからなることが好
ましい。

【００２２】また、前記データ保持手段は、書き込みデ
ータを一時保持する回路を複数有することが好ましい。

【００２３】また、前記メモリセルユニットは、少なく
とも１つの電荷蓄積層と制御ゲートとを有する電界効果
トランジスタを含むことが好ましい。

【００２４】また、前記電界効果トランジスタは、書き
込み動作にＦＮトンネル電流を用いることを特徴とする
ことが好ましい。

【００２５】また、前記電荷蓄積層はポリシリコン又は
シリコン窒化膜からなることが好ましい。

【００２６】また、前記電荷蓄積層はポリシリコン又は
シリコン窒化膜からなることが好ましい。

【００２７】また、前記メモリセルユニットは、複数の
不揮発性半導体メモリセルを直列接続したＮＡＮＤセル
ユニットからなることが好ましい。

【００２８】また、前記第２のデータ転送線に接続され
たデータ保持手段をさらに具備し、前記第２のデータ転
送線に接続されたデータ保持手段は前記第１のデータ転
送線に接続されたデータ保持手段よりも構成トランジス
タ数が少ないことが好ましい。

【００２９】また、前記第１のデータ転送線に接続され
たデータ保持手段は、センスアンプからなることが好ま
しい。

【００３０】第２の発明は、データ転送線と、前記デー
タ転送線に接続されたデータの再書き込み可能な不揮発
性メモリからなる第１及び第２のメモリセルユニット
と、前記第１のメモリセルユニットに接続された第１の
データ選択線と、前記第２のメモリセルユニットに接続
された第２のデータ選択線と、前記データ転送線に接続
されたデータ保持手段と、前記第１のメモリセルユニッ
トに対応して前記第１のメモリセルユニット及び前記デ
ータ転送線との間に挿入された前記第１のスイッチング
素子と、前記第２のメモリセルユニットに対応して前記
第２のメモリセルユニット及び前記データ転送線との間
に挿入された前記第１のスイッチング素子とを具備し、
プログラムに際し、前記第１のメモリセルユニットに接
続された第１のデータ選択線と前記第２のメモリセルユ
ニットに接続された第２のデータ選択線とが前記第１及
び第２のスイッチング素子の何れか一方が遮断状態時に
同時に選択されることを特徴とする不揮発性半導体記憶
装置を提供する。

【００３１】このとき、前記データ転送線及び前記デー
タ選択線は互いに直交するように配置され、前記データ
転送線に接続された前記メモリセルユニットからなる１
列のメモリブロックが、前記データ選択線の方向に複数
並列に配置されてメモリマトリックスを構成し、前記デ
ータ選択線と平行に配置され、前記スイッチング素子に
対する制御入力を行う制御線をさらに具備することが好
ましい。

【００３２】また、前記第１のスイッチング素子及び前
記第１のメモリセルユニットを構成する不揮発性メモリ
は同一のウェル上に形成され、前記第２のスイッチング
素子及び前記第２のメモリセルユニットを構成する不揮
発性メモリは同一のウェル上に形成されていることが好
ましい。

【００３３】また、前記データ保持手段は、センスアン
プからなることが好ましい。

【００３４】また、前記データ保持手段は、半導体素子
によって形成されたフリップフロップからなることが好
ましい。

【００３５】また、前記第１及び第２のメモリセルユニ
ットは、少なくとも１つの電荷蓄積層と制御ゲートとを
有する電界効果トランジスタを含むことが好ましい。

【００３６】また、前記電界効果トランジスタは、書き
込み動作にＦＮトンネル電流を用いることが好ましい。

【００３７】また、前記電荷蓄積層はポリシリコン又は
シリコン窒化膜からなることが好ましい。

【００３８】また、前記メモリセルユニットは、複数の
不揮発性メモリを直列接続したＮＡＮＤセルユニットか
らなることが好ましい。

【００３９】（作用）本発明によれば、二つに分割され
た第１のデータ転送線と第２のデータ転送線との間にス
イッチング素子を挿入し、書き込み時等のプログラム時
においてスイッチング素子を遮断することにより、デー
タ書き込みに際して第１のデータ選択線の１つと第２の
データ選択線の１つとを同時に選択することが可能とな
る。

【００４０】従って、複数の行にデータを書き込む場合
に、１メモリセルユニット当たりの書き込み時間を変化
させなくとも、データ書き込み時間を１／２に減少させ
ることができる。データ転送線の分割数が更に多い場
合、データ書き込み時間を最大、１／（データ転送線の
分割数）に減少させることができる。よって、より高速
にデータ書き込みを行うことができ、プログラムパルス
を形成するための消費電力を減少させることができる。
この効果は、不揮発性記憶メモリとして、二層ゲート構
造のＥＥＰＲＯＭのように、書き込み速度の遅いデバイ
スにおいて特に有効である。

【００４１】また、行の分割数を増やすことにより全デ
ータ書き込み時間を短縮し、１つのメモリセルユニット
当たりの書き込み時間を延ばすことも可能である。これ
により、同じ電荷量を書き込むためのデータ書き込み電
流を減少させることができ、ストレスリーク電流による
不揮発性記憶メモリの劣化や消費電力の増加及びデータ
保持特性の悪化を防ぐことができる。

【００４２】また、ストレスリーク電流を減少させるこ
とができるので、不揮発性半導体メモリのゲート絶縁膜
をより薄膜化することができ、書き込み時のプログラム
電圧も減少させることができる。よって、プログラム電
圧を発生させる昇圧回路の面積を縮小でき、かつトラン
ジスタの面積も縮小できるため、よりチップ面積を縮小
させることができる。さらに、プログラム電圧低下に伴
い、消費電力もより減少させることができる。

【００４３】また、データ転送線スイッチとしてスイッ
チング素子の代りに、分割した各データ転送線に対して
センスアンプを形成した場合と比較して、トランジスタ
数を減少させることができ、回路面積を減少させること
ができる。

【００４４】さらに、スイッチング素子には、電源線を
配線する必要がない構成を用いることができ、メモリマ
トリックス領域に電源配線のための配線層やコンタクト
を必要とせず、従来例と同じ配線層構成で回路を形成す
ることができる。

【００４５】さらに、書き込みデータを一時保持する回
路を各センスアンプに複数形成することにより、書き込
み時に外部データバッファからセンスアンプにデータを
随時送る場合と比較して、高速であり、配線も短いので
消費電力を減らすことができる。

【００４６】

【発明の実施の形態】以下、本発明の詳細を好ましい実
施形態によって説明する。

【００４７】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる不揮発性半導体メモリを示すブロッ
ク図であり、特にメモリマトリックス及びその周辺主要
部の回路構成（ａ）と、クロック発生回路（ｂ）を示し
ている。

【００４８】図１は、データ転送線を直列方向に複数に
分割し、データ転送線の間にデータ転送線スイッチ５，
５'を形成している点が従来と異なっている。図１にお
いて、符号１，１'及び符号２，２'は、データ転送線を
示している。また、例えば、符号６は書き込みを行うデ
ータ選択線を示しており、符号６'は書き込みを行わな
いデータ選択線を示している。これらはデータ転送線
１，１'，２，２'と互いに直交する方向に配置されてい
る。

【００４９】符号３は、二層ゲート構造の不揮発性半導
体メモリセルからなるメモリセルユニットを示してい
る。このメモリセルユニット３は、データ転送線１，
１'，２，２'とデータ選択線６，６'との交点にそれぞ
れ形成されている。メモリセルユニット３の制御入力端
子をデータ選択線６，６'に接続している。メモリセル
ユニット３のデータ入出力端子はデータ転送線１，
１'，２，２'に接続されている。

【００５０】図１では、１つのデータ転送線１，１'，
２，２'にそれぞれ２つのメモリセルユニット３が接続
され、１つのデータ選択線６，６'にはそれぞれ２つの
メモリセルユニット３が接続されている。

【００５１】ここで、メモリセルユニット３のうちメモ
リセルユニットａ１１，ａ１２が第１の発明における第
１のメモリセルユニットであり、メモリセルユニットａ
２１，ａ２２が第２のメモリセルユニットである。そし
て、第１のメモリセルユニットａ１１，ａ１２を接続す
るデータ転送線１が第１のデータ転送線であり、第２の
メモリセルユニットａ２１，ａ２２を接続するデータ転
送線２が第２のデータ転送線である。また、第１のメモ
リセルユニットａ１１，ａ１２に接続するデータ選択線
６，６'が第１のデータ選択線であり、第２のメモリセ
ルユニットａ２１，ａ２２を接続するデータ選択線６，
６'が第２のデータ選択線である。また、メモリセルユ
ニットａ１１，ａ１２，ａ２１，ａ２２でメモリブロッ
クを構成している。このうちメモリセルユニットａ１
１，ａ１２、メモリセルユニットａ２１，ａ２２はそれ
ぞれメモリサブブロックを構成している。同様にメモリ
セルユニットｂ１１，ｂ１２，ｂ２１，ｂ２２でメモリ
ブロックを構成している。このうちメモリセルユニット
ｂ１１，ｂ１２、メモリセルユニットｂ２１，ｂ２２は
それぞれメモリサブブロックを構成している。

【００５２】そしてこれらのメモリブロックはデータ選
択線６，６'の延伸している方向に並列に並ぶことで、
メモリマトリックスを構成している。

【００５３】本実施形態では、データ転送線１，２，
１'，２'にはそれぞれ２つのメモリセルユニット３、デ
ータ選択線６，６'にはそれぞれ２つのメモリセルユニ
ット３を接続する例を示したが、データ転送線及びデー
タ選択線に接続するメモリセルユニットの数は複数であ
ればよく、２ⁿ 個（ｎは正の整数）であることがアドレ
スデコードをする上で望ましい。また、データ転送線の
数とデータ選択線の数は複数であればよく、２ⁿ 個（ｎ
は正の整数）であることがアドレスデコードをする上で
望ましい。

【００５４】データ転送線１，１'の一端には、書き込
みデータを一時保持する書き込みデータラッチ４，４'
をそれぞれ接続している。ラッチ４，４'は通常、メモ
リセルユニット３のデータを読み出すためのセンスアン
プ回路を兼ねている。また、ラッチ４，４'には、書き
込み及び読み出しデータを外部回路と接続するデータ線
１０，１０'をそれぞれ接続している。さらに、ラッチ
４，４'には、データをラッチするためのタイミングを
設定する制御信号線９を共に接続している。

【００５５】データ転送線１，１'の他端、即ちラッチ
４，４'を形成していない一端には、データ転送線スイ
ッチ５，５'の入出力端子の一方をそれぞれ接続してい
る。データ転送線スイッチ５，５'の入出力端子の他方
には、データ転送線２，２'の一端とそれぞれ接続され
ている。さらに、データ転送線スイッチ５，５'には、
データ転送線１とデータ転送線２との接続と、データ転
送線１'とデータ転送線２'との接続を制御するための制
御信号線８を共に接続している。

【００５６】また、上記の各制御信号線８，９及びデー
タ選択線６，６'に適宜タイミング調整を行い信号出力
するためのクロック発生回路１１を設けている。この回
路１１は、例えば選択されていないデータ選択線６'に
接続したメモリセルユニットａ１２，ｂ１２，ａ２２，
ｂ２２に、誤書き込みや誤読み出し及びデータ破壊を防
ぐようにタイミング調整を行う。なお、以下では通例に
従って、データ選択線６，６'に沿った方向を行と呼
び、データ転送線１，１'，２，２'に沿った方向を列と
呼ぶことにする。

【００５７】本実施形態では、書き込み時に、データ転
送線スイッチ５，５'を遮断状態にすることにより、デ
ータ転送線１，１'の電位とデータ転送線２，２'の電位
とを書き込みデータに従ってそれぞれ独立に与えること
ができる。よって、データ転送線１，１'及びデータ転
送線２，２'に接続されたメモリセルユニット３をデー
タ転送線の分割数分同時に書き込みを行うことができ
る。この場合１つのプログラムパルスによって、例えば
メモリセルユニットａ１１，ｂ１１とメモリセルユニッ
トａ２１，ｂ２１の２つの行におけるメモリセルユニッ
トに同時に書きこみ動作を行うことができる。

【００５８】図２に、図１の実施形態の構造で複数の
行、例えば２つの行についてデータ書き込みを行う場合
のタイミング図を示す。図２では、まず簡単のために、
ベリファイ書き込み動作が無い場合を説明する。なお、
以下でトランジスタのｏｎ状態とは、トランジスタのし
きい値よりも大きな電圧をゲート電極に加えて、ＭＩＳ
ＦＥＴのソース電極とドレイン電極が導通状態になって
いることを示す。また、トランジスタのｏｆｆ状態と
は、トランジスタのしきい値よりも小さな電圧をゲート
電極に加えて、ＭＩＳＦＥＴのソース電極とドレイン電
極が遮断状態になっていることを示す。

【００５９】なお、しきい値としては、ソース電極とド
レイン電極とに流れる電流が、例えば４０ｎＡ×（チャ
ネル幅）／（ゲート長さ）となる値になった時のゲート
電圧とする。また、本実施形態では、通常のＣＭＯＳロ
ジック回路の構成が簡単なため、しきい値が正であるト
ランジスタを例として用いて説明する。特に言及しない
場合には、例えば０．５Ｖから１５Ｖの範囲のＶｃｃと
なる正の電圧を制御電圧として与えた場合に回路がｏｎ
状態となり、例えば０Ｖとなる電圧ＧＮＤを制御電圧と
して与えた場合に回路がｏｆｆ状態になるとする。勿
論、しきい値が負のトランジスタを用いても、ゲート電
圧の可変範囲にしきい値が含まれるようにすればよい。

【００６０】図２では、メモリセルユニットａ２１に
“０"を書き込み、メモリセルユニットｂ２１に“１"を
書き込み、メモリセルユニットａ１１に“１"を書き込
み、メモリセルユニットｂ１１に“０"を書き込む場合
を示す。従来例では、同じデータ転送線に接続されたメ
モリセルユニットに与えるデータが異なる本パターンデ
ータでは、書き込む場合には最低２回プログラムパルス
を与えなければならず、本実施例よりも２倍の書き込み
時間がかかる。

【００６１】なお、以下では、“１"はメモリセルユニ
ット３の浮遊ゲート電極にキャリア、例えば電子を注入
してしきい値を上昇させた状態を示す。また、“０"は
メモリセルユニット３の浮遊ゲート電極にキャリアを注
入せずにしきい値が低下したままの状態を示す。ここ
で、書き込みを行うメモリセルユニットは、既に、例え
ば浮遊ゲートの電荷を引き抜く方法によってデータ消去
されているものとし、“０"状態になっているものとす
る。電圧の反転を適宜用いることにより、“１"及び
“０"の条件を反転することが容易にできる。

【００６２】先ず、図２において、外部電流入出力端子
Ｉ／Ｏ１に電圧Ｖｃｃ及び外部電流入力端子Ｉ／Ｏ２に
電圧ＧＮＤを与える。それぞれメモリセルユニットａ２
１及びメモリセルユニットｂ２１の書き込みデータに相
当する電圧である。ここでは、“０"データに相当する
電圧としてＶｃｃ、“１"データに相当する電圧として
ＧＮＤとしている。また、図２では、書き込みデータ状
態を実線で、反転した書き込みデータ状態を破線で示し
ている。

【００６３】本実施形態では、回路素子が少なく面積を
小さくできるため、制御信号線９の電圧をｏｆｆ状態、
つまりＧＮＤにした場合にデータをラッチし、Ｖｃｃと
した場合にデータ入出力線１０の電圧がそのままデータ
転送線１に伝わる例を示す。書き込みデータラッチ４，
４'には、制御信号線９の立ち下がりエッジでデータを
ラッチする回路、例えばエッジトリガ型データラッチ回
路を用いても良い。この場合、外部電流入力端子Ｉ／Ｏ
１及びＩ／Ｏ２が変化してもデータ転送線の電圧を書き
込みデータの電圧に安定させるのに望ましい。

【００６４】先ず、Φ６の電位をＶｂｃとし、データ転
送線スイッチ５，５'を導通状態にする。次に、Φ５の
電圧を上昇させ、外部電流入力端子Ｉ／Ｏ１及びＩ／Ｏ
２のデータをデータ転送線ＢＬａ１及びＢＬｂ１に出力
する。この後、Φ５を下降させることでラッチする。こ
の時、データ転送線スイッチ５，５'はｏｎ状態になっ
ているので、データ転送線ＢＬａ２及びＢＬｂ２もそれ
ぞれ、データ転送線ＢＬａ１及びＢＬｂ１と同電位とな
る。ここで、ｎ型ＭＩＳＦＥＴをデータ転送スイッチ
５，５'として用いた場合、Ｖｂｃはデータ転送線ＢＬ
ａ１の最大電圧Ｖｃｃにｎ型ＭＩＳＦＥＴのしきい値分
を加えた値以上とするのがデータ転送線ＢＬａ２の電位
をＶｃｃまで上昇させるのに望ましい。

【００６５】次に、データ転送線ＢＬａ２及びＢＬｂ２
が、書き込み時の所定電位Ｖｃｃ又はＧＮＤに充放電さ
れるのを待った後、Φ６の電位をＧＮＤとし、データ転
送線スイッチ５，５'を遮断状態にする。この遮断状態
とするタイミング（ｔ１）は、データ転送線ＢＬａ１に
ＢＬａ２と異なるデータ電圧を伝達する制御信号線９の
タイミング（ｔ２）よりも先立って行われるようにす
る。これにより、データ転送線ＢＬａ２及びＢＬｂ２は
電気的に浮遊状態となるので、データ転送線スイッチ
５，５'を遮断状態にする前に設定した電圧が保持され
る。

【００６６】次に、外部電流入出力端子Ｉ／Ｏ１にＧＮ
Ｄを与える。また外部電流出力端子Ｉ／Ｏ２にＶｃｃを
与える。Ｖｃｃ及びＧＮＤはそれぞれメモリセルユニッ
トａ１１及びメモリセルユニットｂ１１に書き込みデー
タ“１"，“０"に相当する電圧である。

【００６７】次に、Φ５の電圧を上昇させ、外部電流出
力端子Ｉ／Ｏ１及びＩ／Ｏ２のデータ電圧を、データ転
送線ＢＬａ１及びＢＬｂ１に伝達する。これまでのシー
ケンスによって、データ転送線ＢＬａ１，ＢＬａ２，Ｂ
Ｌｂ１，ＢＬｂ２はそれぞれ、書き込み電圧に相当する
電圧に設定される。

【００６８】次に、データ転送線ＢＬａ１及びＢＬｂ１
が、例えば１ｎｓから１μｓの間の時間、書き込み時の
所定電位に充電されるのを待った後、データを書き込む
メモリセルユニット３に接続されたデータ制御線６の電
位を、プログラム電圧Ｖpgmになるように電圧パルスを
与える。この時、他の書き込みを行わないデータ制御線
６'の電位を選択状態にならないＶpassにする。

【００６９】ここで、１００ｍｓ以下の実用的な速度で
書き込み動作を終了するために、プログラム電圧Ｖpgm
としては、トンネル絶縁膜に１０^-4Ａ／ｃｍ² 以上のＦ
Ｎトンネル電流を流すのに十分な電圧が要求される。例
えば、膜厚ｔ［ｎｍ］のシリコン酸化膜では、プログラ
ムＶpgm はｔ［Ｖ］以上と設定する必要があり、ｔ
［Ｖ］から２．２ｔ［Ｖ］の範囲にするのが実用的速度
を得るために望ましい。また、Ｖpassとしては０Ｖ以上
でプログラム電圧Ｖpgm 以下となる電圧とし、Ｖpassで
はセルに誤書き込みされないよう通常、０．６Ｖpgm 以
下に設定されるのが望ましい。また、プログラム電圧Ｖ
pgm のパルス幅としては、１μｓから１００ｍｓの間と
なるようにするのが実用的速度を得るために望ましい。

【００７０】データ書き込みパルス印加が終了した後、
Φ６の電位をＶｂｃとし、データ転送線スイッチ５，
５'を導通状態にする。これは、引き続いて読み出し動
作が行われる場合、メモリセルユニット３のデータを高
速で読み出すことを可能とするためである。

【００７１】以上のシーケンスにより、１つのセンスア
ンプ（例えばラッチ４）に接続された複数のメモリセル
ユニット３について、１つのプログラムパルスによって
データを書き込むことができる。

【００７２】以上において、メモリセルユニット３が１
ビットの場合を説明した。この場合、例えば、メモリセ
ルユニット３の具体的構造として、単独のＥＥＰＲＯＭ
メモリセルの制御電極をデータ選択線６，６'に接続
し、ソース・ドレイン電極の一方をデータ転送線１，
２，１'，２'に接続した構造が挙げられる。また、その
他の構造としては、例えば図３に示すようなメモリセル
の直並列構造を用いればよい。

【００７３】図３（ａ）は、メモリセルユニット３とし
て、浮遊ゲート電極を有するＭＯＳトランジスタからな
る不揮発性メモリセルＭ１〜Ｍ１６を直列に接続し、選
択トランジスタＱ１を介してデータ転送線ＢＬに一端を
接続している。また、他の一端は選択トランジスタＱ２
を介して Source と記してある共通ソース線に接続して
いる。また、選択トランジスタＱ１，Ｑ２は、メモリセ
ルＭ１〜Ｍ１６と同一のウェル上に形成している。それ
ぞれのメモリセルＭ１〜Ｍ１６は制御電極ＷＬ１〜ＷＬ
１６に接続している。また、選択トランジスタＱ１の制
御電極は選択線ＳＬ１に、選択トランジスタＱ２の制御
電極は選択線ＳＬ２に接続されており、いわゆるＮＡＮ
Ｄ型メモリセルアレイを形成している。

【００７４】図３（ｂ）は、メモリセルユニットとし
て、浮遊ゲート電極を有するＭＯＳトランジスタからな
る不揮発性メモリセルＭ１〜Ｍ１６を並列に接続し、ソ
ース又はドレイン電極の一端を、選択トランジスタＱ１
を介してデータ転送線ＢＬに接続している。また、ソー
ス又はドレイン電極の他の一端は選択トランジスタＱ２
を介して Source と記してある共通ソース線に接続され
ている。また、選択トランジスタＱ１，Ｑ２は、メモリ
セルＭ１〜Ｍ１６と同一のウェル上に形成されている。
それぞれのメモリセルＭ１〜Ｍ１６は制御電極ＷＬ１〜
ＷＬ１６に接続している。また、選択トランジスタＱ１
の制御電極は選択線ＳＬ１に、選択トランジスタＱ２の
制御電極は選択線ＳＬ２に接続し、いわゆるＡＮＤ型メ
モリセルアレイを形成している。

【００７５】図３（ｃ）は、浮遊ゲート電極を有するＭ
ＯＳトランジスタからなる不揮発性メモリセルＭ１〜Ｍ
１６が２個対として接続され、ソース又はドレイン電極
の一端が選択トランジスタＱ１を介してデータ選択線Ｂ
Ｌに接続している。また、ソース又はドレイン電極の他
の一端は source と記してある共通ソース線に接続され
ている。また、選択トランジスタＱ１，Ｑ２は、メモリ
セルＭ１〜Ｍ１６と同一のウェル上に形成している。そ
れぞれのメモリセルＭ１〜Ｍ１６は制御電極ＷＬ１〜Ｗ
Ｌ１６に接続している。また、選択トランジスタＱ１の
制御電極は選択線ＳＬ１に接続されており、いわゆるＤ
ＩＮＯＲ型メモリセルアレイを形成している。

【００７６】これらの具体的セル構造について、メモリ
セルＭ１〜Ｍ１６の制御電極ＷＬ１〜ＷＬ１６の１つを
データ選択線６，６'に接続すれば、図３の点線内の構
造で図１のメモリセルユニット３を構成できる。また、
制御電極ＷＬ１〜ＷＬ１６の全てをデータ選択線６，
６'に接続すると１６ビットのメモリセルユニット３と
なる。

【００７７】図１４は、図３（ａ）に示すＮＡＮＤ型メ
モリセルユニットの平面図であり、メモリセルユニット
３を３つ並列した構造を示している。特に、セル構造を
わかりやすくするために、制御ゲート電極２７よりも下
の構造のみを示している。

【００７８】また、図１５（ａ）、（ｂ）は、図１４の
Ｂ−Ｂ'及びＡ−Ａ'方向の断面図である。特に図１５
（ａ）は、メモリセルの断面図を示している。

【００７９】また、図１４に示すようにユニット選択線
ＳＬ１，ＳＬ２は、データ選択線ＷＬ１〜ＷＬ１６と同
一方向に形成することが、高密度化には望ましい。

【００８０】本実施形態では、メモリセルユニットに１
６＝２^４個のメモリセルを接続している例を示したが、
データ転送線及びデータ選択線に接続するメモリセルの
数は複数であればよく、２^ｎ個（ｎは正の整数）である
ことがアドレスデコードをする上で望ましい。

【００８１】図１４、図１５（ａ）及び図１５（ｂ）に
おいて、ｐ型シリコン領域２３上に、トンネルゲート絶
縁膜２５，２５_ＳＬ１，２５_ＳＬ２が形成されている。
トンネルゲート絶縁膜２５，２５_ＳＬ１，２５_ＳＬ２上
に電荷蓄積層２６，２６_{ＳＬ １}，２６_ＳＬ２が形成され
ている。

【００８２】ｐ型シリコン領域２３は、例えば、ボロン
不純物濃度が１０^１４ｃｍ^−３から１０^１９ｃｍ^−３の
間であれば良い。トンネルゲート絶縁膜２５，２５
_ＳＬ１，２５_ＳＬ２は、例えば、厚さ３ｎｍから１５ｎ
ｍ、シリコン酸化膜又はオキシナイトライド膜であれば
良い。また、電荷蓄積層２６，２６_ＳＬ１，２６_ＳＬ２
は、例えば、厚さ１０ｎｍから５００ｎｍ、リン又は砒
素を１０^１８ｃｍ^−３から１０^２１ｃｍ^−３添加したポ
リシリコンで形成している。

【００８３】この積層構造は、ｐ型シリコン領域２３上
にトンネルゲート絶縁膜２５、電荷蓄積層２６を全面堆
積する。次に、パターニングしてｐ型シリコン領域２３
に達するまで、ｐ型シリコン領域２３を例えば０．０５
μｍ〜０．５μｍの深さエッチングする。次に、エッチ
ングにより形成された溝に素子分離絶縁膜２４を埋め込
むことで形成できる。

【００８４】このような方法で形成するとゲート絶縁膜
２５及び電荷蓄積層２６を段差のない平面に全面形成で
きるので、均一性がよく、特性の揃った膜を形成でき
る。

【００８５】電荷蓄積層２６上には、ユニット絶縁膜５
０，５０_ＳＬ１，５０_ＳＬ２が形成されている。ユニッ
ト絶縁膜５０，５０_ＳＬ１，５０_ＳＬ２は、例えば、厚
さ５ｎｍから３０ｎｍ、シリコン酸化膜又はオキシナイ
トライド膜、又はシリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜の積層構造からなる。

【００８６】ユニット絶縁膜５０，５０_ＳＬ１，５０
_ＳＬ２上には、制御電極２７を形成している。制御電極
２７は、例えばリン、砒素、又はボロンを１０^１８ｃｍ
^−３〜１０^２１ｃｍ^−３不純物添加したポリシリコン、
又はＷＳｉ（タングステンシリサイド）とポリシリコン
との積層構造、又はＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、Ｃ
ｏＳｉとポリシリコンのスタック構造からなる。また制
御電極２７の厚さは１０ｎｍから５００ｎｍである。

【００８７】なお、ｐ型シリコン領域（半導体領域）２
３は、ｎ型シリコン領域２２によってｐ型半導体基板２
１と独立に電圧印加できるようになっている。こうする
ことによって、消去時の昇圧回路負荷を減らし消費電力
を抑えるためには望ましい。

【００８８】本実施形態では、電荷蓄積層２６を全面に
堆積した後パターニングして溝を掘り、この溝の中に素
子分離絶縁膜２４を埋め込んでいる。したがって溝の深
さを十分に取ることで、電荷蓄積層２６とｐ型シリコン
領域２３とを素子分離絶縁膜２４で十分に離すことがで
きるので、ｐ型シリコン領域２３と素子分離絶縁膜２４
との境界で、ゲート電界の集中やしきい値の低下した寄
生トランジスタが生じにくい。

【００８９】さらに、電界集中による書込みしきい値の
低下現象、いわゆる、sidewalk現象が生じにくくなるた
め、より信頼性の高いトランジスタを形成することがで
きる。

【００９０】次に、図１５（ｂ）に示すように、浮遊ゲ
ート電極２６の両側には、例えば、厚さ５ｎｍから２０
０ｎｍ、シリコン窒化膜又はシリコン酸化膜からなる側
壁絶縁膜４３を形成している。またｐ型シリコン領域２
３中の電荷蓄積層２６を挟む位置にはソース又はドレイ
ン領域となるｎ型拡散層２８を形成している。ソース又
はドレイン領域２８、電荷蓄積層２６及び制御電極２７
により、電荷蓄積層２６に蓄積した電荷量を情報量とす
る浮遊ゲート型ＥＥＰＲＯＭメモリセルを構成してい
る。ゲート長は、０．０１μｍ以上０．５μｍ以下であ
れば良い。

【００９１】ソース又はドレイン領域２８は、例えば、
リンや砒素、アンチモンを表面濃度が１０^１７ｃｍ^−３
から１０^２１ｃｍ^−３、深さ１０ｎｍから５００ｎｍの
ｎ型シリコン領域である。さらに、ソース又はドレイン
領域２８は隣接するメモリセル同士共有され、ＮＡＮＤ
接続となっている。

【００９２】また、選択トランジスタＱ１，Ｑ２（図３
（ａ））の制御電極２７_ＳＬ１，２７_ＳＬ２は、それぞ
れユニット選択線ＳＬ１及びＳＬ２に接続している。

【００９３】電荷蓄積層２６_ＳＬ１，２６_ＳＬ２のゲー
ト長は、例えば、０．０２μｍ以上１μｍ以下とするこ
とにより、ユニット選択時と非選択時のオンオフ比を大
きく確保でき、誤書き込みや誤読み出しを防止できる。

【００９４】また、制御電極２７（ＳＬ１）の片側に形
成されたソース又はドレイン電極となるｎ型拡散層２８
_ｄは、データ転送線３６（ＢＬ）とＢＬコンタクト３１
_ｄを介して接続している。データ転送線３６（ＢＬ）
は、例えば、タングステンやタングステンシリサイド、
チタン、チタンナイトライド又はアルミニウムからな
る。データ転送線３６（ＢＬ）は、隣接するメモリセル
ユニットで接続するように、図１４において紙面上下方
向にユニット境界まで形成している。

【００９５】制御電極２７（ＳＬ２）の片側に形成され
たソース又はドレイン電極となるｎ型拡散層２８_ｓは、
ＳＬコンタクト３１_ｓを介してソース線３３（Source）
と接続している。このソース線３３（Source）は、隣接
するメモリセルユニットで接続されるように図１４にお
いて紙面左右方向にユニット境界まで形成されている。
勿論、ｎ型拡散層２８_ｓを紙面左右方向にユニット境界
まで形成することにより、ソース線としてもよい。

【００９６】ＢＬコンタクト及びＳＬコンタクトは、例
えば、ｎ型又はｐ型にドープしたポリシリコンやタング
ステン、タングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉ
などを充填し、導電体領域となっている。ユニット選択
線ＳＬ１，ＳＬ２及びデータ転送線ＢＬと、トランジス
タとの間は、例えばＳｉＯ_２やＳｉＮからなる層間膜１
００を充填している。データ転送線ＢＬ上部には、例え
ばＳｉＯ_２、ＳｉＮ又はポリイミドからなる絶縁膜保護
層３７や、例えば、Ｗ、Ａｌ又はＣｕからなる上部配線
を形成する。

【００９７】図１６は本実施形態の変形例である。これ
は、浮遊型ゲートを用いたＮＡＮＤメモリセルユニット
を、ＭＯＮＯＳ型ゲートを用いたＮＡＮＤメモリセルユ
ニットに変更したものである。

【００９８】図１６（ｂ）、（ｃ）は、それぞれ図１５
（ａ）、（ｂ）に対応するＮＭＯＮＯＳ型ゲートを用い
たＡＮＤメモリセルユニットのＢ−Ｂ'及びＡ−Ａ'の断
面図である。なお、平面図は、図１４と同一なので省略
する。さらに図１６（ａ）は、Ｂ−Ｂ'同一方向に沿っ
たユニット選択線２７（ＳＬ１）の断面図である。

【００９９】図１６は、電荷蓄積層２６を有したＭＯＮ
ＯＳトランジスタからなる不揮発性メモリセルを直列に
接続し、選択トランジスタＱ１を介して一端をデータ転
送線ＢＬに接続している。また、他の一端を、選択トラ
ンジスタＱ１を介して共通ソース線ＳＬに接続してい
る。電荷蓄積層２６はＳｉＮやＳｉＯＮからなる。ま
た、選択トランジスタＱ１，Ｑ２及びメモリセル（Ｍ１
〜Ｍ１６）（以上図３（ａ））を同一のウェル上に形成
している。

【０１００】図１６（ａ）、（ｂ）、（ｃ）において、
ｐ型シリコン領域２３に、トンネルゲート絶縁膜２５を
介して、電荷蓄積層２６を形成している。ｐ型シリコン
領域２３は、例えば、ボロン不純物濃度が１０^１４ｃｍ
^−３から１０^１９ｃｍ^−３である。また、トンネルゲー
ト絶縁膜２５は、例えば、厚さ１ｎｍから１０ｎｍ、シ
リコン酸化膜又はオキシナイトライド膜からなる。電荷
蓄積層２６は、例えば、厚さ３ｎｍから５０ｎｍ、Ｓｉ
Ｎ又はＳｉＯＮからなる。

【０１０１】電荷蓄積層２６上に、絶縁膜５０を介し
て、制御電極２７を形成している。絶縁膜５０は、例え
ば、厚さ２ｎｍから１０ｎｍ、シリコン酸化膜又はオキ
シナイトライド膜からなる。また、制御電極２７は、例
えば、厚さ１０ｎｍから５００ｎｍ、ポリシリコンやＷ
Ｓｉ（タングステンシリサイド）とポリシリコンとのス
タック構造又はＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳ
ｉとポリシリコンのスタック構造からなる。

【０１０２】制御電極２７は、図１４において、隣接す
るメモリセルユニットで接続するように紙面左右方向に
ユニット境界まで形成している。ユニット選択線ＳＬ
１，ＳＬ２を形成している。

【０１０３】なお、ｐ型シリコン領域２３は、ｎ型シリ
コン領域２２によってｐ型半導体基板２１と独立に電圧
印加できるようになっている。こうすることで消去時の
昇圧回路負荷を減らし消費電力を抑えることができる。

【０１０４】本変形例でも、電荷蓄積層２６を全面に堆
積した後パターニングして溝を掘り、この溝の中に素子
分離絶縁膜２４を埋め込んでいる。したがって溝の深さ
を十分に取ることで、電荷蓄積層２６とｐ型シリコン領
域２３とを素子分離絶縁膜２４で十分に離すことができ
るので、ｐ型シリコン領域２３と素子分離絶縁膜２４と
の境界で、ゲート電界の集中やしきい値の低下した寄生
トランジスタが生じにくい。

【０１０５】さらに、電界集中による書込みしきい値の
低下現象、いわゆる、sidewalk現象が生じにくくなるた
め、より信頼性の高いトランジスタを形成することがで
きる。

【０１０６】また、電荷蓄積層２６の両側の位置には、
絶縁膜４３を形成している。この絶縁膜４３は、厚さ５
ｎｍから２００ｎｍ、シリコン窒化膜又はシリコン酸化
膜からなる。ｐ型シリコン領域２３中の浮遊ゲート２６
を挟む位置にはソース又はドレイン領域となるn型拡散
層２８を形成している。

【０１０７】ソース又はドレイン領域２８と電荷蓄積層
２６、制御電極２７により、ＭＯＮＯＳ型不揮発性ＥＥ
ＰＲＯＭメモリセルを形成している。浮遊ゲート２６の
ゲート長は、０．０１μｍ以上０．５μｍとする。ｎ型
拡散層２８は、例えば、リン、砒素又はアンチモンを不
純物として拡散させ、表面濃度が１０^１７ｃｍ^−３から
１０^２１ｃｍ^−３、深さ１０ｎｍから５００ｎｍで形成
する。ｎ型拡散層２８はメモリセル同士で直列に接続
し、ＮＡＮＤ接続している。

【０１０８】制御電極２７（ＳＬ１），２７（ＳＬ２）
は、ゲート絶縁膜２５_ＳＬ１，２５ _ＳＬ２を介してｐ型
シリコン領域（ｐ型ウェル）２３と対向し、ＭＯＳトラ
ンジスタを形成している。ゲート絶縁膜２５_ＳＬ１，２
５_ＳＬ２は、例えば、厚さ３ｎｍから１５ｎｍ、シリコ
ン酸化膜又はオキシナイトライド膜からなる。

【０１０９】選択トランジスタの制御電極２７ＳＬ１，
２７ＳＬ２のゲート長は、メモリセルの制御電極２７
（ＷＬ１〜ＷＬ１６）のゲート長よりも長く、例えば、
０．０２μｍ以上１μｍ以下とすることにより、ユニッ
ト選択時と非選択時のオンオフ比を大きく確保でき、誤
書き込みや誤読み出しを防止できる。

【０１１０】また、制御電極２７（ＳＬ１）の片側に形
成されたソース又はドレイン領域となるｎ型拡散層２８
_ｄは、ＢＬコンタクト３１_ｄを介してデータ転送線３６
（ＢＬ）と接続している。データ転送線３６（ＢＬ）
は、例えば、タングステンやタングステンシリサイド、
チタン、チタンナイトライド、又はアルミニウムからな
る。

【０１１１】また、制御電極２７（ＳＬ２）の片側に形
成されたソース又はドレイン電極となるｎ型拡散層２８
_ｓは、ＳＬコンタクト３１_ｓを介してソース線ＳＬと接
続している。

【０１１２】ＢＬコンタクト及びＳＬコンタクトとして
は、例えば、ｎ型又はｐ型にドープしたポリシリコンや
タングステン、又はタングステンシリサイド、Ａｌ、Ｔ
ｉＮ、Ｔｉなどを充填し、導電体領域となっている。さ
らに、ソース線ＳＬ及びデータ転送線ＢＬと、トランジ
スタとの間は、例えばＳｉＯ_２やＳｉＮからなる層間絶
縁膜２８によって絶縁している。

【０１１３】さらに、データ転送線ＢＬ上部には、例え
ばＳｉＯ_２、ＳｉＮ、又は、ポリイミドからなる絶縁膜
保護層３７や、例えば、Ｗ、ＡｌやＣｕからなる上部配
線を形成している。

【０１１４】本変形例は、第１の実施形態の特徴に加
え、ＭＯＮＯＳ型メモリセルを用いているため、第１の
実施形態の浮遊ゲート型ＥＥＰＲＯＭメモリセルよりも
書き込み電圧及び消去電圧を低くすることができ、素子
分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を維
持することができる。よって、高電圧が印加される回路
の面積を小さくでき、よりチップ面積を縮小することが
できる。さらに、第１の実施形態と比較して、電荷蓄積
層２６の厚さを２０ｎｍ以下に小さくでき、よりゲート
形成時のアスペクトを低減できる。よってゲート電極の
加工形状を向上させ、層間絶縁膜１００のゲート間の埋
め込みも向上させることができる。そしてより耐圧を向
上させることができる。

【０１１５】また、電荷蓄積層を形成するためのプロセ
スやスリット作成プロセスが不要であり、よりプロセス
工程を短くすることができる。また、電荷蓄積層２６が
絶縁体で、１つ１つの電荷トラップに電荷が捕獲されて
いるので、放射線に対して電荷が抜けにくく強い耐性を
持たせることができる。さらに、電荷蓄積層２６の側壁
絶縁膜４３が薄膜化しても、電荷蓄積層２６に捕獲され
た電荷がすべて抜けてしまうことなく良好な保持特性を
維持できる。

【０１１６】図１７に本発明の別の変形例にかかる不揮
発性メモリの平面図及び断面図を示す。これは、図１
４、図１５に示すＮＡＮＤメモリセルユニットを図３
（ｂ）に示すＡＮＤメモリセルユニットに変更したもの
である。なお、図１４、図１５のＮＡＮＤメモリセルユ
ニットと同一の部分には、同一符号をつけて詳しい説明
は省略する。

【０１１７】図１７（ａ）は図３（ａ）に示すＡＮＤメ
モリセルユニット３の平面図、図１７（ｂ）、図１７
（ｃ）は、図１７（ａ）のＢ−Ｂ'方向断面図、Ｃ−Ｃ'
方向断面図である。特に、図１７（ａ）では、セル構造
をわかりやすくするために、ゲート電極２７よりも下の
構造のみを示している。

【０１１８】図１７（ｂ）、図１７（ｃ）において、ｐ
型シリコン領域２３上にトンネルゲート絶縁膜２５，２
５ＳＬ１，２５ＳＬ２を介して、電荷蓄積層２６を形成
している。トンネルゲート絶縁膜２５，２５ＳＬ１，２
５ＳＬ２は、例えば、厚さ３ｎｍから１５ｎｍ、シリコ
ン酸化膜又はオキシナイトライド膜からなる。電荷蓄積
層２６は、例えば、厚さ１０ｎｍから５００ｎｍ、リン
または砒素を１０^１８ｃｍ^−３から１０^２１ｃｍ^−３添
加したポリシリコンからなる。

【０１１９】また、電荷蓄積層２６上に、絶縁膜５０が
形成されている。絶縁膜５０は、例えば、厚さ５ｎｍか
ら３０ｎｍ、シリコン酸化膜またはオキシナイトライド
膜、またはシリコン酸化膜/シリコン窒化膜／シリコン
酸化膜からなる。

【０１２０】この構造は、半導体領域２３にゲート絶縁
膜２５、電荷蓄積層２６を全面堆積する。次に、パター
ニングして半導体領域２３に達するまで、例えば０．０
５μｍ〜０．５μｍの深さエッチングし溝を形成する。
この溝を、絶縁膜２４で埋め込むことで形成することが
できる。このようにメモリセル部のゲート絶縁膜２５お
よび浮遊ゲート２６を段差の少ない平面に全面形成でき
るので、より均一性の向上した特性の揃った成膜を行う
ことができる。

【０１２１】また、メモリセル部の層間絶縁膜４６とｎ
型拡散層２８は、トンネル絶縁膜２５を形成する前にあ
らかじめトンネル絶縁膜２５を形成する部分に例えば、
ポリシリコンによるマスク材を形成し、イオン注入によ
ってｎ型拡散層を形成後、全面に層間絶縁膜４６を堆積
し、ＣＭＰ（ケミカルメカニカルポリッシング）および
エッチバックによってマスク材を選択的に取り除くこと
で自己整合的に形成することができる。

【０１２２】層間絶縁膜４６上には、制御ゲート２７を
形成している。制御ゲート２７は、例えば、厚さ１０ｎ
ｍから５００ｎｍ、ポリシリコン又はＷＳｉ（タングス
テンシリサイド）とポリシリコンとのスタック構造又は
ＣｏＳｉとポリシリコンのスタック構造からなる。この
制御ゲート２７は、図１７（ａ）において隣接するメモ
リセルユニットで接続するように紙面左右方向にユニッ
ト境界まで形成しており、データ選択線ＷＬ１〜ＷＬ１
６およびユニット選択ＳＬ１，ＳＬ２を形成している。

【０１２３】なお、ｐ型シリコン領域２３は、ｎ型シリ
コン領域２２によってｐ型半導体基板２１と独立に電圧
印加できるようになっている。このことによって、消去
時の昇圧回路負荷を減らし消費電力を抑えることができ
る。

【０１２４】図１７（ｃ）に示すように、メモリセルに
相当するＣ−Ｃ'断面において、電荷蓄積層２６の下に
は、層間絶縁膜４６を挟んでソース又はドレイン電極と
なるｎ型拡散層２８を形成している。層間絶縁層４６
は、例えば、厚さ５ｎｍから２００ｎｍ、シリコン酸化
膜またはオキシナイトライド膜からなる。ｎ型拡散層２
８、電荷蓄積層２６および制御ゲート２７により、電荷
蓄積層２６に蓄積された電荷量を情報量とする浮遊ゲー
ト型ＥＥＰＲＯＭメモリセルを構成している。ゲート長
は、０．０１μｍ以上０．５μｍとする。

【０１２５】図１７（ｃ）のように、層間絶縁膜４６は
ソース又はドレイン領域２８を覆うように、チャネル上
にも形成される方が、ソース又はドレイン領域２８端で
の電界集中による異常書込みを防止するのに望ましい。
ソース又はドレイン領域（ｎ型拡散層）２８としては、
例えば、リンや砒素、アンチモンを不純物とし、表面濃
度が１０^１７ｃｍ^−３から１０^２１ｃｍ^−３となるよう
に、深さ１０ｎｍから５００ｎｍの間で形成している。
さらに、ｎ型拡散層２８はデータ転送線ＢＬ方向に隣接
するメモリセル同士共有し、ＡＮＤ接続を構成してい
る。

【０１２６】また、選択トランジスタＱ１，Ｑ２の制御
電極２７（ＳＬ１），２７（ＳＬ２）は、それぞれソー
ス線ＳＬ１，ＳＬ２に相当するユニット選択線に接続さ
れている。

【０１２７】図１７（ａ）および図１７（ｂ）に示すよ
うに、ユニット選択トランジスタＱ１は、ソース又はド
レイン電極２８，２８ｄと、ゲート電極２７（ＳＬ１）
からなるＭＯＳＦＥＴである。ユニット選択トランジス
タＱ２は、ソース又はドレイン電極２８，２８_ｓと、ゲ
ート電極２７（ＳＬ２）からなるＭＯＳＦＥＴである。

【０１２８】ゲート電極２７（ＳＬ１），２７（ＳＬ
２）のゲート長は、メモリセルゲート電極のゲート長よ
りも長く、例えば、０．０２μｍ以上１μｍ以下とする
ことにより、ユニット選択時と非選択時のオンオフ比を
大きく確保でき、誤書き込みや誤読み出しを防止でき
る。

【０１２９】この例では、図３（ｂ）で示すようにＡＮ
Ｄメモリセルを用いているので、メモリセルユニットの
直列抵抗を小さく一定とすることができ、多値化した場
合のしきい値を安定させるのに向いている。

【０１３０】次に、データ転送スイッチについて説明す
る。

【０１３１】図４に、図１で示すデータ転送線スイッチ
５，５'の具体例を示す。図４において、ＢＬａ１は書
き込みデータラッチを接続した側のデータ転送線を、Ｂ
Ｌａ２は書き込みデータラッチを接続していない側のデ
ータ転送線を示す。また、Φ６と書いた部分には、図２
で示したタイミングで制御電圧を印加している。

【０１３２】図４（ａ）のように、ｎ型ＭＩＳＦＥＴ
（Ｑ３）を用いた構造では、電流駆動能力がｐ型ＭＩＳ
ＦＥＴよりも大きく、スイッチ回路面積を非常に小さく
でき、不揮発性メモリセルも通常ｎ型ＭＩＳＦＥＴなの
で、メモリセルとのウェル分離の必要性もない。さら
に、図４（ｂ）のように、ｐ型ＭＩＳＦＥＴ（Ｑ３）を
用いた構造でもよい。この場合、ゲート電極には、図２
で説明したΦ６の反転信号／Φ６が入力されればよく、
トランジスタＱ３のゲート電極をＶｃｃ以上に昇圧する
必要がなく、低電圧駆動に向く。以後、反転信号には、
／を付けて示すことにする。

【０１３３】また、図４（ｃ）に示す例では、図４
（ａ）のトランジスタＱ３のスイッチに加え、トランジ
スタＱ４，Ｑ６からなるダイナミック型メモリセルをデ
ータ転送線ＢＬａ２側に形成している。ここで、トラン
ジスタＱ６は電荷保持用のキャパシタとして作用し、デ
プレッション型トランジスタによって形成することが容
量を大きくするために望ましい。トランジスタＱ６で形
成したキャパシタは、ＭＩＳＦＥＴでなく通常のキャパ
シタで形成してもよく、データ転送線ＢＬａ２に接続し
たメモリセルへ書き込む時に、データ転送線ＢＬａ２の
電圧変化を小さくするためのものである。トランジスタ
Ｑ４は、トランジスタＱ６から形成したキャパシタにデ
ータを書き込むタイミングを制御するためのものであ
る。

【０１３４】ここで、プレート電圧Ｖplate としては、
ＧＮＤとＶｃｃとの間、特にＶｃｃとするのが、トラン
ジスタをｏｎ状態にし蓄積容量を大きく確保するために
望ましい。トランジスタＱ６の容量としては、不揮発性
メモリセルの制御電極と基板間の導通状態での容量をＣ
cellとし、図３に示したメモリセルユニット３内の不揮
発性メモリセルの並列又は直列数をｎとして、データ転
送線の電位を安定させるために、ｎ×Ｃcellよりも十
分、例えば３倍以上に大きくする必要がある。

【０１３５】Φ７のタイミングは、前記図２に示してい
るように、Φ５がＶｃｃなり、ＢＬａ１に書き込み電位
が与えられた後、Ｖｂｃの電位が与えられる。Ｖｂｃの
電位が与えられた時にデータ転送線スイッチ５は導通状
態であり、センスアンプ及び書き込みデータラッチ４の
出力電位に、トランジスタＱ６のキャパシタにＶｃｃ又
はＧＮＤの電位を印加する。次に、プログラムパルスを
印加した後に、Φ７をＶｂｃからＧＮＤにする。ここ
で、Φ７は、読み出し状態ではＧＮＤとなるようにし、
データ線の付加容量を減少させ、読み出し信号電圧や、
読み出し速度を向上させる必要がある。

【０１３６】図４（ｃ）の例では、データ転送線ＢＬａ
２の書き込み時の設定電圧が図４（ａ）よりも安定し、
高周波ノイズはトランジスタＱ６のコンデンサによって
Ｖplate にバイパスされ平滑化されるので、データ選択
線の容量結合によるＶpass昇圧時の電位上昇やビット線
のリーク電流による電荷の損失、更にはスイッチングノ
イズなどに対して耐性を持つようになる。

【０１３７】また、図４（ｄ）に示す例では、図４
（ａ）のトランジスタＱ３のスイッチに加え、ｎ型ＭＩ
ＳＦＥＴＱ４及びＱ５、キャパシタＣによって、いわゆ
るアクティブリストア回路がデータ転送線ＢＬａ２側に
形成されている。この容量Ｃはデータ転送線の容量に比
べて十分小さくなることが、Φ８に対するパルス印加に
よって“１"レベルのデータ転送線電圧を変動させない
ためには望ましい。

【０１３８】Φ８のタイミングは、前記図２に示してい
るように、Φ６がＧＮＤとなり、データ転送線スイッチ
５を遮断状態した後にＧＮＤからＶｃｃとなり、プログ
ラムパルスを印加した後にＶｃｃからＧＮＤになるよう
にする。ここで、トランジスタＱ４のしきい値をＶｔｈ
とすると、Φ８がＧＮＤの時にＢＬａ２の電位がＶｃｃ
−Ｖｔｈよりも高くなるとトランジスタＱ４が遮断状態
となり、トランジスタＱ５のゲート電圧はＶｃｃ−Ｖｔ
ｈとなる。

【０１３９】この後、Φ８にＶｃｃのパルスが加えられ
ると、トランジスタＱ４が遮断状態なので、浮遊状態で
あるトランジスタＱ５のゲート電圧はほぼ２Ｖｃｃ−Ｖ
ｔｈまで上昇し、トランジスタＱ５がオン状態となるの
でデータ転送線ＢＬａ２の電位はＶｃｃまで充電され
る。一方、Φ８がＧＮＤの時にデータ転送線ＢＬａ２の
電位がＶｃｃ−Ｖｔｈよりも低くなり、トランジスタＱ
５のしきい値よりも低い電圧になると、トランジスタＱ
４は導通状態となるので、Φ８にパルス電圧を与えても
トランジスタＱ５のゲート電圧はデータ転送線ＢＬａ２
の電圧に固定され、トランジスタＱ５は導通状態となら
ない。よって、パルス電圧を与えた前と後の電圧は等し
くなる。

【０１４０】即ち、このアクティブリストア回路によっ
て、プログラムパルスを与えている間、“０"レベルの
データ転送線ＢＬａ２の書き込み電圧をＶｃｃという一
定電圧に昇圧することができ、データ転送線の接合リー
クなどによってデータ転送線ＢＬａ２の電位が低下して
も、“１"へ誤書き込みするのを防ぐことができる。

【０１４１】図４（ｅ）は、図４（ｄ）に示した回路を
ｐ型ＭＩＳＦＥＴに置き換えたものである。本回路の動
作は、図４（ｄ）と極性が逆になる点を除いて同様なの
で省略する。本回路では、不揮発性メモリセルへの電子
注入や、プログラム電圧パルスの容量結合によって、デ
ータ転送線ＢＬａ２の電位が上昇しても、プログラムパ
ルスを与えている間、“１"レベルのデータ転送線ＢＬ
ａ２の書き込み電圧をＧＮＤという一定電圧に保つこと
ができ、よりトンネル絶縁膜に印加される電界を一定に
し、書き込み電流を一定にすることができる。よって、
ビット線にリーク電流があってもより書き込み速度を揃
え、セル特性によるばらつきを減らして高速に書き込む
ことができる。

【０１４２】図５に、図１に示した本実施形態のデータ
転送線スイッチ５，５'を挟んだメモリセルユニット３
の上面レイアウト側を示す。メモリセルユニット３とし
ては、図３（ａ）に示すようなＮＡＮＤセルユニットを
用いた。本図において、ゲート電極以外の配線層１，
１'，２，２'を太い実線で示しており、図を見易くする
ため、メモリセルであるトランジスタＭ１〜Ｍ１６とず
らして描いているが、実際はメモリセルＭ１〜Ｍ１６の
トランジスタの半導体基板鉛直方向にデータ選択線と直
交して形成している。

【０１４３】スイッチ５，５'としては、図４（ａ）の
回路を用いた。図５のように、メモリセルユニットａ１
２とメモリセルユニットｂ１２のデータ制御線ＷＬ１〜
ＷＬ１６は、データ転送線に直交する方向に複数個並列
に形成され、共有されている。さらに、メモリセルユニ
ット内の選択トランジスタのゲート制御線ＳＬ１〜ＳＬ
４も共有され、データ制御線と同一方向に形成されてい
る。このようにすることにより、メモリセルユニットを
全てのデータ転送線とデータ選択線の交点に配置するこ
とができる。

【０１４４】本実施形態では、スイッチ５，５'に対す
る制御線（Φ６）を共有し、データ制御線ＷＬ１〜ＷＬ
１６と同一方向に稠密に形成している。そこで、データ
転送線スイッチ５，５'を形成するには、ゲート電極配
線とソース・ドレイン拡散層のみの接続を従来例に追加
するだけで配置することができ、電源線への配線層増加
によるプロセスの困難さやコスト上昇の問題がない。ま
た、本セルアレイ部では、従来例に比べ、データ選択線
方向の面積増加がなくレイアウトすることができる。レ
イアウトに対する本特徴は、データ転送線スイッチ５，
５'に、図４（ａ）、図４（ｂ）、及び図４（ｃ）の構
造を用いた場合に同様に得られる。

【０１４５】なお、不揮発性メモリを複数含んだメモリ
セルユニットを３として用いる場合には、複数の書き込
むデータ行は、メモリマトリックス内での同一行、例え
ばメモリセルユニットａ１２のデータ制御線ＷＬ１とメ
モリセルユニットａ２１のデータ制御線ＷＬ１を選択す
ることがアドレス選択回路構成を単純化し回路面積を小
さくするために望ましい。従来例でもメモリセルマトリ
ックス内の同一行は並列接続されているので、このよう
に選択することにより、データ選択線に対して新たなデ
コーダを設けることなく、ゲート制御線ＳＬ１〜ＳＬ４
を制御することによって複数の行の書き込みを行うこと
ができる。

【０１４６】図６に、本実施形態の書き込みデータラッ
チ４の回路例を示す。４'については、データ転送線Ｂ
Ｌａ１をデータ転送線ＢＬｂ１に、入出力端子Ｉ／Ｏ１
を入出力端子Ｉ／Ｏ２に読み替えれば良いので省略す
る。図６において、Ｉｎｖ１及びＩｎｖ２はクロスカッ
プリングしたインバータを示しており、これらは２つで
フリップフロップを形成している。これは、書き込みデ
ータや読み出しデータを保持するための一時 記憶ラッ
チとして機能している。

【０１４７】Ｉｎｖ１の入力は、トランジスタＱ７を介
して入出力端子Ｉ／Ｏ１と接続し、Φ５は入出力端子Ｉ
／Ｏ１に与えたデータを入出力するタイミングを調整し
ている。さらに、Ｉｎｖ１は、トランジスタＱ８を介し
てデータ転送線ＢＬａ１に接続し、Φ１０は書き込みデ
ータを出力するタイミングを調整している。Ｉｎｖ２の
入力は、読み出しデータをラッチするタイミングを調整
するトランジスタＱ１０のソース又はドレイン電極に接
続されている。

【０１４８】また、トランジスタＱ１０におけるソース
又はドレイン電極の他の一方は、センストランジスタで
あるトランジスタＱ９のソース又はドレイン電極に接続
している。さらに、トランジスタＱ９におけるソース又
はドレイン電極の他の一方はＧＮＤに接続し、トランジ
スタＱ９の入力はデータ転送線ＢＬａ１に接続してい
る。また、データ転送線ＢＬａ１には、トランジスタＱ
１１なるｐ型ＭＯＳＦＥＴが接続され、メモリセル読み
出し時に、データ転送線ＢＬａ１に読み出しのための電
流を供給する電流源となるよう、Φｉによってタイミン
グ調整を行う。

【０１４９】これら回路ブロック４は、書き込みデータ
ラッチ及び読み出しベリファイ動作を行うことができ、
ここまでの構成及び動作については、例えば特開平７−
１８２８８６号公報により記載している。この場合、回
路ブロック４に含まれるトランジスタ数は、図６の破線
に囲まれた領域となり、最低９個となる。

【０１５０】これに対して、図４の例に含まれるデータ
転送線スイッチ５に含まれるトランジスタは最大で３個
であり、以下で説明するダイナミックラッチ回路１３，
１３'とデータ転送線スイッチ５とのトランジスタの総
数は最大９個となり、センスアンプを含んだ回路ブロッ
ク４のトランジスタの個数以下となる。さらに、図６の
回路では、センストランジスタＱ９はしきい値ばらつき
の小さいものを用いる必要があるため、最小設計寸法の
ゲート長及びチャネル幅のトランジスタよりも数倍大き
なゲート長及びチャネル幅を用いる必要がある。よっ
て、図６のセンスアンプ回路ブロック４を複数個用意す
るよりも、図４に示したようなデータ転送線スイッチ５
の回路を用いる方が回路面積を小さく実現できる。

【０１５１】なお、本実施形態では、図６のデータ書き
込みラッチ４に回路１３及び回路１３'が新規に形成さ
れている。これら回路は、それぞれベリファイ書き込み
方式に対応して第１行及び第２行の初期書き込みデータ
を保持するための回路である。回路ブロック１３におい
て、トランジスタＱ１３を介してＩｎｖ１の出力がトラ
ンジスタＱ１４のゲート電極に接続され、Φｓ１はＩｎ
ｖ１の出力電圧をトランジスタＱ１４のゲート電極の容
量に保持するタイミングを調整している。さらに、Ｉｎ
ｖ１の入力は、トランジスタＱ１４のソース又はドレイ
ン電極に接続している。

【０１５２】トランジスタＱ１４におけるソース又はド
レイン電極の他の一方は、トランジスタＱ１２のソース
又はドレイン電極の一方と接続している。さらに、トラ
ンジスタＱ１２のソース又はドレイン電極における他の
一方はＧＮＤに接続している。トランジスタＱ１２のゲ
ート電極は、保持されたデータを出力するタイミングを
調整するΦｒ１信号に接続されている。ここで、Φｓ１
がＶｂｃからＧＮＤに低下した場合に、トランジスタＱ
１４のゲート電極にＩｎｖ１の出力がラッチされる。こ
のシーケンスを、以後データストアと呼ぶ。

【０１５３】また、Ｉｎｖ１の入力がＶｃｃの場合に、
Φｒ１がＧＮＤからＶｃｃに上昇すると、トランジスタ
Ｑ１２及びトランジスタＱ１４のソース又はドレイン電
極を介して、トランジスタＱ１４に貯えられたデータの
反転出力がＩｎｖ１に入力する。よって、ΦｉをＧＮＤ
としＢＬａ１をＶｃｃに充電した後に、Φ１０にＧＮＤ
の電位からＶｂｃのパルスを印加し、Ｉｎｖ１の入力ノ
ードをＶｃｃに充電し、さらにΦｒ１にＧＮＤの電位か
らＶｃｃのパルスを印加すれば、データストアした時の
Ｉｎｖ１の入力に得た電圧と等しい電圧をＩｎｖ１の入
力に得る。この動作を以後、データリコールと呼ぶこと
にする。ここで、回路１３'は、入力端子Φｓ１をΦｓ
２と読み替え、Φｒ１をΦｒ２と読み替えれば、１３と
回路構成は同じで、動作も同様なので説明は省略する。

【０１５４】次に、図１の実施形態構造での複数の行、
例えば図２のタイミングチャートで示した２つの行につ
いてデータ書き込みを行う場合の、ベリファイ読み出し
動作を含めたフローチャートを図７に示す。以後、書き
込みデータラッチ４から遠いセルを第１行、書き込みデ
ータラッチ４から近いセルを第２行とする。ここで、第
１行と第２行とは、データ転送線スイッチ５を挟んで別
のサブブロックに存在するデータ行である。

【０１５５】まず、データ転送線スイッチ５，５'を導
電状態にした後、第１行の書き込みデータをラッチ４，
４'にロードする（Ｓ１）。さらに、第１行のデータを
回路１３にデータストアする（Ｓ７）。次に、第２行の
書き込みデータをラッチ４，４'にロードする（Ｓ
１'）。この後、第１行、第２行のデータ転送線の電圧
を設定した後にプログラムパルスを印加する（Ｓ２）。
ここまでのタイミングについては、図２に示したタイミ
ングで行えばよく、Φｓ１，Φｓ２はＢＬａ１に該当す
るセルの書き込みデータが与えられる期問にＶｂｃのパ
ルスを与えればよい。

【０１５６】全メモリセルユニット書き込み終了まで第
２行に対してベリファイリードとプログラムパルス再印
加を繰り返す工程は、従来の１行に対するベリファイ書
き込みと同じなので省略する。ここで、プログラムパル
スを再印加する工程Ｓ６は、１行に対するプログラムパ
ルス印加であり、従来公知の方法を用いればよい。ま
た、図７のＳ３工程以降は、データ転送線スイッチ５，
５'を導通状態としたままで良い。

【０１５７】次に、第１行のデータを回路１３からデー
タリコールした後（Ｓ８）、第１行に対して第１行の全
メモリセルユニット書き込み終了までベリファイリード
とプログラムパルス再印加する工程を行う。ここで、ベ
リファイリードＳ３'のシーケンスは、具体的には次の
ようになる。データリコールＳ８のシーケンスの後に
は、Ｉｎｖ１の入力ノードが、“０"データのセルの場
合Ｖｃｃ、“１"データのセルの場合ＧＮＤとなってい
る。この状態から、Φ１０をＧＮＤとし、ラッチとデー
タ転送線ＢＬａ１を切り離し、トランジスタＱ１１をｏ
ｆｆにしてデータ転送線ＢＬａ１をＶｃｃに充電する。
この後、トランジスタＱ１１をｏｆｆ状態にする。

【０１５８】次に、ＳＬ１〜ＳＬ４のうち、ベリファイ
するメモリセルユニットに縦続接続された選択ゲートを
ｏｎ状態とし、当該メモリセルの制御ゲートにベリファ
イ電圧Ｖref を印加する。Ｖref としては、メモリセル
ユニットの“０"状態のしきい値と“１"状態のしきい値
の間の値となるようにし、“１"状態として許容できる
最低設計値とするのが“０"と“１"の状態を分離するの
に望ましい。これにより、“０"状態、又はデータが充
分書き込まれていない“１"状態では、当該メモリセル
のしきい値がＶref より低いため、当該メモリセルを通
じて電流がソース線に流れ、データ転送線ＢＬａ１の電
位がトランジスタＱ９のしきい値以下まで低下する。

【０１５９】一方、データが充分書き込まれた“１"状
態では、当該メモリセルユニットのしきい値がＶref よ
り高いため、当該メモリセルに電流が流れず、データ転
送線ＢＬａ１の電位はＶｃｃに保持される。この状態
で、Φ９にＶｃｃパルスを印加すると、Ｉｎｖ１の入力
ノードが、“０"データセルの場合とデータが充分書き
込まれた“１"データセルの場合ではＶｃｃ、データが
充分書き込まれていない“１"データセルの場合ＧＮＤ
となる。ここまでのシーケンスがＳ３'となる。

【０１６０】次いで、トランジスタＱ７をｏｎにするこ
とによって、Ｉｎｖ１の入力ノードの状態、即ちＩ／Ｏ
１に充分にデータが書き込まれていない場合ＧＮＤを、
当該メモリセルが書き込み終了の場合Ｖｃｃを入出力端
子Ｉ／Ｏ１に出力することができる。当該メモリセルに
充分にデータが書き込まれていない場合、トランジスタ
Ｑ７をｏｆｆにし、トランジスタＱ１０をｏｎにするこ
とによって、データ転送線ＢＬａ１にＩｎｖ１の入力ノ
ードの状態を転送する。この後、プログラムパルスが当
該メモリセルユニットの制御ゲートに印加されるが、充
分にデータが書き込まれていない場合のみデータ転送線
ＢＬａ１の電圧はＧＮＤとなり、それ以外の場合にはＶ
ｃｃとなっているので、充分にデータが書き込まれてい
ないメモリセルのみ、制御ゲートとデータ転送線ＢＬａ
１の電圧差が大きくなり電荷が浮遊ゲート電極に注入さ
れ、ベリファイ書き込み動作を行うことができる。

【０１６１】図７で示す例では、データ書き込みラッチ
に、従来のセンスアンプ４に加え、第１行のデータを保
持する回路１３のみ必要であり、第２行のデータを保持
する回路１３'は必要ない。このため、回路面積の増大
を抑えることができる。なお、１つの書き込みデータラ
ッチ４に接続されたデータ転送線を３つ以上の複数ｎ本
に分割した場合には、回路１３と同様の回路が（ｎ−
１）個必要となる。これらの接続は、１３及び１３'の
ようにＩｎｖ１とＩｎｖ２の出力に並列接続すればよ
い。

【０１６２】図８に、図１の実施形態構造での複数行
の、ベリファイ読み出し動作を含めたプログラム動作に
おけるフローチャートの別の例を示す。この例では、図
６のように、第１のデータを保持する回路１３と第２行
のデータを保持する回路１３'が同時プログラムする行
数個必要であるが、ベリファイ再書き込みの際にも、第
１行と第２行との両方を同時にプログラムすることがで
きる。よって、全プログラム時間を更に短縮することが
できる。

【０１６３】図８において、まずデータ転送線スイッチ
５，５'を導電状態にした後、第１行の書き込みデータ
をラッチ４，４'にロードする（Ｓ１）。さらに、第１
行のデータを回路１３にデータストアする（Ｓ７）。次
いで、第２行の書き込みデータをラッチ４，４'にロー
ドする（Ｓ１'）。さらに、第２行のデータを回路１３'
にデータストアする（Ｓ７'）。この後、第１行、第２
行のデータ転送線の電圧を設定した後にプログラムパル
スを印加する（Ｓ２）。ここまでのタイミングについて
は、図２に示したタイミングで行えばよい。

【０１６４】次いで、第１行のデータを回路１３からデ
ータリコールした後（Ｓ８）、第１行に対してベリファ
イリード（Ｓ３）を行い、“１"データで再書き込みが
必要なセルについてＧＮＤを、再書き込みの必要ないセ
ルにはＶｃｃを、例えば図１の入出力端子Ｉ／Ｏ１，デ
ータ転送線ＢＬａ２及びＢＬａ１に出力する。この後、
データ転送線スイッチ５，５'をｏｆｆ状態にし、デー
タ転送線ＢＬａ２及びデータ転送線ＢＬｂ２を、データ
転送線ＢＬａ１及びデータ転送線ＢＬｂ１から切り離
し、浮遊状態とする（Ｓ９）。

【０１６５】次いで、第２行のデータを回路１３'から
データリコールした後（Ｓ８'）、第２行に対してベリ
ファイリード（Ｓ３'）を行い、“１"データで再書き込
みが必要なセルについてＧＮＤを、再書き込みの必要な
いセルにはＶｃｃを、例えば、図１の入出力端子Ｉ／Ｏ
１，データ転送線ＢＬａ１に出力する（Ｓ９'）。ここ
で、Ｓ９のシーケンスの前に、例えば入出力端子Ｉ／Ｏ
１をＶｃｃにプリチャージしておき、Ｓ９及びＳ９'シ
ーケンスによってトランジスタＱ７をｏｎ状態にすれ
ば、“１"データで再書き込みが必要なセルが１つでも
ある場合には、トランジスタＱ７を通じて入出力端子Ｉ
／Ｏ１の電荷が放電される。よって、Ｓ９'終了後に入
出力端子Ｉ／Ｏ１の電位がＶｃｃよりも低下している場
合には、入出力端子Ｉ／Ｏ１に複数個回路４'が接続さ
れた場合でも、第１行と第２行の全メモリセルユニット
に書き込みを行っていないと判断することができる（Ｓ
４）。

【０１６６】全メモリセルユニットに書き込みを行って
いない場合には、プログラムパルスの電圧及びパルス幅
を再設定し（Ｓ５'）、再書き込みを行う。図８に示す
例のシーケンスでは、Ｓ８のシーケンスによって、Ｉｎ
ｖ１の入力が“１"を書き込むセルはＧＮＤに、“０"を
書き込むセルはＶｃｃに再設定する。よって、次のベリ
ファイ読み出し時に、“１"を書き込むセルについて、
プログラム再書き込み数に依らず、常に書き込み終了が
判定する。

【０１６７】ここで、“１"データで再書き込みが必要
なセルの数は、再書き込み数が増えるに従って減り、セ
ル読み出し電流でソース線に流れる電流による電圧降下
量も再書き込み数が増えるに従って減る。このため本方
法を用いれば、ソース線に流れる電流による電圧降下起
因の“１"状態のしきい値を、よりＶref 以上にするこ
とができるため、“１"状態のしきい値の広がりを小さ
くすることができる。

【０１６８】本実施形態を６４ＭｂｉｔのＮＡＮＤ型Ｅ
ＥＰＲＯＭで面積評価したところ、回路１３による面積
増加は１％以下、またデータ転送線スイッチ回路５，
５'による面積増加も１％以下であり、大きな回路面積
増加を伴わない。さらに、データストアとデータリコー
ルにかかる時間はそれぞれ１μｓより充分少なく、３５
μｓ程度あるプログラムパルス幅に比べて充分に小さい
時間しかプログラム時間が増加しない。

【０１６９】なお、本実施形態の図６のダイナミックラ
ッチ回路１３は、データを入出力端子Ｉ／Ｏ１へ読み出
す場合の一時記憶メモリとして用いることもできる。こ
れは、読み出し操作を行った後、例えばΦｓ１にＶｂｃ
パルスを加えることによりトランジスタＱ１４のゲート
電極に、読み出しデータの反転データを貯える。このデ
ータを入出力端子Ｉ／Ｏ１に読み出す場合は、データリ
コール操作を行えばよい。このラッチ回路１３に読み出
したデータを一時保管し、センスアンプ４では別のメモ
リセルユニットの読み出し操作を始めることができる。

【０１７０】これに対して従来例では、センスアンプ４
に一時記憶メモリがないので、複数のセンスアンプが形
成されている場合、全てのセンスアンプのデータを外部
記憶に転送してからでないと、次の読み出し操作を開始
することはできなかった。従って本実施形態では、従来
よりも高速に読み出し操作を行うことができる。

【０１７１】（第２の実施形態）図９は、本発明の第２
の実施形態に係わる不揮発性半導体メモリを示すブロッ
ク図であり、特にメモリセルマトリックス及びその周辺
の主要部の回路構成を示している。

【０１７２】本実施形態は、第１の実施形態と比較し、
データ転送線を４分割し、例えば４つのメモリセルユニ
ットａ１１，ａ２１，ａ３１，ａ４１について１つのプ
ログラムパルスで同時書き込みを行う構造を示してい
る。なお、図１と同一の部分には同一符号を付して、そ
の詳しい説明は省略する。

【０１７３】図９において、ＢＬａ１，ＢＬａ２，ＢＬ
ａ３，ＢＬａ４，ＢＬｂ１，ＢＬｂ２，ＢＬｂ３，ＢＬ
ｂ４は、データ転送線を示している。また、例えば、符
号６は書き込みを行うデータ選択線を示しており、符号
６'は書き込みを行わないデータ選択線を示している。
これらのデータ選択線６，６'は、データ転送線と互い
に直交する方向に配置されている。符号３は、不揮発性
メモリセルからなるメモリセルユニットを示し、データ
転送線とデータ選択線との交点に形成されており、メモ
リセルユニット３の制御入力がデータ選択線に、メモリ
セルユニット３のデータ入出力端子はデータ転送線に接
続している。さらに、データ選択線には、データ転送線
ＢＬａｘ（ｘ＝１，２，３，４）とデータ転送線ＢＬｂ
ｘ（ｘ＝１，２，３，４）との両方にメモリセルユニッ
トを接続している。

【０１７４】データ転送線ＢＬａ１及びＢＬｂ１の一端
には、書き込みデータを一時保持するラッチ４，４'を
それぞれ形成している。ラッチ４，４'は通常メモリセ
ルユニット３のデータを読み出すためのセンスアンプ回
路を兼ねている。さらに、ラッチ４，４'は、書き込み
及び読み出しデータを外部回路と接続するデータ線１
０，１０'にそれぞれ接続している。ラッチ４，４'は、
データをラッチするためのタイミングを設定する信号線
９に共に接続している。データ転送線ＢＬａ１及びＢＬ
ｂ１のラッチ４，４'が形成されていない一端には、第
１のデータ転送線スイッチ５，５'における入出力端子
の一方をそれぞれ接続している。

【０１７５】第１のデータ転送線スイッチ５，５'にお
ける入出力端子の他方は、データ転送線ＢＬａ２及びＢ
Ｌｂ２の一端とそれぞれ接続している。さらに、データ
転送線ＢＬａ２及びＢＬｂ２の他の一端は、第２のデー
タ転送線スイッチ５，５'における入出力端子の一方を
それぞれ接続している。第２のデータ転送線スイッチ
５，５'における入出力端子の他方は、データ転送線Ｂ
Ｌａ３及びＢＬｂ３の一端とそれぞれ接続している。さ
らに、データ転送線ＢＬａ３及びＢＬｂ３の他の一端
は、第３のデータ転送線スイッチ５，５'における入出
力端子の一方をそれぞれ接続している。第３のデータ転
送線スイッチ５，５'における入出力端子の他方は、デ
ータ転送線ＢＬａ４及びＢＬｂ４の一端とそれぞれ接続
している。

【０１７６】また、第１のデータ転送線スイッチ５，
５'は、列方向に隣接したデータ転送線の接続を制御す
るための信号線８に共に接続している。同様に、第２及
び第３のデータ転送線スイッチ５，５'も、列方向に隣
接したデータ転送線の接続を制御するための信号線８に
共に接続している。これら信号線８は、データ選択線と
同じ方向に配置されることが、配線層数を増やさずセル
面積を縮小するのに望ましい。さらに、これら信号線
８，９及びデータ選択線６，６'に適宜タイミング調整
を行い信号出力するクロック発生回路１１を設けてい
る。

【０１７７】本実施形態では、データ転送線スイッチ５
を遮断状態にすることにより、データ転送線ＢＬａ１，
ＢＬａ２，ＢＬａ３，ＢＬａ４の電位を書き込みデータ
に従ってそれぞれ独立に与えることができる。よって、
それぞれのデータ転送線に接続されたメモリセルユニッ
トをデータ転送線分、例えば１つのプログラムパルスに
よって、４行のメモリセルユニットａ１１，ａ２１，ａ
３１，ａ４１に同時に書きこみ動作を行うことができ
る。

【０１７８】図１０に、図９の実施形態構造での複数の
行、例えば４つの行についてデータ書き込みを行うタイ
ミング図を示す。図１０では、メモリセルユニットａ１
１に“０"を書き込み、メモリセルユニットａ２１に
“１"を書き込み、メモリセルユニットａ３１に“０"を
書き込み、メモリセルユニットａ４１に“１"を書き込
む場合を示す。ここで、書き込みを行うメモリセルユニ
ットは、既に、例えば浮遊ゲートの電荷を引き抜く方法
によってデータ消去されているものとし、“０"状態に
なっているものとする。また、入出力端子Ｉ／Ｏ２につ
いても図１と同様に、同様のタイミングで書き込みがで
きることは明らかなので省略する。

【０１７９】まず、図１０において、外部電流入出力端
子Ｉ／Ｏ１に、メモリセルユニットａ４１の書き込みデ
ータ“１"に相当する電圧ＧＮＤを与える。また、図１
０では、説明した書き込みデータ状態を実線で、説明と
反転した書き込みデータ状態を破線で示している。続い
て、データ転送線スイッチの制御入力Φ１４，Φ１５，
Φ１６をＶｂｃにし、データ転送線ＢＬａ１，ＢＬａ
２，ＢＬａ３，ＢＬａ４を導通状態にする。その後、Φ
５の電圧をＧＮＤからＶｃｃにし、Φ１０をＧＮＤから
Ｖｃｃにし入出力端子Ｉ／Ｏ１のデータをデータ転送線
ＢＬａ１に出力する。

【０１８０】本実施形態では、回路素子が少なく面積を
小さくできるため、信号線９の電圧をｏｆｆ状態、つま
りＧＮＤとにした場合にデータをラッチし、Ｖｃｃとし
た場合にデータ入出力線１０の電圧がそのままデータ転
送線に伝わる場合を示した。書き込みデータラッチ４に
は、信号線９の立ち下がりエッジでデータをラッチする
回路、例えばエッジトリガ型データラッチ回路を用いて
も良く、入出力端子Ｉ／Ｏ１が変化してもデータ転送線
の電圧を書き込みデータの電圧に安定させるのに望まし
い。この時、データ転送線スイッチは全てｏｎ状態にな
っているので、データ転送線ＢＬａ２，ＢＬａ３，ＢＬ
ａ４はＢＬａ１と同電位となる。

【０１８１】次に、データ転送線ＢＬａ４が、書き込み
時の所定電位Ｖｃｃ又はＧＮＤに充放電されるのを待っ
た後、Φ１６の電位をＧＮＤとし、第３のデータ転送線
スイッチ５を遮断状態にする。この遮断状態とするタイ
ミングは、データ転送線ＢＬａ３にデータ転送線ＢＬａ
４と異なるデータ電圧を伝達する制御信号９のタイミン
グよりも先立って行われるようにする。これにより、デ
ータ転送線ＢＬａ４は電気的に浮遊状態となるので、デ
ータ転送線スイッチ５を遮断状態にする前に設定した電
圧が保持される。

【０１８２】次に、外部電流入出力端子Ｉ／Ｏ１に、メ
モリセルユニットａ３１の書き込みデータ“０"に相当
する電圧Ｖｃｃを与える。続いて、Φ５の電圧を上昇さ
せ、入出力端子Ｉ／Ｏ１のデータ電圧を、データ転送線
ＢＬａ１，ＢＬａ２及びＢＬａ３に伝達する。次に、デ
ータ転送線ＢＬａ３が、書き込み時の所定電位Ｖｃｃ又
はＧＮＤに充放電されるのを待った後、Φ１５の電位を
ＧＮＤとし、第２のデータ転送線スイッチ５を遮断状態
にする。この遮断状態とするタイミングは、データ転送
線ＢＬａ２にＢＬａ３と異なるデータ電圧を伝達する制
御信号９のタイミングよりも先立って行われるようにす
る。これにより、データ転送線ＢＬａ３は浮遊状態とな
るので、データ転送線スイッチ５を遮断状態にする前に
設定した電圧が保持される。

【０１８３】次に、外部電流入出力端子Ｉ／Ｏ１に、メ
モリセルユニットａ２１の書き込みデータ“１"に相当
する電圧ＧＮＤを与える。続いて、Φ５の電圧を上昇さ
せ、入出力端子Ｉ／Ｏ１のデータ電圧を、データ転送線
ＢＬａ１及びＢＬａ２に伝達する。次に、データ転送線
ＢＬａ２が、書き込み時の所定電位Ｖｃｃ又はＧＮＤに
充放電されるのを待った後、Φ１４の電位をＧＮＤと
し、第１のデータ転送線スイッチ５を遮断状態にする。
この遮断状態とするタイミングは、データ転送線ＢＬａ
１にデータ転送線ＢＬａ２と異なるデータ電圧を伝達す
る制御信号９のタイミングよりも先立って行われるよう
にする。これにより、データ転送線ＢＬａ２は電気的に
浮遊状態となるので、データ転送線スイッチ５を遮断状
態にする前に設定した電圧が保持される。

【０１８４】次に、外部電流入出力端子Ｉ／Ｏ１に、メ
モリセルユニットａ１１の書き込みデータ“０"に相当
する電圧Ｖｃｃを与える。続いて、Φ５の電圧を上昇さ
せ、入出力端子Ｉ／Ｏ１のデータ電圧をデータ転送線Ｂ
Ｌａ１に伝達する。これまでのシーケンスによって、デ
ータ転送線ＢＬａ１，ＢＬａ２，ＢＬａ３，ＢＬａ４は
それぞれ、書き込み電圧に相当する電圧に設定される。

【０１８５】次に、データ転送線ＢＬａ１が、例えば１
ｎｓから１μｓの間の時間、書き込み時の所定電位に充
電されるのを待った後、データを書き込むメモリセルユ
ニット３に接続されたデータ制御線６の電位を、プログ
ラム電圧Ｖpgm になるように電圧パルスを与える。この
時、他の書き込みを行わないデータ制御線６'の電位を
Ｖpassになるようにする。

【０１８６】データ書き込みパルス印加が終了した後、
Φ１４，Φ１５，Φ１６の同位をＶｃｃとし、データ転
送線スイッチ５を導通状態にする。これは、引き続いて
読み出し動作が行われる場合、メモリセルユニット３の
データを高速で読み出すことを可能とするためである。

【０１８７】以上のシーケンスにより、１つのセンスア
ンプに接続された複数のメモリセルユニットについて、
１つのプログラムパルスによって４つの行にデータを書
き込むことができる。本実施形態では、４つのメモリサ
ブブロックに対して書き込みが同時に行えるので、第１
の実施形態に比べ、さらに全プログラム時間を短くする
ことができる。また、本実施形態で、プログラムパルス
時間を２倍にすると、１メモリセル当たりの書き込み電
流を１／２にし、全プログラム時間も最大１／２に削減
でき、メモリセルの書き込み電流削減と全プログラム時
間削減の両方を実現することができる。

【０１８８】（第３の実施形態）図１８に本発明の第３
の実施形態における構造を示す。本実施形態は、一つの
データ転送線に接続された複数のメモリセルユニットの
ユニット選択トランジスタを、第１の実施形態のデータ
転送スイッチとし、同一データ転送線に接続された異な
るメモリセルユニットに１つのプログラムパルスで同時
書き込みを行う構造を示している。このとき各メモリセ
ルユニットに、データとなる電荷の蓄積を担わせる。な
お、図１と同一の部分には、同一符号をつけて詳しい説
明は省略する。

【０１８９】図１８は本発明の第３の実施形態にかかる
不揮発性メモリの回路ブロック図である。図１８に示す
不揮発性メモリは、図１において、データ転送線間のス
イッチング素子を取り除いた構造となっている。

【０１９０】さらに、それぞれのメモリセルユニット３
は、選択トランジスタの制御線ＳＬ１をそれぞれ接続し
ている。この制御線ＳＬ１は、制御線７，７'に共に接
続している。これら制御線７，７'は、データ選択線１
０，１０'と同じ方向に配置することが、配線層数を増
やさずセル面積を縮小するのに望ましい。

【０１９１】さらに、制御線７，７'およびデータ選択
線６，６'に適宜タイミング調整を行い信号出力するク
ロック発生回路１１を形成している。ここで例えば、制
御線７'は、書き込み時に選択されないメモリセルユニ
ット３の制御線ＳＬ１を、制御線７は書き込み時に選択
されるメモリセルユニット３の制御線ＳＬ１を示してい
る。本実施例では、プログラムパルス印加時に、メモリ
セルユニット３の選択トランジスタを遮断状態にするこ
とにより、メモリセルユニット３内にあらかじめ書き込
まれた電位をそのセルユニット３の容量によって、浮遊
状態で保持し、それぞれのユニットで独立に与えること
ができる。よって、それぞれのデータ転送線に接続した
メモリセルユニットをデータ転送線分、例えば、１つの
プログラムパルスによって、２行のメモリセルユニット
ａ１１，ａ２１，ｂ１１、ｂ２１に同時に書きこみ動作
を行うことができる。

【０１９２】図１９は、図１８に示す構造での複数の
行、例えば、４つの行についてデータ書き込みを行うタ
イミング図を示す。ここで、図２と同じタイミングにつ
いては、省略する。

【０１９３】図１９では、メモリセルユニットａ２１に
“０"を書き込み、メモリセルユニットｂ２１に“１"を
書き込み、メモリセルユニットａ１１に“１"を書き込
み、メモリセルユニットｂ１１に“０"を書き込む場合
を示す。先ず、外部電流入出力端子Ｉ／Ｏ１およびＩ／
Ｏ２に、それぞれ、メモリセルユニットａ２１およびメ
モリセルユニットｂ２１の書き込みデータに相当する電
圧、つまり、それぞれ、Ｖｃｃと０Ｖとを与える。ここ
では、“０"データに相当する電圧としてＶｃｃ、“１"
データに相当する電圧として０Ｖとしている。

【０１９４】また、図１９では、書き込みデータ状態を
実線で、反転した書き込みデータ状態を破線で示してい
る。

【０１９５】回路素子が少なく面積を小さくできるた
め、信号線９の電圧をｏｆｆ状態、つまり０Ｖとした場
合に、データをラッチし、Ｖｃｃとした場合に、データ
入出力線１０の電圧がそのままデータ転送線１に伝わる
例を示した。回路４，４'には、信号線９の立ち下がり
エッジでデータをラッチする回路、例えばエッジトリガ
型データラッチ回路を用いても良く、入出力端子Ｉ／Ｏ
１及びＩ／Ｏ２が変化してもデータ転送線の電圧を書き
込みデータの電圧に安定させるのに望ましい。

【０１９６】また、Φ２１の電位をＶｃｃとし、メモリ
セルユニットａ２１およびメモリセルユニットｂ２１に
含まれる選択ゲートを導通状態にした後、Φ５の電圧を
上昇させ、入出力端子Ｉ／Ｏ１およびＩ／Ｏ２のデータ
をデータ転送線ＢＬａ１およびＢＬｂ１に出力する。こ
の後Φ５を下降させることでラッチする。この時、デー
タ転送線スイッチはｏｎ状態になっているので、メモリ
セルユニットａ２１およびメモリセルユニットｂ２１の
チャネル電位はそれぞれ、データ転送線ＢＬａ１および
ＢＬｂ１と同電位となる。

【０１９７】次に、データ転送線ＢＬａ１およびＢＬｂ
１が、書き込み時の所定電位ＶｃｃまたはＧＮＤに充放
電されるのを待った後、Φ２１の電位を０Ｖとし、メモ
リセルユニットａ２１およびｂ２１に含まれる選択ゲー
トを遮断状態にする。この遮断状態とするタイミング
(ｔ１)は、データ転送線ＢＬａ１に異なるデータ電圧を
伝達する制御信号９のタイミング(ｔ２)よりも先立って
行われるようにする。ここで、メモリセルユニットａ２
１およびｂ２１のトランジスタのチャネル電位は浮遊状
態となるので、メモリセルユニットａ２１およびｂ２１
に含まれる選択ゲートを遮断状態にする前に設定した電
圧を保持する。

【０１９８】次に、Φ２０の電位をＶｃｃとし、メモリ
セルユニットａ１１およびｂ１１に含まれる選択ゲート
を導通状態にする。さらに、外部電流入出力端子Ｉ／Ｏ
１およびＩ／Ｏ２に、それぞれ、メモリセルユニットａ
１１およびｂ１１の“１"，“０"の書き込みデータに相
当する電圧、０ＶとＶｃｃとを与える。

【０１９９】次に、Φ５の電圧を上昇させ、外部電流出
力端子Ｉ／Ｏ１およびＩ／Ｏ２のデータ電圧を、データ
転送線ＢＬａ１およびＢＬｂ１に伝達する。これまでの
シーケンスによって、メモリセルユニットａ２１，ｂ２
１，ａ１１，ｂ１１のチャネル電位にそれぞれ、書き込
み電圧に相当する電圧に設定される。

【０２００】これまでのシーケンスで、Φ２２の電位を
常に０Ｖとし、非選択ユニット、例えば、メモリセルユ
ニットａ１２，ｂ１２，ａ２２，ｂ２２に含まれる選択
ゲートを遮断状態とし誤書込みを防ぐ。

【０２０１】この後のデータ書込みパルスを印加するシ
ーケンス以降は、第１の実施形態と同一なので省略す
る。

【０２０２】本実施形態では、第１の実施形態の特徴に
加え、選択スイッチ回路５，５'を必要とせず、第１の
実施形態よりも回路面積を小さく保つことができる。ま
た、第１の実施例や第２の実施例のように、書き込み時
に必ずしもセンスアンプから最も遠いメモリサブブロッ
クからデータを転送する必要がなく、メモリサブブロッ
クに対して任意の順番でデータを転送することができ
る。よって、書き込みデータのメモリサブブロック間の
順序入れ替え回路や手順が必要なく、より高速で書き込
みシーケンスを行うことができる。

【０２０３】なお、本発明は上述した各実施形態に限定
されるものではない。第１の実施形態で示したダイナミ
ックデータ保持回路１３としては、例えば図１１で示す
ような回路を用いることができる。図１１（ａ）は、図
６の回路１３のトランジスタＱ１２とトランジスタＱ１
４との接続順序を変えたものである。図６の回路１３
は、トランジスタＱ１４を介しているため、Φｒ１のス
イッチングノイズがＩｎｖ１やＢＬａ１に伝わりにく
く、フリップフロップの誤反転を防ぐことができる。一
方、図１１（ａ）では、トランジスタＱ１４のソース電
極が接地されているので、トランジスタＱ１４のゲート
電極に貯えられた電荷が減少する。また、Ｉｎｖ１の出
力電圧が減少しても確実にトランジスタＱ１４をオン状
態にし、Ｉｎｖ１の入力をＧＮＤにすることができる。

【０２０４】また、図１１（ｂ）はトランジスタＱ１
５，Ｑ１４，Ｑ１２を直列接続することにより、Ｉｎｖ
１の入力にΦｒ１やΦｓ１のスイッチングノイズを伝わ
りにくくすることができる。さらに、図１１（ｃ）は、
図１１（ａ）のｎ型ＭＯＳＦＥＴ構成をｐ型ＭＯＳＦＥ
Ｔで構成した例である。この場合、トランジスタＱ１３
のゲート入力としてはΦｓ１の反転信号である／Φｓ１
を、トランジスタＱ１２のゲート入力としてはΦｒ１の
反転信号である／Φｒ１を与える。また、図１１（ｄ）
は、図１１（ｃ）においてトランジスタＱ１２とトラン
ジスタＱ１４との直列関係を入れ替えたものである。

【０２０５】これら図１１（ｃ）（ｄ）はそれぞれ、図
１１（ａ）及び図６の回路１３で説明した特徴の他に、
トランジスタＱ１３のゲート電極を０Ｖとすることで、
Ｉｎｖ１入力をＶｃｃまで上昇させることができる。よ
って、より低電圧電源下で動作させることができる。

【０２０６】また、スイッチ素子として主にｎ型ＭＩＳ
ＦＥＴを用いたが、これらは、ゲート入力を反転すれ
ば、ｐ型ｎ型を入れ替えてもよい。また、ｎ型ＭＩＳＦ
ＥＴでなく、例えばｎｐｎバイポーラトランジスタでも
よいし、ｐｎｐバイポーラトランジスタでもよい。バイ
ポーラトランジスタを用いた場合には、ドレイン電極の
代わりにコレクタ電極、ソース電極の代わりにエミッタ
電極、ゲート電極の代わりにベース電極を用い、ｏｎ状
態にするのに、例えばベース−エミッタ電極間にｎｐｎ
トランジスタで正にｐｎ接合の順方向電圧、例えばＳｉ
では０．６Ｖ以上、ｐｎｐトランジスタで負に順方向電
圧以上印加し、ｏｆｆ状態にするにはベース電極を０Ｖ
とすればよい。

【０２０７】本実施形態では、ＥＥＰＲＯＭからなる不
揮発性半導体素子を例に挙げたが、本発明の構成は複数
のデータ選択線と複数のデータ転送線からなるメモリマ
トリックスで、読み出し速度に対してプログラム速度が
遅い記憶素子に対して有効であることは明らかである。
例えば、分極反転に時間がかかる強誘電体メモリや磁区
反転に時間がかかる強磁性体メモリについても、本発明
が適用できることは言うまでもない。

【０２０８】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。

【０２０９】

【発明の効果】以上詳述したように本発明によれば、複
数の行にデータを書き込む場合に、１セル当たりの書き
込み時間を変化させないで、データ書き込み時間を最
大、１／（データ転送線の分割数）に減少させることが
できる。よって、より高速にデータ書き込みを行うこと
ができ、プログラムパルスを形成するための消費電力を
減少させることができる。

【０２１０】また、行の分割数を増やすことにより全デ
ータ書き込み時間を短縮し、１セル当たりの書き込み時
間を延ばすことも可能である。これにより、同じ電荷量
を書き込むためのデータ書き込み電流を減少させること
ができ、ストレスリークによるデバイスの劣化、消費電
力の増加、及びデータ保持特性の悪化を防ぐことができ
る。

【０２１１】また、ストレスリークを減少させることが
できるので、メモリセルのトンネル絶縁膜をより薄膜化
することができ、書き込み時のプログラム電圧も減少さ
せることができる。よって、プログラム電圧を発生させ
る昇圧回路の面積を縮小でき、かつ耐圧の小さな面積の
小さいトランジスタを用いることができるため、よりチ
ップ面積を縮小することができる。さらに、プログラム
電圧低下に伴い、より消費電力も減少させることができ
る。

【０２１２】また、データ転送線スイッチの代りに分割
した各データ転送線に対してセンスアンプを形成した場
合と比較して、トランジスタ数を減少させることがで
き、回路面積を減少させることができる。さらに、デー
タ転送線スイッチは、電源線を配線する必要がない構成
を用いることができ、メモリマトリックス領域に電源配
線のための配線層やコンタクトを必要とせず、従来例と
同じ配線層構成で回路を形成することができる。さら
に、書き込みデータを一時保持する回路を各センスアン
プに複数形成しているので、書き込み時に外部データバ
ッファからセンスアンプにデータを随時送る場合と比較
して高速であり、配線も短いので消費電力を減らすこと
ができる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる不揮発性半導体メモリ
の回路構成を示すブロック図。

【図２】第１の実施形態構造で２つの行についてデータ
書き込みを行う場合のタイミング図。

【図３】第１の実施形態に用いたメモリセルユニットの
具体例を示す回路構成図。

【図４】第１の実施形態に用いたデータ転送線スイッチ
の具体例を示す回路構成図。

【図５】図１のデータ転送線スイッチを挟んだメモリセ
ルユニットの上面レイアウト側を示す図。

【図６】第１の実施形態に用いた書き込みデータラッチ
の具体例を示す回路構成図。

【図７】図１の実施形態構造で２つの行についてベリフ
ァイ読み出し動作を含めたプログラム動作を説明するた
めのフローチャート。

【図８】図１の実施形態構造で２つの行についてベリフ
ァイ読み出し動作を含めたプログラム動作の別の例を説
明するためのフローチャート。

【図９】第２の実施形態に係わる不揮発性半導体メモリ
の回路構成を示すブロック図。

【図１０】第２の実施形態構造で４つの行についてデー
タ書き込みを行う場合のタイミング図。

【図１１】本発明の変形例を説明するためのもので、ダ
イナミックデータ保持回路の別の例を示す回路構成図。

【図１２】従来の不揮発性半導体メモリの回路構成を示
すブロック図。

【図１３】図１２の従来構造で２つの行についてベリフ
ァイ動作を含めたデータ書き込み動作を説明するための
フローチャート。

【図１４】本発明の変形例を説明するためのもので、不
揮発性半導体メモリの上面図。

【図１５】本発明の変形例を説明するためのもので図１
５（ａ）は図１４のＢ−Ｂ'で切り取った断面図、図１
５（ｂ）は図１４のＡ−Ａ'で切り取った断面図。

【図１６】本発明の変形例を示すもので図１６（ｂ）、
図１６（ｃ）は図１５（ａ）、図１５（ｂ）に対応する
ＮＡＮＤメモリセルユニットのＢ−Ｂ'及びＡ−Ａ'に対
応する断面図、図１６（ａ）はＢ−Ｂ'同一方向に沿っ
たデータ転送線２７（ＳＬ１）の断面図。

【図１７】本発明の変形例を示すもので図１７（ａ）
は、不揮発性半導体メモリの上面図、図１７（ｂ）は図
１７（ａ）におけるＢ−Ｂ'の断面図、図１７（ｃ）は
図１７（ａ）におけるＣ−Ｃ'の断面図。

【図１８】第３の実施形態に係わる不揮発性半導体メモ
リの回路構成を示すブロック図。

【図１９】第３の実施形態構造で２つの行についてデー
タ書き込みを行う場合のタイミング図。

【符号の説明】

１，１'，２，２'…データ転送線 ３…メモリセルユニット ４…センスアンプ及び書き込みデータラッチ ５，５'…データ転送線スイッチ ６，６'…データ選択線 ８，９…信号線 １０…データ入出力線 １１…クロック発生回路 １３，１３'…ダイナミックラッチ回路

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792

Claims (14)

【特許請求の範囲】
1. 【請求項１】第１のデータ転送線と、 前記第１のデータ転送線に接続されたデータの再書き込
   み可能な不揮発性半導体メモリからなる複数の第１のメ
   モリセルユニットと、 前記第１のメモリセルユニットにそれぞれ接続された第
   １のデータ選択線と、 第２のデータ転送線と、 前記第２のデータ転送線に接続されたデータの再書き込
   み可能な不揮発性半導体メモリからなる複数の第２のメ
   モリセルユニットと、 前記第２のメモリセルユニットにそれぞれ接続された第
   ２のデータ選択線と、 前記第１のデータ転送線に接続されたデータ保持手段
   と、 前記第１のデータ転送線及び前記第２のデータ転送線の
   間に挿入されたスイッチング素子とを具備し、 プログラムに際し、前記複数の第１のメモリセルユニッ
   トに接続された第１のデータ選択線の１つと前記複数の
   第２のメモリセルユニットに接続された第２のデータ選
   択線の１つとが前記スイッチング素子の遮断状態時に同
   時に選択されることを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】前記データ転送線及び前記データ選択線は
   互いに直交するように配置され、前記データ転送線に接
   続された前記メモリセルユニット及び前記スイッチング
   素子からなる１列のメモリブロックが、前記データ選択
   線の方向に複数並列に配置されてメモリマトリックスを
   構成し、 前記データ選択線と平行に配置され、前記スイッチング
   素子に対する制御入力を行う制御線をさらに具備するこ
   とを特徴とする請求項１記載の不揮発性半導体記憶装
   置。
3. 【請求項３】前記データ保持手段は、半導体素子によっ
   て形成されたフリップフロップからなることを特徴とす
   る請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】前記データ保持手段は、書き込みデータを
   一時保持する回路を複数有することを特徴とする請求項
   １記載の不揮発性半導体記憶装置。
5. 【請求項５】前記メモリセルユニットは、少なくとも１
   つの電荷蓄積層と制御ゲートとを有する電界効果トラン
   ジスタを含むことを特徴とする請求項１記載の不揮発性
   半導体記憶装置。
6. 【請求項６】前記電界効果トランジスタは、書き込み動
   作にＦＮトンネル電流を用いることを特徴とする請求項
   ５記載の不揮発性半導体記憶装置。
7. 【請求項７】前記電荷蓄積層はポリシリコン又はシリコ
   ン窒化膜からなることを特徴とする請求項５記載の不揮
   発性半導体記憶装置。
8. 【請求項８】データ転送線と、 前記データ転送線に接続されたデータの再書き込み可能
   な不揮発性メモリからなる第１及び第２のメモリセルユ
   ニットと、 前記第１のメモリセルユニットに接続された第１のデー
   タ選択線と、 前記第２のメモリセルユニットに接続された第２のデー
   タ選択線と、 前記データ転送線に接続されたデータ保持手段と、 前記第１のメモリセルユニットに対応して前記第１のメ
   モリセルユニット及び前記データ転送線との間に挿入さ
   れた前記第１のスイッチング素子と、 前記第２のメモリセルユニットに対応して前記第２のメ
   モリセルユニット及び前記データ転送線との間に挿入さ
   れた前記第１のスイッチング素子とを具備し、 プログラムに際し、前記第１のメモリセルユニットに接
   続された第１のデータ選択線と前記第２のメモリセルユ
   ニットに接続された第２のデータ選択線とが前記第１及
   び第２のスイッチング素子の何れか一方が遮断状態時に
   同時に選択されることを特徴とする不揮発性半導体記憶
   装置。
9. 【請求項９】前記データ転送線及び前記データ選択線は
   互いに直交するように配置され、前記データ転送線に接
   続された前記メモリセルユニットからなる１列のメモリ
   ブロックが、前記データ選択線の方向に複数並列に配置
   されてメモリマトリックスを構成し、 前記データ選択線と平行に配置され、前記スイッチング
   素子に対する制御入力を行う制御線をさらに具備するこ
   とを特徴とする請求項８記載の不揮発性半導体記憶装
   置。
10. 【請求項１０】前記第１のスイッチング素子及び前記第
    １のメモリセルユニットを構成する不揮発性メモリは同
    一のウェル上に形成され、前記第２のスイッチング素子
    及び前記第２のメモリセルユニットを構成する不揮発性
    メモリは同一のウェル上に形成されていることを特徴と
    する請求項９記載の不揮発性半導体記憶装置。
11. 【請求項１１】前記データ保持手段は、センスアンプか
    らなることを特徴とする請求項８記載の不揮発性半導体
    記憶装置。
12. 【請求項１２】前記データ保持手段は、半導体素子によ
    って形成されたフリップフロップからなることを特徴と
    する請求項８記載の不揮発性半導体記憶装置。
13. 【請求項１３】前記第１及び第２のメモリセルユニット
    は、少なくとも１つの電荷蓄積層と制御ゲートとを有す
    る電界効果トランジスタを含むことを特徴とする請求項
    ８記載の不揮発性半導体記憶装置。
14. 【請求項１４】前記電界効果トランジスタは、書き込み
    動作にＦＮトンネル電流を用いることを特徴とする請求
    項１３記載の不揮発性半導体記憶装置。