JP2006146989A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】リード／ベリファイ動作の高速化が図れる不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１１中の隣接する第１，第２のビット線ＢＬｅ，ＢＬｏの一端にクランプ回路１８を接続し、他端にデータキャッシュ１７を接続する。上記第１，第２のビット線を第１，第２のスイッチ素子Ｑｓｗｅ，Ｑｓｗｏで選択的に複数に分割する。そして、制御回路１３で上記データキャッシュ、上記クランプ回路及び上記第１，第２のスイッチ素子を制御し、書き込みの対象となるアドレスのメモリセルが接続されたビット線を上記クランプ回路またはデータキャッシュでプリチャージし、残りのビット線を上記クランプ回路によりシールドする。
【選択図】 図３

Description

この発明は、電気的に書き替え可能な不揮発性半導体記憶装置に関し、例えば多値ＮＡＮＤフラッシュメモリにおけるリード／ベリファイ動作の高速化技術に係わる。

半導体記憶装置の大容量化に伴ってビット線に接続されるメモリセルの数が増加し、且つチップサイズの縮小化に伴ってビット線のピッチも狭くなり、ビット線容量並びにビット線間の容量は増大の一途を辿っている。

ＮＡＮＤフラッシュメモリでは、ビット線間の寄生容量によるカップリングの影響を少なくするために、ビット線を充放電する際に隣接する２本のビット線の一方をシールドしている。例えば、偶数アドレスのビット線をアクセスしている場合には奇数アドレスのビット線をシールドし、奇数アドレスのビット線をアクセスしている場合には偶数アドレスのビット線をシールドする（特許文献１参照）。

しかしながら、ビット線の負荷容量が大きく、且つビット線を電流駆動能力の小さいクランプ回路を用いて充電するため充電に長時間を要し、リード／ベリファイ動作の速度を低下させる要因となっている。また、ビット線を放電する場合には、微細化によって電流駆動能力が小さくなったセルトランジスタを介して大きな負荷容量のビット線を放電するため放電にも長時間を要し、この点からもリード／ベリファイ動作の速度が低下する。
特開平４−２７６３９３号公報

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、リード／ベリファイ動作の高速化が図れる不揮発性半導体記憶装置を提供することにある。

この発明の一態様によると、メモリセルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルアレイ中の隣接する第１，第２のビット線の一端と第１，第２のバイアス電圧が供給される第１，第２の配線間に接続され、前記第１，第２のビット線の電位を設定するクランプ回路と、前記メモリセルアレイ中の前記第１，第２のビット線の他端に接続されたデータキャッシュと、前記第１，第２のビット線を選択的に分割する第１，第２のスイッチ素子と、前記データキャッシュ、前記クランプ回路及び前記第１，第２のスイッチ素子を制御し、書き込みの対象となるアドレスのメモリセルが接続され、前記第１または第２のスイッチ素子で分割された前記第１または第２のビット線の一部を、前記クランプ回路または前記データキャッシュで充電し、残りのビット線を前記クランプ回路により放電してシールドする制御回路とを具備する不揮発性半導体記憶装置が提供される。

この発明によれば、リード／ベリファイ動作の高速化が図れる不揮発性半導体記憶装置が得られる。

以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、ＮＡＮＤフラッシュメモリを例に取ってリード／ベリファイ動作に関係する要部の概略構成を示すブロック図である。

図１に示す如く、ＮＡＮＤフラッシュメモリは、メモリセルアレイ１１、コマンド入力バッファ１２、制御回路１３、アドレス入力バッファ１４、ロウデコーダ１５、カラムデコーダ１６、データキャッシュ１７、クランプ回路１８及びデータ出力バッファ１９等を備えている。コマンド入力バッファ１２にコマンドＣＭＤが入力されると、制御回路１３でデコードされ、この制御回路１３によりコマンドＣＭＤに応じてアドレス入力バッファ１４、ロウデコーダ１５、データキャッシュ１７及びクランプ回路１８等が制御される。上記アドレス入力バッファ１４に入力されたアドレス信号ＡＤＤのうち、ロウアドレス信号はロウデコーダ１５に供給されてデコードされ、カラムアドレス信号はカラムデコーダ１６に供給されてデコードされる。上記ロウデコーダ１５とカラムデコーダ１６によりメモリセルアレイ１１中のメモリセル（セルトランジスタ）が選択されてアクセスされる。この際、クランプ回路１８によってビット線の充電（プリチャージ）と放電（シールド）が行われる。選択されたメモリセルから読み出されたデータは、データキャッシュ１７中のセンスアンプ部で増幅された後、ラッチ部にラッチされ、データ出力バッファ１９を介して外部へ読み出される。

図２は、図１に示した回路におけるメモリコア部とその周辺回路を示すブロック図である。上記メモリセルアレイ１１中の各ビット線ＢＬｅ０＿０，ＢＬｏ０＿０〜ＢＬｅｉ＿７，ＢＬｏｉ＿７には、スイッチ素子ＳＷｅ０＿０，ＳＷｏ０＿０〜ＳＷｅｉ＿７，ＳＷｏｉ＿７が設けられている。これらのスイッチ素子ＳＷｅ０＿０，ＳＷｏ０＿０〜ＳＷｅｉ＿７，ＳＷｏｉ＿７は、制御回路１３から出力される制御信号で選択的にオン／オフ制御される。これによって、上記スイッチ素子ＳＷｅ０＿０，ＳＷｏ０＿０〜ＳＷｅｉ＿７，ＳＷｏｉ＿７により、各ビット線ＢＬｅ０＿０，ＢＬｏ０＿０〜ＢＬｅｉ＿７，ＢＬｏｉ＿７が選択的に２分割、換言すればメモリセルアレイ１１がブロック１１−１と１１−２に選択的に分割される。上記隣接する偶数アドレスと奇数アドレスのビット線ＢＬｅ０＿０，ＢＬｏ０＿０の一端にはデータキャッシュＤＣ０＿０が接続され、上記隣接する偶数アドレスと奇数アドレスのビット線ＢＬｅ０＿７，ＢＬｏ０＿７の一端にはデータキャッシュＤＣ０＿７が接続される。また、上記隣接する偶数アドレスと奇数アドレスのビット線ＢＬｅｉ＿０，ＢＬｏｉ＿０の一端にはデータキャッシュＤＣｉ＿０が接続され、上記隣接する偶数アドレスと奇数アドレスのビット線ＢＬｅｉ＿７，ＢＬｏｉ＿７の一端にはデータキャッシュＤＣｉ＿７が接続されている。

上記データキャッシュＤＣ０＿０，…，ＤＣ０＿７，…，ＤＣｉ＿０，…，ＤＣｉ＿７にはそれぞれ、ＭＯＳトランジスタＱ０＿０，…，Ｑ０＿７，…，Ｑｉ＿０，…，Ｑｉ＿７の電流通路の一端が接続される。上記ＭＯＳトランジスタＱ０＿０，…，Ｑｉ＿０の電流通路の他端は、データ出力バッファ１９の１ビットを構成する出力バッファ１９−０の入力端に接続される。上記ＭＯＳトランジスタＱ０＿７，…，Ｑｉ＿７の電流通路の他端は、データ出力バッファ１９の１ビットを構成する出力バッファ１９−７の入力端に接続される。上記ＭＯＳトランジスタＱ０＿０，…，Ｑ０＿７は共通カラム選択線ＣＳＬ０で制御され、上記ＭＯＳトランジスタＱｉ＿０，…，Ｑｉ＿７は共通カラム選択線ＣＳＬｉで制御される。

図３は、上記図２に示した回路における隣接する奇数アドレスと偶数アドレスの２本のビット線ＢＬｏ，ＢＬｅに着目してメモリセルアレイ１１、データキャッシュ１７及びクランプ回路１８の詳細な構成例を示している。この図３では、データキャッシュ１７に近いブロック１１−１中のワード線ＷＬ０＿ｄが選択されたときの状態を示している。

ビット線ＢＬｅ，ＢＬｏには、これらのビット線をデータキャッシュ１７に近い側のビット線ＢＬｅｌ，ＢＬｏｌと遠い側のビット線ＢＬｅｕ，ＢＬｏｕに２分割するためのスイッチ素子（ＳＷｅ０＿０，ＳＷｏ０＿０〜ＳＷｅｉ＿７，ＳＷｏｉ＿７）として働くＭＯＳトランジスタＱｓｗｅ，Ｑｓｗｏが設けられている。これらのＭＯＳトランジスタＱｓｗｅ，Ｑｓｗｏのゲートには、制御回路１３から制御信号ＳＷｅ，ＳＷｏ（制御信号ＣＳに対応する）が供給されてオン／オフ制御される。

上記ビット線ＢＬｅｌ，ＢＬｏｌ，ＢＬｅｕ，ＢＬｏｕにはそれぞれ、ＮＡＮＤストリングＮＳが接続されている。ビット線ＢＬｅｌに接続されたＮＡＮＤストリングＮＳで代表して示すように、ここでは各ＮＡＮＤストリング中に３２個のセルトランジスタＣＴ０〜ＣＴ３１の電流通路が直列接続された例を示している。上記セルトランジスタＣＴ０のソースとソース線ＣＥＬＳＲＣ間には選択ゲートトランジスタＳＴ１の電流通路が接続され、セルトランジスタＣＴ３１のドレインとビット線ＢＬｅｌ間には選択ゲートトランジスタＳＴ２の電流通路が接続されている。各ＮＡＮＤストリングＮＳ中の選択ゲートトランジスタＳＴ１のゲートは選択ゲート線ＳＧＳに共通接続され、セルトランジスタＣＴ０〜ＣＴ３１のコントロールゲートはワード線ＷＬ０＿ｄ〜ＷＬ３１＿ｄ，ＷＬ０＿ｕ〜ＷＬ３１＿ｕに共通接続され、選択ゲートトランジスタＳＴ２のゲートは選択ゲート線ＳＧＤに共通接続されている。

上記ビット線ＢＬｅｕとバイアス電圧ＶＢＩＡＳｅが印加される配線２０−１との間には、ＭＯＳトランジスタＱｂｉａｓｅの電流通路が接続され、上記ビット線ＢＬｏｕとバイアス電圧ＶＢＩＡＳｏが印加される配線２０−２との間には、ＭＯＳトランジスタＱｂｉａｓｏの電流通路が接続される。上記ＭＯＳトランジスタＱｂｉａｓｅ，Ｑｂｉａｓｏは、ビット線の充電（プリチャージ）用と放電（シールド）用を兼ねており、制御回路１３からゲートに供給されるバイアス信号ＢＩＡＳｅ，ＢＩＡＳｏに応答してオン／オフ制御される。上記バイアス電圧ＶＢＩＡＳｅ，ＶＢＩＡＳｏはそれぞれ、ビット線のプリチャージ及びシールド時に電源電圧Ｖｄｄまたは接地電位Ｖｓｓ（０．０Ｖ）に選択的に設定される。

また、上記ビット線ＢＬｅｌ，ＢＬｏｌの一端には、データキャッシュ１７が接続されている。このデータキャッシュ１７は、ビット線ＢＬｅ，ＢＬｏの電位を検知して増幅するセンスアンプ部と、このセンスアンプ部で増幅した電位を記憶する記憶部とを備えており、ＭＯＳトランジスタＱ１ｅ，Ｑ１ｏ，Ｑ２，Ｑ３及びラッチＬＡなどを含んで構成されている。上記ＭＯＳトランジスタＱ１ｅ，Ｑ１ｏの電流通路の一端はビット線ＢＬｅｌ，ＢＬｏｌにそれぞれ接続され、電流通路の他端は共通接続される。上記ＭＯＳトランジスタＱ１ｅ，Ｑ１ｏの電流通路の共通接続点には、ＭＯＳトランジスタＱ２の電流通路の一端が接続される。このＭＯＳトランジスタＱ２のゲートには、ビット線クランプ信号ＢＬＣＬＡＭＰが供給される。上記ＭＯＳトランジスタＱ２の電流通路の他端には、信号線ＴＤＣ及びＭＯＳトランジスタＱ３の電流通路の一端が接続される。上記信号線ＴＤＣにはラッチ回路ＬＡが接続される。このラッチ回路ＬＡは、制御回路１３から供給されるラッチ信号ＬＡＴＣＨで動作が制御される。また、上記ＭＯＳトランジスタＱ３の電流通路の他端には、プリチャージ電圧ＶＰＲＥが供給され、ゲートには上記制御回路１３からビット線プリチャージ信号ＢＬＰＲＥが供給されるようになっている。

上記のような構成において、図４のタイミングチャートに示すように、まず、選択ゲート線ＳＧＤを４．５Ｖ程度に設定して選択ゲートトランジスタＳＴ２をオンさせ（時点ｔ０）、選択ブロック中の選択ワード線（ここではブロック１１−１中のワード線ＷＬ０＿ｄ）を検知レベル（０．０Ｖ＝Ｖｃｇｒｘ）に設定し、且つ選択ブロック１１−１中の非選択ワード線（ワード線ＷＬ１＿ｄ〜ＷＬ３１＿ｄ）をセルトランジスタが充分オンできるレベル（例えば４．５Ｖ＝Ｖｒｅａｄ）に設定する（時点ｔ１）。

次の時点ｔ２で、奇数アドレスと偶数アドレスのバイアス信号ＢＩＡＳｏ，ＢＩＡＳｅを電源電圧Ｖｄｄ（２．５Ｖ）レベルから８．０Ｖに上昇させてＭＯＳトランジスタＱｂｉａｓｅ，Ｑｂｉａｓｏをオンさせ、ビット線ＢＬｅｕ，ＢＬｏｕを接地電位Ｖｓｓ（０．０Ｖ）に放電してシールドする。

また、上記時点ｔ０に、プリチャージ電圧ＶＰＲＥを電源電圧Ｖｄｄに上昇させ、時点ｔ１にビット線プリチャージ信号ＢＬＰＲＥを４．５Ｖ程度に設定してＭＯＳトランジスタＱ３をオンさせ、信号線ＴＤＣをＶｄｄレベルに充電する。この時点ｔ１では、ビット線クランプ信号ＢＬＣＬＡＭＰを１．８Ｖに設定して、ＭＯＳトランジスタＱ２のソースを０．７Ｖ程度でクランプする（ＭＯＳトランジスタＱ２の閾値電圧が１．１Ｖであるとすると、ソースは「１．８Ｖ−１．１Ｖ＝０．７Ｖ」でクランプされる）。

この後（時点ｔ３）、ビット線選択信号ＢＬＳｅを８．０ＶにしてＭＯＳトランジスタＱ１ｅをオンさせてビット線ＢＬｅｌをプリチャージして０．７Ｖに設定する。この時、ＭＯＳトランジスタＱｓｗｅはオフしているので、充電するビット線ＢＬｅｌの負荷容量は実質的に１／２になり、充電時間はビット線ＢＬｅを充電する場合の約１／２になる。

なお、上記ビット線ＢＬｅｌのプリチャージ時には、ビット線選択信号ＢＬＳｏは０．０Ｖであり、ＭＯＳトランジスタＱ１ｏはオフしている。また、ＭＯＳトランジスタＱｓｗｏ，Ｑｂｉａｓｅ，Ｑｂｉａｓｏはオンしており、バイアス電圧ＶＢＩＡＳｅ，ＶＢＩＡＳｏはともに０．０Ｖであるので、ビット線ＢＬｅｕ，ＢＬｏｕ，ＢＬｏｌは０．０Ｖになっている。

次の時点ｔ４に、ビット線クランプ信号ＢＬＣＬＡＭＰを０．０ＶにしてＭＯＳトランジスタＱ２をオフさせ、ビット線プリチャージ信号ＢＬＰＲＥを０．０Ｖ、プリチャージ電圧ＶＰＲＥをＶｓｓレベルに設定して、信号線ＴＤＣをＭＯＳトランジスタＱ３を介して０．０Ｖに放電する。その後（時点ｔ５）、ビット線プリチャージ信号ＢＬＰＲＥをＶｄｄレベルに設定する。

また、上記時点ｔ４に、ＭＯＳトランジスタＱ２をオフしたと同時に、選択ゲート線ＳＧＳを４．５Ｖ程度の電圧に設定して選択ゲートトランジスタＳＴ２をオンさせる。このとき、選択ブロック１１−１の選択ワード線ＷＬ０＿ｄのレベル（０．０Ｖ）よりセルトランジスタＣＴ０の閾値電圧が低ければ（「１」セルならば）、このセルトランジスタＣＴ０を介してビット線ＢＬｅｌが放電される。一方、選択ブロック１１−１の選択ワード線ＷＬ０＿ｄのレベルよりこのセルトランジスタＣＴ０の閾値電圧が高ければ（「０」セルならば）、このセルトランジスタＣＴ０がオフしているのでビット線ＢＬｅｌは放電されない。

その後、プリチャージ電圧ＶＰＲＥを電源電圧Ｖｄｄに上昇させ（時点ｔ６）、ビット線プリチャージ信号ＢＬＰＲＥを４．５Ｖ程度の電圧に上昇させてＭＯＳトランジスタＱ３をオンさせ（時点ｔ７）、このＭＯＳトランジスタＱ３を介して信号線ＴＤＣをＶｄｄレベルに充電しておく（時点ｔ８）。

そして、時点ｔ９にビット線クランプ信号ＢＬＣＬＡＭＰを１．６Ｖに設定し、ビット線ＢＬｅｌのレベルが０．５Ｖ（１．６Ｖ−１．１Ｖ：ＭＯＳトランジスタＱ２の閾値電圧＝０．５Ｖ）以上であれば、このＭＯＳトランジスタＱ３はオフ状態を維持するので信号線ＴＤＣの電荷は引き抜かれない。一方、ビット線ＢＬｅｌのレベルが０．５Ｖ以下であれば、ＭＯＳトランジスタＱ３はオンする。ビット線ＢＬｅｌは放電されているので、このビット線ＢＬｅｌの容量に電荷は蓄積されておらず、そこへ信号線ＴＤＣの電荷が流れ込む。この際、信号線ＴＤＣの容量はビット線ＢＬｅｌの容量に比べて充分小さいため、信号線ＴＤＣからほとんどの電荷がビット線ＢＬｅｌに流れ込む。このため、信号線ＴＤＣはほぼ０．０Ｖまで放電される。

その後（時点ｔ１０）は、ラッチ信号ＬＡＴＣＨの制御により信号線ＴＤＣの電位をラッチ回路ＬＡに取り込んでリード／ベリファイ動作が完了する。この時点ｔ１０には、バイアス信号ＢＩＡＳｅ，ＢＩＡＳｏと制御信号ＳＷｅ，ＳＷｏがＶｄｄレベルに設定される。

上述したように、ＭＯＳトランジスタＱｓｗｅ，Ｑｓｗｏでビット線ＢＬｅ，ＢＬｏを２分割することによって、リード／ベルファイ時に移動するビット線の電荷量を半分にできる。これにより、ビット線の充放電時間を半減させることができ、リード／ベリファイの時間を短縮できる。

なお、図３及び図４では、偶数アドレスのビット線ＢＬｅｌに対してリード／ベリファイ動作を行う場合を例に取って説明したが、奇数アドレスのビット線ＢＬｏｌに対してリード／ベリファイ動作を行う場合も同様である。

図５は、上記図２に示した回路における隣接する奇数アドレスと偶数アドレスの２本のビット線ＢＬｏ，ＢＬｅに着目してメモリセルアレイ１１、データキャッシュ１７及びクランプ回路１８の詳細な構成例を示している。この図５では、データキャッシュ１７から離れたブロック１１−２中のワード線ＷＬ０＿ｕが選択されたときの状態を示している。

図６のタイミングチャートに示すように、まず、選択ゲート線ＳＧＤを４．５Ｖ程度に設定して選択ゲートトランジスタＳＴ２をオンさせ（時点ｔ０）、選択ブロック中の選択ワード線（ここではブロック１１−２中のワード線ＷＬ０＿ｕ）を検知レベル（０．０Ｖ＝Ｖｃｇｒｘ）に設定し、且つ選択ブロック１１−２中の非選択ワード線（ワード線ＷＬ１＿ｕ〜ＷＬ３１＿ｕ）をセルトランジスタが充分オンできるレベル（例えば４．５Ｖ＝Ｖｒｅａｄ）に設定する（時点ｔ１）。

また、上記時点ｔ０に、バイアス電圧ＶＢＩＡＳｅを電源電圧Ｖｄｄ、バイアス電圧ＶＢＩＡＳｏを０．０Ｖに設定する。この時、奇数アドレスと偶数アドレスのバイアス信号ＢＩＡＳｏ，ＢＩＡＳｅはともにＶｄｄレベルに設定されている。その後、奇数アドレスのバイアス信号ＢＩＡＳｅを０．０Ｖに設定してＭＯＳトランジスタＱｂｉａｓｅをオフさせ、信号ＳＷｅをＶｄｄレベルから０．０Ｖに設定してＭＯＳトランジスタＱｓｗｅをオフさせる。この時点では信号ＳＷｏはＶｄｄレベルである。そして、バイアス信号ＢＩＡＳｅを１．８Ｖに設定した後、バイアス信号ＢＩＡＳｏを８．０Ｖに設定することにより、ビット線ＢＬｅｕを０．７Ｖに充電（クランプ）し、ビット線ＢＬｏｕ，ＢＬｏｌを０．０Ｖに放電してシールドする。上記ビット線ＢＬｅｕを充電する際には、ビット線ＢＬｅのほぼ半分のビット線負荷容量を充電するので充電時間を半減できる。

上記時点ｔ１には、ビット線クランプ信号ＢＬＣＬＡＭＰとビット線プリチャージ信号ＢＬＰＲＥが４．５Ｖ程度に設定される。この時、プリチャージ電圧ＶＰＲＥは接地電位Ｖｓｓである。

そして、時点ｔ３に、ビット線選択信号ＢＬＳｅが８．０ＶになってＭＯＳトランジスタＱ１ｅがオンすると、ビット線ＢＬｅｌはＭＯＳトランジスタＱ１ｅ，Ｑ２、信号線ＴＤＣ及びＭＯＳトランジスタＱ３を介してプリチャージ電圧ＶＰＲＥ（Ｖｓｓレベル）に放電される。この時、ＭＯＳトランジスタＱｓｗｅはオフしているので、放電されるビット線ＢＬｅｌの負荷容量はビット線ＢＬｅの実質的に１／２になり、放電時間はビット線ＢＬｅを放電する場合のほぼ１／２になる。

次の時点ｔ４に、選択ゲート線ＳＧＳを４．５Ｖ程度の電圧に設定して選択ゲートトランジスタＳＴ１をオンさせる。この際、選択ブロック１１−２の選択ワード線ＷＬ０＿ｕのレベル（０．０Ｖ）よりセルトランジスタＣＴ０の閾値電圧が低ければ（「１」セルならば）、このセルトランジスタＣＴ０を介してビット線ＢＬｅｕは放電される。このビット線ＢＬｅｕが放電を開始した時点で、制御信号ＳＷｅをＶｄｄレベルにしてＭＯＳトランジスタＱｓｗｅをオンし、ビット線クランプ信号ＢＬＣＬＡＭＰをＶｓｓレベルに設定してＭＯＳトランジスタＱ２をオフする。このとき、データキャッシュ１７側のビット線ＢＬｅｌはＶｓｓレベルに放電されている。「１」セルの場合は、データキャッシュ１７から離れた（クランプ回路１８側）のビット線ＢＬｅｕはＶｓｓレベルに放電されつつ電荷が引き抜かれる。ビット線ＢＬｅ，ＢＬｏの容量をＣとするとクランプ回路１８側のビット線ＢＬｅｕ，ＢＬｏｕの電荷量は、Ｃ／２×０．７Ｖであり、ビット線ＢＬｅ，ＢＬｏの電荷量Ｃ×０．７Ｖの半分である。つまり、ビット線ＢＬｅｕ，ＢＬｏｕの放電時間はほぼ半分になる。

一方、「０」セルの場合は、クランプ回路１８側のビット線ＢＬｅｕは０．７Ｖに充電されており、ＭＯＳトランジスタＱｓｗｅがオンしたときからこのＭＯＳトランジスタＱｓｗｅを介して電荷の移動が行われる。ビット線ＢＬｅｕの電荷量はＣ／２×０．７Ｖであり、ビット線ＢＬｅｌの電荷量は０であるため、ＭＯＳトランジスタＱｓｗｅがオンした後は、ビット線ＢＬｅｕ，ＢＬｅｌのレベルは共に０．３５Ｖになる。

その後（時点ｔ５）、ビット線プリチャージ信号ＢＬＰＲＥをＶｄｄレベルに設定する。また、プリチャージ電圧ＶＰＲＥを電源電圧Ｖｄｄに上昇させ（時点ｔ６）、ビット線プリチャージ信号ＢＬＰＲＥを４．５Ｖ程度の電圧に上昇させてＭＯＳトランジスタＱ３をオンさせ（時点ｔ７）、このＭＯＳトランジスタＱ３を介して信号線ＴＤＣをＶｄｄレベルに充電しておく（時点ｔ８）。

そして、時点ｔ９にビット線クランプ信号ＢＬＣＬＡＭＰを１．２５Ｖに設定する。ビット線クランプ信号ＢＬＣＬＡＭＰが１．６Ｖから０．３５Ｖ低下しているのは、ビット線ＢＬｅｌのレベルが０．７Ｖから０．３５Ｖに低くなっているためである。

その後（時点ｔ１０）は、ラッチ信号ＬＡＴＣＨの制御により信号線ＴＤＣの電位をラッチ回路ＬＡに取り込んでリード／ベリファイ動作が完了する。この時点ｔ１０には、バイアス信号ＢＩＡＳｅ，ＢＩＡＳｏと制御信号ＳＷｅ，ＳＷｏがＶｄｄレベルに設定される。

なお、図５及び図６では、偶数アドレスのビット線ＢＬｅｕに対してリード／ベリファイ動作を行う場合を例に取って説明したが、奇数アドレスのビット線ＢＬｏｕに対してリード／ベリファイ動作を行う場合も同様である。

上述したように、本実施形態では、ビット線ＢＬｅ，ＢＬｕをスイッチ素子としてのＭＯＳトランジスタＱｓｗｅ，Ｑｓｗｏで２分割し、１／２の電荷量を充放電する。例えば奇数アドレスのビット線ＢＬｅを充放電するものと仮定すると、従来はビット線ＢＬｅの容量をＣとすると充放電される電荷量はＣ×０．７Ｖであった。これに対し、本実施形態ではＭＯＳトランジスタＱｓｗｅ，Ｑｓｗｏよりもデータキャッシュ１７側のワード線選択時には、ＭＯＳトランジスタＱｓｗｅをオフするので、ビット線ＢＬｅｕの電荷量は０、ビット線ＢＬｅｌの電荷量はＣ／２×０．７Ｖとなる。また、ＭＯＳトランジスタＱｓｗｅ，Ｑｓｗｏよりもクランプ回路１８側のワード線選択時には、ＭＯＳトランジスタＱｓｗｅをオフしたときのビット線ＢＬｅｕの電荷量はＣ／２×０．７Ｖ、ビット線ＢＬｅｌの電荷量は０である。同様に、ＭＯＳトランジスタＱｓｗｅ，Ｑｓｗｏよりもクランプ回路１８側のワード線選択時に、ＭＯＳトランジスタＱｓｗｅがオンしているときのビット線ＢＬｅｕの電荷量はＣ／２×０．７／２Ｖ、ビット線ＢＬｅｌの電荷量はＣ／２×０．７／２Ｖとなる。

従って、ビット線の充放電時間を実質的に半分にすることができ、リード／ベリファイの時間を短縮できる。

なお、上記実施形態では、ビット線を２分割にして、ビット線の電荷量を半分にし、ビット線の充放電時間を半分にする場合を例に取って説明したが、同様にビット線をｎ分割すれば、ビット線の電荷量を１／ｎにし、ビット線の充放電時間を１／ｎにすることが可能である。

以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の実施形態に係る不揮発性半導体記憶装置及びその書き込み・ベリファイ方法について説明するためのもので、ＮＡＮＤフラッシュメモリを例に取って書き込み及びベリファイ動作に関係する要部の概略構成を示すブロック図。 図１に示した回路におけるメモリコア部とその周辺回路を示すブロック図。 図２に示した回路における隣接する奇数アドレスと偶数アドレスの２本のビット線に着目してメモリセルアレイ、データキャッシュ及びクランプ回路の詳細な構成例を示すもので、データキャッシュに近いブロック中のワード線が選択されたとき状態を示す回路図。 図３に示した回路におけるリード／ベリファイ時のタイミングチャート。 図２に示した回路における隣接する奇数アドレスと偶数アドレスの２本のビット線に着目してメモリセルアレイ、データキャッシュ及びクランプ回路の詳細な構成例を示すもので、データキャッシュから遠いブロック中のワード線が選択されたときの状態を示す回路図。 図３に示した回路におけるリード／ベリファイ時のタイミングチャート。

符号の説明

１１…メモリセルアレイ、１１−１，１１−２…ブロック、１２…コマンド入力バッファ、１３…制御回路、１４…アドレス入力バッファ、１５…ロウデコーダ、１６…カラムデコーダ、１７…データキャッシュ、１８…クランプ回路、１９…データ出力バッファ、ＳＷｅ０＿０，ＳＷｏ０＿０〜ＳＷｅｉ＿７，ＳＷｏｉ＿７…スイッチ素子、ＣＳ…制御信号、ＢＬｅ０＿０，ＢＬｏ０＿０〜ＢＬｅ０＿７，ＢＬｏ０＿７…ビット線、ＷＬ０＿ｄ〜ＷＬ３１＿ｄ，ＷＬ０＿ｕ〜ＷＬ３１＿ｕ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＮＳ…ＮＡＮＤストリング、ＣＴ０〜ＣＴ３１…セルトランジスタ、ＳＴ１，ＳＴ２…選択ゲートトランジスタ、ＣＥＬＳＲＣ…ソース線。

Claims (5)

1. メモリセルがマトリックス状に配置されたメモリセルアレイと、
   前記メモリセルアレイ中の隣接する第１，第２のビット線の一端と第１，第２のバイアス電圧が供給される第１，第２の配線間に接続され、前記第１，第２のビット線の電位を設定するクランプ回路と、
   前記メモリセルアレイ中の前記第１，第２のビット線の他端に接続されたデータキャッシュと、
   前記第１，第２のビット線を選択的に分割する第１，第２のスイッチ素子と、
   前記データキャッシュ、前記クランプ回路及び前記第１，第２のスイッチ素子を制御し、書き込みの対象となるアドレスのメモリセルが接続され、前記第１または第２のスイッチ素子で分割された前記第１または第２のビット線の一部を、前記クランプ回路または前記データキャッシュで充電し、残りのビット線を前記クランプ回路により放電してシールドする制御回路と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記クランプ回路は、各々の電流通路が前記第１，第２のビット線の一端と前記第１，第２の配線間に接続され、ゲートに前記制御回路から第１，第２の制御信号が供給される第１，第２のＭＯＳトランジスタを備え、前記第１，第２のＭＯＳトランジスタは、前記第１，第２のビット線の充電または放電を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記データキャッシュは、前記第１，第２のビット線の電位を検知して増幅するセンスアンプ部と、前記センスアンプ部で増幅した電位を記憶する記憶部とを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記データキャッシュは、各々の電流通路の一端が前記第１，第２のビット線の他端に接続され、他端が共通接続され、ゲートに前記制御回路から第１，第２のビット線選択信号が供給される第３，第４のＭＯＳトランジスタと、電流通路の一端が前記第３，第４のＭＯＳトランジスタの電流通路の他端に接続され、ゲートに前記制御回路からビット線クランプ信号が供給される第５のＭＯＳトランジスタと、電流通路の一端が前記第５のＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端にプリチャージ電圧が供給され、ゲートにビット線プリチャージ信号が供給される第６のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタの電流通路の他端に接続されるラッチ回路とを備えることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記制御回路は、書き込みの対象となるアドレスのメモリセルが前記第１，第２のスイッチ素子よりデータキャッシュ側にある第１のビット線に接続されているときに、前記第１のスイッチ素子をオフし、前記第２のスイッチ素子をオンして、前記データキャッシュ側の分割された第１のビット線を前記データキャッシュから充電し、前記クランプ回路側の分割された第１のビット線、及び前記第２のビット線を前記クランプ回路で放電してシールドし、
   書き込みの対象となるアドレスのメモリセルが前記第１，第２のスイッチ素子よりデータキャッシュ側にある第２のビット線に接続されているときに、前記第２のスイッチ素子をオフし、前記第１のスイッチ素子をオンして、前記データキャッシュ側の分割された第２のビット線を前記データキャッシュから充電し、前記クランプ回路側の分割された第２のビット線、及び前記第１のビット線を前記クランプ回路でシールドし、
   書き込みの対象となるアドレスのメモリセルが前記第１，第２のスイッチ素子よりクランプ回路側にある第１のビット線に接続されているときに、前記第１のスイッチ素子をオフし、前記第２のスイッチ素子をオンして、前記クランプ回路側の分割された第１のビット線を前記クランプ回路で充電してクランプし、前記第２のビット線を前記クランプ回路で放電してシールドし、前記データキャッシュ側の分割された第１のビット線をデータキャッシュで放電し、
   書き込みの対象となるアドレスのメモリセルが前記第１，第２のスイッチ素子よりクランプ回路側にある第２のビット線に接続されているときに、前記第２のスイッチ素子をオフし、前記第１のスイッチ素子をオンして、前記クランプ回路側の第２のビット線を前記クランプ回路で充電してクランプし、前記第１のビット線を前記クランプ回路で放電してシールドし、前記データキャッシュ側の分割された第２のビット線を前記データキャッシュで放電するように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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