CN104737232A - 用以提供针对存储器装置的电力管理的设备及方法 - Google Patents

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Abstract

本发明涉及一种例如非易失性固态存储器装置(14)的设备，在一些实施方案中，所述设备可包含存取线偏置电路(30)，其用以响应于模式信息而设置与存储器核心(32)的取消选定存取线相关联的偏置电平。在一种方法中，存取线偏置电路(30)可使用线性降压调节以改变存储器核心(32)的取消选定存取线上的电压电平。本发明可提供一种例如主机处理器(12)的存储器存取装置，其能够动态地设置存储器装置(14)的存储器核心(32)的操作模式以便管理所述存储器的功耗。本发明还提供其它设备及方法。

Description

用以提供针对存储器装置的电力管理的设备及方法
技术领域
所揭露的结构及/或技术大体上涉及存储器装置，且更特定地说，涉及用于管理存储器装置内的功耗的设备及方法。
背景技术
一般期望电子组件消耗相对低的电力量以执行其预期功能。在一些应用中，这种期望可能更明显。例如，在其中能量可能有限的电子装置(例如，电池供电装置等等)中，如果使用消耗较少电力的组件，那么可延长充电之间的装置使用时间。缩减电子装置中的功耗也可能是有益的，这在于其可在所述装置内引起较少产热。此外，缩减电子装置内的功耗也可缩减用以执行应用程序的电能的量，以及那种能量的关联成本。缩减能量成本在大型操作(例如，通常操作区域内的相对大量的计算装置及/或存储装置的数据中心，等等)中可能是明显的。非易失性固态存储器装置及/或使用非易失性固态存储器装置的系统可包括可获益于功耗缩减的设备的一个实例。
附图说明
将参考以下诸图来描述非限制性且非详尽的实施方案，其中除非另有指定，否则贯穿各个图中，相同参考数字是指相同部分。
图1是说明根据实例实施方案的计算系统的方框图；
图2是说明根据实例实施方案的线性降压调节器电路的示意图；
图3是说明根据实例实施方案的多核非易失性存储器设备的方框图；及
图4是说明根据实例实施方案的用于操作计算系统的方法的流程图。
具体实施方式
贯穿本说明书中对“一个实施方案”、“实施方案”或“某些实施方案”的参考意味着结合所描述实施方案而描述的特定特征、结构或特性可包含在所主张标的物的至少一个实施方案中。因此，贯穿本说明书的各个位置中出现短语“在一个实例实施方案中”、“在实例实施方案中”或“在某些实例实施方案中”未必全部是指相同实施方案。此外，特定特征、结构或特性可组合在一或多个实施方案中。
所主张标的物的实施例可包含用于执行操作的方法及/或设备(例如，个别设备，或设备或其组件的组合)。设备可经特殊地构造以用于所需目的，及/或设备可包括能够根据存储在存储器中的计算机程序而操作的通用计算装置。程序可存储在存储器中，存储器是例如但不限于任何类型的磁盘，包含软盘、光盘、光盘只读存储器(CD-ROM)、磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、非易失性存储器(例如，电可编程只读存储器(EPROM)、电可擦除及可编程只读存储器(EEPROM)，及/或FLASH存储器)、相变存储器(PCM)，及/或适合于存储电子指令的任何其它类型的媒体。
存储器通常可包括非暂时性装置。在这种上下文中，非暂时性存储器可包含为有形的装置，这意味着所述装置具有具体物理形式，但是所述装置可改变其物理状态中的一或多者。因此，例如，非暂时性是指装置不管其状态如何改变而仍保持有形。
在描述所主张标的物的实施例时，术语“位”对应于例如由二进制数字数据信号的状态表示的数据的二进制数字，所述二进制数字数据信号有时也被称作逻辑信号、二进制信号、逻辑状态，或二进制状态。可通过将例如单一晶体管的存储器单元编程(例如，写入)为例如多个数据状态中的一者)来存储位、位的分数或多个位的值。如本文所使用，多个意味着两个或两个以上。例如，在单级别存储器单元(SLC或SLC单元)中，所述单元可能被擦除/编程为第一(例如，逻辑1)数据状态或第二(例如，逻辑0)数据状态。另外，包括个别二进制数字数据信号及/或数据状态的多个二进制数字数据信号及/或多个数据状态可经组织及/或聚集以构造(例如，汇编)可共同地表示例如两个位、四个位、八个位、10个位等等的“符号”。在一个实例中，2位符号可具有二进制值00、01、10或11。在一些情况下，单一存储器单元可被选择性地编程为表示那些值中的任一者的相应数据状态。例如，可通过将存储器单元编程为四个可能数据状态中的相应数据状态(例如，对应于阈值电压电平的相应范围)来存储2位符号的00值。以类似方式，可通过将一或多个存储器单元编程为16个可能数据状态中的相应数据状态来存储4位符号的特定值(例如，0101)，且可通过将一或多个存储器单元编程为256个不同数据状态中的相应数据状态来存储8位符号的特定值(例如，0000 0110)，以此类推。前述符号中的任一者均可被传达为例如一或多个数据信号的一或多个可测量物理性质(例如，声学、电流、辐射及/或电压电平)。
存储器可用于多种上下文中。作为实例，存储器可包含在计算系统中。在这种上下文中，术语计算装置是指由总线耦合的至少处理器及存储器。同样地，在这种应用中，除非使用上下文另有指示，否则术语存储器、存储器系统、存储器模块、存储器装置及/或存储器设备可被互换地使用。然而，存储器单元是指存储器内的存储单位，且存储器阵列是指存储器单元的阵列。通常，阵列的存储器单元包括存储器核心。然而，将理解，存储器、存储器系统、存储器模块、存储器装置及/或存储器设备还可包含其它电路或组件以使能够使用例如存储器单元。同样地，存储器子系统是指存储器系统的子部分。
在实例实施方案中，呈非易失性存储器装置的形式的设备可经由(例如，通过)多个关联接口而与一或多个处理器或其它存储器存取装置通信。非易失性存储器装置可例如包括单通道存储器装置或多通道存储器装置。多个接口中的两个或两个以上接口可包括实质上类似类型或不同类型。作为非限制性实例，在某些实施方案中，一个接口可包括并行接口，而另一接口可包括串行接口。非易失性存储器装置可例如包括相变存储器(PCM)、电荷存储器(例如，通常被称作闪速存存储器的存储器)等等或其任何组合，但是所主张标的物并不限于此类实例。
当然应理解，所主张标的物的范围并不限于可主要出于说明目的而提供的特定实施例、实施方案或实例。更确切地，多种硬件、固件或软件实施例或其组合是可能的(除了软件本身以外)，且意欲包含在所主张标的物的范围内。因此，虽然下文可参考一或多个实例或说明而描述所主张标的物的方面，但是应理解，如此描述的任何实例或说明意欲相对于所主张标的物是非限制性的。
图1是说明根据实例实施方案的呈计算系统10的形式的设备的方框图。如所展示，计算系统10包含例如处理器12的存储器存取装置，及非易失性存储器装置14。处理器12能够存取非易失性存储器14以执行例如信息存储及/或检索功能。在一些实施例中，非易失性存储器14可包括具有耦合到处理器12的外部节点(例如，接点、端子等等)的封装装置，及/或例如在外部环境中的其它存储器存取装置。在一些实施方案中，非易失性存储器14可例如与处理器12一起实施于公共的互操作平台型结构(例如，芯片、衬底或板)中。主机处理器12与非易失性存储器14之间的通信可为直接的，或其可通过或利用芯片集、直接存储器存取(DMA)逻辑或某一其它中间电路或逻辑。
在一些实施例中，非易失性存储器14可能够以多个操作模式而操作。此外，非易失性存储器14可准许例如主机处理器12的存储器存取装置设置非易失性存储器14的操作模式(例如，准许存储器存取装置改变或维持操作模式)。在一些实施例中，非易失性存储器14可具有在未从处理器12接收模式信息的情况下可使用的默认操作模式。在至少一个实施方案中，例如，非易失性存储器14可能够以较低延时读取/写入模式或以较低功率读取模式而操作。非易失性存储器14也可能够以其它操作模式而操作。在一个实施例中，较低延时读取/写入模式相较于较低功率读取模式具有较低写入延时，且较低功率读取模式相较于较低延时读取/写入模式具有较低功耗。
在一个实施例中，非易失性存储器14具有两个操作模式：(a)较高电压模式；及(b)较低电压模式。较高电压模式支持读取及写入两者，但是相较于较低电压模式具有较高功耗、较高泄漏电流等等。较低电压操作模式只支持读取操作，但是相较于较高电压模式消耗少得多的电力。为了在较低电压模式中时执行写入操作，非易失性存储器14从较低电压模式转变为较高电压模式，这引起延时。因此，较高电压模式可被认为是较低延时模式，且较低电压模式可被认为是较低功率模式。
在计算系统10的操作期间，处理器12可从非易失性存储器14读取信息及/或将信息写入到非易失性存储器14。在一些实施方案中，处理器12可能够动态地设置(例如，修改)非易失性存储器14的一或多个存储器核心(例如，一或多个存储器阵列)的操作模式以例如管理非易失性存储器14内的功耗。动态设置模式可从两个或两个以上操作模式(即，准许读取及/写入数据的模式)当中改变，而不是仅仅从正常操作模式及非操作模式(例如，待机模式)改变模式。处理器12可经编程以评估涉及非易失性存储器14的读取及/或写入活动，且至少部分地基于所述活动来确定非易失性存储器装置14的一或多个存储器核心的操作模式。例如，如果非易失性存储器14的存储器核心可预期相对来说不涉及大量存储器写入操作的一系列写入操作，那么处理器12可选择将存储器核心维持在较低延时读取/写入模式中，或如果处于较低功率读取模式，那么改变为较低延时读取/写入模式。类似地，如果可预期相对来说确实涉及大量存储器写入操作的读取及写入操作的混合，那么处理器12可选择将存储器核心维持在较低延时读取/写入模式中，或如果处于较低功率读取模式，那么改变为较低延时读取/写入模式。例如，如果主要预期读取操作且偶尔发生大量写入操作，那么处理器12可选择以较低功率读取模式而操作非易失性存储器14以缩减功耗。当然，特定细节可随着多个实施方案相关参数(例如，单元数目、所消耗电力量、延时量等等)而变化。然而，在特定实施方案中，以此方式，处理器12可能够至少在一定程度上管理例如与使用非易失性存储器14相关联的电力/性能权衡。例如，处理器12可将模式信息提供给非易失性存储器14，所述模式信息识别非易失性存储器14的操作模式，例如，可由处理器12驱动。在至少一个实施例中，处理器12可容纳在包含耦合到非易失性存储器14的一或多个节点的封装内。
参考图1，非易失性存储器14可包含：包含命令解码功能性22的命令接口20、地址寄存器24、输入/输出寄存器26、覆盖窗口28、存取线偏置电路(例如，字线偏置电路30)，及存储器核心32。命令接口20经由例如命令解码功能性22而可操作以从处理器12接收命令，解码命令，且执行用以实施命令的动作。命令接口20及其命令解码功能性22可实施于硬件、软件、固件或其组合中(除了软件本身以外)。地址寄存器24可操作以存储从处理器12接收的地址以供在读取及/写入操作(在本文中被统称为“信息传送操作”)期间使用。输入/输出寄存器26可存储例如待写入的信息，及/或在信息传送操作期间已从存储器核心32读取的信息。
覆盖窗口28可包括覆盖存储器核心32的子区域的存储器空间(例如，其可被映射到存储器地址空间中)，且可允许在未必直接将装置命令或状态序列写入到存储器的情况下键入所述装置命令或状态序列。命令接口20可包含例如可准许例如启用覆盖窗口28的模式寄存器。处理器12可将信息写入到命令接口20的模式寄存器中的一或多者，且可启用覆盖窗口28。在已启用覆盖窗口28之后，覆盖窗口28可被存取如同例如存储器核心32的另一区段。如图1所展示，覆盖窗口28可耦合到地址寄存器24以接收地址信息，及/或耦合到输入/输出寄存器26以接收已识别地址处的存储状态信息。
存储器核心32可包含可经由存取线而操作地存取的多个存储器单元，存取线在一些实施方案中通常还可被称作字线。通常，存储器核心32内的存储器单元可被物理地布置成分别对应于字线及/或数据线(其在一些实施方案中通常还可被称作位线)的行及/或列，但是所主张标的物并不限于此类物理布置。即，其它物理布置是可能的，且包含在所主张标的物的范围内。
存储器核心32的存储器单元可被编程为能够表示例如状态信息的一或多个位的两个或两个以上数据状态中的一者。在一些实施方案中，非易失性存储器14可允许在信息传送操作期间存取存储器核心32的单一存储器核心。在其它实施方案中，非易失性存储器14可准许在信息传送操作期间存取多个存储器核心，例如，通常耦合到存储器核心32的单一字线的存储器核心。在其它实施方案中，非易失性存储器14可准许在信息传送操作期间存取耦合到字线的大部分或全部存储器单元。应了解，所主张标的物并不受到其中可在存储器核心中存取存储器单元的特定方式限制。
除了存储器单元、存取(例如，字)线及/或数据(例如，位)线以外，存储器核心32还可包含：地址解码逻辑34、字线选择电路36、位线选择电路38、模拟程序电路40、程序验证感测放大器42，及/或读取感测放大器44，但是这仅仅是非限制性实施例的一个实例。地址解码逻辑34可解码从地址寄存器24接收的地址信息以识别可经受信息传送操作的特定存储器单元。地址解码逻辑34可将这个信息提供给字线选择电路36及/或位线选择电路38，其分别可操作用于以电子形式选择适当字线及/或位线，以提供对存储器单元的存取。模拟程序电路40、程序验证感测放大器42及/或读取感测放大器44可包括读取及写入电路，其在一些实施方案中可操作用于在写入操作期间将信息传送到经寻址存储器单元中及/或在读取操作期间从经寻址存储器单元检索信息。更具体地说，在实例实施方案中，模拟程序电路40可在写入操作期间将信息写入到经寻址存储器单元，程序验证感测放大器42可在写入操作期间验证写入到经寻址存储器单元的信息，及/或读取感测放大器44可操作用于在例如读取操作期间感测存储在经寻址存储器单元中的信息。
在各个实施例中，不同类型的非易失性存储器技术可用于存储器核心32。例如，例如相变存储器、NOR闪速存储器、NAND闪速存储器、电阻式存储器、自旋转矩存储器及/或其组合的技术可用于根据所主张标的物的各个实施例中。在至少一个实施方案中，相变存储器(PCM)技术可用于存储器核心32。在相变存储器中，可用来将信息写入到存储器单元的电压高于可用来从存储器单元读取信息的电压。例如，与读取操作相比较，写入操作可涉及相变材料的状态改变(例如，从结晶状态改变为非晶状态等等)。读取操作可以低于用于写入操作的电压电平的电压电平执行于这些存储器装置中；然而，如果例如在字线上存在较高电压电平，那么泄漏电流可存在于相变存储器装置内。如果是，那么泄漏电流可造成增加功耗且因此通常是不良的。
在例如读取操作期间的一个可能泄漏机制中，泄漏电流可从字线选择电路例如通过取消选定字线、通过关联于与取消选定字线交叉的取消选定位线的位线选择电路(例如，通过如可用于PCM存储器中的双极结型晶体管(BJT)选择器装置的反向偏置基极-射极结)、通过与取消选定位线及选定字线相关联的其它位线选择电路(例如，通过BJT选择器装置的射极-基极结)及通过选定字线而流到与选定字线相关联的字线选择电路。可与取消选定字线及取消选定位线相关联的存储器核心中的多个存储器单元可存在类似泄漏路径，从而潜在地引起泄漏电流及不良功耗。通过例如在PCM存储器中的读取操作期间在取消选定字线上使用较低电压，可缩减泄漏电流，因此潜在地缩减功耗而不会使性能显著地降级。
字线偏置电路30可包含操作用于针对非易失性存储器14的各种操作模式设置(包含但不限于例如维持或改变)与存储器核心32的取消选定字线相关联的偏置电平(例如，电流或电压电平)的电路。如先前所描述，在一些实施方案中，非易失性存储器14可以较低延时读取/写入模式或较低功率读取模式而操作。还可支持其它额外或替代操作模式。在一种可能方法中，字线偏置电路30可响应于例如从例如处理器12的存储器存取装置接收的模式信息而设置偏置电平。在未接收此类信息的情况下，非易失性存储器14可以默认操作模式而操作。例如，在至少一个实施例中，非易失性存储器14可默认地以较低延时读取/写入操作模式而操作。非易失性存储器14可响应于例如从例如处理器12接收的模式信息(例如，适当模式指示)而改变为例如较低功率读取操作模式。如果从主机处理器12接收到较低功率读取模式指示，那么字线偏置电路30可改变与存储器核心32的一或多个取消选定字线相关联的偏置电平而以较低功率读取模式而操作。在另一可能实施方案中，较低功率读取模式可包括默认操作模式，且如果例如从处理器12接收到较低延时读取/写入模式指示，那么字线偏置电路30可改变一或多个取消选定字线的偏置电平。在一个实施方案中，如果例如处理器12没有提供有效模式信号(例如，假设两个可能操作模式)，那么字线偏置电路30可返回到默认操作模式。如果支持三个或三个以上操作模式，那么可使用较大量的不同模式信号。
在至少一个实施方案中，可响应于例如从处理器12接收的模式信息而设置覆盖窗口28的寄存器(例如，单一或多个位寄存器)内的值。在一个可能操作案例中，例如，处理器12可驱动非易失性存储器14以从默认较低延时读取/写入模式改变为较低功率读取模式。处理器12可起始待写入到命令接口20的适当模式寄存器的状态信息以启用覆盖窗口28。命令接口20可将位(例如，逻辑1)写入到覆盖窗口28的寄存器以指示非易失性存储器14的所需操作模式，例如，较低功率读取模式。在一种方法中，可将覆盖窗口28的寄存器直接或间接映射到字线偏置电路30，这可进行到根据较低功率读取模式来改变与存储器核心32的一或多个取消选定字线相关联的偏置电平。在小延迟(例如，在一个实施方案中为近似500纳秒)之后，非易失性存储器14可以较低功率读取模式而操作。
处理器12可起始(例如，指示)非易失性存储器14返回到较低延时读取/写入模式。例如，命令接口20可将不同位(例如，逻辑0)写入到覆盖窗口28的寄存器以指示非易失性存储器14的另一所需操作模式，例如，较低延时读取/写入模式。在一些实施方案中，可实施计时器功能，使得非易失性存储器14可在某一时段之后切换回到默认操作模式。将了解，可使用用于将模式信息从处理器12提供到非易失性存储器14以设置所需操作模式的许多替代技术。覆盖窗口方法仅仅是一种说明性可能性。
在一些实施方案中，图1的字线偏置电路30可包含线性降压调节器(LDR)，其的实例将稍后结合图2加以描述。如果非易失性存储器14的所需操作模式(如由处理器12所指示)从一个模式(例如，较低延时读取/写入模式)改变为另一模式(例如，较低功率读取模式)，那么LDR可操作用于通过线性降压调节来降低存储器核心32的一或多个取消选定字线的电压电平。在替代实施例中，LDR可提供升压调节而不是降压调节。如果由处理器12识别的所需操作模式改变回，那么LDR还可操作用于将字线电压返回到较高电压电平。在一些实施方案中，LDR可具有支持三个或三个以上可能操作模式的能力。
图2是说明根据实例实施方案的线性降压调节器(LDR)电路50的实例的示意图。在一些实施方案中，LDR电路50可用作例如图1的字线偏置电路30。如图2所说明，LDR电路50可包含：较低延时电压参考电路52；较低功率电压参考电路54；第一缓冲放大器56、第二缓冲放大器58、第三缓冲放大器60及第四缓冲放大器62；第一开关64、第二开关66、第三开关68及第四开关70；N型绝缘栅极场效应晶体管(IGFET)72；及P型IGFET 74。IGFET可为MOSFET，但是栅极可由除了金属以外的材料(例如，多晶硅)制成，且绝缘体可由除了氧化硅以外的材料制成。在一个实施例中，N型IGFET 72是所属领域中众所周知的三势阱型装置。三势阱配置的使用缩减泄漏电流且降低体效应，泄漏电流及体效应两者均是所需属性。在这个说明性实例中，N型IGFET 72及P型IGFET 74的输出节点(例如，漏极及源极端子)在第一电力节点76与第二电力节点78之间排成一行而连接。在操作期间，第一电力节点76可携带第一电源电势VHH，且第二电力节点78可携带第二电源电势VSS。例如，第一源电势VHH可高于(例如，正值大于)第二源电势VSS，但是在其它实施例中情况可能相反。N型IGFET 72可连接在第一电力节点76与中间节点80之间。P型IGFET 74可连接在中间节点80与第二电力节点78之间。中间节点80可耦合到关联存储器核心的取消选定字线82。
较低延时电压参考电路52可在其两个输出节点84、86处产生较高电压信号，所述电压信号可被提供给第一缓冲放大器56及第三缓冲放大器60的输入节点。在一个可能实施方案中，所述两个较高电压输出信号的电平可近似等于所需较高电压取消选定字线电压(例如，在一个实施方案中为大约4伏特)。同样地，较低功率电压参考电路54可在两个输出节点88、89处产生较低电压信号，且将这些较低电压信号提供给第二缓冲放大器58及第四缓冲放大器62的输入节点。在一些实施例中，所述两个较低电压信号可具有彼此实质上相同的电压电平。在所说明实施例中，所述两个较低电压输出信号的电平可近似等于所需低电压取消选定字线电压(例如，在一个实施方案中为大约1.2伏特)。在至少一个实施方案中，缓冲放大器56、58、60、62可包括单位增益装置，且缓冲器的输出电压电平可实质上匹配于输入电压电平。替代地可使用非单位增益缓冲放大器。应了解，如本文所使用，短语“高”及/或“低”或类似语言是在相对于彼此的相对意义上使用，且并不意欲暗示绝对电平。
现在将描述较低延时电压参考电路52及较低功率电压参考电路54的操作。在所说明实施例中，较低延时电压参考电路52包含运算放大器130、N型IGFET 132、分压器134，及任选的P型IGFET 136。在一个实施例中，N型IGFET 132是三势阱装置，或是N型IGFET 72的用于相对良好地跟踪过程、电压及温度变化的扩展版本。在一个实施例中，分压器134是由具有相对许多分接头的芯片上电阻实施，且熔丝、反熔丝、模拟多路复用器、开关等等用以选择用于在生产期间选择运算放大器130的反相输入的特定分接头，以设置较低延时电压参考电路52的输出节点84、86处或LDR电路50的中间节点80处的所需输出电压。替代地，可使用激光微调以设置分压器134的电阻的一部分。以此方式，分压器134可被认为是可变的或可编程的。
在一个实施例中，包含较低延时电压参考电路52的集成电路还包含产生大约2.3伏特的参考电压的带隙电压参考。当然，可使用其它电压电平及其它类型的电压参考。这个2.3伏特参考电压被标记为VREF1，且被提供为运算放大器130的非反相输入的输入。运算放大器130是从编程电压轨VHPRG的电压予以供电，编程电压轨VHPRG的电压可为高于用于对较低电压模式组件供电的电压轨VHH的电压的电压。
在通过将P型IGFET 136的栅极驱动为低来导通或启用P型IGFET 136的情况下，较低延时电压参考电路52操作如下。运算放大器130的输出驱动N型IGFET 132的栅极，其充当源极跟随器。从N型IGFET 132的栅极到源极存在电压降，所述电压降驱动分压器134的一个端，且被提供为较低延时电压参考电路52的输出节点86处的输出。分压器的另一端接地(VSS)。来自分压器134的分接头的分压电压被提供为运算放大器130的反相输入的输入。归因于反馈回路的操作，运算放大器130的非反相输入及反相输入处的电压近似相等。因此，在分压器的分接头处存在电压VREF1。因此，如果分压器134的总电阻是R1+R2，那么输出节点86处的电压V86近似如方程式1中所表达。
V 86 ≈ R 1 + R 2 R 2 · VREF 1    方程式1
输出节点84处的电压V84是高于输出节点86处的电压V86的栅极-源极电压降。当LDR电路50处于较高功率模式时，电压V84驱动N型IGFET 72的栅极，且电压V86驱动P型IGFET 74的栅极。在N型IGFET 72的栅极与P型IGFET 74的栅极之间存在两个栅极-源极电压降，且驱动电压V84、V86只存在一个栅极-源极电压降差。这个驱动电压差有利地提供“死区”，其有助于防止N型IGFET 72与P型IGFET 74之间的互导以缩减功耗。这个“死区”是可容忍的，这是因为归因于泄漏电流，N型IGFET 72设置及维持中间节点80处的电压。P型IGFET 74用以加快模式之间的转变。用以缩减互导的其它技术也是适用的，且将容易由所属领域的一般技术人员确定。
在生产期间，可将LDR电路50置于较高功率模式，且可选择分压器134的适当分接头以关闭运算放大器130的反馈回路。替代地，可对分压器的电阻的一部分进行激光微调。可监测中间节点80上的电压，同时临时地选择分压器134的不同分接头。接着可永久地选择对应于中间节点80的所需电压的分接头以供现场使用。在一个实施例中，将中间节点80的电压调整为在大约2.5伏特到大约4.5伏特的范围内。
较低功率电压参考电路54的操作类似于较低延时电压参考电路52的操作。在所说明实施例中，电压参考电路52、54的拓扑提供优于输入电压参考的电压增益。然而，在较低功率模式中，中间节点80的电压应在大约1.0伏特到大约1.8伏特的范围内。因此，由较低延时电压参考电路52使用的2.3伏特参考VREF1太高。经由分压器而从第一电压参考VREF1产生第二电压参考VREF2。在所说明实施例中，第二电压参考VREF2的电压是大约1.0伏特。
现在将描述较低功率电压参考电路54的操作。在所说明实施例中，较低功率电压参考电路54包含运算放大器140、N型IGFET 142、分压器144，及任选的P型IGFET 146。在一个实施例中，N型IGFET 142也是三势阱装置，或是N型IGFET 72的用于相对良好地跟踪过程、电压及温度变化的扩展版本。分压器144可类似于分压器134。分压器的特定分接头可在生产期间被选择为运算放大器140的反相输入的输入，以设置较低功率电压参考电路54的输出节点88、89处或LDR电路50的中间节点80处的所需输出电压。
在生产期间，可将LDR电路50置于较低功率模式，且可选择分压器144的适当分接头以关闭运算放大器140的反馈回路。替代地，可对分压器的电阻的一部分进行激光微调。可监测中间节点80上的电压，同时临时地选择分压器144的不同分接头。接着可永久地选择对应于中间节点80的所需电压的分接头以供现场使用。在一个实施例中，将中间节点80的电压调整为在大约1.0伏特到大约1.8伏特的范围内。
如早期所描述，N型IGFET 72设置中间节点80处的电压。为了省电，可停用LDR电路50的多个部分。例如，N型IGFET 72的适当栅极电压可存储在电容器71上。电容器71表示大于纯粹寄生电容的电容。在建立适当栅极驱动电平之后，可打开开关64、66、68、70，且N型IGFET 72应维持中间节点80的适当电压电平。不需要增加P型IGFET 74的电容，这是因为在所说明实施例中，P型IGFET 74只用于转变且应在稳态操作中相对不导电。当然，例如P型IGFET 74的栅极的上拉电阻的其它组件可用以保证P型IGFET 74在正常操作期间(即，在除了转变以外的时期中)不泄漏电流。此外，可通过使P型IGFET 136、146的栅极电压高以使得信号高而停用P型IGFET 136、146。这防止电流流过例如分压器134、144。另外，可独立地控制信号，使得例如当正在设置较低功率模式时不启用P型IGFET 136，且当正在设置较高功率模式时不启用P型IGFET 146。
在一个实施例中，还控制转换速率。耦合到中间节点80的各个字线82可包含大量的寄生电容。中间节点80上的电压的快速改变可接着在VHH及/或VSS供应上引起相对大的电流尖峰脉冲，这可损坏迹线、金属化线、接合线等等，且可破坏其它电路。在一个实施例中，将转换速率控制建置到缓冲放大器56、58、60、62中，使得中间节点80上的电压相对逐渐地改变。转换速率控制可由例如低通滤波器实施。
较低延时电压参考电路52及较低功率电压参考电路54存在多种变化。例如，在一个替代方案中，取决于合适电压参考的可用性，可使用一或多个分压器以产生适当电压电平用于较低延时电压参考电路52及/或较低功率电压参考电路54的输出中的一或多者。在替代实施例中，只存在电压参考电路52、54中的一者且施加到运算放大器130或运算放大器140的输入的参考电压经切换以使中间节点80处的电压变化，而不是使用具有两对缓冲放大器56、58、60、62且具有两个实质上类似电压参考电路52、54的开关64、66、68、70在参考电压之间进行切换。
第一开关64、第二开关66、第三开关68及第四开关70操作用于适当地将控制信号提供给N型IGFET 72及P型IGFET 74的栅极节点。如将更详细地所描述，在所说明实施方案中，第一开关64及第三开关68可一起打开及关闭，且第二开关66及第四开关70可一起打开及关闭。开关64、66、68、70可例如响应于例如从处理器接收的模式信息而被控制。例如，在一种方法中，开关64、66、68、70可至少部分地基于存储在覆盖窗口28的寄存器内的位的状态(例如，lpwrmode信号的状态)而被控制。如果lpwrmode信号被设置为逻辑0，那么存储器装置可例如以较低延时读取/写入模式而操作。在此类情况下，第一开关64及第三开关68可关闭且第二开关66及第四开关70可打开，因此将较高电压电平控制信号(来自较低延时电压参考电路52)提供给N型IGFET72及P型IGFET 74的栅极节点。可停用较低功率电压参考电路54以及第二缓冲放大器58及第四缓冲放大器62以节约能量。提供给N型IGFET 72及P型IGFET 74的栅极节点的较高电压电平控制信号可在较低延时读取/写入模式期间引起存储器核心的一或多个取消选定字线82的较高电压(例如，在至少一个实施方案中为大约2.5到4.5伏特)。
如果覆盖窗口28中的lpwrmode信号随后响应于(例如，至少部分地基于)从例如处理器接收的模式信号而改变为例如逻辑1，那么存储器装置可改变为较低功率读取操作模式。如果发生这种情况，那么第一开关64及第三开关68可打开，因此从N型IGFET72及P型IGFET 74的栅极节点移除高电压电平控制信号。另一方面，第二开关66及第四开关70可关闭，因而将第二缓冲器58及第四缓冲器62的输出节点处的较低电压控制信号(例如，大约1.2伏特)提供给N型IGFET 72及P型IGFET 74的栅极节点。如将更详细地所描述，这可在较低功率读取模式期间引起存储器核心的一或多个取消选定字线82的较低电压(例如，在至少一个实施方案中为大约1.0到1.8伏特)。在较低功率读取操作模式期间可停用较低延时电压参考电路52以及第一缓冲放大器56及第三缓冲放大器60。应了解，图2中的第一开关64、第二开关66、第三开关68及第四开关70的布置及/或操作表示一种用于将控制信号提供给N型IGFET 72及P型IGFET 74的栅极节点的说明性技术。替代地可使用其它技术及/或其它提供布置。
如果起始较低功率读取模式，那么由第二缓冲放大器58及第四缓冲放大器62提供的较低电压控制信号(例如，大约1.2伏特)可跨P型IGFET 74施予大Vgs偏置。取消选定字线电压仍可为高(例如，大约4伏特)，且P型IGFET 74因此可将字线电压下拉到大约1.2伏特加P型IGFET 74的阈值电压。P型IGFET 74可经选择以将合适量的位移电流从一或多个取消选定字线提供到接地。在P型IGFET 74已下拉取消选定字线电压之后，N型IGFET 72及P型IGFET 74两者均可开始关断。泄漏电流可将字线下拉到满足N型IGFET 72的跨导的状态。应了解，图2所展示的LDR电路50的所说明电路体系结构可包括可使用的LDR电路的一个可能实例。替代地可使用其它体系结构。
图3是说明根据实例实施方案的实例多核非易失性存储器设备90的方框图。在一个可能应用中，代替图1的非易失性存储器14或除了图1的非易失性存储器14以外，还可使用多核非易失性存储器设备90以提供用于处理器12的信息存储及/或检索功能。还存在其它应用。如所说明，多核非易失性存储器设备90可包含：具有命令解码功能性22的命令接口20、覆盖窗口28、数个相变存储器(PCM)核心92、94、96、98，及数个LDR电路100、102、104。虽然未展示，但是多核非易失性存储器设备90还可包含如例如先前结合图1所描述的地址及输入/输出寄存器。在一个可能实施方案中，PCM核心92、94、96、98可被布置成排，且可或可不例如与处理器12一起包含在公共互操作平台型结构(例如，芯片、衬底或板)中。虽然被说明为PCM存储器核心，但是应了解，在其它实施方案中可利用其它存储器技术，或不同技术的组合。在所说明实施方案中，存在与多核非易失性存储器设备90相关联的四个存储器核心92、94、96、98。应了解，任何数目个核心(两个或两个以上)可用于多核非易失性存储器设备90中，且例如在一些实例中可利用数百或甚至数千个核心。
图3的命令接口20、命令解码功能性22及覆盖窗口28执行早期结合图1所描述的实质上相同操作。然而，在这个实例中可针对多个存储器核心执行操作。如图3所展示，多核非易失性存储器设备90内的第一PCM核心92、第二PCM核心94及第三PCM核心96具有对应LDR电路100、102、104。LDR电路100、102、104提供类似于先前所描述的LDR电路50的操作。在一个可能操作案例中，耦合到多核非易失性存储器设备90的处理器可将模式信息提供给设备90以设置PCM核心92、94、96的模式。在至少一个可能实施方案中，存储器设备90可准许处理器指定核心(例如，具有对应LDR电路100、102、104(或某一其它形式的可动态设置字线偏置电路)的核心92、94、96)的不同操作模式。即，在实施方案中，LDR电路100、102、104可彼此独立地操作。在一种方法中，可向覆盖窗口28内的一或多个位寄存器指派相应LDR电路100、102、104，以识别对应存储器核心92、94、96的目前所需操作模式。替代地可使用用于提供例如来自处理器的模式信息的其它技术。
如图3所说明，在各个实施方案中，多核非易失性存储器设备90内的一些存储器核心可具有对应LDR电路。即，一些核心(例如，图3中的PCM核心98)可在无对应可动态设置字线偏置电路的情况下操作。在实施方案中，一些核心的操作模式因此可不由处理器设置。一些存储器核心可例如能够以单一操作模式(例如，较低延时读取/写入模式)而操作。其它核心在大部分时间可以较低功率读取模式而操作，但是改变为较低延时读取/写入模式以便写入。可实施许多其它变化。
在一些实施例中，可提供利用多个存储器结构的多核存储器设备，其中结构包含多个存储器核心。结构的一些或全部核心可具有例如对应可动态设置字线偏置电路。因此，耦合处理器可能够设置适用核心的操作模式。在一种方法中，处理器可能够通过将相应模式信息提供给具有相异对应字线偏置电路的一或多个核心的存储器而逐核心地设置多结构系统中的存储器核心的操作模式。在另一可能方法中，处理器可能够逐结构地设置多结构系统中的存储器核心的操作模式。即，处理器可识别结构的操作模式，且对应存储器核心可以已识别模式而操作。结构可具有字线偏置电路以设置所述结构的存储器核心的偏置电平，或结构的核心的子群也可共享字线偏置电路。在至少一个实施例中，例如，结构的两个或两个以上核心可耦合到对应字线偏置电路以设置与两个或两个以上核心的一或多个取消选定字线相关联的偏置电平。
在一些多核多结构实施例中，一或多个存储器结构的存储器核心可不具有例如LDR电路。因此，处理器可不能够设置适用核心的操作模式，但是所主张标的物的范围并不限于这个说明性实例。例如，在一个可能实施方案中，不具有LDR电路的特定结构的核心可以较低延时读取/写入模式而操作。用于应用程序的处理器可使用以下结构，例如：(1)可需要较低延时操作，及/或(2)多个短随机写入操作通常可穿插有读取操作。设备中的另一结构可例如具有以较低功率读取模式而操作的适用核心。结构可由处理器用于例如读取密集型应用。如先前所描述，如果针对存储器核心提供LDR或其它可动态设置字线偏置电路，那么核心仍然可在未从处理器接收模式信息的情况下使用默认操作模式。在至少一个实施方案中，多结构存储器设备的不同结构可使用不同默认操作模式以用于装备有LDR电路的存储器核心。在多结构存储器设备实施方案中，可针对结构提供任何数目个存储器核心(例如，一或多个)，且可使用任何数目个结构(例如，两个或两个以上)。在一些多结构实施方案中，可提供一千个或一千个以上存储器结构，不同结构包含一千个或一千个以上存储器核心。
图4是说明根据实例实施方案的用于操作例如计算系统的设备的方法110的流程图。方框(例如，方框112到118)的次序包括实例次序。所主张标的物的范围并不限于说明性或实例实施例。所属领域的技术人员将了解，所说明方法可以多种方式而修改。例如，在另一实施例中，可组合、可以替代序列重新布置、可移除等等所说明方法的各个部分。因此，根据所主张标的物的实施例可包含全部、少于或多于方框112到118。方法(例如，方法110)可被执行为单一方法或多种方法。例如由例如方框112所说明，可作出用以设置存储器装置的操作模式的决策。所述决策可由例如耦合到非易失性存储器的处理器或其它存储器存取装置作出。在一种可能方法中，可至少部分地基于例如功耗的性能准则来作出所述决策。例如，处理器可决定维持非易失性存储器的模式，或在例如不久的将来预期非易失性存储器的读取活动的高电平的情况下将模式从较低延时读取/写入模式改变为较低功率读取模式。
例如由例如方框114所说明，如果例如已作出用以改变模式的决策，那么可将模式信息提供给例如存储器装置以识别所需模式改变。如果例如由处理器作出决策，那么例如至少部分地在处理器的控制下，可通过从处理器的直接传送、通过中间电路或装置的传送或从另一电路或装置到存储器的传递而提供模式信息。模式信息可与将维持或改变模式的单一位信令一样简单。例如，对于能够以两个不同操作模式而操作的存储器核心，逻辑1可指示将改变模式，且逻辑0可指示将维持当前模式。替代地，逻辑0可指示将使用第一模式，且逻辑1可指示将使用第二模式。在一些实施方案中还可使用更复杂的模式信令方案。例如，如果存储器能够以两个以上不同操作模式而操作，那么可使用多个位。如果非易失性存储器内的一个以上存储器核心具有可改变模式(例如，一个以上存储器核心具有关联LDR电路)，那么在一些实施方案中还可使用多个位。替代地可使用其它形式的模式信息，且所主张标的物在此方面并不受到限制。
另一方法实施例可包括方框116、118。例如，存储器装置可执行例如所说明操作的操作。如由例如方框116所说明，可由存储器装置从在存储器装置外部的存储器存取装置(例如，处理器)接收模式信息。模式信息的接收可包含从外部存储器存取装置的直接或间接接收(例如，在外部存储器存取装置的完全或部分控制下从另一装置的接收)。例如由例如方框118所说明，响应于已接收模式信息，可维持或改变非易失性存储器的操作模式。例如，在至少一个实施例中，可响应于模式信息而维持或改变存储器装置的某一存储器核心或多个存储器核心的取消选定字线电压。在一个可能案例中，例如，模式信息可指示从较低延时读取/写入模式到较低功率读取模式的模式改变。作为响应，非易失性存储器可例如缩减存储器核心的取消选定字线电压。可使用例如线性降压调节来缩减取消选定字线电压。在一种可能方法中，已接收模式信息可影响覆盖窗口的一或多个位寄存器以激活LDR电路。在至少一个实施方案中，可使用图2的LDR电路50或类似电路以缩减存储器装置的取消选定字线电压。
根据本文中的所主张标的物的设备(例如，呈存储器装置的形式的设备)可例如用于任何数目个不同应用中。存储器装置可并入到其它设备中，其它设备是例如计算机、计算机外围设备、个人数字助手、照相机、电话、手机或其它无线装置、显示器、芯片集、机顶盒、视频游戏机、交通工具、卫星通信器、因特网服务器、路由器、基站、网络接入装置、音频-视频装置，或其任何组合。在一个可能应用中，根据所主张标的物的存储器装置可用于呈数据中心的形式的一或多个设备中。由数据中心使用的存储器容量表现为大且逐渐增长。根据所主张标的物的存储器结构或技术可降低例如数据中心的能量成本及/或冷却成本。
根据所主张标的物的方法论可通过至少部分地取决于根据特定特征或实例的应用的各种技术而实施。例如，方法论可实施于硬件、固件或其组合连同软件中。在硬件实施方案中，例如，处理单元可实施于一或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、电子装置或经设计以执行例如本文中描述的功能的功能的其它装置或单元或其组合内。
如本文所使用，词语“连接”意味着元件之间的直接或间接导电连接，词语“耦合”意味着元件能够彼此通信，但是未必直接以导电方式连接(但是所述词语还包含导电连接)，且短语“排成一行而连接”意味着节点在两个节点之间排成一行而互连，但是未必被连接为串联电路(例如，排成一行的全部节点未必在电路操作期间有相同电流流过所述全部节点)。“排成一行而连接”的两个节点未必彼此直接以导电方式连接；即，在排成一行的两个节点之间可存在一或多个其它元件。短语“排成一行而连接”确实包含彼此排成一行而直接或间接以导电方式连接的两个节点，且还包含串联连接的两个节点。如本文所使用，词语“耦合”包含其中当在两个节点之间存在电通信时所述两个节点在其间具有一或多个其它节点的情形。词语“耦合”还包含其中两个节点可通过电感式、电容式或无线电耦合而通信的情形。
在前述具体实施方式中，已阐述诸多特定细节以提供对所主张标的物的透彻理解。然而，所属领域的技术人员将理解，可在无这些特定细节的情况下实践所主张标的物。在其它情况下，尚未详细地描述将由所属领域的一般技术人员所知的方法及设备以免混淆所主张标的物。
已就对存储在特定设备(例如，专用计算装置或平台)的存储器内的二进制状态的运算的逻辑、算法或符号表示而呈现前述具体实施方式的一些部分。在本特定说明书的上下文中，一旦术语特定设备等等可经编程以按照来自程序软件的指令来执行特定功能，所述术语就包含通用计算机。算法描述或符号表示是由熟悉信号处理或相关领域的所属领域的一般技术人员使用以向所属领域的其它技术人员传达其工作实质的技术实例。算法在这里且通常可被认为是自相一致的操作序列，或产生所需结果的类似信号处理。在这种上下文中，运算或处理涉及物理量的物理操控。通常，虽然未必，但是此类量可采取能够被存储、传送、组合、比较或以其它方式操控为表示信息的电子信号的电或磁信号的形式。已证明有时主要出于习惯使用的原因而方便的是将此类信号称作位、数据、值、元素、符号、字符、项、数字、数值、信息等等。然而，应理解，所有这些或类似术语应与适当物理量相关联且仅仅是方便的标签。除非另有具体叙述，否则如从以下讨论而显而易见，可了解，贯穿本说明书中，利用例如“处理”、“计算”、“核算”、“确定”、“建立”、“获得”、“识别”、“选择”、“产生”等等的术语的讨论可指例如专用计算机或类似专用电子计算装置的特定设备的动作或过程。在本说明书的上下文中，因此，专用计算机或类似专用电子计算装置可能够操控或变换通常被表示为存储器装置、寄存器或其它信息存储装置、传输装置或专用计算机或类似专用电子计算装置的显示装置内的物理电子或磁量的信号。在本特定专利申请案的上下文中，一旦术语“特定设备”可经编程以按照来自程序软件的指令来执行特定功能，所述术语就可包含通用计算机。
在一些境况中，例如，存储器装置的运算(例如，从二进制1到二进制0的状态改变，或反之亦然)可包括例如物理变换的变换。在运用特定类型的存储器装置的情况下，此类物理变换可包括物品到不同状态或事项的物理变换。例如但无限制，对于一些类型的存储器装置，状态改变可涉及电荷的积累及存储，或存储电荷的释放。同样地，在其它存储器装置中，状态改变可包括磁性定向的物理改变或变换，或分子结构的物理改变或变换，例如，从结晶到非晶，或反之亦然。在其它存储器装置中，物理状态改变可涉及量子力学现象，例如，叠加、纠缠等等，其可涉及例如量子位(qubit)。前文可并不意欲为其中存储器装置中的二进制1到二进制0的状态改变(或反之亦然)可包括例如物理变换的变换的全部实例的详尽列表。更确切地，前文意欲作为说明性实例。
一个实施例包含一种设备，所述设备包含：存储器核心，其具有可经由存取线而操作地存取的存储器单元，所述存储器核心能够以包含至少较低功率读取模式及较低延时读取/写入模式的多个操作模式而操作，其中所述较低功率读取模式相较于所述较低延时读取/写入模式具有较低功耗；及存取线偏置电路，其经配置以设置与所述存储器核心的取消选定存取线相关联的偏置电平，其中所述偏置电平是响应于模式信息而设置。
一个实施例包含一种设备，其中所述设备包含：多个存储器核心，其具有至少第一存储器核心及第二存储器核心；第一存取线偏置电路，其耦合到所述第一存储器核心，所述第一存取线偏置电路经配置以提供与所述第一存储器核心的取消选定存取线相关联的偏置电平；及第二存取线偏置电路，其耦合到所述第二存储器核心，所述第二存取线偏置电路经配置以提供与所述第二存储器核心的取消选定存取线相关联的偏置电平；其中所述第一及第二存取线偏置电路经配置以彼此独立地操作，使得与所述第一存储器核心的所述取消选定存取线相关联的所述偏置电平能够不同于与所述第二存储器核心的所述取消选定存取线相关联的所述偏置电平。
一个实施例包含一种设备，所述设备包含：存储器存取装置，其用以从存储器装置读取信息及将信息写入到存储器装置，所述存储器存取装置能够动态地设置所述存储器装置的存储器核心的操作模式以管理所述存储器的功耗。
一个实施例包含一种机器实施方法，所述方法包含：在存储器装置处从存储器存取装置接收模式信息；及如果所述模式信息指示所述存储器装置的存储器核心从较低延时读取/写入操作模式到较低功率读取操作模式的模式改变，那么降低所述存储器核心的取消选定存取线电压。
虽然已将目前所考虑的特征说明或描述为实例特征，但是所属领域的技术人员将理解，在不脱离所主张标的物的情况下，可作出各种其它修改或可替换等效者。另外，在不脱离本文中描述的中心概念的情况下，可作出许多修改以使特定情形适应于所主张标的物的教学。
因此，可期望所主张标的物并不限于所揭露的特定实例，而是期望此类所主张标的物还可包含属于随附权利要求的范围内的全部方面，或其等效者。

Claims (25)

1.一种设备，其包括：
存储器核心，其具有可经由存取线而操作地存取的存储器单元，所述存储器核心能够以包含至少较低功率读取模式及较低延时读取/写入模式的多个操作模式而操作，其中所述较低功率读取模式相较于所述较低延时读取/写入模式具有较低功耗；及
存取线偏置电路，其经配置以设置与所述存储器核心的取消选定存取线相关联的偏置电平，其中所述偏置电平是响应于模式信息而设置。
2.根据权利要求1所述的设备，其进一步包括输入节点，所述输入节点经配置以从存储器存取装置接收所述模式信息。
3.根据权利要求2所述的设备，其中所述存储器存取装置包括处理器。
4.根据权利要求1所述的设备，其中所述存取线偏置电路包含线性降压调节器，所述线性降压调节器经配置以在所述模式信息指示所述操作模式从所述较低延时读取/写入模式改变为所述较低功率读取模式的情况下缩减所述存储器核心的所述取消选定存取线上的电压电平。
5.根据权利要求4所述的设备，其中所述线性降压调节器包括在第一与第二电力节点之间排成一行而连接的N型绝缘栅极场效应晶体管IGFET及P型IGFET，其中所述N型IGFET与所述P型IGFET之间的中间节点耦合到所述存储器核心的所述取消选定存取线。
6.根据权利要求5所述的设备，其中：
所述第一电力节点在所述存储器核心的操作期间具有第一电势，且所述第二电力节点在所述存储器核心的操作期间具有第二电势，其中所述第一电势高于所述第二电势；
所述N型IGFET在所述第一电力节点与所述中间节点之间的信号路径中；且
所述P型IGFET在所述中间节点与所述第二电力节点之间的信号路径中。
7.根据权利要求6所述的设备，其中所述P型IGFET具有能够提供从所述取消选定存取线到接地的合适电平的位移电流以支持线性降压调节的大小。
8.根据权利要求4所述的设备，其中所述线性降压调节器进一步包括开关，所述开关耦合到所述N型IGFET及所述P型IGFET的栅极节点，以在所述操作模式包括所述较低延时读取/写入模式的情况下将第一控制电压提供给所述栅极节点，且在所述操作模式包括所述较低功率读取模式的情况下将不同于所述第一控制电压的第二控制电压提供给所述栅极节点。
9.根据权利要求4所述的设备，其中：
所述线性降压调节器进一步包括第一、第二、第三及第四缓冲器，其中：
所述第一缓冲器经耦合以在所述操作模式包括所述较低延时读取/写入模式的情况下将所述第一控制电压提供给所述N型IGFET的所述栅极节点；
所述第二缓冲器经耦合以在所述操作模式包括所述较低功率读取模式的情况下将所述第二控制电压提供给所述N型IGFET的所述栅极节点；
所述第三缓冲器经耦合以在所述操作模式包括所述较低延时读取/写入模式的情况下将所述第一控制电压提供给所述P型IGFET的所述栅极节点；且
第四缓冲放大器经耦合以在所述操作模式包括所述较低功率读取模式的情况下将所述第二控制电压提供给所述P型IGFET的所述栅极节点。
10.根据权利要求1所述的设备，其中所述存储器核心包括相变存储器核心。
11.一种设备，其包括：
多个存储器核心，其具有至少第一存储器核心及第二存储器核心；
第一存取线偏置电路，其耦合到所述第一存储器核心，所述第一存取线偏置电路经配置以提供与所述第一存储器核心的取消选定存取线相关联的偏置电平；及
第二存取线偏置电路，其耦合到所述第二存储器核心，所述第二存取线偏置电路经配置以提供与所述第二存储器核心的取消选定存取线相关联的偏置电平；
其中所述第一及第二存取线偏置电路经配置以彼此独立地操作，使得与所述第一存储器核心的所述取消选定存取线相关联的所述偏置电平能够不同于与所述第二存储器核心的所述取消选定存取线相关联的所述偏置电平。
12.根据权利要求11所述的设备，其进一步包括额外存取线偏置电路，所述额外存取线偏置电路耦合到所述多个存储器核心中除了所述第一及第二存储器核心以外的存储器核心。
13.根据权利要求11所述的设备，其中所述第一存取线偏置电路能够响应于从存储器存取装置接收的第一模式信息而设置与所述第一存储器核心的所述取消选定存取线相关联的所述偏置电平，且所述第二存取线偏置电路能够响应于从所述存储器存取装置接收的第二模式信息而设置与所述第二存储器核心的所述取消选定存取线相关联的所述偏置电平。
14.根据权利要求11所述的设备，其中所述第一存取线偏置电路包含线性降压调节器，所述线性降压调节器用以在来自存储器存取装置的模式信息指示所述第一存储器核心的操作模式将从较低延时读取/写入模式改变为较低功率读取模式的情况下使用线性降压调节来缩减所述第一存储器核心的所述取消选定存取线上的电压。
15.根据权利要求11所述的设备，其中：
第一结构包含所述第一存取线偏置电路及所述第一存储器核心；且
第二结构包含所述第二存取线偏置电路及所述第二存储器核心。
16.根据权利要求15所述的设备，其中所述第一结构包含多个存储器核心，且所述第一存取线偏置电路耦合到所述多个存储器核心中的至少两者以提供与所述至少两个存储器核心的取消选定存取线相关联的偏置电平。
17.一种设备，其包括：
存储器存取装置，其用以从存储器装置读取信息及将信息写入到存储器装置，所述存储器存取装置能够动态地设置所述存储器装置的存储器核心的操作模式以管理所述存储器的功耗。
18.根据权利要求17所述的设备，其中所述存储器存取装置用以评估涉及所述存储器的电势读取及/或写入活动，且至少部分地基于所述活动来确定所述存储器核心的所述操作模式。
19.根据权利要求17所述的设备，其中：
所述存储器装置包括多核存储器；且
所述存储器存取装置用以动态地设置所述多核存储器的两个或两个以上存储器核心的操作模式，其中所述存储器存取装置能够彼此不同地设置所述至少两个存储器核心的操作模式。
20.根据权利要求17所述的设备，其中所述存储器存取装置用以将所述存储器核心的所述操作模式从较低延时读取/写入模式改变为较低功率读取模式。
21.根据权利要求17所述的设备，其中所述存储器存取装置用以在确定所述存储器核心期望写入操作与读取操作的混合的情况下将所述存储器核心的操作模式从较低功率读取模式改变为较低延时读取/写入模式。
22.根据权利要求20所述的设备，其进一步包括容纳所述存储器存取装置的封装，所述封装包含用以耦合到所述存储器装置的一或多个节点。
23.一种机器实施方法，其包括：
在存储器装置处从存储器存取装置接收模式信息；及
如果所述模式信息指示所述存储器装置的存储器核心从较低延时读取/写入操作模式到较低功率读取操作模式的模式改变，那么降低所述存储器核心的取消选定存取线电压。
24.根据权利要求23所述的方法，其中降低所述存储器装置的取消选定存取线电压包含使用线性降压调节来降低所述取消选定存取线电压。
25.根据权利要求23所述的方法，其中降低取消选定存取线电压包含将提供给N型IGFET及P型IGFET的栅极节点的控制电压从第一电压电平改变为第二不同电压电平，其中提供给所述N型IGFET及所述P型IGFET的所述栅极节点的控制电压的所述改变对所述P型IGFET施予偏置，所述偏置下拉所述取消选定存取线电压直到所述N型IGFET及所述P型IGFET关断为止。
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