JP2008125267A

JP2008125267A - 高電圧回路のリセット回路

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Publication number: JP2008125267A
Application number: JP2006307460A
Authority: JP
Inventors: Sadao Yoshikawa; 定男吉川; 俊樹 ▲頼▼; Toshiki Rai
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2006-11-14
Filing date: 2006-11-14
Publication date: 2008-05-29
Anticipated expiration: 2026-11-14
Also published as: JP5238943B2; TWI362038B; US8344766B2; US20080111605A1; TW200828310A

Abstract

【課題】プログラム動作中又はプログラム消去動作中に電源遮断が起こったときに、リセット用トランジスタが劣化するのを防止する。
【解決手段】ＥＥＰＲＯＭのプログラム消去動作中に電源遮断が生じても、パワーオンリセット回路２５の第１のリセット信号ＰＯＲだけに基づいてシステムを一気にリセットするのではなく、第１のリセット信号ＰＯＲ及び低電圧検出回路２４からの低電圧検知信号ＬＤに基づいてリセットを行うことにより、高電圧ＨＶが印加された状態で、高電圧スイッチ回路１３のリセット用ＭＯＳトランジスタ１３３がオンすることがなく、リセット用ＭＯＳトランジスタ１３３や、これと同様に高電圧が印加される回路のトランジスタを保護することができる。
【選択図】図１

Description

本発明は、昇圧回路によって生成された高電圧が印加される高電圧回路をリセットする回路に関する。

一般に、フラッシュメモリ等のＥＥＰＲＯＭ（Electrically Erasable and Programmable Memory）において、プログラム時にメモリセルのソースに高電圧を印加した状態でチャネル電流を流してフローティングゲートに電荷を注入する。また、プログラム消去時にはゲートまたは基板に高電圧を印加してフローティングゲートに注入された電荷をゲート又は基板に流すという動作が行われる。そして、そのような高電圧を発生するためのチャージポンプ回路がＥＥＰＲＯＭに内蔵されている。

図７は、そのようなＥＥＰＲＯＭの回路を示すブロック図である。このＥＥＰＲＯＭは、複数のメモリセルを含むメモリブロック１、アナログ回路ブロック２、デジタル回路ブロック３を備える。また、電源投入・電源遮断を検出してリセット信号を発生するパワーオンリセット回路４が設けられ、そのリセット信号に応じて、ＥＥＰＲＯＭのシステム全体をリセットするように構成されている。

そして、プログラム動作中及びプログラム消去動作中においては、メモリブロック１やアナログ回路ブロック２にはチャージポンプ回路から出力される高電圧が印加される。
メモリブロック１やアナログ回路ブロック２内のトランジスタは高電圧に耐えることができる高耐圧トランジスタで形成されている。そのため、そのようなトランジスタは、トランジスタがオフの状態で高電圧を印加しても問題はない。しかしながら、ドレインに高電圧が印加された状態でトランジスタをオフ状態からオン状態にしてドレイン電流を流すと、ドレイン耐圧が低下してブレークダウンを起こし、これにより、トランジスタの劣化が生じてしまう。そこで、トランジスタを保護するために、高電圧が印加された状態ではトランジスタをスイッチング動作させないようにしている。

なお、チャージポンプ回路を内蔵したＥＥＰＲＯＭについては、特許文献１に開示されている。
特開２００４−１３５４１４号公報

しかしながら、プログラム動作中又はプログラム消去動作中に電源遮断が起こると、パワーオンリセット回路４が動作して、システム全体を一気にリセットする。このとき、チャージポンプ回路の動作は停止されるが、出力の高電圧はすぐには低下しない。そのため、高電圧が印加された状態でリセット用トランジスタがオンし、リセット用トランジスタが劣化するおそれがあった。

本発明は上述した課題に鑑みてなされたものであり、電源電圧を昇圧してその出力電圧として高電圧を生成する昇圧回路と、この高電圧が印加される高電圧回路に設けられたリセット用トランジスタと、電源投入と電源遮断を検知して第１のリセット信号を出力する第１のリセット回路と、前記第１のリセット信号に基づいて前記昇圧回路の動作を停止させる昇圧制御回路と、前記昇圧回路の出力電圧の低下を検出し、低電圧検出信号を出力する低電圧検出回路と、前記第１のリセット信号及び前記低電圧検出信号に基づいて第２のリセット信号を発生する第２のリセット回路と、を備え、前記第２のリセット信号に基づいて前記リセット用トランジスタをオンさせることにより、前記高電圧回路をリセットすることを特徴とする。

本発明によれば、高電圧発生中に電源遮断が生じた場合に、昇圧回路（例えば、チャージポンプ回路）の出力電圧の低下を検出した後にリセット用トランジスタをオンさせるので、リセット用トランジスタの劣化を防止しながらリセット動作を行うことができる。

次に、本発明の実施形態について、ＥＥＰＲＯＭを例として説明する。図１は、ＥＥＰＲＯＭの回路を示すブロック図である。このＥＥＰＲＯＭは、メモリブロック１０、アナログ回路ブロック２０、論理回路ブロック３０を備える。

メモリブロック１０は、複数のメモリセルがマトリクス状に配列されてなるメモリアレイ１１と、メモリアレイ１１から特定のメモリセルを選択するデコーダ１２を備える。メモリセルは、ソース・ドレインと、チャネル領域上にゲート絶縁膜を介して配置されたフローティングゲートと、フローティングゲート上に絶縁膜を介して配置されたゲートとを備える。また、デコーダ１２によって選択されたメモリセルのソース又はゲートにチャージポンプ回路２１からの高電圧を印加する高電圧スイッチ回路１３が設けられている。

アナログ回路ブロック２０には、電源電圧Ｖｃｃを昇圧して高電圧を発生するチャージポンプ回路２１、チャージポンプ回路２１が発生した高電圧を所望の高電圧ＨＶに調整するレギュレータ２２が設けられている。このレギュレータ２２の出力電圧ＲＶｏｕｔが高電圧スイッチ回路１３に印加される。

また、チャージポンプ回路２１が動作を停止したときに、その出力電圧を所定値（例えば、電源電圧Ｖｃｃ）まで降圧する降圧回路２３が設けられている。また、チャージポンプ回路２１の出力電圧が所定の低電圧に低下したときにＨレベルの低電圧検出信号ＬＤを出力する低電圧検出回路２４が設けられている。また、電源投入と電源遮断を検知して、Ｈレベルの第１のリセット信号ＰＯＲを発生するパワーオンリセット回路２５が設けられている。図２にパワーオンリセット回路２５の動作波形を示す。

論理回路ブロック３０には、全体リセット回路３１、チャージポンプ制御回路３２が設けられている。全体リセット回路３１は、低電圧検出信号ＬＤ及び第１のリセット信号ＰＯＲが入力されたＡＮＤ回路からなり、両信号がＨレベルになると、Ｈレベルの第２のリセット信号ＲＳＴを出力する。この第２のリセット信号ＲＳＴによりＥＥＰＲＯＭ全体のシステムがリセットされる。第２のリセット信号ＲＳＴは高電圧スイッチ回路１３に供給される。

チャージポンプ制御回路３２は、チャージポンプ回路２１の動作開始及び動作停止を制御する回路であり、パワーオンリセット回路２４からリセット信号ＰＯＲが発生したときに、チャージポンプ回路２１の動作を停止させると共に、降圧回路２３を動作させる。

図３にチャージポンプ回路２１及び降圧回路２３の具体的な回路図を示す。チャージポンプ回路２１は、直列接続された電荷転送ＭＯＳトランジスタＭＴ０〜ＭＴｎ、電荷転送ＭＯＳトランジスタＭＴ０〜ＭＴｎの接続点に一方の端子が接続されたコンデンサＣ１〜Ｃｎと、を備える。電荷転送ＭＯＳトランジスタＭＴ０〜ＭＴｎはソースとゲートが共通接続（ダイオード接続）されたＮチャネル型ＭＯＳトランジスタであり、初段の電荷転送ＭＯＳトランジスタＭＴ０のソースには電源電圧Ｖｃｃが印加されている。また、コンデンサＣ１〜Ｃｎの他方の端子にクロックの供給を制御するためのＮＡＮＤ回路２１１が設けられている。

チャージポンプ制御回路３２の制御により、イネーブル信号ＥＮＢがＨレベルになると、コンデンサＣ１〜Ｃｎの他方の端子には、ＮＡＮＤ回路２１１を通して、交互にクロックＣＬＫと、その反転クロック＊ＣＬＫが印加される。すると、コンデンサＣ１〜Ｃｎの充放電に伴い、電荷転送ＭＯＳトランジスタＭＴ０〜ＭＴｎにより電荷が次々と転送され、出力電圧Ｖｏｕｔ＝（ｎ＋１）×Ｖｃｃという高電圧が得られる。ただし、電荷転送ＭＯＳトランジスタＭＴ０〜ＭＴｎによる電圧ロスを無視し、クロックＣＬＫの振幅をＶｃｃとする。一方、チャージポンプ制御回路３２の制御により、イネーブル信号ＥＮＢがＬレベルになると、ＮＡＮＤ回路２１１の出力はＨレベルに固定されるので、チャージポンプ回路２１は動作を停止する。

降圧回路２３は、チャージポンプ回路２１の出力端子と接地の間に直列接続されたＰチャネル型ＭＯＳトランジスタ２３１とＮチャネル型ＭＯＳトランジスタ２３２からなる。Ｐチャネル型ＭＯＳトランジスタ２３１のゲートには（Ｖｃｃ−Ｖｔｐ）という電圧が印加されている。ＶｔｐはＰチャネル型ＭＯＳトランジスタ２３１のしきい値電圧である。Ｎチャネル型ＭＯＳトランジスタ２３２のゲートには、チャージポンプ制御回路３２からの降圧制御信号ＣＮＴが印加されている。

チャージポンプ制御回路３２の制御により、チャージポンプ回路２１は動作が停止されると、降圧制御信号ＣＮＴがＨレベルとなり、Ｎチャネル型ＭＯＳトランジスタ２３２がオンする。すると、Ｐチャネル型ＭＯＳトランジスタ２３１及びＮチャネル型ＭＯＳトランジスタ２３２を通して出力端子から接地に電流が流れ、出力電圧Ｖｏｕｔは降下していく。そして、出力電圧ＶｏｕｔがＶｃｃまで低下すると、Ｐチャネル型ＭＯＳトランジスタ２３１はオフする。即ち、降圧回路２３は、出力電圧ＶｏｕｔをＶｃｃまで低下させる。

図４にメモリブロック１０の高電圧スイッチ回路１３の具体的な回路図を示す。メモリセルＭＣは、フローティングゲートを有するトランジスタで構成され、ゲートにワード線ＷＬが接続され、ソースにソース線ＳＬが接続され、ドレインにビット線ＢＬが接続されている。ワード線デコーダ１２Ａによってワード線ＷＬが選択されると、Ｈレベル（Ｖｃｃレベル）のワード線選択信号がワード線ＷＬに印加される。そして、ワード線ＷＬが選択されたときに、プログラム消去のためにワード線ＷＬに高電圧を印加するための高電圧スイッチ回路１３が設けられている。この高電圧スイッチ回路１３は、入力と出力をクロス接続してフリップフロップを構成する２つのインバータＩＮＶ１，ＩＮＶ２と、セット用ＭＯＳトランジスタ１３２、リセット用ＭＯＳトランジスタ１３３とで構成されている。２つのインバータＩＮＶ１，ＩＮＶ２の電源電圧として、レギュレータの出力電圧ＲＶｏｕｔが供給されている。なお、図３においては説明を簡単にするために、１本のワード線ＷＬと、１つのメモリセルＭＣだけを示した。

セット用ＭＯＳトランジスタ１３２はＮチャネル型高耐圧トランジスタであり、ドレインがインバータＩＮＶ２の出力に接続され、ゲートにワード線選択信号が印加される。また、リセット用ＭＯＳトランジスタ１３３はＮチャネル型高耐圧トランジスタであり、ドレインがワード線ＷＬに接続され、ゲートに全体リセット回路３１からの第２のリセット信号ＲＳＴが印加される。

以下で、上述の構成のＥＥＰＲＯＭの動作について説明する。通常動作（プログラム消去動作）について図５を参照して説明する。まず、ワード線デコーダ１２Ａによってワード線ＷＬが選択されるとワード線ＷＬはＨレベル（Ｖｃｃレベル）に立ち上がり、セット用ＭＯＳトランジスタ１３２がオンする。リセット用ＭＯＳトランジスタ１３３はオフしている。その後、チャージポンプ制御回路３２の制御によりイネーブル信号ＥＮＢがＨレベルに立ち上がると、チャージポンプ回路２１が動作を開始し、レギュレータ２２の出力電圧ＲＶｏｕｔはゆっくりと上昇し、高電圧ＨＶとなる。これに伴って、高電圧スイッチ回路１３を通してワード線ＷＬのレベルも高電圧ＨＶに上昇する。そして、ソース線ＳＬ及びビット線ＢＬはＬレベル（接地レベル）に設定され、フローティングゲートに注入された電荷がゲートに抜けることで、メモリセルＭＣのプログラムが消去される。

その後、チャージポンプ制御回路３２の制御によりイネーブル信号ＥＮＢがＬレベルに立ち下がると共に、降圧制御信号ＣＮＴがＨレベルに立ち上がると、チャージポンプ回路２１の動作が停止すると共に、降圧回路２３が動作して、チャージポンプ回路２１の出力電圧、レギュレータ２２の出力電圧ＲＶｏｕｔはＶｃｃまで低下する。これによって、ワード線ＷＬの電圧も高電圧ＨＶからＶｃｃまで低下する。その後、ワード線デコーダ１２Ａからのワード線選択信号がＬレベルになることによりワード線ＷＬの電圧は接地電圧Ｖｓｓに戻る。

次に、プログラム消去動作中、即ち、高電圧ＨＶが発生中に電源遮断が生じて、パワーオンリセット回路２５が動作した場合について図６を参照して説明する。パワーオンリセット回路２５から第１のリセット信号ＰＯＲが発生する。これに基づいて、チャージポンプ制御回路３２の制御により、イネーブル信号ＥＮＢがＬレベルに立ち下がると共に、降圧制御信号ＣＮＴがＨレベルに立ち上がると、チャージポンプ回路２１の動作が停止すると共に、降圧回路２３が動作して、チャージポンプ回路２１の出力電圧、レギュレータ２２の出力電圧ＲＶｏｕｔは高電圧ＨＶからＶｃｃまで低下する。これにより、ワード線ＷＬの電圧も高電圧スイッチ回路１３により、高電圧ＨＶからＶｃｃまで低下する。低電圧検出回路２４はチャージポンプ回路２１の出力電圧が所定値（Ｖｃｃ近辺）まで低下するとＨレベルの低電圧検出信号ＬＤを出力する。これにより、全体リセット回路３１からの第２のリセット信号ＲＳＴが発生する。そして、リセット用ＭＯＳトランジスタ１３３は第２のリセット信号ＲＳＴに基づいてオンし、高電圧スイッチ回路１３をリセットする。つまり、インバータＩＮＶ１の出力レベル（ワード線ＷＬのレベル）を接地電圧Ｖｓｓに設定する。このリセット用ＭＯＳトランジスタ１３３がオンする時には、ワード線ＷＬの電圧は高電圧ＨＶから十分低下しているので、リセット用ＭＯＳトランジスタ１３３が劣化するおそれはない。

すなわち、本発明によれば、プログラム消去動作中に電源遮断が生じても、パワーオンリセット回路２５の第１のリセット信号ＰＯＲだけに基づいてシステムを一気にリセットするのではなく、第１のリセット信号ＰＯＲ及び低電圧検知信号ＬＤに基づいてリセットを行うことにより、高電圧ＨＶが印加された状態でリセット用ＭＯＳトランジスタ１３３がオンすることがなく、リセット用ＭＯＳトランジスタ１３３や、これと同様に高電圧が印加される回路のトランジタを保護することができる。

なお、本実施形態においては、プログラム消去用の高電圧スイッチ回路１３を例として説明したが、高電圧スイッチ回路１３は、プログラム時にソース線ＳＬに高電圧を供給する回路としても用いることができので、本発明はプログラム動作中に電源遮断が生じた場合のリセット回路にも同様に適用することができる。また、本実施形態においてはＥＥＰＲＯＭを例として説明したが、本発明は高電圧を発生するシステムのリセット回路として広く適用することができる。

本発明の実施形態による、ＥＥＰＲＯＭの回路を示すブロック図である。本発明の実施形態によるパワーオンリセット回路の動作波形図である。本発明の実施形態によるチャージポンプ回路及び降圧回路の具体的な回路図である。本発明の実施形態による高電圧スイッチ回路の具体的な回路図である。本発明の実施形態によるプログラム消去動作を説明する図である。本発明の実施形態によるプログラム消去動作中、電源遮断が生じた場合の動作を説明する図である。従来例のＥＥＰＲＯＭの回路を示すブロック図である。

符号の説明

１，１０メモリブロック２，２０アナログ回路ブロック
３デジタル回路ブロック４，２５パワーオンリセット回路
１１メモリアレイ１２デコーダ
１２Ａワード線デコーダ１３高電圧スイッチ回路
２１チャージポンプ回路２２レギュレータ
２３降圧回路２４低電圧検出回路
３０論理回路ブロック３１全体リセット回路
３２チャージポンプ制御回路１３２セット用ＭＯＳトランジスタ
１３３リセット用ＭＯＳトランジスタ２１１ＮＡＮＤ回路
２３１Ｐチャネル型ＭＯＳトランジスタ
２３２Ｎチャネル型ＭＯＳトランジスタ
Ｃ１〜Ｃｎコンデンサ
ＩＮＶ１，ＩＮＶ２インバータ
ＭＣメモリセル
ＭＴ０〜ＭＴｎ電荷転送ＭＯＳトランジスタ

Claims

電源電圧を昇圧してその出力電圧として高電圧を生成する昇圧回路と、この高電圧が印加される高電圧回路に設けられたリセット用トランジスタと、電源投入と電源遮断を検知して第１のリセット信号を出力する第１のリセット回路と、前記第１のリセット信号に基づいて前記昇圧回路の動作を停止させる昇圧制御回路と、前記昇圧回路の出力電圧の低下を検出し、低電圧検出信号を出力する低電圧検出回路と、前記第１のリセット信号及び前記低電圧検出信号に基づいて第２のリセット信号を発生する第２のリセット回路と、を備え、
前記第２のリセット信号に基づいて前記リセット用トランジスタをオンさせることにより、前記高電圧回路をリセットすることを特徴とする高電圧回路のリセット回路。
前記第２のリセット回路は、前記第１のリセット信号と前記低電圧検出信号の論理積をとる論理積回路であることを特徴とする請求項１に記載の高電圧回路のリセット回路。
前記昇圧制御回路の制御により前記昇圧回路が動作を停止したときに、
前記昇圧回路の出力電圧を降圧する降圧回路を備えることを特徴とする請求項１に記載の高電圧回路のリセット回路。
複数の不揮発性メモリセルと、これらの不揮発性メモリセルの中から選択された不揮発性メモリに、前記昇圧回路からの高電圧を供給するスイッチング回路とを備え、前記リセット用トランジスタは、このスイッチング回路をリセットすることを特徴とする請求項１、２、３のいずれかに記載の高電圧回路のリセット回路。