JP2009289367A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】不揮発性メモリのデータ読み出し時間を短縮する。
【解決手段】不揮発性半導体記憶装置10は、不揮発性のメモリセルMCと、メモリセルMCに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダ13と、ワード線の選択時に、ワード線を電源電圧より高い充電電圧に充電するレベルシフタ12とを含む。レベルシフタ12は、デコード信号を受けるドレインと、ワード線に接続されたソースとを有するトランジスタNM1と、充電初期にトランジスタNM1のゲートに電源電圧を印加し、ワード線が電源電圧より低い閾値電圧まで充電された後にトランジスタNM1のゲートに接地電圧を印加する設定回路12Aとを含む。
【選択図】 図3
【解決手段】不揮発性半導体記憶装置10は、不揮発性のメモリセルMCと、メモリセルMCに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダ13と、ワード線の選択時に、ワード線を電源電圧より高い充電電圧に充電するレベルシフタ12とを含む。レベルシフタ12は、デコード信号を受けるドレインと、ワード線に接続されたソースとを有するトランジスタNM1と、充電初期にトランジスタNM1のゲートに電源電圧を印加し、ワード線が電源電圧より低い閾値電圧まで充電された後にトランジスタNM1のゲートに接地電圧を印加する設定回路12Aとを含む。
【選択図】 図3
Description
本発明は、不揮発性半導体記憶装置に係り、例えば電源電圧より高い電圧にワード線を充電するレベルシフタを有する不揮発性半導体記憶装置に関する。
不揮発性半導体メモリの一種として、電気的に書き換えが可能なEEPROM(electrically erasable programmable read only memory)が知られている。このような不揮発性半導体メモリを構成するメモリセルは、例えば、1個の選択トランジスタと1個のメモリセルトランジスタとが直列に接続されて構成される。そして、選択トランジスタのゲートには、これを含むメモリセルを選択するためのワード線が接続される。
このメモリセルからデータを読み出す場合、読み出し時間に影響するセル電流は、メモリセルトランジスタと選択トランジスタとの能力の和で決まる。具体的には、電源電圧が高い場合は、選択トランジスタのゲートに接続されるワード線の電圧が高く、選択トランジスタの能力が高くなるため、セル電流はメモリセルトランジスタの能力で決まる。一方、電源電圧が低い場合は、ワード線の電圧が低く、選択トランジスタの能力が低いため、セル電流は選択トランジスタの能力で決まってしまう。
近年、電源電圧が低くなってきており、これに伴い、読み出し時間に影響するセル電流は、小さくなる。これにより、読み出し時間が長くなってしまう。
また、この種の関連技術として、低い電源電圧で動作する不揮発性メモリにおいて、高電圧レベルをワード線に伝達するワード線デコーダが開示されている(特許文献1参照)。
特開2007−18691号公報
本発明は、データの読み出し時間を短縮することが可能な不揮発性半導体記憶装置を提供する。
本発明の一視点に係る不揮発性半導体記憶装置は、不揮発性のメモリセルと、前記メモリセルに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダと、前記ワード線の選択時に、前記ワード線を電源電圧より高い充電電圧に充電するレベルシフタとを具備する。前記レベルシフタは、前記デコード信号を受けるドレインと、前記ワード線に接続されたソースとを有する第1のMOSトランジスタと、充電初期に前記第1のMOSトランジスタのゲートに電源電圧を印加し、前記ワード線が電源電圧より低い閾値電圧まで充電された後に前記第1のMOSトランジスタのゲートに接地電圧を印加する設定回路とを含む。
本発明によれば、データの読み出し時間を短縮することが可能な不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
図1は、本発明の一実施形態に係る不揮発性半導体記憶装置10の構成を示すブロック図である。不揮発性半導体記憶装置10は、メモリセルアレイ11、レベルシフタ12、デコーダ13、及び電圧生成回路14を備えている。
メモリセルアレイ11は、複数のメモリセルMCを備えている。メモリセルMCは、電気的に書き換えが可能な不揮発性半導体メモリであり、EEPROMから構成される。EEPROMは、1バイト(8ビット)単位でデータの書き込み及び消去が可能である。
図2は、EEPROMからなるメモリセルアレイ11の構成を示す回路図である。各メモリセルMCは、選択トランジスタSTとメモリセルトランジスタMTとから構成される。選択トランジスタSTのドレインは、ビット線BLに接続されている。選択トランジスタSTのゲートは、ワード線WLに接続されている。選択トランジスタSTのソースは、メモリセルトランジスタMTのドレインに接続されている。メモリセルトランジスタMTの制御ゲートは、制御ゲート線CGに接続されている。メモリセルトランジスタMTのソースは、ソース線SLに接続されている。ソース線SLは、例えば、接地電圧Vss(0V)に設定される。選択トランジスタSTは、例えば、NチャネルMOSトランジスタから構成される。
1本のワード線WLは、X方向に配列された複数バイト(例えば、1行分)の選択トランジスタSTのゲートを共通接続している。1本の制御ゲート線CGは、X方向に配列された所定バイトのメモリセルトランジスタMTの制御ゲートを共通接続している。この所定バイトとは、同時に書き込みが行われる単位であり、1バイトであってもよいし、複数バイトであってもよい。Y方向に配列された複数のメモリセルMCは、共通のビット線BLに接続されている。
メモリセルトランジスタMTは、積層ゲート構造を有しており、また、FLOTOX(floating gate tunnel oxide)構造を有している。具体的には、P型半導体基板には、メモリセルトランジスタMTのソース及びドレインを構成する2個のN型拡散領域が互いに離間して設けられている。ソース及びドレイン間のP型半導体基板上には、メモリセルトランジスタMTの積層ゲート構造が設けられている。積層ゲート構造は、基板側から順に、ゲート絶縁膜、電荷蓄積層(浮遊ゲート電極)、ゲート間絶縁膜、制御ゲート電極が積層されて構成されている。ゲート絶縁膜は、ドレイン上で局所的に薄くなっており、この薄くなっている部分(トンネル絶縁膜)を介してドレインから浮遊ゲート電極へ電子が注入され、或いは浮遊ゲート電極からドレインへ電子が引き抜かれる。
メモリセルトランジスタMTからデータを消去する場合、選択トランジスタSTのゲートを高電圧、選択トランジスタSTのドレインをローレベルにし、メモリセルトランジスタMTの制御ゲートに高電圧を印加する。すると、選択トランジスタSTがONになり、メモリセルトランジスタMTのドレインがローレベルとなる。これにより、メモリセルトランジスタMTの浮遊ゲート電極とドレインとの間のトンネル絶縁膜に高電界が印加され、メモリセルトランジスタMTのドレインから浮遊ゲート電極へ電子が注入される。この時、メモリセルトランジスタMTの閾値電圧が高くなり、メモリセルトランジスタMTは消去状態(データ0記憶状態)である。
メモリセルトランジスタMTにデータを書き込む場合、メモリセルトランジスタMTの制御ゲートをローレベルにした状態で、選択トランジスタSTのゲートとドレインに高電圧を印加する。すると、選択トランジスタSTがONになり、メモリセルトランジスタMTのドレインに高電圧が印加される。これにより、メモリセルトランジスタMTのドレインと浮遊ゲート電極との間のトンネル絶縁膜に高電界が印加され、メモリセルトランジスタMTの浮遊ゲート電極からドレインへ電子が引き抜かれる。この時、メモリセルトランジスタMTの閾値電圧が低くなり、メモリセルトランジスタMTは書き込み状態(データ1記憶状態)である。
メモリセルトランジスタMTからデータを読み出す場合、メモリセルトランジスタMTの制御ゲートをハイレベルにし、選択トランジスタSTのゲートとドレインをハイレベルにする。この時、メモリセルトランジスタMTがデータ0を記憶している場合はビット線BLに電流が流れず、一方、メモリセルトランジスタMTがデータ1を記憶している場合はビット線BLに電流が流れる。このようにして、メモリセルトランジスタMTからデータを読み出すことができる。
図1において、デコーダ13は、外部からアドレスADDを受ける。デコーダ13は、アドレスADDをデコードし、このアドレスADDにより指定されるワード線WLを選択するためのデコード信号DSを生成する。このデコード信号DSは、レベルシフタ12に送られる。
電圧生成回路14は、データの読み出し時にワード線WLを充電するために使用される充電電圧Vppを生成する。充電電圧Vppは、電源電圧Vdd(例えば、1.5V)より高く設定され、例えば外部電源電圧(3〜5V)と同じ電圧が用いられる。充電電圧Vppは、プログラム線PLを介してレベルシフタ12に供給される。
レベルシフタ12は、データの読み出し時(ワード線WLの選択時)に、デコーダ13によって選択されたワード線WLを電源電圧Vddより高い充電電圧Vppに充電する。
図3は、レベルシフタ12の構成を示す回路図である。なお、図3には、1本のワード線WLに接続されるレベルシフタ12の構成を示しており、従って、実際には、図3に示したレベルシフタ12が、ワード線WLに対応した数だけ存在する。
インバータINV1の入力には、デコード信号DSが供給されている。インバータINV1の出力は、ノードN1を介して、インバータINV2の入力に接続されている。インバータINV2の出力は、ノードN2を介して、高電圧用のディプレッション型NチャネルMOSトランジスタNM1のドレインに接続されている。トランジスタNM1のソースは、ワード線WLに接続されている。
高電圧用のエンハンスメント型PチャネルMOSトランジスタPM1のゲートは、ノードN1に接続されている。トランジスタPM1のドレインは、ワード線WLに接続されている。トランジスタPM1のソースは、高電圧用のディプレッション型NチャネルMOSトランジスタNM2のソースに接続されている。トランジスタNM2のゲートは、ワード線WLに接続されている。トランジスタNM2のドレインは、プログラム線PLに接続されている。プログラム線PLには、電圧生成回路14から充電電圧Vppが供給される。
トランジスタNM1のゲートには、このゲートの電圧を設定するための設定回路12Aが接続されている。設定回路12Aは、ワード線WLの充電初期に、トランジスタNM1のゲートに電源電圧Vddを印加し、ワード線WLが電源電圧Vddより低い閾値電圧まで充電された後にトランジスタNM1のゲートに接地電圧Vssを印加する。設定回路12Aは、NANDゲートND、高電圧用のイントリンシック型NチャネルMOSトランジスタNM3、及び低電圧用のエンハンスメント型PチャネルMOSトランジスタPM2から構成されている。
具体的には、トランジスタNM1のゲートは、ノードN3を介して、イントリンシック型NチャネルMOSトランジスタNM3のゲートに接続されている。トランジスタNM3のソースは、ワード線WLに接続されている。トランジスタNM3のドレインは、ノードN4を介して、エンハンスメント型PチャネルMOSトランジスタPM2のドレインに接続されている。トランジスタPM2のゲートは、ノードN3に接続されている。トランジスタPM2のソースは、ノードN2に接続されている。
NANDゲートNDの第1の入力はノードN2に接続され、第2の入力はノードN4に接続されている。NANDゲートNDの出力は、ノードN3に接続されている。
次に、このように構成されたレベルシフタ12のデータ読み出し時における動作について説明する。
<ワード線WLが非選択の場合>
アドレスADDによってワード線WLが非選択である場合、このワード線WLに対応するデコード信号DSは、ローレベル(接地電圧Vss)である。この時、ノードN1がハイレベル(電源電圧Vdd)になり、トランジスタPM1はOFFする。よって、電圧生成回路14からプログラム線PLに供給される充電電圧Vppは、ワード線WLに供給されない。
アドレスADDによってワード線WLが非選択である場合、このワード線WLに対応するデコード信号DSは、ローレベル(接地電圧Vss)である。この時、ノードN1がハイレベル(電源電圧Vdd)になり、トランジスタPM1はOFFする。よって、電圧生成回路14からプログラム線PLに供給される充電電圧Vppは、ワード線WLに供給されない。
ノードN2は接地電圧Vssになるので、NANDゲートNDの出力(すなわちノードN3)は、電源電圧Vddに設定される。よって、トランジスタNM1が強くONし、ワードWLが接地電圧Vssに設定される。
また、ノードN3が電源電圧Vddになるので、トランジスタPM2がOFFし、トランジスタNM3がONする。よって、NANDゲートNDの入力であるノードN4は、接地電圧Vssに設定される。このような動作により、ワード線WLが非選択の場合、このワード線WLは、接地電圧Vssに設定される。
<ワード線WLが非選択から選択される場合>
アドレスADDによってワード線WLが非選択から選択されると、このワード線WLに対応するデコード信号DSは、ローレベル(接地電圧Vss)からハイレベル(電源電圧Vdd)に遷移する。この時、ノードN1が接地電圧Vssになり、トランジスタPM1がONする。しかし、ワード線WLの電圧が低い期間はトランジスタNM2の能力が小さく、よってトランジスタNM2はワード線WLの電圧上昇にあまり寄与しない。
アドレスADDによってワード線WLが非選択から選択されると、このワード線WLに対応するデコード信号DSは、ローレベル(接地電圧Vss)からハイレベル(電源電圧Vdd)に遷移する。この時、ノードN1が接地電圧Vssになり、トランジスタPM1がONする。しかし、ワード線WLの電圧が低い期間はトランジスタNM2の能力が小さく、よってトランジスタNM2はワード線WLの電圧上昇にあまり寄与しない。
一方、ノードN3が電源電圧Vddであるため、トランジスタNM1は強くONしている。よって、ノードN2が電源電圧Vddであるため、ワード線WLの電圧は、トランジスタNM1の寄与によって上昇する。
また、ノードN3が電源電圧Vddであるため、トランジスタNM3はONしている。よって、ワード線WLの電圧上昇にともなって、ノードN4の電圧も上昇する。ここで、NANDゲートNDの閾値電圧が電源電圧Vddの約1/2であるとすると、ノードN4の電圧が電源電圧Vddの約1/2以上になるとNANDゲートNDの出力(すなわちノードN3)は接地電圧Vssに遷移する。これにより、トランジスタNM1は、弱くONする。
この時点からは、ワード線WLの電圧は、トランジスタNM1に代わり、トランジスタNM2の寄与によって上昇する。すなわち、電源電圧Vddの約1/2以上になったワード線WLの電位により、トランジスタNM2は強くONする。これにより、プログラム線PLからトランジスタNM2を介して充電電圧Vppがワード線WLに供給される。そして、ワード線WLの電圧上昇にともない、ワード線WLの電圧がトランジスタNM1の閾値電圧以上になると、トランジスタNM1はOFFする。その後、ワード線WLは、充電電圧Vppまで上昇する。
また、ノードN3が接地電圧Vssであるため、トランジスタNM3はOFF、トランジスタPM2はONしている。よって、ノードN4は、ワード線WLの電圧の影響を受けなくなり、ONしたトランジスタPM2によって電源電圧Vddに安定する。これにより、NANDゲートNDの2つの入力がともに電源電圧Vddとなり、NANDゲートNDの出力が接地電圧Vssに安定する。
図4は、ワード線WLの選択時におけるワード線WL電圧の遷移を示すグラフである。横軸は時間、縦軸はワード線WL電圧を示している。
図4に示すように、ワード線WLの選択時の初期において、ワード線WL電圧は、トランジスタNM1の寄与によって、電源電圧Vddの約1/2まで急速に上昇する。続いて、ワード線WL電圧は、トランジスタNM2の寄与によって、充電電圧Vppまで上昇する。
図4には、比較例におけるワード線WL電圧の遷移を示すグラフも示している。なお、比較例は、本実施形態でいう設定回路12Aを省いた構成であり、トランジスタNM1のゲートは、接地電圧Vssに固定されている。この比較例では、ワード線WLが選択されてから、ゆっくりワード線WL電圧が上昇していく。そして、ワード線WL電圧の上昇に伴って、トランジスタNM2が次第に強くONする。このため、ワード線WLが充電電圧Vppまで上昇するのに時間がかかっている。
<ワード線WLが選択から非選択になる場合>
アドレスADDによってワード線WLが選択から非選択になると、このワード線WLに対応するデコード信号DSは、ハイレベル(電源電圧Vdd)からローレベル(接地電圧Vss)に遷移する。この時、ノードN1が電源電圧Vddになり、トランジスタPM1がOFFする。よって、電圧生成回路14からプログラム線PLに供給される充電電圧Vppは、ワード線WLに供給されない。
アドレスADDによってワード線WLが選択から非選択になると、このワード線WLに対応するデコード信号DSは、ハイレベル(電源電圧Vdd)からローレベル(接地電圧Vss)に遷移する。この時、ノードN1が電源電圧Vddになり、トランジスタPM1がOFFする。よって、電圧生成回路14からプログラム線PLに供給される充電電圧Vppは、ワード線WLに供給されない。
ノードN2は接地電圧Vssになるので、NANDゲートNDの出力(すなわちノードN3)は、電源電圧Vddに設定される。よって、トランジスタNM1が強くONし、ワードWLの電圧を接地電圧Vssまで降下させる。
また、ノードN3が電源電圧Vddになるので、トランジスタNM3がONする。よって、NANDゲートNDの入力であるノードN4は、ワードWLの電圧である接地電圧Vssに設定される。このような動作により、ワード線WLが選択から非選択になると、このワード線WLの電圧は、充電電圧Vppから接地電圧Vssに遷移する。
なお、レベルシフタ12のデータ書き込み時の動作は、プログラム線PLに供給される電圧の大きさが異なる以外は、前述したデータ読み出し時の動作と同じである。データ書き込み時には、プログラム線PLには書き込み電圧(例えば、20V)が供給され、従ってワード線WLは、書き込み電圧Vpgmに充電される。データ書き込み時にワード線WLが書き込み電圧Vpgmに充電された場合でも、トランジスタNM1はオフしている。よって、データ書き込み時に、ワード線WLからトランジスタNM1を介したリーク電流を低減することが可能となる。
ところで、電源電圧Vddが1.5V程度、書き込み電圧Vpgmが20V程度と仮定すると、ディプレッション型NチャネルMOSトランジスタNM1の閾値電圧は、−1V程度に設定される。図5は、トランジスタNM1に印加される電圧の関係を示す図である。ワード線WLの選択時において、トランジスタNM1のソースには電源電圧Vdd、ゲートには接地電圧Vss、ドレインには書き込み電圧Vpgmが印加される。このため、トランジスタNM1の閾値電圧が−1.5V(−Vdd)より低くなると、トランジスタNM1を介してワード線WLからのリーク電流が大きくなってしまう。このため、トランジスタNM1の閾値電圧は、−1.5Vより高く設定される。
ディプレッション型NチャネルMOSトランジスタNM2の閾値電圧は、−2V程度に設定される。図6は、トランジスタNM2に印加される電圧の関係を示す図である。ワード線WLの選択時において、トランジスタNM2のソースには電圧Vpgm−Vth、ゲート及びドレインには書き込み電圧Vpgmが印加される。Vthは、トランジスタNM2の閾値電圧である。通常、ソース電圧が高くなるにつれて、バックゲート効果によりトランジスタの閾値電圧が高くなる。本実施形態では、トランジスタNM2のソースにはデータ書き込み時に高電圧(Vpgm)が印加されるため、トランジスタNM2の閾値電圧が高いと、トランジスタNM2はエンハンスメント型と同じ動作になってしまう。トランジスタNM2がエンハンスメント型になると、ソース電圧がドレイン電圧より閾値電圧分だけ低くなってしまい、ワード線WLの電圧が低下する。このため、トランジスタNM2の閾値電圧は、低く設定され、例えば、−1.5V(−Vdd)より低く設定される。
イントリンシック型NチャネルMOSトランジスタNM3の閾値電圧は、ほぼ0Vである。なお、トランジスタNM3は、ディプレション型を用いても構わない。トランジスタNM3がディプレション型であっても、レベルシフタ12を正常に動作させることが可能である。
以上詳述したように本実施形態では、ワード線の選択時には、トランジスタNM1のゲートを電源電圧Vddに設定し、トランジスタNM1のON抵抗を低減する。これにより、ワード線の選択時の初期に、まずワード線WLの電圧を電源電圧Vddの約1/2まで高速に充電する。続いて、ワード線WLの電圧が電源電圧Vddの約1/2まで上昇した後、トランジスタNM1をオフさせる。続いて、トランジスタNM2によって、ワード線WLの電圧を充電電圧Vppまで上昇させる。
従って本実施形態によれば、ワード線WLを充電電圧Vppまで充電する時間を高速化することができる。これにより、データ読み出し時間の短縮が可能となる。
また、ワード線WLの電圧が電源電圧Vddの約1/2まで上昇した後、トランジスタNM1をオフさせることができる。このため、メモリセルMCにデータを書き込む際に、ワード線WLの電圧を高電圧(例えば20V)にした場合でも、トランジスタNM1によるリーク電流を低減することが可能となる。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
10…不揮発性半導体記憶装置、11…メモリセルアレイ、12…レベルシフタ、12A…設定回路、13…デコーダ、14…電圧生成回路、MC…メモリセル、ST…選択トランジスタ、MT…メモリセルトランジスタ、BL…ビット線、WL…ワード線、CG…制御ゲート線、SL…ソース線、PL…プログラム線、N1〜N4…ノード、ND…NANDゲート、INV1,INV2…インバータ、NM1…ディプレッション型NチャネルMOSトランジスタ、PM1…エンハンスメント型PチャネルMOSトランジスタ、NM2…ディプレッション型NチャネルMOSトランジスタ、PM2…エンハンスメント型PチャネルMOSトランジスタ、NM3…イントリンシック型NチャネルMOSトランジスタ。
Claims (5)
- 不揮発性のメモリセルと、
前記メモリセルに接続されたワード線と、
アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダと、
前記ワード線の選択時に、前記ワード線を電源電圧より高い充電電圧に充電するレベルシフタと、
を具備し、
前記レベルシフタは、
前記デコード信号を受けるドレインと、前記ワード線に接続されたソースとを有する第1のMOSトランジスタと、
充電初期に前記第1のMOSトランジスタのゲートに電源電圧を印加し、前記ワード線が電源電圧より低い閾値電圧まで充電された後に前記第1のMOSトランジスタのゲートに接地電圧を印加する設定回路と、
を含むことを特徴とする不揮発性半導体記憶装置。 - 前記デコード信号のハイレベル電圧は、電源電圧であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記設定回路は、前記デコード信号を受ける第1の入力と、前記ワード線に接続された第2の入力と、前記第1のMOSトランジスタのゲートに接続された出力とを有するNANDゲートを含むことを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記設定回路は、前記NANDゲートの第2の入力と前記ワード線との間に接続され、かつ前記NANDゲートの出力に接続されたゲートを有する第2のMOSトランジスタを含むことを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 前記レベルシフタは、前記充電電圧を受けるドレインと、前記ワード線に接続されたゲート及びソースとを有する第3のMOSトランジスタを含むことを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
Priority Applications (1)
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Application Number | Priority Date | Filing Date | Title |
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Family
ID=41458436
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---|---|---|---|
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---|---|---|---|---|
US10490289B2 (en) | 2017-07-18 | 2019-11-26 | Samsung Electronics Co., Ltd. | Voltage generator for a nonvolatile memory device, and a method of operating the voltage generator |
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US10490289B2 (en) | 2017-07-18 | 2019-11-26 | Samsung Electronics Co., Ltd. | Voltage generator for a nonvolatile memory device, and a method of operating the voltage generator |
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