CN102290100A - 半导体集成电路装置 - Google Patents

Abstract

根据一个实施例，提供包括多个升压电路、调节器和多个开关的半导体集成电路装置。在上述多个升压电路中，输入输入电压且将上述输入电压升压以分别产生不同值的升压电压。调节器能够将上述升压电压降压以产生多个降压电压。上述开关连接在上述多个升压电路和上述调节器之间，并选择性地将来自上述升压电路的上述升压电压提供给上述调节器作为电源电压。

Description

半导体集成电路装置

相关申请的交叉引用

本申请以于2010年3月29日申请的在先日本专利申请第2010-74138号的优先权为基础并且要求其权益，其全部内容并入本文以供参考。

技术领域

本发明涉及具有调节器(regulator)的半导体集成电路装置。

背景技术

在诸如NOR闪存、NAND闪存等半导体存储装置的各种半导体集成电路装置中，设置有升压电路和调节器。升压电路将由外部提供的电源电压升压以产生升压电压。调节器将升压电压降压以产生多个降压电压。在下文中，“调节器”意味着产生降压电压的电路。向调节器输入电压较高的升压电压作为电源电压。

近年来，为了增大半导体存储装置的存储容量，研发了在存储器单元晶体管中具有四个值即大于等于2bit的多值存储信息的多种产品。在具有这样的多值存储的半导体存储装置中，设置了产生用于在数据的读取、数据的写入、数据的擦除等中使用的、不同值的升压电压的多个升压电路。为了将半导体存储装置用于数据的改写、写入验证、擦除验证、读取等，还增加了从调节器输出的不同值的降压电压的数量。

此外，像这样当在半导体存储装置中具有各种功能时，存在升压电路的使用频率增加而增大了半导体存储装置的消耗功率的问题。不限于半导体存储装置的调节器，而是在半导体集成电路装置的调节器中，存在由于输入较高电压的升压电压作为电源电压并产生比升压电压低的降压电压，而使得调节器的内部损耗增大的问题。

发明内容

本发明所解决的问题是提供能够抑制功率消耗的半导体集成电路装置。

根据一个实施例，提供包括多个升压电路、调节器和多个开关的半导体集成电路装置。在(多个)上述升压电路中，输入输入电压且将上述输入电压升压以分别产生不同值的升压电压。调节器能够将(多个)上述升压电压降压以产生多个降压电压。(多个)上述开关连接在上述多个升压电路和上述调节器之间，并选择性地将来自上述升压电路的(多个)上述升压电压提供给上述调节器作为电源电压。

根据本发明，能够抑制功率消耗。

附图说明

图1是示出根据第一实施例的半导体存储装置的概略结构的框图。

图2是示出根据第一实施例的半导体存储装置的存储器单元晶体管的数据和阈值电压分布的关系的图。

图3A、图3B是分别示出构成上述半导体存储装置的升压电路的图。

图3C是示出在各升压电路中包含的产生多个电压的电路的图。

图4是示出上述半导体存储装置的调节器的电路图。

图5是示出第一比较例的半导体存储装置的概略结构的框图。

图6是示出调节器的输入电压和输出电压的关系的图。

图7是说明根据第一实施例的半导体存储装置的调节器的内部损耗的图。

图8A和图8B是分别示出根据第一实施例的半导体存储装置中的数据改写和数据读取的一个例子的图。

图9是示出根据第一实施例的半导体存储装置的阶梯上升写入中的电压的变化的图。

图10是示出根据第二实施例的半导体存储装置的概略结构的框图。

图11是示出根据第二实施例的半导体存储装置的存储器单元的数据和阈值电压分布的关系的图。

图12是示出第二比较例的半导体存储装置的概略结构的框图。

图13是示出调节器的输入电压和输出电压的关系的图。

图14是说明根据第二实施例的半导体存储装置的调节器的内部损耗的图。

具体实施方式

在下文中，将参考附图说明(多个)实施例。在附图中，相同的符号表示相同或类似的部分。

参考图1～图5说明根据第一实施方式的半导体集成电路装置。根据第一实施例的半导体集成电路装置是半导体存储装置。

图1是示出根据第一实施例的半导体存储装置的概略结构的框图。在本实施例中，使用开关将从两个升压电路输入的不同值的升压电压选择性地输入到用于降压的调节器中。

进一步地，由该调节器产生多个降压电压，并将产生的降压电压提供到存储器部中。

如图1所示，在半导体存储装置70中设置有存储器部1，升压电路2至4，调节器5，模式控制电路6，调节器控制电路7，开关SW1、SW2。

半导体存储装置70是在存储器单元晶体管中能够存储四个值(2bit)的信息的NOR闪存。

在存储器部1中设置有存储器单元阵列11，寻址寄存器15，行解码器14，列解码器13和读取电路12。

在存储器单元阵列11中，矩阵状地配置有存储数据的存储器单元，并指定存储器单元的地址。行解码器14连接到存储器单元阵列11的字线(WL)。列解码器13连接到存储器单元阵列11的位线(BL)。数据改写及读取电路12进行数据的改写和读取。

图2是示出第一实施例的在存储器单元阵列11中设置的存储器单元晶体管的数据和阈值电压分布以及输出信号电平的关系的图。在上述存储器单元晶体管中，存储“11”、“10”、“01”、“00”四个值(2bit)的信息。

“11”的信息分布在阈值电压(Vth)0(零)和读取电压Vread10之间、例如在阈值电压(Vth)为1.2～2.0V的范围内。“10”的信息分布在读取电压Vread10和读取电压Vread01之间且大于等于写入验证电压Vvfy10、例如在阈值电压(Vth)为2.8～2.9V的范围内。“01”的信息分布在读取电压Vread01和读取电压Vread00之间且大于等于写入验证电压Vvfy01、例如在阈值电压(Vth)为3.6～3.7V的范围内。“00”的信息分布在比读取电压Vread00大且大于等于写入验证电压Vvfy00、例如在阈值电压(Vth)为4.5～5.5V的范围内。

读取电压Vread10例如设定为2.4V。读取电压Vread01例如设定为3.2V。读取电压Vread00例如设定为4.0V。写入验证电压Vvfy10是2.8V。写入验证电压Vvfy01是3.6V。写入验证电压Vvfy00是4.5V。

模式控制电路6生成分别控制升压电路2至4的控制信号Secp1至Secp3和动作模式控制信号Sdm。控制信号Secp1至Secp3在使能(enable)状态时，各升压电路2至4动作，控制信号Secp1至Secp3在禁止(disable)状态时，各升压电路2至4关断。

升压电路2接受从外部提供到半导体存储装置70中的电源电压Vdd，作为输入电压。升压电路2在控制信号Secp1为使能状态时，生成将电源电压Vdd升压后的升压电压Vpg。升压电路2在控制信号Secp1为禁止状态时，停止动作。电源电压Vdd例如是1.8V至3.3V范围内的值，例如设定为1.8V。虽然电源电压Vdd是从半导体存储装置70的外部提供的，但是作为替代地，也可以使用在半导体存储装置70的内部产生的电源电压Vdd。

升压电路3接受电源电压Vdd作为输入电压。升压电路3在控制信号Secp2为使能状态时，生成将电源电压Vdd升压后的升压电压Vpp。升压电路3在控制信号Secp2为禁止状态时，停止动作。

升压电路4接受电源电压Vdd作为输入电压。升压电路4在控制信号Secp3为使能状态时，生成将电源电压Vdd升压后的作为负电压的升压电压Vera。升压电路4在控制信号Secp3为禁止状态时，停止动作。

升压电路2至4是电荷泵(charge pump)电路。从升压电路2输出且输入到存储器单元部1中的升压电压Vpg例如用于写入、读取动作等。从升压电路3输出且输入到存储器单元部1中的升压电压Vpp例如用于写入、擦除动作等。从升压电路4输出且输入到存储器单元部1中的升压电压Vera例如用于擦除动作。

从升压电路2输出的升压电压Vpg传送到开关SW1。从升压电路3输出的升压电压Vpp传送到开关SW2。升压电压Vpg例如设定为5V。升压电压Vpp例如设定为10V。升压电压Vera例如设定为-7V。

分别如图3A和图3B所示，升压电路2、3是Dickson型电荷泵电路。升压电路2、3的各传送级具有NchMOS晶体管QN11和电容器C1，并且在升压电路2、3的输出侧分别设置有电容器Cout。图3C示出产生电压的电路。在图3C中示出的相同结构的两个电路分别设置于升压电路2、3。在升压电路2、3中，控制信号Secp1、Secp2分别经由反相器INV1、INV2而变成控制信号Sa1、Sa2，并提供到升压电路2、3的各奇数级的电容器C1。并且，在升压电路2、3中，控制信号Secp1、Secp2经由反相器INV1至INV3而变成控制信号Sb1、Sb2(控制信号Secp1的反相信号)，并提供到升压电路2、3的各偶数级的电容器C1。

从升压电路2输出的升压电压Vpg和从升压电路3输出的升压电压Vpp由下式表示。其中，Vthn是Nch MOS晶体管QN11的阈值电压(Vth)，n＞m。

Vpg＝(m+1)×(Vdd-Vthn)......(1)

Vpp＝(n+1)×(Vdd-Vthn)......(2)

升压电路2的消耗电流Ish1、升压电路3的消耗电流Ish2由下式表示。其中，Iocp1是升压电路2的输出电流，Iocp2是升压电路3的输出电流，Ycp1是升压电路2的升压效率，Ycp2是升压电路3的升压效率。

Ish1＝(Vpg×Iocp1×Ycp1)/Vdd......(3)

Ish2＝(Vpp×Iocp2×Ycp2)/Vdd......(4)

通常，升压电路的输出电流与传送级数成正比，升压电路的升压效率与传送级数成反比。因此，升压电路2、3的各电荷泵电路中的消耗电流根据传送级数而增加。根据式(1)至(4)，升压电路2的消耗电流Ish1和升压电路3的消耗电流Ish2的关系由下式表示。其中，A是常数。

Ish1/Ish2＝A×{(m+1)/(n+1)}......(5)

在图1中示出的升压电路4是与升压电路2、3相同的电路。

在图1中，向调节器控制电路7输入从模式控制电路6输出的动作模式控制信号Sdm。调节器控制电路7基于动作模式控制信号Sdm，产生切换信号Ssw1、Ssw2、调节器控制信号Srs1和输出电压控制信号Srs2。

开关SW1接受升压电压Vpg的供应。开关SW1在切换信号Ssw1为使能状态时接通，从而使升压电压Vpg通过。开关SW1在切换信号Ssw1为禁止状态时断开，从而切断升压电压Vpg。

开关SW2接受升压电压Vpp的供应。开关SW2在切换信号Ssw2为使能状态时接通，从而使升压电压Vpp通过。开关SW2在切换信号Ssw2为禁止状态时断开，从而切断升压电压Vpp。

使能状态的切换信号Ssw1和Ssw2不交迭(オ一バ一アツプ)。当开关SW1接通时(此时开关SW2断开)，升压电压Vpg作为电源电压提供给调节器5。当开关SW2接通时(此时开关SW1断开)，升压电压Vpp作为电源电压提供给调节器5。

向调节器5输入调节器控制信号Srs1和输出电压控制信号Srs2，并且提供升压电压Vpg或升压电压Vpp作为电源电压。调节器5基于调节器控制信号Srs1和输出电压控制信号Srs2，将升压电压降压。进一步地，调节器5生成不同值的分别比升压电压低的多个降压电压Vreg，并提供到存储器部11的例如被选择的字线(WL)。多个降压电压Vreg例如用于改写、写入、阶梯上升(step up)写入、写入验证、擦除验证、读取等动作。

如图4所示，调节器5是串联(series)调节器，包括比较器51、52，可变电阻部53，Nch MOS晶体管QN1、QN2，Pch MOS晶体管QP1至QP3，电阻R1，和可变电阻部53。

Pch MOS晶体管QP1具有源极、漏极、栅极。向其源极提供升压电压Vpg或升压电压Vpp。栅极连接到漏极，漏极连接到节点N1。Pch MOS晶体管QP2具有源极、漏极、栅极。向其源极提供升压电压Vpg或升压电压Vpp。其栅极连接到MOS晶体管QP1的栅极，漏极连接到节点N2。Pch MOS晶体管QP1和QP2与Nch MOS晶体管QN1、QN2一起构成电流反射镜(current mirror)电路CMC。

Nch MOS晶体管QN1具有源极、漏极和作为电流反射镜电路CMC的输入端的栅极。其漏极连接到节点N1。向其栅极输入比较器51的输出信号。源极设定为接地电位Vss。Nch MOS晶体管QN2具有源极、漏极和作为电流反射镜电路CMC的输入端的栅极。其漏极连接到节点N2。向其栅极输入比较器52的输出信号。源极设定为接地电位Vss。

电阻R1的一端连接到节点N2，另一端连接到节点N3。可变电阻部53设置在节点N3和接地电位Vss之间，并且包括级联(縦続)连接的n个电阻Ra、...、Rn。可变电阻部53基于输出电压控制信号Srs2，利用由与各电阻并联连接的MOS晶体管构成的开关Tra选择电阻Ra、...、Rn，从而改变电阻值。结果，节点N3的电压可以由输出电压控制信号Srs2改变，并且可变的反馈电压反馈输入到比较器51和52。

向比较器51输入侧的(+)端口输入基准电压Vref。向比较器51输入侧的(-)端口输入节点N3的反馈电压。比较器51将比较放大后的信号输出到Nch MOS晶体管QN1的栅极。

向比较器52的输入侧的(+)端口输入节点N3的反馈电压。向比较器52输入侧的(-)端口输入基准电压Vref。比较器52将比较放大后的信号输出到Nch MOS晶体管QN2的栅极。

Pch MOS晶体管QP3具有源极、漏极、栅极。其源极连接到节点N2。向其栅极输入调节器控制信号Srs1。当调节器控制信号Srs1为使能状态时，Pch MOS晶体管QP3导通。此时，从其漏极侧，输出基于输出电压控制信号Srs2生成的、不同值的多个降压电压Vreg。当调节器控制信号Srs1为禁止状态时，Pch MOS晶体管QP3截止，不从调节器5输出降压电压Vreg。

图5示出第一比较例的半导体存储装置80。在该半导体存储装置80中，设置有存储器部1，升压电路2至4，调节器5a，模式控制电路6a，和调节器控制电路7a。与上述实施例相同地，半导体存储装置80是在存储器单元晶体管中存储四个值(2bit)的信息的NOR闪存。

模式控制电路6a生成分别控制升压电路2至4的控制信号Secp1a、Secp2a、Secp3、和动作模式控制信号Sdma。当控制信号Secp1a、Secp2a和Secp3为使能状态时，各升压电路2至4动作，当控制信号Secp1a、Secp2a、Secp3为禁止状态时，各升压电路2至4关断。

升压电路2接受提供到半导体存储装置80中的电源电压Vdd作为输入电压，并且在控制信号Secp1a为使能状态时，生成将电源电压Vdd升压后的升压电压Vpg并输出到存储器部1，并且在控制信号Secp1a为禁止状态时停止动作。

升压电路3接受电源电压Vdd作为输入电压，并且在控制信号Secp2a为使能状态时，生成将电源电压Vdd升压后的升压电压Vpp并输出到存储器部1和调节器5a，并且在控制信号Secp2a为禁止状态时停止动作。

向调节器控制电路7a输入从模式控制电路6a输出的动作模式控制信号Sdma。调节器控制电路7a基于动作模式控制信号Sdma，生成调节器控制信号Srs1a和输出电压控制信号Srs2a。

调节器5a接受调节器控制信号Srs1a和输出电压控制信号Srs2a。向调节器5a提供升压电压Vpp作为电源电压。调节器5a基于调节器控制信号Srs1a和输出电压控制信号Srs2a，将由升压电路3升压后的电压Vpp降压。结果，生成不同值的比升压电压低的多个降压电压Vreg，并且将(多个)降压电压Vreg提供到存储器单元阵列11的例如被选择的字线(WL)。调节器5a是串联调节器，是具有与在图4中示出的调节器5相同的可变电阻部的电路结构。

在第一比较例的第一半导体存储装置80中，升压电压Vpp不仅用于存储器部1的写入、擦除动作，还用于调节器5a的电源电压。另一方面，在上述实施例的半导体存储装置70中，选择性地使用升压电压Vpp和升压电压Vpg。

在第一比较例中，消耗功率最大的升压电路3的使用频率比本实施例的半导体存储装置70增加。因此，在比较例中，平均消耗功率比本实施例的半导体存储装置70大。所谓的平均消耗功率是将半导体存储装置整体消耗的消耗功率平均化的功率。

参考图6和图7，说明在调节器中产生的内部损耗。图6是示出本实施例和第一比较例的调节器的输入电压和输出电压的关系的图，图7是说明本实施例和第一比较例的调节器的内部损耗的图。

如图6所示，第一比较例的调节器5a仅接受升压电压Vpp的供给以作为电源电压，并且将升压电压Vpp降压，从而生成不同值的多个降压电压Vreg0、...Vregn。

另一方面，本实施例的调节器5，在输出电压是比较低的电压即可的期间1中，输入比升压电压Vpp的电压低的升压电压Vpg作为电源电压，并将该升压电压Vpg降压以生成不同值的多个降压电压Vreg0、...、Vregm。在需要输出电压是比较高的电压的期间2中，使用比升压电压Vpg的电压高的升压电压Vpp作为电源电压，并将升压电压Vpp降压，从而与升压电压Vpg相比生成电压高的、不同值的多个降压电压Vreg(m+1)、...、Vregn。在期间2中，调节器5和调节器5a的输入电压Vin相同(升压电压Vpp)。

通常，调节器的内部损耗Ross、输入电压Vin、输出电压Vout、输出电流Iout的关系由下式表示。

Ross＝(Vin-Vout)×Iout......式(6)

内部损耗Ross例如作为热而被释放，使半导体存储装置的温度上升，值越大温度上升的越大。

在期间1中的第一比较例的调节器5a的内部损耗RossA和本实施例的调节器5的内部损耗RossB由下式表示。其中，Vregi是在期间1中的降压电压。在这种情况下，设调节器5a和调节器5中的输出电流是相同的值。

RossA＝(Vpp-Vregi)×Iout......(7)

RossB＝(Vpg-Vregi)×Iout......(8)

上述升压电压Vpp比升压电压Vpg大，所以如图7所示，第一比较例的半导体调节器5a的内部损耗RossA比本实施例的调节器5的内部损耗RossB大。因此，在本实施例的半导体存储装置70中，期间1的调节器的内部损耗得到改善。调节器的内部损耗的改善量ΔRoss由下式表示。

ΔRoss＝(Vpp-Vpg)×Iout......(9)

参考图8A、图8B和图9，说明本实施例的采用由调节器5产生的多个降压电压的半导体存储装置的动作。由调节器5产生的在图6中示出的多个降压电压Vreg0、...、Vregm、Vreg(m+1)、...、Vregn例如提供给上述被选择的字线(WL)。由此，进行改写、写入、阶梯上升写入、写入验证、擦除验证、读取等动作。以下，作为其中一个例子，说明数据改写和数据读取、阶梯上升写入。为了简化说明，仅说明被选择的字线(WL)的电压设定的情况，而省略对位线(BL)、非选择字线(WL)、源极线(SL)、阱(Well)等的电压设定的说明。

图8A、图8B是示出根据本实施例的数据改写和数据读取的各个例子的图。图8A示出下位的位的改写和读取的情况，图8B示出上位的位的改写和读取的情况。

在图8A中示出的例子中，执行下位的位的“0”写入，从而将“11”的信息变更为“10”。具体地，将被选择的字线(WL)设定为0(零)V。进一步地，将被选择的字线(WL)设定为写入电压Vpgmi。接着，将被选择的字线(WL)设定为写入验证电压Vvfy10，从而改写数据。在改写之后的读取中，将被选择的字线(WL)设定为读取电压Vread10，从而读取存储器单元晶体管的数据。

在图8B中示出的例子中，执行上位的位的“0”写入，从而将“11”的信息变更为“01”。具体地，将被选择的字线(WL)设定为0(零)V。进一步地，将字线(WL)设定为写入电压Vpgmi。接着，将被选择的字线(WL)设定为写入验证电压Vvfy00。进一步地，将被选择的字线(WL)设定为写入验证电压Vvfy01，从而改写数据。在改写之后的读取中，将被选择的字线(WL)设定为读取电压Vread01，从而读取存储器单元阵列11的单元晶体管的数据。

图9是示出根据本实施例的阶梯上升写入的图。如图9所示，采用由调节器5生成的多个降压电压Vreg，进行阶梯上升写入。具体地，将被选择的字线(WL)设定为从0V依次升压的作为阶梯上升写入电压的写入电压Vpgmi。写入电压Vpgmi具有脉冲的ON期间T1，脉冲的间隔T2，升压量0.2V。采用这样的阶梯上升写入电压，提高了向存储器单元晶体管写入的精度。

如上所述，在本实施例的半导体存储装置中，设置有开关SW1和开关SW2。向开关SW1输入升压电压Vpg。基于使能状态的切换信号Ssw1而使开关SW1接通，从而可以将升压电压Vpg提供给调节器5。向开关SW2输入升压电压Vpp。基于使能状态的切换信号Ssw2而使开关SW2接通，从而可以将升压电压Vpp提供给调节器5。这样，经由开关SW1或开关SW2，向调节器5输入升压电压Vpg和升压电压Vpp中的一个作为电源电压。调节器5将升压电压降压，生成不同值的多个降压电压Verg并输出到存储器部1中。

在调节器5中，由于选择性地使用升压电压Vpp和升压电压Vpg，所以可以降低消耗电流最大的升压电路3的使用频率，从而可以大幅抑制半导体存储装置70中的平均消耗功率。此外，在调节器5中，由于可以减小输入电压和输出电压的差，所以可以大幅改善调节器5的内部损耗。

虽然在本实施例中的升压电路2至升压电路4中使用Dickson型电荷泵电路，但是不必限定于此。替代地，可以使用比Dickson型电荷泵电路的升压效率好的互补型电荷泵电路或升压·变换器(boost·converter)电路等。作为SW1和SW2，可以使用SPST(single pole single throw，单刀单掷)开关。替代地，也可以使用DPST(double pole single throw，双刀双掷)开关。

接下来，参考附图说明根据第二实施例的半导体存储装置。图10是示出半导体存储装置的概略结构的框图，图11是示出存储器单元的数据和阈值电压分布的关系的图，图12是示出第二比较例的半导体存储装置的概略结构的框图。在本实施例中，采用(多个)开关来选择性地将从四个升压电路输出的不同值的升压电压输入到调节器中，由调节器产生多个降压电压并提供到存储器部中。

如图10所示，在半导体存储装置90中，设置有存储器部21，升压电路22至25，调节器26，模式控制电路27，调节器控制电路28，和开关SW11至14。半导体存储装置90是可以在存储器单元晶体管中存储四个值(2bit)的信息的NAND闪存。开关SW11至14是SPST开关，但是替代地也可以采用4PST开关。

在存储器部21中，设置有存储器单元阵列31，寻址寄存器35，行解码器34，列解码器33以及数据改写和读取电路32。存储器单元阵列31矩阵状地配置存储数据的存储器单元。寻址寄存器35指定存储器单元的地址。行解码器34连接到存储器单元阵列31的字线(WL)。列解码器33连接到存储器单元阵列31的位线(BL)。数据改写和读取电路32进行数据的改写和读取。

图11是示出第二实施例的设置在存储器单元阵列31中的存储器单元晶体管的数据和阈值电压分布以及输出信号电平的关系的图。如图11所示，在存储器单元阵列31中设置的存储器单元晶体管中，存储“11”、“10”、“01”、“00”四个值(2bit)的信息。

“11”的信息分布在阈值电压(Vth)比0(零)小、例如大于等于-2.0V。“10”的信息分布在阈值电压(Vth)在读取电压Vread10和读取电压Vread01之间、并且大于等于写入验证电压Vvfy10。“01”的信息分布在阈值电压(Vth)在读取电压Vread01和读取电压Vread00之间、并且大于等于写入验证电压Vvfy01。“00”的信息分布在阈值电压(Vth)比读取电压Vread00大、并且大于等于写入验证电压Vvfy00。

读取电压Vread10例如设定为0(零)V。读取电压Vread01例如设定为1.0V。读取电压Vread00例如设定为2.0V。写入验证电压Vvfy10例如是0.4V。写入验证电压Vvfy01例如是1.4V。写入验证电压Vvfy00例如是2.4V。

在图10中，模式控制电路27产生分别控制升压电路22至25的控制信号Secp11至Secp14和动作模式控制信号Sdm1。当控制信号Secp11至Secp14为使能状态时，各升压电路22至25动作，当控制信号Secp11至Secp14为禁止状态时，各升压电路22至25关断。

升压电路22接受从外部提供给半导体存储装置90的电源电压Vdd作为输入电压。升压电路22在控制信号Secp11为使能状态时，产生将电源电压Vdd升压后的升压电压Vcp1，在控制信号Secp11为禁止状态时停止动作。电源电压Vdd例如是从1.8V至3.3V的范围内的值，例如设定为1.8V。虽然从半导体存储装置90的外部提供电源电压Vdd，但是替代地也可以使用在半导体存储装置90内部产生的电压。

升压电路23接受电源电压Vdd作为输入电压。升压电路23在控制信号Secp12为使能状态时，产生将电源电压Vdd升压后的升压电压Vcp2，在控制信号Secp12为禁止状态时停止动作。

升压电路24接受电源电压Vdd作为输入电压。升压电路24在控制信号Secp13为使能状态时，产生将电源电压Vdd升压后的升压电压Vcp3，在控制信号Secp13为禁止状态时停止动作。

升压电路25接受电源电压Vdd作为输入电压。升压电路25在控制信号Secp14为使能状态时，产生将电源电压Vdd升压后的升压电压Vcp4，在控制信号Secp14为禁止状态时停止动作。

升压电路22至25是与采用图3A～图3C说明的电路相同的结构的Dickson型电荷泵电路。从升压电路22输出且输入到存储器单元部21中的升压电压Vcp1用于，对存储器单元的写入所用到的向选择字线(WL)施加的电压等，例如设定为20V。从升压电路23输出且输入到存储器单元部21中的升压电压Vcp2用于向非选择字线(WL)的施加等，例如设定为12V。从升压电路24输出且输入到存储器单元部21中的升压电压Vcp3用于从存储器单元的读取动作等，例如设定为8V。从升压电路25输入到存储器单元部21中的升压电压Vcp4用于验证动作等，例如设定为4V。

以下，省略在对设置在NAND闪存的存储器单元中的位线(BL)的选择晶体管和源极线(SL)的选择晶体管进行控制的控制信号的电位设定中使用的升压电路、和在存储在存储器单元中的数据的擦除中使用的升压电路的图示和说明。

从升压电路22输出的升压电压Vcp1提供给开关SW11。从升压电路23输出的升压电压Vcp2提供给开关SW12。从升压电路24输出的升压电压Vcp3提供给开关SW13。从升压电路25输出的升压电压Vcp4提供给开关SW14。升压电路22至25的传送级数不同，升压电路22的传送级数最多。

向调节器控制电路28输入从模式控制电路27输出的动作模式控制信号Sdm1。调节器控制电路28基于动作模式控制信号Sdm1，产生切换信号Ssw11至Ssw14、调节器控制信号Srs11和输出电压控制信号Srs12。

开关SW11在切换信号Ssw11为使能状态时接通，以使升压电压Vcp1通过，在切换信号Ssw11为禁止状态时断开，以将升压电压Vcp1切断。

开关SW12在切换信号Ssw12为使能状态时接通，以使升压电压Vcp2通过，在切换信号Ssw12为禁止状态时断开，以将升压电压Vcp2切断。

开关SW13在切换信号Ssw13为使能状态时接通，以使升压电压Vcp3通过，在切换信号Ssw13为禁止状态时断开，以将升压电压Vcp3切断。

开关SW14在切换信号Ssw14为使能状态时接通，以使升压电压Vcp4通过，在切换信号Ssw14为禁止状态时断开，以将升压电压Vcp4切断。

使能状态的切换信号Ssw1至Ssw4相互不交迭。当开关SW11接通时，开关SW12至14断开，将升压电压Vcp1提供给调节器26作为电源电压。当开关SW12接通时，开关SW11、开关SW13、开关SW14断开，将升压电压Vcp2提供给调节器26作为电源电压。当开关SW13接通时，开关SW11、开关SW12、开关SW14断开，将升压电压Vcp3提供给调节器26作为电源电压。当开关SW14接通时，开关SW11至13断开，将升压电压Vcp4提供给调节器26作为电源电压。

调节器26具有与采用图4说明的第一实施例的调节器电路5相同的结构，是具有可变电阻部的串联调节器。向调节器26输入调节器控制信号Srs11和输出电压控制信号Srs12，并且提供升压电压Vcp1至Vcp4中的一个作为电源电压。调节器26基于调节器控制信号Srs11和输出电压控制信号Srs12，将升压电压降压，产生不同值的比升压电压低的多个降压电压Vreg，提供给存储器部21的例如被选择的字线(WL)。

从调节器26获取的多个降压电压Vreg例如用于改写、写入、阶梯上升写入、写入验证、擦除验证、读取等动作。

在图12中示出第二比较例的半导体存储装置100。在第二比较例的半导体存储装置100中，设置有存储器部21，升压电路22至25，调节器26a，模式控制电路27a，和调节器控制电路28a。半导体存储装置100是可以在存储器单元晶体管中存储四个值(2bit)的信息的NAND闪存。以下，将说明与在图10中示出的第二实施例的半导体存储装置90不同的部分。

模式控制电路27a产生分别控制升压电路22至25的控制信号Secp11a～Secp14a和动作模式控制信号Sdm1a。当控制信号Secp11a～Secp14a为使能状态时，各升压电路22至25动作，当控制信号Secp11a～Secp14a为禁止状态时，各升压电路22至25关断。

升压电路22接受从外部提供给半导体存储装置100的电源电压Vdd作为输入电压。升压电路22在控制信号Secp11a为使能状态时，产生将电源电压Vdd升压后的升压电压Vcp1，并输出到存储器部21和调节器26a中，在控制信号Secp11a为禁止状态时停止动作。

升压电路23接受电源电压Vdd作为输入电压。升压电路23在控制信号Secp12a为使能状态时，产生将电源电压Vdd升压后的升压电压Vcp2，并输出到存储器部21，在控制信号Secp12a为禁止状态时停止动作。

升压电路24接受电源电压Vdd作为输入电压。升压电路24在控制信号Secp13a为使能状态时，产生将电源电压Vdd升压后的升压电压Vcp3，并输出到存储器部21，在控制信号Secp13a为禁止状态时停止动作。

升压电路25接受电源电压Vdd作为输入电压。升压电路25在控制信号Secp14a为使能状态时，产生将电源电压Vdd升压后的升压电压Vcp4，并输出到存储器部21，在控制信号Secp14a为禁止状态时停止动作。

在升压电路22～25中，升压电路22的消耗功率最大。

调节器26a具有与第二实施例的调节器26相同的电路结构，是具有可变电阻部的串联调节器。

向调节器控制电路28a输入从模式控制电路27a输出的动作模式控制信号Sdm1a。调节器控制电路28a基于动作模式控制信号Sdm1a，产生调节器控制信号Srs11a和输出电压控制信号Srs12a。

向调节器26a输入调节器控制信号Srs11a和输出电压控制信号Srs12a，并且提供升压电压Vcp1作为电源电压。调节器26a与第二实施例相同地，基于调节器控制信号Srs11a和输出电压控制信号Srs12a，将升压电压Vcp1降压。通过降压，产生比升压电压低的不同值的多个降压电压Vreg，提供给存储器部21的例如被选择的字线(WL)。

在第二比较例中，升压电压Vcp1通常用作调节器26a的电源电压。另一方面，在第二实施例中，选择性地使用升压电压Vcp1至Vcp4中的一个作为调节器26a的电源电压。

因此，在第二比较例中，消耗功率最大的升压电路22的使用频率比本第二实施例的半导体存储装置90增加。因此，在比较例中，平均消耗功率比第二实施例大。

接下来，参考图13和图14，说明在调节器中产生的内部损耗。图13是示出调节器的输入电压和输出电压的关系的图，图14是说明调节器的内部损耗的图。

如图13所示，仅将升压电压Vcp1作为电源电压输入到第二比较例的调节器26a中，并且将升压电压Vcp1降压，从而调节器26a生成不同值的多个降压电压Vreg0、...Vregn。

另一方面，在本实施例的调节器26中，在降压电压为比较低的电压的期间A的区域中，输入比升压电压Vcp1低且为最低电压的升压电压Vcp4作为电源电压。通过将升压电压Vcp4降压，调节器26生成不同值的多个降压电压Vreg0、...、Vregf。

在本实施例的调节器26中，在降压电压与期间A相比较高的期间B的区域中，输入比升压电压Vcp4电压高的升压电压Vcp3作为电源电压。调节器26将升压电压Vcp3降压，从而与升压电压Vcp4相比生成电压高的、不同值的多个降压电压Vreg(f+1)、...、Vregk。

在本实施例的调节器26中，在降压电压与期间B相比较高的期间C的区域中，输入比升压电压Vcp3电压高的升压电压Vcp2作为电源电压。调节器26将升压电压Vcp2降压，从而与升压电压Vcp3相比生成电压高的、不同值的多个降压电压Vreg(k+1)、...、Vregm。在期间D中，本实施例的调节器26和第二比较例的调节器26a的输入电压Vin相同(升压电压Vcp1)。

在期间A中的第二实施例的调节器26的内部损耗Ross11、在期间A中的第二比较例的调节器26a的内部损耗Ross11a、在期间B中的第二实施例的调节器26的内部损耗Ross12、在期间B中的第二比较例的调节器26a的内部损耗Ross12a、在期间C中的第二实施例的调节器26的内部损耗Ross13、在期间C中的第二比较例的调节器26a的内部损耗Ross13a分别由(多个)下式表示。其中，Iout1至Iout3是输出电流。

Ross11＝(Vcp4-Vregi)×Iout1......(10)

Ross11a＝(Vcp1-Vregi)×Iout1......(11)

Ross12＝(Vcp3-Vregi)×Iout2......(12)

Ross12a＝(Vcp1-Vregi)×Iout2......(13)

Ross13＝(Vcp2-Vregi)×Iout3......(14)

Ross13a＝(Vcp1-Vregi)×Iout3......(15)

如果输出电流Iout1至Iout3是相同的值，则在期间A中的第二实施例的调节器的内部损耗的改善量ΔRoss11、在期间B中的第二实施例的调节器的内部损耗的改善量ΔRoss12、在期间C中的第二实施例的调节器的内部损耗的改善量ΔRoss13分别由(多个)下式表示。

ΔRoss11＝(Vcp1-Vcp4)×Iout......(16)

ΔRoss12＝(Vcp1-Vcp3)×Iout......(17)

ΔRoss13＝(Vcp1-Vcp2)×Iout......(18)

ΔRoss11＞ΔRoss12＞ΔRoss13......(20)

图14示出基于这些改善量的、调节器的内部损耗的减少。

如上所述，在本实施例的半导体存储装置90中，经由开关SW11～SW14，将来自升压电路22～25的升压电压Vcp1～Vcp4选择性地提供给调节器26。

因此，可以降低消耗功率最大的升压电路22的使用频率，从而可以大幅抑制半导体存储装置90中的平均消耗功率。进一步地，在调节器26中，由于可以减小输入电压和输出电压的差，所以可以大幅改善调节器26的内部损耗。

虽然以上说明了本发明的几个实施方式，但是这些实施方式是作为例子用于提示的，不用来限定本发明的范围。这些新的实施方式可以实施为其他的各种方式，在不脱离本发明的精神的范围内，可以进行各种省略、置换、变更。这些实施方式及其变形包含在本发明的范围和精神中，同时包含在权利要求的范围中记载的发明及其等价范围内。

例如，虽然在各实施例中示出了在存储器单元中存储四个值(2bit)的情况，但是在八个值(3bit)、十六个值(4bit)或两个值(1bit)的存储的情况中也可以应用本发明。

在第一实施例中将本发明用于NOR闪存，在第二实施例中将本发明用于NAND闪存。作为这些存储器的替代，也可以应用于MRAM(magneticrandom access memory)、PRAM(phase-change random access memory)、ReRAM(resistance random access memory)、或FeRAM(ferroelectric randomaccess memory)这样的存储器中。

在第二实施例中，将由调节器26产生的多个降压电压提供给选择字线(WL)。也可以设置其他的调节器，并且向该调节器输入多个升压电压，从而生成用于位线(BL)的电压设定的多个降压电压。进一步地，还可以设置其他的调节器，并且向该调节器输入多个升压电压，从而生成用于非选择字线的电压设定的多个降压电压。

虽然各实施例中将本发明应用于半导体存储装置，但是本发明不限于此，而是可以应用于具有调节器的各种半导体集成电路装置中。

在各实施例中，使用了三个和四个升压电路。但是，在使用大于等于两个的升压电路的情况下，可以应用本发明。

Claims (18)

1.一种半导体集成电路装置，其特征在于，具备：

多个升压电路，被输入输入电压，将上述输入电压升压，分别产生不同值的升压电压；

调节器，能够将上述升压电压降压，产生多个降压后的电压；以及

多个开关，连接在上述多个升压电路和上述调节器之间，选择性地将来自上述升压电路的上述升压电压提供给上述调节器作为电源电压。

2.根据权利要求1所述的半导体集成电路装置，其特征在于，

该半导体集成电路装置还具备调节器控制电路，该调节器控制电路产生用于切换上述开关的切换信号。

3.根据权利要求2所述的半导体集成电路装置，其特征在于，

上述调节器控制电路还产生输出电压控制信号，该输出电压控制信号用于设定由上述调节器产生的降压电压的值。

4.根据权利要求3所述的半导体集成电路装置，其特征在于，

上述调节器控制电路还产生调节器控制信号，该调节器控制信号用于控制上述调节器的动作。

5.根据权利要求3所述的半导体集成电路装置，其特征在于，

还具备模式控制电路，该模式控制电路产生控制上述升压电压的控制信号，并且产生控制上述调节器控制电路的动作模式控制信号。

6.根据权利要求3所述的半导体集成电路装置，其特征在于，

上述调节器具备：

电流反射镜电路；

可变电阻部，连接到该电流反射镜电路的输出节点；以及

两个比较器，被反馈该可变电阻部的电压并将输出信号提供到上述电流反射镜电路的两个输入端，

通过上述开关，将上述升压电压选择性地提供给上述电流反射镜电路作为电源电压，并且通过上述输出电压控制信号设定可变电阻部的电阻，能够从上述输出节点输出降压电压。

7.根据权利要求6所述的半导体集成电路装置，其特征在于，

上述调节器还具备连接到上述输出节点且通过上述调节器控制信号而开关的晶体管。

8.根据权利要求3所述的半导体集成电路装置，其特征在于，

上述开关以接通期间相互不交迭的方式被切换。

9.根据权利要求1所述的半导体集成电路装置，其特征在于，

还具备存储器部，上述调节器连接到上述存储器部，并且能够将由上述调节器降压后的电压提供给上述存储器部。

10.根据权利要求9所述的半导体集成电路装置，其特征在于，

上述降压电压提供给上述存储器部的被选择的字线。

11.根据权利要求9所述的半导体集成电路装置，其特征在于，

从上述调节器输出的降压电压用于，与上述存储器部的存储器单元相关的改写、写入、阶梯上升写入、写入验证、读取、和擦除验证中的至少一个动作。

12.根据权利要求9所述的半导体集成电路装置，其特征在于，

上述存储器单元包括NOR闪存、NAND闪存、MRAM、PRAM、ReRAM、或FeRAM中的至少一种。

13.根据权利要求1所述的半导体集成电路装置，其特征在于，

上述升压电路分别包含电荷泵电路。

14.根据权利要求5所述的半导体集成电路装置，其特征在于，

上述升压电路分别包含电荷泵电路，来自上述模式控制电路的上述控制信号经由至少一个反相器分别提供到上述电荷泵电路。

15.根据权利要求14所述的半导体集成电路装置，其特征在于，

上述电荷泵电路具有晶体管和电容器。

16.根据权利要求9所述的半导体集成电路装置，其特征在于，

在上述存储器单元部的存储器单元晶体管中存储大于等于2位的信息。

17.根据权利要求9所述的半导体集成电路装置，其特征在于，

为了得到上述存储器单元部需要的降压电压，能够选择并使用从上述升压电路输出的上述升压电压中比最高电压低的升压电压作为上述调节器的电源电压。

18.根据权利要求17所述的半导体集成电路装置，其特征在于，

能够选择并使用上述升压电压中比上述存储器单元部所需要的电压高且最低的电压作为上述调节器的电源电压。

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