JPH11328981A - 半導体記憶装置，およびレギュレータ - Google Patents

Abstract

(57)【要約】 【課題】 僅かなメモリセル電流でも容易にラッチのデ
ータを書き換えることができ、安定したプログラムベリ
ファイ動作を行うことができる不揮発性メモリ装置を実
現する。 【解決手段】 メモリセルのプログラムとプログラムベ
リファイを行うカラムラッチにプログラムデータを格納
するラッチと、ビット線の電位を検出する回路と、ラッ
チのデータをリセットする回路を設け、ビット線の電位
低下を検知してラッチリセット回路をアクティブにする
ことによりラッチのデータを書き換える構成とすること
により、安定したプログラムベリファイ動作を実現し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュＥＥＰＲ
ＯＭを用いた不揮発性半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】近年、フラッシュＥＥＰＲＯＭは、電気
的に書込／消去ができるという特性やハードディスクな
どに比べ耐衝撃性に優れるなどの利点からその利用価値
があがり産業分野や民生分野のシステムで多く利用され
ている。これまで、ＣＨＥ（チャンネルホットエレクト
ロン）によるプログラムを用いたメモリセルが主流であ
ったが、フラッシュＥＥＰＲＯＭに対する低電圧化及び
単一電源化の要望により、ＦＮ（Fowler-Nordheim ）ト
ンネリングによるプログラム／消去を行うメモリセルデ
バイスが開発されるようになった。

【０００３】ＦＮトンネリングは、ＣＨＥに比べプログ
ラム電流が十分に小さく昇圧電源からのプログラムによ
り単一電源化が可能となるというメリットを持つが、逆
に１セル当たりのプログラム時間は数ｍｓｅｃを必要と
し、ＣＨＥの数１０倍から数１００倍の所要時間が必要
である。そこでこの問題を解決するために、ビット線毎
にデータラッチを備えワード線１本分のデータをラッチ
して同時にプログラム及びプログラムベリファイを行う
ページプログラム手法が用いられている。

【０００４】プログラムベリファイでは、メモリセルへ
のプログラムが十分できたか否かを検証するが、１ワー
ド単位でベリファイを行うとプログラムが不十分なメモ
リセルがプログラム完了するまでプログラムを繰り返す
ため、ドレインディスターブ等の信頼性の問題を引き起
こす。そこで、プログラムが完了したメモリセルのデー
タラッチのデータを書き換えてそれ以降のプログラムを
行わない手法が取られる。以下図面を参照しながら、上
記した従来のフラッシュＥＥＰＲＯＭのプログラムベリ
ファイの一例について説明する。

【０００５】従来のフラッシュＥＥＰＲＯＭのプログラ
ムベリファイの回路としては、"A 3.3V-only 16Mb DINO
R Flash Memory, 1995 IEEE International Solid-Stat
e Circuits Conference, Digest of Technical Papers,
pp.122-123"に記載されている回路がある。

【０００６】図２３は上記ＤＩＮＯＲ型フラッシュＥＥ
ＰＲＯＭのカラムラッチを示すものである。図２３にお
いて、Ｌ１はプログラムのデータを格納するラッチであ
る。ＴＧはトランスファーゲートであり、主ビット線Ｍ
ＢＬとラッチＬ１を電気的に分離する。Ｐ１及びＰ２は
ビット線プリチャージ用のトランジスタであり、ラッチ
Ｌ１の保持データと／ＰＣＯ信号によってビット線をプ
リチャージする。ＳＧ０はセレクトトランジスタであ
り、主ビット線ＭＢＬ０と副ビット線ＳＢＬ０を電気的
に分離する。ＳＧ１も同様に主ビット線ＭＢＬ１と副ビ
ット線ＳＢＬ１を電気的に分離する。ＭＥＭ０及びＭＥ
Ｍ１はメモリセルであり、そのコントロールゲートはワ
ード線ＷＬに、ソースはソース線ＳＬに、ドレインは副
ビット線ＳＢＬ０、ＳＢＬ１にそれぞれ接続される。ソ
ース線ＳＬはＡＳＬ信号がアクティブになったときにグ
ランドに接地される。ＲＳ１及びＲＳ２は主ビット線を
リセットするためのトランジスタでありＲＳＯ及びＲＳ
Ｅによって主ビット線がグランドに接地される。

【０００７】以上のように構成されたカラムラッチにつ
いて、以下その動作について説明する。図２３には主ビ
ット線２本分の回路を記述しているが、ここでは主ビッ
ト線ＭＢＬ０側のプログラム及びプログラムベリファイ
について説明する。まず、入力データがラッチＬ１にラ
ッチされる時、ラッチの電源ＶｐｐはＶｃｃレベルに保
持される。全てのデータがラッチされるとＶｐｐはメモ
リセルのプログラム電圧である６Ｖまで昇圧される。こ
の時選択されたワード線ＷＬは−８Ｖ、セレクトゲート
ＳＧ０の制御信号ＳＧＬは１０Ｖに保持される。次にト
ランスファーゲートＴＧがアクティブになりラッチＬ１
と主ビット線ＭＢＬ０が電気的に接続され、ラッチが保
持しているデータが" １" であれば主ビット線ＭＢＬ０
には６Ｖが、" ０" を保持していれば０Ｖが主ビット線
ＭＢＬ０に印加される。メモリセルＭＥＭ０のコントロ
ールゲートには−８Ｖが印加されているので、ドレイン
に６Ｖが印加された時にはトンネル酸化膜に電界が生じ
ＦＮ電流によってフローティングゲートに蓄積されてい
る電子がドレイン側に引き抜かれる。一方ドレインが０
Ｖの時は、トンネル電流を発生させる電界に達しないた
めにメモリセルのプログラムは行われない。

【０００８】プログラムベリファイにおいては、Ｖｐｐ
はＶｃｃレベルであり主ビット線ＭＢＬ０には、ラッチ
Ｌ１のデータによってプリチャージトランジスタＰ１、
Ｐ２からＶｃｃレベルの電位が供給される。

【０００９】次に、メモリセルのワード線ＷＬはベリフ
ァイ電圧１．５Ｖが供給され、ソース線ＳＬはイネーブ
ル信号ＡＳＬによってグランドに接地される。メモリセ
ルのしきい値電圧が１．５Ｖ以下であればメモリセルを
通じて主ビット線ＭＢＬ０のディスチャージが行われラ
ッチＬ１がそれを検出する。この時ラッチのデータは書
き換えられそれ以降のプログラムは行われない。仮に、
しきい値電圧が１．５Ｖ以上であればラッチのデータ
は、最初にセットされたデータがそのまま保持されラッ
チＬ１のデータが書き換えられるまでプログラムが実行
される。

【００１０】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリセルの電流によって主ビット線の
電位を下げラッチのデータを書き換えなければならない
ので、安定したベリファイ動作が得られないという問題
点を有していた。すなわち、ラッチＬ１のトランジスタ
はプログラム時にドレインと基板間で発生するバンド間
トンネル電流と、ＦＮトンネル電流と、非選択メモリセ
ルからのリーク電流の合計値以上の電流を供給できる能
力をもっている。しかし、プログラムベリファイ時に
は、メモリセルのコントロールゲートの電圧がプログラ
ムされたメモリセルのしきい値電圧近傍の低い電圧制御
であるためセル電流が十分確保できず、ラッチのデータ
の書換ができなくなるという課題が発生する。

【００１１】本発明は上記問題点に鑑み、プログラムベ
リファイ時のラッチのデータ書換を安定して行うことの
できる不揮発性メモリ装置を提供することを目的とす
る。また、本発明は、プログラムベリファイにおいてメ
モリセルのしきい値電圧を任意に設定すると共にしきい
値電圧分布を狭くし、非選択のメモリセルのリーク電流
による誤判定を改善することのできる不揮発性メモリ装
置を提供することを目的とする。さらに、本発明は、プ
ログラム及びプログラムベリファイの時間を短縮できる
不揮発性メモリ装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、この発明（請求項１）は、マトリックス状に配置さ
れた不揮発性のメモリセルを有する半導体記憶装置にお
いて、上記メモリセルのドレインに接続されるビット線
と、上記ビット線毎あるいは数本のビット線に１つの割
合で設けられたラッチと、上記ラッチとビット線を電気
的に分離するトランスファーゲートと、上記ビット線の
電圧を検知するビット線電位検知回路と、上記ビット線
電位検知回路の出力によってラッチのデータを反転させ
るラッチリセット回路とを備えたものである。

【００１３】また、この発明（請求項２）は、請求項１
記載の半導体記憶装置において、メモリセルへのプログ
ラムが適正に行われたか否かを判定するプログラムベリ
ファイ時に、上記メモリセルのドレインに接続されたビ
ット線のうち選択されたビット線だけをプリチャージす
る手段と、上記プログラムベリファイ時に、選択された
メモリセルのワード線にプログラムベリファイ電圧を印
加する手段と、上記プログラムベリファイ時に、選択さ
れた上記メモリのセル電流によって決定されるビット線
電位を検知するビット線電位検知手段とを備え、上記ラ
ッチリセット回路は上記ビット線電位検知手段の出力に
よりラッチのデータを反転させるようにしたものであ
る。

【００１４】また、この発明（請求項３）は、マトリッ
クス状に配置された不揮発性のメモリセルを有する半導
体記憶装置において、上記メモリセルのドレインに接続
されるビット線と、上記ビット線毎あるいは数本のビッ
ト線に１つの割合で設けられたラッチと、上記ラッチと
ビット線を電気的に分離するトランスファーゲートと、
上記ラッチの出力レベルをプログラム電圧及びベリファ
イドレイン電圧に電圧変換するレベルシフト回路と、上
記ビット線の電圧を検知するビット線電位検知回路と、
上記ビット線電位検知回路の出力によってラッチのデー
タを反転させるラッチリセット回路とを備えたものであ
る。

【００１５】また、この発明（請求項４）は、マトリッ
クス状に配置された不揮発性のメモリセルを有する半導
体記憶装置において、メモリセルへのプログラムが適正
に行われたか否かを判定するプログラムベリファイ時
に、上記メモリセルのドレインに接続されたビット線の
うち選択されたビット線だけをプリチャージする手段
と、選択されたメモリセルのワード線にプログラムベリ
ファイ電圧を印加する手段と、非選択のメモリセルのワ
ード線に負電圧を印加する手段とを備え、ビット線の電
位に基づいてラッチのデータを反転させるものである。

【００１６】また、この発明（請求項５）は、マトリッ
クス状に配置された不揮発性のメモリセルを有する半導
体記憶装置において、上記メモリセルのドレインに接続
されるビット線と、上記ビット線毎あるいは数本のビッ
ト線に１つの割合で設けられたラッチと、上記ラッチと
ビット線を電気的に分離するトランスファーゲートと、
上記ビット線の電圧を検知するビット線電位検知回路
と、上記ビット線電位検知回路の出力によってラッチの
データを反転させるラッチリセット回路と、上記ビット
線電位検知回路に接続され任意のパルス幅を発生するこ
とのできるベリファイパルス発生回路とを備えたもので
ある。

【００１７】また、この発明（請求項６）は、請求項５
記載の半導体記憶装置において、メモリセルへのプログ
ラムが適正に行われたか否かを判定するプログラムベリ
ファイ時に上記メモリセルのドレインに接続されたビッ
ト線のうち選択されたビット線だけをプリチャージする
手段と、選択されたメモリセルのワード線にプログラム
ベリファイ電圧を印加する手段と、非選択のメモリセル
のワード線を０Ｖあるいは負の電位に設定する手段と、
パルス発生回路から発生したベリファイパルスの期間中
プログラムベリファイを実施する手段と、上記プログラ
ムパルスのパルス幅を短く設定してメモリセルのしきい
値電圧を低く設定する手段と、上記プログラムパルスの
パルス幅を長く設定してメモリセルのしきい値電圧を高
く設定する手段とを備えたものである。

【００１８】また、この発明（請求項７）は、安定化電
圧を出力するレギュレータにおいて、基準電圧を発生さ
せる手段と、レギュレータの出力電圧ノードと所定電位
ノードとの間に直列接続されたｎ個の抵抗として機能す
る素子からなる分圧手段と、直列に接続された上記ｎ段
の抵抗として機能する素子のｍ段目（ｍはｎ−２以下の
整数）の素子の上記所定電位ノード側端と上記出力電圧
ノードとの間を制御信号に応じて接断するスイッチ手段
と、上記ｎ段の抵抗として機能する素子のｎ段目とｎ−
１段目の接続点に現れる抵抗分圧された電圧と上記基準
電圧とを比較する手段と、上記比較手段の出力に応じて
上記出力電圧のノードへの電位の供給を制御する手段と
を備え、上記制御信号を切り換えることにより複数種類
の安定化電圧を出力可能としたものである。

【００１９】また、この発明（請求項８）は、マトリッ
クス状に配置された不揮発性のメモリセルを有する半導
体記憶装置において、上記メモリセルのドレインに接続
されるビット線と、上記ビット線毎あるいは数本のビッ
ト線に１つの割合で設けられたラッチと、上記ラッチと
ビット線を電気的に分離するトランスファーゲートと、
上記ビット線の電圧を検知するビット線電位検知回路
と、上記ビット線電位検知回路の出力によってラッチの
データを反転させるラッチリセット回路と、上記メモリ
セルのプログラム電圧とベリファイドレイン電圧と消去
電圧を発生する昇圧回路と、上記昇圧回路の出力電圧を
入力とし、制御信号に応じて複数種類の安定化電圧を切
り換えて出力するレギュレータと、上記レギュレータに
対し上記制御信号を与える出力電圧コントロール手段と
を備えたものである。

【００２０】また、この発明（請求項９）は、請求項８
記載の半導体記憶装置において、上記カラムラッチ中の
ラッチが、その電源として上記レギュレータの出力電圧
が供給されるものであり、上記レギュレータの出力電圧
を変えることにより上記ラッチからビット線に印加する
プログラム電圧を変更できるものである。

【００２１】また、この発明（請求項１０）は、マトリ
ックス状に配置された不揮発性のメモリセルを有する半
導体記憶装置において、上記メモリセルのドレインに接
続されるビット線と、上記ビット線毎あるいは数本のビ
ット線に１つの割合で設けられたラッチと、上記ラッチ
とビット線を電気的に分離するトランスファーゲート
と、上記ラッチの出力レベルをプログラム電圧及びベリ
ファイドレイン電圧に電圧変換するレベルシフト回路
と、上記ビット線の電圧を検知するビット線電位検知回
路と、上記ビット線電位検知回路の出力によってラッチ
のデータを反転させるラッチリセット回路と、上記メモ
リセルのプログラム電圧とベリファイドレイン電圧と消
去電圧を発生する昇圧回路と、上記昇圧回路の出力電圧
を入力とし、制御信号に応じて複数種類の安定化電圧を
切り換えて出力するレギュレータと、上記レギュレータ
に対し上記制御信号を与える出力電圧コントロール手段
とを備えたものである。

【００２２】また、この発明（請求項１１）は、請求項
１０記載の半導体記憶装置において、上記カラムラッチ
中のレベルシフト回路が、その電源として上記レギュレ
ータの出力電圧が供給されるものであり、上記レギュレ
ータの出力電圧を変えることにより上記レベルシフト回
路からビット線に印加するプログラム電圧を変更できる
ものである。

【００２３】また、この発明（請求項１２）は、マトリ
ックス状に配置された不揮発性のメモリセルを有する半
導体記憶装置において、上記メモリセルのドレインに接
続されるビット線と、上記ビット線毎あるいは数本のビ
ット線に１つの割合で設けられたフリップフロップと、
隣接する上記フリップフロップのデータ入力端子とデー
タ出力端子を接続することによって構成されたシフトレ
ジスタと、上記フリップフロップとビット線を電気的に
分離するトランスファーゲートと、上記ビット線の電圧
を検知するビット線電位検知回路と、上記ビット線電位
検知回路の出力によってフリップフロップのデータを反
転させるフリップフロップリセット回路と、上記シフト
レジスタにシリアルにデータを入力することによりプロ
グラムデータをセットする手段とを備えたものである。

【００２４】また、この発明（請求項１３）は、マトリ
ックス状に配置された不揮発性のメモリセルを有する半
導体記憶装置において、上記メモリセルのドレインに接
続されるビット線と、上記ビット線毎あるいは数本のビ
ット線に１つの割合で設けられたフリップフロップと、
上記フリップフロップ群のデータ入力端子とデータ出力
端子を接続することによって構成されたシフトレジスタ
と、上記フリップフロップとビット線を電気的に分離す
るトランスファーゲートと、上記フリップフロップの出
力レベルをプログラム電圧及びベリファイドレイン電圧
に電圧変換するレベルシフト回路と、上記ビット線の電
圧を検知するビット線電位検知回路と、上記ビット線電
位検知回路の出力によってフリップフロップのデータを
反転させるフリップフロップリセット回路と、上記シフ
トレジスタにシリアルにデータを入力することによりプ
ログラムデータをセットする手段とを備えたものであ
る。

【００２５】また、この発明（請求項１４）は、マトリ
ックス状に配置された不揮発性のメモリセルを有する半
導体記憶装置において、上記メモリセルのドレインに接
続されるビット線と、上記ビット線毎あるいは数本のビ
ット線に１つの割合で設けられたラッチと、上記ラッチ
とビット線を電気的に分離するトランスファーゲート
と、上記ラッチ出力の論理和あるいは論理積を求める回
路と、プログラムベリファイ動作が完了したことを出力
するベリファイパス出力回路と、ラッチの出力が全て同
一データに設定された時にベリファイパス出力回路にベ
リファイが完了したフラグを立てる手段とを備えたもの
である。

【００２６】また、この発明（請求項１５）は、マトリ
ックス状に配置された不揮発性のメモリセルと、メモリ
セルのコントロールゲートに接続されたワード線と、上
記メモリセルのドレインに接続されたビット線と、上記
メモリセルのソースに接続された複数のソース線と、上
記メモリセルをプログラムするために上記ビット線毎あ
るいは数本のビット線に１つの割合で設けられたラッチ
とを有し、上記メモリセルに対するプログラムを行なう
に際し、プログラムに先立ってメモリセルの消去動作を
行なう半導体記憶装置において、上記プログラム動作に
先立って行なわれる消去動作の前に消去状態にあるメモ
リセルに対し当該メモリセルをプログラム状態とするプ
リプログラムを行なうものである。

【００２７】また、この発明（請求項１６）は、マトリ
ックス状に配置された不揮発性のメモリセルを有し、該
メモリセルのプログラムとプログラムが適正に行われた
か否かを判断するプログラムベリファイとを行なう半導
体記憶装置において、上記プログラムが行われた後に上
記プログラムベリファイを実行する手段と、上記プログ
ラムベリファイの判定結果がフェイルした場合に再度メ
モリセルにプログラムを行う手段と、プログラム回数が
増えるに従ってプログラムベリファイ動作を任意に間引
く手段と、プログラムベリファイが間引かれた時に連続
してプログラムを行う手段とを備えたものである。

【００２８】また、この発明（請求項１７）は、請求項
１６記載の半導体記憶装置において、メモリセルのプロ
グラムとプログラムが適正に行われたか否かを判断する
プログラムベリファイとを行なうに際し、上記プログラ
ムが行われた後に上記プログラムベリファイを実行する
シーケンス中で、一定のプログラムパルス幅をＴｐｒ
ｇ、プログラムベリファイ回数をｎとした時に、プログ
ラムベリファイを挿入するタイミングであるプログラム
開始からの経過時間Ｔｐｖが、 Ｔｐｖ ＝ Ｔｐｒｇ × ２＾（ｎ−１） （ｎ＝
１、２、・・・） を満たすものとしたものである。

【００２９】また、この発明（請求項１８）は、請求項
１６記載の半導体記憶装置において、メモリセルのプロ
グラムとプログラムが適正に行われたか否かを判断する
プログラムベリファイとを行なうに際し、上記プログラ
ムが行われた後に上記プログラムベリファイを実行する
シーケンス中で、プログラムベリファイ回数をｎとした
時に、何回目のプログラム後にプログラムベリファイを
挿入するかを示すベリファイポイントＰｐｖが、 Ｐｐｖ ＝ ２＾（ｎ−１） （ｎ＝１、２、・・・） を満たすものとしたものである。

【００３０】また、この発明（請求項１９）は、マトリ
ックス状に配置された不揮発性のメモリセルを有する半
導体記憶装置において、上記メモリセルのビット線に接
続されるビット線と、上記ビット線毎あるいは数本のビ
ット線に１つの割合で設けられたラッチと、上記ラッチ
とビット線を電気的に分離するトランスファーゲート
と、上記ビット線に接続されたラッチのデータによりビ
ット線を選択してプログラムする手段と、上記プログラ
ムが適正に行われたか否かを判断するプログラムベリフ
ァイ手段と、上記プログラムが行われた後に上記プログ
ラムベリファイを実行する手段と、上記プログラムベリ
ファイの結果が適正にプログラムされたことを示すもの
であった後にさらにプログラムパルスを追加して追加プ
ログラムを行なう追加プログラム手段とを備えたもので
ある。

【００３１】

【発明の実施の形態】実施の形態１．以下本発明の実施
の形態１による半導体記憶装置について図面を参照しな
がら説明する。図１は、本実施の形態１による半導体記
憶装置（不揮発性メモリ装置）であるフラッシュＥＥＰ
ＲＯＭの構成を示すブロック図である。

【００３２】図１において、１０１はメモリセルアレ
イ、１０２はアドレスバッファ、１０３はＸデコーダ、
１０４はＹデコーダ、１０５はカラムラッチ、１０６は
センスアンプ、１０７は制御回路、１０８は昇圧回路、
１０９はレギュレータ、１１０はデータ入出力バッファ
である。

【００３３】メモリセルアレイ１０１には、電気的に書
込／消去可能なメモリセルがマトリックス状に配置され
ている。不揮発性メモリ装置の外部から入力されたアド
レス信号は、アドレスバッファ１０２でラッチされ、ロ
ウアドレスはＸデコーダ１０３に出力されてワード線と
ソース線が、カラムアドレスはＹデコーダ１０４に出力
されビット線がそれぞれ選択される。

【００３４】また、Ｘデコーダ１０３ではアドレスの選
択以外にレギュレータ１０９から出力された高電圧のス
イッチングも行い、消去時には正の高電圧が、プログラ
ム時には負の高電圧がスイッチングされる。

【００３５】Ｙデコーダ１０４によって選択されたビッ
ト線には、カラムラッチ１０５とセンスアンプ１０６が
接続されている。プログラム時にはカラムラッチ１０５
からビット線に５Ｖ程度のプログラム電圧が印加され、
読み出し時にはセンスアンプ１０６によってビット線が
選択されるとともに選択されたビット線のデータが増幅
される。データの入出力はデータ入出力バッファ１１０
を介して行われる。プログラム時にはデータ入出力バッ
ファ１１０からカラムラッチ１０５にデータが入力さ
れ、読み出し時にはセンスアンプ１０６で増幅されたデ
ータはデータ入出力バッファ１１０を経由して不揮発性
メモリ装置の外部に出力される。制御回路１０７は不揮
発性メモリ装置のモード制御やタイミング生成以外に昇
圧回路１０８とレギュレータ１０９の制御も行なう。

【００３６】外部から入力された電源は昇圧回路１０８
に入力され高電圧を発生させる。昇圧回路１０８で発生
された電圧はレギュレータ１０９に入力され電源電圧変
動や温度変動などに影響されない一定電圧に保持され
る。昇圧回路１０８とレギュレータ１０９では不揮発性
メモリ装置の読み出し／書込／消去に必要とされる様々
な電圧が発生され、Ｘデコーダ１０３とＹデコーダ１０
５とカラムラッチ１０５に安定化された電源が供給され
る。

【００３７】図２は図１に示す本実施の形態１による半
導体記憶装置（不揮発性メモリ装置）に使用されるＮＯ
Ｒ型メモリセルの断面構造を示す模式図である。図２に
おいて、２０１はコントロールゲート、２０２はフロー
ティングゲート、２０３はトンネル酸化膜、２０４はソ
ース、２０５はドレイン、２０６は基板を示し、トンネ
ル酸化膜２０３に１２ＭＶ／ｃｍから１５ＭＶ／ｃｍの
高電界を加えてトンネル電流を発生させメモリセルのし
きい値電圧を制御する。

【００３８】図３は本実施の形態１による半導体記憶装
置（不揮発性メモリ装置）に使用されるメモリセルのし
きい値電圧分布を示す図である。読み出し電圧よりもし
きい値電圧が高い状態を消去状態とし、低い状態をプロ
グラム状態とする。

【００３９】メモリセルの消去は、ドレインをオープン
状態にし、コントロールゲート２０１に５Ｖ、ソース２
０４と基板２０６に−８Ｖを印加してソース２０４と基
板２０６からフローティングゲート２０２に電子を注入
する。フローティングゲート２０２に電子が注入される
とメモリセルのしきい値電圧は上昇する。消去後のしき
い値電圧を読み出し電圧よりも高く設定することによっ
て読み出し時にセル電流が流れないようにする。

【００４０】一方プログラムは、ソース２０４をオープ
ン状態にし、コントロールゲート２０１に−８Ｖ，ドレ
イン２０５に５Ｖ、基板２０６に０Ｖを印加することに
よって、フローティングゲート２０２に蓄積されている
電子をドレイン２０５に引き抜くことにより行なう。プ
ログラム後のしきい値電圧は、図３に示すように読み出
し電圧よりも低くなるため、プログラムされたセルを読
み出せばビット線にセル電流が流れる。

【００４１】読み出し動作では、選択されたワード線に
読み出し電圧を印加し、ソースをグランドに接地し、ド
レインに１Ｖを印加した状態でビット線に電流が流れる
か否かをセンスアンプを使って増幅する。ビット線に電
流が流れればプログラム状態“１" として、電流が流れ
なければ消去状態“０" として不揮発性メモリ装置の外
部にデータを出力する。

【００４２】図４は本実施の形態１による半導体記憶装
置（不揮発性メモリ装置）において用いられるビット線
電位検知回路を持つカラムラッチの構成を示す回路図、
図５はカラムラッチの動作を説明するためのタイミング
チャート図である。

【００４３】図４に示すように、本実施の形態１による
半導体記憶装置（不揮発性メモリ装置）のカラムラッチ
は、ビット線を接地するためのトランジスタＭＤ０、ビ
ット線電位検知回路、ビット線ＢＬ０とラッチＸＬ０を
電気的に分離するトランスファーゲート、トランスファ
ーゲートの制御信号がアクティブになった時にＰｃｈの
トランスファーゲートＭＰＴ０をアクティブにするドレ
イブインバータＸＩ０、ビット線電位検知回路の出力を
受けてラッチのデータをリセットするラッチリセット回
路ＭＲＳ０、プログラムデータを保持するラッチＸＬ０
で構成される。

【００４４】プログラムのデータを格納するラッチＸＬ
０，ビット線とラッチを電気的に分離するＰｃｈトラン
スファーゲートＭＰＴ０，Ｐｃｈトランスファーゲート
の制御を行うインバータＸＩ０，及びビット線電位検知
回路のＰｃｈトランジスタＭＰＶ０とＭＰＶ１にはＶｐ
ｐ電源が接続されている。

【００４５】ビット線電位検知回路は、ＮＯＲの論理を
持ち、一方の入力はビット線ＢＬ０に、もう一方の入力
は制御信号ＶＲＦに接続され、制御信号ＶＲＦが“Ｌ"
かつビット線の電位がビット線電位検知回路の反転点よ
りも下がった時に“Ｈ" を出力しラッチリセット回路を
アクティブにする。ビット線電位検知回路の出力にはラ
ッチリセット回路が接続され、上記ビット線電位検知回
路の出力が“Ｈ" を出力した時にラッチＸＬ０のＮｏｄ
ｅ１をグランドに接地する。

【００４６】次に、以上のように構成された半導体記憶
装置（不揮発性メモリ装置）のプログラム動作及びプロ
グラムベリファイ動作を図４と図５を用いて説明する。
プログラム動作では、まずプログラムデータは、ラッチ
ＸＬ０にロードされる。プログラムを行うメモリセルに
接続されたラッチ（Ｎｏｄｅ１）は“Ｈ" の状態を、プ
ログラムされないメモリセルに接続されたではラッチ
（Ｎｏｄｅ１）は“Ｌ" を保持している。メモリセルへ
のプログラムを行うために、まず、Ｖｐｐの電圧をプロ
グラム電圧（５Ｖ）に設定する。次に、トランスファー
ゲートの制御信号ＴＦＧを活性化しビット線ＢＬ０とラ
ッチＸＬ０を電気的に接続する。この動作と同じタイミ
ングで選択されたメモリセルのワード線ＷＬ０を−８Ｖ
に、ソース線の制御信号ＳＬＳＥＬを非アクティブにし
てソース線を開放状態とする。また、メモリセルのドレ
インにプログラム電圧を印加するためにセレクトゲート
ＳＴＲ０のゲートに８Ｖを印加する。この時、ＳＴＲ０
のドレインにはＶｐｐ（５Ｖ）が印加されているので基
板バイアス効果による電圧ドロップが発生しないように
セレクトゲート制御信号ＳＧ０にはＶｐｐ＋Ｖｔｎ以上
の電圧を印加する（本実施の形態１では図５に示すよう
に８Ｖの電圧を印加している。）。

【００４７】ここで、ラッチのデータが“Ｈ" であれば
メモリセルのドレインには５Ｖが供給され、トンネル酸
化膜には１３Ｖが加わりＦＮトンネリング電流が流れ
る。一方、ラッチのデータが“Ｌ" であればメモリセル
のドレインは０Ｖとなるためトンネル酸化膜の電圧は８
ＶとなりＦＮトンネリング電流は流れない。

【００４８】一定期間プログラムパルスが印加されたな
らば、トランスファーゲートとセレクトゲートＳＴＲ０
を非アクティブにしてビット線とラッチを分離すると同
時に、ワード線とソース線を接地する。最後に、ＤＳＣ
信号とセレクトゲートＳＴＲ０をアクティブにしてビッ
ト線ＢＬ０にチャージされた電荷をディスチャージす
る。以上の操作でプログラム動作が完了する。

【００４９】プログラムベリファイ動作では、まずＶｐ
ｐの電圧レベルをベリファイドレイン電圧であるＶＤＤ
に設定する。次に、トランスファーゲートとセレクトゲ
ートＳＴＲ０をアクティブにして“Ｈ" を保持している
ビットのみビット線をベリファイドレイン電圧にプリチ
ャージする。プリチャージが完了した時点で、トランス
ファーゲートを非アクティブにするとともに、選択メモ
リセルのワード線にプログラムベリファイ電圧（１Ｖ）
を印加し、メモリセルをベリファイモードに設定する。
この時、メモリセルのプログラムが適正に行われていれ
ば僅かにメモリセル電流が流れ、ベリファイドレイン電
圧にプリチャージされたビット線の電荷をディスチャー
ジする。

【００５０】ここで非選択のメモリセルからのリーク電
流があるとビット線の電位が低下し誤判定の原因になる
ため、非選択のワード線ＷＬ１はグランドに接地してお
く。非選択のワード線ＷＬ１を負の電圧に設定すれば、
更にリーク電流を少なくすることができる。

【００５１】一定期間メモリセル電流を流した後、ビッ
ト線電位検知回路の制御信号ＶＲＦを“Ｌ" とすると、
ビット線ＢＬ０の電位はビット線電位検知回路の反転点
を越え、ラッチリセット回路をアクティブにする。

【００５２】ラッチリセット回路は、ラッチＸＬ０より
も大きなドライブ能力を有するように設計されているた
め“Ｈ" に保持されていたラッチは“Ｌ" に書き換えら
れる。適正にプログラムが行われていなければビット線
に電流は流れず、ラッチのデータは書き換えられない。
ラッチのデータが書き換えられれば“Ｌ" を保持し、そ
れ以降ビット線にプログラム電圧及びベリファイドレイ
ン電圧は印加されない。

【００５３】以上のように本実施の形態１による半導体
記憶装置では、プログラムデータを保持するラッチと、
ラッチとビット線を電気的に分離するトランスファーゲ
ートと、ビット線の電圧を検知するビット線電位検知回
路と、ビット線電位検知回路の出力によってラッチのデ
ータを反転させるラッチリセット回路とを備えた構成と
したから、僅かなメモリセル電流でも容易にラッチのデ
ータを書き換えられるため安定したプログラムベリファ
イ動作を行うことができる不揮発性メモリ装置を実現で
きる。

【００５４】なお、上記実施の形態１では、ビット線電
位検知回路におけるＰｃｈトランジスタＭＰＶ０のソー
スと基板及びＭＰＶ１の基板はＶｐｐ接続としたが、外
部から直接入力される電源（ＶＤＤ）に接続しても良
い。

【００５５】また、ビット線電位検知回路は、ＮＯＲの
論理としたがビット線の電位を検知しリセット回路をア
クティブにできる回路構成であれば良い。また、ラッチ
リセット回路はＮｃｈトランジスタとしたが、ビット線
電位検知回路の出力を受けてラッチのデータを書き換え
られればどのような構成でも良い。

【００５６】また、ベリファイドレイン電圧は、ＶＤＤ
としたがその電圧の範囲はドレインディスターブが発生
しない電圧以下でかつビット線電位検知回路が動作する
電圧以上であれば良い。

【００５７】次に、本実施の形態１による半導体記憶装
置（不揮発性メモリ装置）の変形例について説明する。
本変形例による不揮発性メモリ装置の全体の構成は図１
に示す実施の形態１による不揮発性メモリ装置と同様で
あるが、カラムラッチの構成が異なるものである。

【００５８】図６は本変形例による不揮発性メモリ装置
のカラムラッチの構成を示す図であり、図４と同一符号
は同一又は相当部分である。図４に示すカラムラッチと
の相違点はラッチＸＬ０の電源が外部から供給されるＶ
ＤＤ電源で構成されている点（図示省略）と、ラッチＸ
Ｌ０の出力をＶｐｐを電源とするレベルシフト回路に接
続している点である。

【００５９】ラッチのインバータＸＩ１の出力はレベル
シフト回路のＮｃｈトランジスタＭＮＬＳ０のゲート
に、インバータＸＩ０の出力はＮｃｈトランジスタＭＮ
ＬＳ１のゲートにそれぞれ接続されている。レベルシフ
ト回路のＰｃｈトランジスタＭＰＬＳ１のドレインとＮ
ｃｈトランジスタＭＮＬＳ１のドレインは共有化され、
トランスファーゲートに接続される。ラッチＸＬ０は外
部より供給されるＶＤＤ電源により駆動されるが、レベ
ルシフト回路ＸＬＳ０を経由することによって電圧変換
され、プログラム時には５Ｖが、プログラムベリファイ
時にはＶＤＤが出力される。

【００６０】以上のように本変形例では、ラッチＸＬ０
の出力にレベルシフト回路ＸＬＳ０を設け電圧変換を行
うことによって、Ｖｐｐの電位が２Ｖから７Ｖまでの範
囲で変化してもリーク電流が発生しない。また、ラッチ
ＸＬ０は外部より供給されるＶＤＤ電源により駆動され
るのでカラムラッチの動作モードが変化してＶｐｐ電位
が変化しても安定してデータを保持することができる。
さらには、プログラム時にビット線を駆動するドライバ
はＰｃｈトランジスタＭＰＬＳ１が受け持つのでラッチ
の駆動能力を小さく設定することができプログラムベリ
ファイ時のラッチのデータ反転が容易に行える。本変形
例のカラムラッチのその他の構成と回路の動作は、図４
に示すカラムラッチと同じであるため説明は省略する。

【００６１】実施の形態２．次に、本発明の実施の形態
２による半導体記憶装置（不揮発性メモリ装置）につい
て図面を参照しながら説明する。本実施の形態２による
半導体記憶装置（不揮発性メモリ装置）の全体の構成は
図１に示す実施の形態１による不揮発性メモリ装置と同
様であるが、カラムラッチの構成が異なるものである。

【００６２】図７は本実施の形態２による不揮発性メモ
リ装置のカラムラッチを示す図であり、図４と同一符号
は同一又は相当部分である。本実施の形態２による不揮
発性メモリ装置のカラムラッチを図４のカラムラッチと
比較すると、ビット線電位検知回路の一方の入力端子で
あるＶＲＦに与えるパルス幅を任意に設定することので
きるベリファイパルス発生回路ＸＰＬＳが付加されてい
る点で異なる。

【００６３】プログラムベリファイ動作では、メモリセ
ルの微少電流によってディスチャージされたビット線の
電位をビット線電位検知回路によってセンスしラッチリ
セット回路を起動させている。

【００６４】ここで、ビット線電位検知回路によるセン
ス時間、すなわちプログラムベリファイのパルス（図５
中のＶＲＦのパルス）幅が短くなればビット線のディス
チャージが十分行われないためリセット回路の起動がか
からない。つまり、ラッチのデータが書き換えられない
ために再度プログラムが行われ、メモリセルのしきい値
電圧は下がる。

【００６５】一方、ビット線電位検知回路によるセンス
時間（プログラムベリファイのパルス幅）を長く取れば
ビット線のディスチャージが十分行われリセット回路の
起動し、ラッチのデータが書き換えられる。

【００６６】図８はプログラムベリファイのパルス幅
（Program Verify Time ：μsec ）とメモリセルのしき
い値電圧（Ｖｔ）との関係を示す図である。図８からわ
かるように、プログラムベリファイのパルス幅を１μｓ
ｅｃから３０μｓｅｃまで変化させた時のメモリセルの
しきい値電圧は、１．１２Ｖから１．３７Ｖまで上昇す
る。

【００６７】従って、本実施の形態のようにビット線電
位検知回路の入力にベリファイパルス発生回路ＸＰＬＳ
の出力信号を入力し、ベリファイパルス（図５中のＶＲ
Ｆのパルス）の幅を変えてプログラムベリファイを行え
ば、プログラムベリファイのパルス幅が短かければしき
い値電圧は低く、パルス幅が長ければしきい値電圧を高
く設定することができ、パルス幅によってソフト的にし
きい値電圧の制御が可能となる。

【００６８】次に、本実施の形態２による半導体記憶装
置（不揮発性メモリ装置）の変形例について説明する。
図９は本変形例による不揮発性メモリ装置のカラムラッ
チの構成を示す図である。本変形例のカラムラッチは、
マトリックス状に配置されたメモリセルのドレインに接
続される副ビット線ＳＢＬ０、副ビット線ＳＢＬ０と主
ビット線ＭＢＬ０を電気的に接続するセレクトゲートＳ
ＴＲ０、プログラムデータを格納するラッチＸＬ０、主
ビット線ＭＢＬ０とラッチを電気的に接続するトランス
ファーゲート、ビット線にチャージされた電荷をディス
チャージするためのトランジスタＭＤ０で構成される。

【００６９】プログラムベリファイ動作時には、まずビ
ット線のプリチャージが行われる。ラッチＸＬ０の電源
はＶＤＤが供給され、データは“Ｈ" が保持されてい
る。この状態でパルス発生回路ＸＰＬＳの出力ＴＦＧ及
びセレクトゲート制御信号ＳＧ０が“Ｈ" となり、ラッ
チＸＬ０の電位ＶＤＤが副ビット線ＳＢＬ０の末端まで
プリチャージされる。プリチャージが完了すれば、選択
されたワード線ＷＬ０がアクティブになり、プログラム
が適正に行われていればメモリセル電流を流す。

【００７０】ここで、ラッチＸＬ０のインバータＸＩ１
は電流能力を極めて小さく設定されているので微少なメ
モリセル電流で副ビット線ＳＢＬ０と主ビット線ＭＢＬ
０がディスチャージされラッチＸＬ０のデータを反転さ
せることができる。

【００７１】パルス発生回路ＸＰＬＳからは任意のパル
ス幅が出力できるので、図５中のＴＦＧのベリファイ時
のパルスの幅について、図８に示したようにパルス幅を
長く取ればしきい値電圧は高く、短く取ればしきい値電
圧は低く設定できる。

【００７２】上記実施の形態１による不揮発性メモリ装
置のカラムラッチの場合と同様、図９のカラムラッチに
おいてもプログラムベリファイ時に非選択ワード線ＷＬ
１を負にすることによって非選択のメモリセルが流すリ
ーク電流を抑制することができる。

【００７３】実施の形態３．次に、本発明の実施の形態
３による不揮発性メモリ装置について図面を参照しなが
ら説明する。図１０は本発明の実施の形態３による不揮
発性メモリ装置で使用される、チャージポンプの出力を
一定電圧に保持するレギュレータの構成を示す回路図で
ある。図１０に示すように、本実施の形態３による不揮
発性メモリ装置のレギュレータは、基準電圧発生回路
と、差動増幅器と、出力電圧制御回路とから構成され
る。

【００７４】まず、基準電圧発生回路により、比較され
る基準となる参照電圧Ｖｒｅｆが発生される。また、出
力電圧制御回路では、出力部Ｖｏｕｔとグランドとの間
をｎ段の抵抗素子で直列に分割しＶｏｕｔが（ｎ−１）
に抵抗分圧される。抵抗分圧されたそれぞれのノード
（Ｎ１、Ｎ２、Ｎ３、・・、Ｎｍ）と出力部Ｖｏｕｔの
間は、Ｐｃｈトランジスタで接続されコントロール信号
（Ｖｃｎｔ１、Ｖｃｎｔ２、Ｖｃｎｔ３）により抵抗分
圧ノード（Ｎ１、Ｎ２、Ｎ３、・・、Ｎｍ）とＶｏｕｔ
が電気的に接続される。例えば、Ｖｃｎｔ１からＶｃｎ
ｔ３が全て“Ｈ"であれば出力部Ｖｏｕｔはｎ個の直列
抵抗により（ｎ−１）に分圧され、Ｖｃｎｔ１が“Ｌ"
であればＲ２からＲｎまでの（ｎ−１）個の直列抵抗で
（ｎ−２）に分圧される。同様にＶｃｎｔ２、Ｖｃｎｔ
３をコントロールする事によって抵抗成分がカットされ
（Ｒ４＋Ｒｎ）、（Ｒ３＋Ｒ４＋Ｒｎ）、（Ｒ２＋Ｒ３
＋Ｒ４＋Ｒｎ）、（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒｎ）の
（ｎ−１）種類の抵抗値が得られる。

【００７５】上記基準電圧発生回路で生成された参照電
圧Ｖｒｅｆと、上記出力電圧制御回路により分圧された
電位Ｖｉｎは、差動増幅器によって比較される。仮に、
Ｖｉｎが参照電圧Ｖｒｅｆよりも高ければＰｃｈトラン
ジスタＭ１はカットオフし、出力部Ｖｏｕｔの電位は下
がる。逆に、Ｖｉｎが参照電圧Ｖｒｅｆよりも低ければ
ＰｃｈトランジスタＭ１はオンし、出力部Ｖｏｕｔの電
位は上昇する。このように、出力部Ｖｏｕｔの電位が変
化しても、その抵抗分圧で求められたＶｉｎはＶｏｕｔ
に追従して変化し差動増幅器にて参照電圧Ｖｒｅｆと比
較されるため、出力部Ｖｏｕｔは一定電圧を保持でき
る。

【００７６】ここで、出力電圧制御回路のコントロール
信号Ｖｃｎｔ１を“Ｌ" にするとノードＮ１とＶｏｕｔ
は短絡され、出力部ＶｒｅｆはＲ２からＲｍまでの直列
抵抗を持つ。抵抗Ｒ１がカットされたためにＶｉｎの電
圧は上昇し、トランジスタＭ１の電流が少なくなりＶｏ
ｕｔの電位は低下する。Ｖｃｎｔ２を“Ｌ" にすれば、
更にＶｉｎの電位は上昇し、Ｖｏｕｔの電位は低下す
る。Ｖｃｎｔ３を“Ｌ"にすれば、更にＶｉｎの電位は
上昇し、Ｖｏｕｔの電位は低下する。

【００７７】以上のように、レギュレータの出力電圧制
御回路にｎ段の直列抵抗を用いて（ｎ−１）種類の抵抗
値を形成すれば、（ｎ−１）種類の出力電圧を得ること
ができる。なお、図１０に示す例では出力電圧制御回路
の抵抗分圧発生は抵抗素子を用いたがトランジスタなど
抵抗として機能する素子であれば何を用いても良い。

【００７８】次に上記のレギュレータを用いた本実施の
形態３による不揮発性メモリ装置のプログラム動作とプ
ログラムベリファイ動作について説明する。図１１は本
発明の実施の形態３による不揮発性メモリ装置の構成を
示すブロック図であり、図において、３０２は負昇圧回
路、３０３は負昇圧回路３０２の出力を一定電圧に保持
するレギュレータ、３０４は正昇圧回路、３０５は正昇
圧回路３０４の出力を一定電圧に保持するレギュレータ
である。３０１は昇圧回路３０２，３０４、及びレギュ
レータ３０３，３０５のコントロールを行う制御回路で
ある。レギュレータ３０３，及び３０５はいずれも図１
０に示す構成を有するものである。また、３０６はメモ
リセルのワード線（ＷＬ０，ＷＬ１）を選択するＸデコ
ーダである。ＢＬ０はメモリセルのドレインに接続され
たビット線、ＳＴＲ０はビット線の選択を行うセレクト
ゲートである。３０７はセレクトゲートＳＴＲ０を選択
するブロック選択デコーダ３０７である。また、図１１
に示すように本実施の形態３による不揮発性メモリ装置
は、図４に示したものと同じ構成のカラムラッチを備え
ている。

【００７９】まず、プログラム動作では、メモリセルＭ
ＥＭ０のコントロールゲートに−８Ｖが、ドレインにＶ
ｐｐ（５Ｖ）が印加され、フローティングゲートに注入
された電子がドレイン側から引き抜かれる。

【００８０】負昇圧回路３０２は、外部電源ＶＤＤから
ワード線に印加する−８Ｖ以下の負電圧を発生させる。
一般的に昇圧回路にはチャージポンプ回路が多く用いら
れるが、チャージポンプ回路の出力は制御クロックの波
形の影響を受け電圧変動が発生する。レギュレータ３０
３では、負昇圧回路３０２からの出力を一定電圧に保持
し、ワード線のデコードを行うＸデコーダに電源供給さ
れる。

【００８１】一方、メモリセルＭＥＭ０のドレインに印
加される高電圧は正昇圧回路で生成される。正昇圧回路
においても一般的にはチャージポンプ回路が多く用いら
れ、チャージポンプに入力される電源電圧やクロックの
周波数などにより出力電圧が影響される。５Ｖ以上の高
電圧が正昇圧回路３０４で生成され、昇圧回路の不安定
な出力電圧がレギュレータ３０５で一定電圧に保持され
る。

【００８２】図１０のレギュレータの回路図でも示した
ようにレギュレータの出力電圧制御回路における出力部
Ｖｏｕｔは、例えば５段の抵抗素子により分割され、４
種類の電圧を出力できるような構成になっている。レギ
ュレーションされた一定電圧Ｖｐｐは、カラムラッチの
ビット線電位検知回路のＰｃｈトランジスタと、ビット
線とラッチを電気的に接続するＰｃｈトランスファーゲ
ートと、ラッチ内のＰｃｈトランジスタに供給される。
従って、メモリセルのドレインには４通りのプログラム
電圧を印加することができる。

【００８３】プログラムの第一パルスを低い電圧で行う
ことにより、トンネル酸化膜に発生する電界を緩和する
ことができ、第二パルス以降ではパルスの回数を増やす
度にレギュレーション電圧を上げることにより、プログ
ラム回数が増加した時のプログラム時間の短縮が可能と
なる。

【００８４】また、昇圧回路とレギュレータにより安定
化された電源をカラムラッチに供給することにより、ワ
ード線の電圧とドレイン電圧の安定化が行われプログラ
ム中のトンネル酸化膜に発生する電界は一定となりしき
い値電圧のばらつきが低く抑えられる。図１１の不揮発
性メモリ装置におけるプログラム手法及びプログラムベ
リファイ手法は図４のカラムラッチを用いた不揮発性メ
モリ装置における手法と同じであるためここでは説明を
省略する。

【００８５】次に、本実施の形態３による不揮発性メモ
リ装置の変形例について説明する。図１２は本実施の形
態３による不揮発性メモリ装置の変形例の構成を示すブ
ロック図であり、図において、３０１は制御回路、３０
２は負昇圧回路、３０３は負昇圧回路から出力された電
圧を一定電圧に保持するレギュレータ、３０４は正昇圧
回路、３０５は正昇圧回路から出力された電圧を一定電
圧に保持するレギュレータ、３０６はワード線の選択を
行うＸデコーダ、３０７はセレクトゲートＳＴＲ０の選
択を行うブロック選択デコーダで、以上は図１１の構成
と同様なものである。

【００８６】図１１の不揮発性メモリ装置との相違点は
ラッチＸＬ０の電源が外部から供給されるＶＤＤ電源で
構成されていることと、ラッチＸＬ０の出力をレベルシ
フト回路に接続していることと、レベルシフト回路の電
源をＶｐｐから供給していることにある。

【００８７】ラッチＸＬ０で保持されたデータは、レベ
ルシフト回路に入力されプログラム電圧Ｖｐｐに電圧変
換される。正昇圧回路３０４で発生された高電圧は、レ
ギュレータ３０５に入力され一定電圧に保持され、レベ
ルシフト回路の電源に供給される。

【００８８】図１０のレギュレータの回路図でも示した
ようにレギュレータの出力電圧制御回路における出力部
Ｖｏｕｔは、例えば５段の抵抗素子により分割され、４
種類の電圧を出力できるような構成になっている。従っ
て、メモリセルのドレインには４通りのプログラム電圧
を印加することができる。図１２の回路の動作は、図１
１と同じであるためここでは説明を省略する。

【００８９】以上のように、本変形例では、レギュレー
タ３０５の出力電圧をレベルシフト回路の電源に供給す
る構成としているので、レギュレータの出力が変化して
もラッチの電源には影響を及ぼすことを回避でき、安定
した動作が可能となる。

【００９０】実施の形態４．次に、本発明の実施の形態
４による不揮発性メモリ装置について図面を参照しなが
ら説明する。本実施の形態４による不揮発性メモリ装置
の全体の構成は図１に示す実施の形態１による不揮発性
メモリ装置と同様であるが、カラムラッチの構成が異な
るものである。図１３は本実施の形態４による不揮発性
メモリ装置のカラムラッチを示す図であり、図４のカラ
ムラッチと比較すると、異なる点はラッチがフリップフ
ロップ回路になっている点であり、その他は図４のカラ
ムラッチと同じ構成である。

【００９１】フリップフロップＦＦｉは、データの入力
端子Ｄ，データの出力端子Ｑ，リセット端子ＲＳ，クロ
ック入力ＣＫ，及び、クロックの反転入力ＮＣＫを持
ち、リセット端子ＲＳに“Ｌ" が入力されれば保持して
いるデータをリセット（“Ｌ"に設定）する。データは
クロックＣＫの立ち上がりエッジで入力端子Ｄのデータ
をラッチする。フリップフロップＦＦｉは隣り合うフリ
ップフロップの出力と入力が接続され、シフトレジスタ
を形成している。フリップフロップＦＦｉの初段にはデ
ータ入力端子ＤＩＮがありクロックＣＫの立ち上がりエ
ッジに合わせてデータが入力される。仮にｙ個のフリッ
プフロップＦＦｉが接続されたｙビットのシフトレジス
タであればｙサイクルのクロックを入力すればフリップ
フロップＦＦｉへのデータをロードすることができる。

【００９２】これまで説明したようにカラムラッチで
は、プログラムを行うビット線にプログラム電圧Ｖｐｐ
を印加するため、ラッチを“Ｈ" に保持していなければ
ならない。ラッチが“Ｈ" を保持することによって、ラ
ッチの電源Ｖｐｐがそのままビット線に伝達されプログ
ラムが行われる。従って、クロックの立ち上がりでデー
タ入力端子ＤＩＮに、プログラムを行うビットには
“Ｈ" を、プログラムを行わないビットには“Ｌ" を入
力すればカラムラッチへのデータのセットができる。

【００９３】以上のように、カラムラッチのデータ保持
手段としてフリップフロップを用い、それらでシフトレ
ジスタを構成すれば、入力データ端子ＤＩＮのバンド幅
を狭く設定できレイアウト面積を小さくすることができ
る。本実施の形態４による、このカラムラッチにおい
て、プログラムとプログラムベリファイは図４に示す回
路と同じであるため説明は省略する。

【００９４】次に、本実施の形態４による不揮発性メモ
リ装置の変形例について説明する。図１４は本変形例に
よる不揮発性メモリ装置のカラムラッチの構成を示す図
である。本変形例のカラムラッチの、図１３のカラムラ
ッチとの相違点はフリップフロップＦＦｉの電源が外部
から供給されるＶＤＤ電源で構成されている点，フリッ
プフロップＦＦｉの出力をレベルシフト回路に接続して
いる点，及びレベルシフト回路の電源をＶｐｐから供給
している点である。

【００９５】以上のように、本変形例では、フリップフ
ロップの電源をＶＤＤとし、レベルシフト回路で電圧変
換する構成としたので、カラムラッチの動作モードが変
わりＶｐｐの電圧が変動した際のフリップフロップＦＦ
ｉへの影響を抑制でき、安定した動作が可能となる。ま
た、ビット線を駆動するドライブトランジスタはレベル
シフト回路が受け持つためフリップフロップ内のトラン
ジスタサイズを小さく設定でき容易にデータのリセット
が可能となる。

【００９６】実施の形態５．次に、本発明の実施の形態
５による不揮発性メモリ装置について図面を参照しなが
ら説明する。図１５は、本発明の実施の形態５による不
揮発性メモリ装置においてプログラム時のベリファイパ
ス信号を出力する回路を示す図である。ここでは、８ビ
ットのデータラッチを使ってベリファイパス信号の出力
について説明する。上記他の実施の形態でも説明したよ
うにプログラムを行うビットのラッチには“Ｈ" のデー
タがセットされ、プログラムされないビットのラッチに
は“Ｌ" がセットされている。メモリセルへのプログラ
ムが完了すれば、ラッチのデータはリセットされ“Ｌ"
にセットされ、それ以降のプログラムは行われない。全
てのビットのプログラムが完了した時点で全ラッチは
“Ｌ" にセットされる。ラッチの出力信号（Ｎ００から
Ｎ７０）は、４入力ＮＯＲゲート（ＸＮＯＲ０とＸＮＯ
Ｒ１）に入力され、その出力は２入力ＮＡＮＤゲートＸ
ＮＡＮＤに入力されている。ＸＬ００からＸＬ７０まで
のラッチのうち一つでも“Ｈ" のデータが存在すればベ
リファイパス信号ＰＡＳＳは" Ｌ" のままであり、全ラ
ッチのデータが“Ｌ" になった時に初めてベリファイパ
ス信号ＰＡＳＳから“Ｈ" が出力される。

【００９７】言い換えれば、ベリファイパス信号ＰＡＳ
Ｓが出力されたならば全ラッチは“Ｌ" にリセットされ
ているということになるためプログラム動作を完了させ
て良い。

【００９８】以上のように、カラムラッチの全出力の論
理積あるいは論理和を取ればプログラムが完了したフラ
グをたてることができる。また、ラッチのデータはプロ
グラムベリファイを行うかあるいは新たなデータをロー
ドするまで書き換えられることはない。その間ラッチは
保持しているデータを常に出力している。ベリファイパ
ス信号ＰＡＳＳもデータを出力し続けるため、信号出力
のためのコントロールも必要なければ、ベリファイパス
信号ＰＡＳＳをラッチするタイミングも考慮しなくて良
い。なお、ベリファイパス信号出力の説明は８ビットで
行ったが、ビット線の本数は何本でも構わない。

【００９９】実施の形態６．次に、本発明の実施の形態
６による不揮発性メモリ装置について図面を参照しなが
ら説明する。図１６は本実施の形態６による不揮発性メ
モリ装置におけるカラムラッチのデータセットからプロ
グラム完了までのシーケンスを示す図、図１７はマトリ
ックス状に配置されたメモリセルの回路を示す図、図１
８はメモリセルのしきい値電圧分布を示す図である。

【０１００】図２でも説明したように、本発明で用いる
ＮＯＲ型のメモリセルではしきい値電圧が高い状態（フ
ローティングゲートに電子が注入されている）を消去状
態“０" とし、しきい値電圧が低い状態（フローティン
グゲートから電子が引き抜かれた）をプログラム状態
“１" として扱う。図１７に示すマトリックス状に配置
されたメモリセルには、消去状態のメモリセルとプログ
ラム状態のメモリセルが混在している。具体的には、常
にプログラム状態にあるメモリセル５０１と、常に消去
状態にあるメモリセル５０２と、プログラム状態から消
去状態に書き換えられるメモリセル５０３と、消去状態
からプログラム状態に書き換えられるメモリセル５０４
が存在する。

【０１０１】図１８に示すしきい値電圧分布で、消去状
態５０６とプログラム状態５０５のセルが混在した状態
でメモリセルのプログラムを行う場合、一度消去を実施
して全てのセルのしきい値電圧を高くしなければならな
い。仮に消去をすることなく再プログラムを行えば、既
にプログラムされているメモリセル５０１に対してもプ
ログラム電圧が印加されるため、そのメモリセルではし
きい値電圧が更に下がり過プログラム５０７が行われ
る。過プログラム５０７が行われれば、メモリセルのし
きい値電圧が負になり、読み出し時にワード線電圧が０
Ｖでもメモリセル電流を流し、誤読み出しにつながる。
従って図１６におけるプログラム４０８前の消去４０５
は、必須のシーケンスである。

【０１０２】図１７の常に消去状態にあるメモリセル５
０２では、プログラム時にカラムラッチのデータが
“Ｌ" にセットされてプログラムは行なわれない。この
ようなメモリセルに対して消去／プログラムのサイクル
を繰り返しても消去だけが行われ、メモリセルのしきい
値電圧は徐々に上昇し過消去状態５０８となる。その状
態からプログラムを行うとフローティングゲートには過
大な電子が注入されているためトンネル酸化膜の電界が
高くなり酸化膜にダメージを及ぼす。

【０１０３】そこで、図１６に示すように消去／プログ
ラムのサイクルの前にプログラムベリファイ４０２とプ
リプログラム４０３を挿入して、図１８の常に消去状態
にあるメモリセルのプログラムを行えば消去状態５０６
からプログラム状態５０５となり、次の消去で過消去５
０８になることを回避できる。

【０１０４】消去状態とプログラム状態が混在したメモ
リセルのうち、常にプログラム状態にあるメモリセル５
０１を過プログラム５０７から救済するためにはプログ
ラム前の消去４０５が、常に消去状態にあるメモリセル
５０２を過消去５０８から救済するためには消去４０５
前のプリプログラム４０３が必要である。

【０１０５】図１６を使って本実施の形態６による半導
体記憶装置（不揮発性メモリ装置）の消去／プログラム
サイクルのフローを詳細に説明する。まず、ラッチデー
タセット４０１において、全カラムラッチに“Ｈ" のデ
ータをセットする。次にプログラムベリファイ４０２を
行い適正にプログラムされているメモリセルに接続され
たラッチを“Ｌ" にリセットする。プリプログラム４０
３では、ラッチが“Ｈ" にセットすなわち消去状態にあ
るメモリセルのみがプログラムされる。ここで、プリプ
ログラム４０３とプログラムベリファイ４０４はＡ回繰
り返される。消去／プログラムサイクルに十分な時間が
確保できればしきい値電圧が揃うまで繰り返せば良い
し、十分な時間が確保できなければＡ＝０として１度だ
けプログラムパルスを与えれば良い。ラッチデータセッ
ト４０１からプログラムベリファイ４０４までのフロー
は、アドレスをインクリメントしてワード線を切換え、
消去ブロックの全てのメモリセルに対して行う。

【０１０６】次に、消去４０５を実施し消去ブロック全
てのメモリセルのしきい値電圧を高くする。消去ベリフ
ァイ４０６では、メモリセルのしきい値が適正か否かを
判断し、メモリセルのしきい値電圧が揃うまでＢ回繰り
返される。消去ベリファイ４０６がパスすれば、プログ
ラムを行う。

【０１０７】プログラム４０８の準備として、ラッチデ
ータセット４０７においてカラムラッチにプログラムデ
ータをセットする。プログラムするメモリセルに接続さ
れたカラムラッチには“Ｈ" を、消去状態にしておくメ
モリセルのカラムラッチには“Ｌ" をセットし、図４に
て説明した手順でプログラム動作を行う。プログラムベ
リファイ４０９では、しきい値電圧が適正か否かを判断
しメモリセルのプログラム４０８が完了するまでＣ回繰
り返される。選択したワード線に対しプログラム４０８
が完了すれば、アドレスを切り替えて消去した全ワード
線に対しラッチデータセット４０７からプログラムベリ
ファイ４０９を繰り返す。消去した全ワード線のプログ
ラム４０８が完了すれば、プログラム完了４１０とな
る。

【０１０８】以上のように、本実施の形態６による半導
体記憶装置では、消去／プログラムのサイクルにおい
て、消去動作の前に消去状態であるメモリセルに対して
のみプリプログラムを行なった後にメモリセルに対する
消去を行ない、その後、プログラムを行なう構成とした
から、常に消去されているメモリセルの過消去５０８と
常にプログラムされているメモリセルの過プログラム５
０７を回避でき、しきい値電圧を揃えることができ、誤
読み出しを抑制でき、また、トンネル酸化膜にダメージ
を受けることによる素子破壊を抑制できる，不揮発性メ
モリ装置を実現できる。

【０１０９】実施の形態７．次に、本発明の実施の形態
７による半導体記憶装置（不揮発性メモリ装置）につい
て図面を参照しながら説明する。図１９はプログラム時
間に対するしきい値電圧の変化を示す図、図２０は本実
施の形態７による半導体記憶装置におけるベリファイ動
作の挿入タイミングを示す図である。

【０１１０】一般的に、フラッシュＥＥＰＲＯＭのプロ
グラムではプログラムパルスを印加したと同時にトンネ
ル酸化膜に電界が発生しＦＮトンネル電流が流れる。プ
ログラムを継続して行えばフローティングゲート中に蓄
積された電子はドレイン側から引き抜かれるためトンネ
ル酸化膜の電界が緩和され、しきい値電圧の変化は、図
１９に示すように徐々に緩くなる。

【０１１１】一定幅のプログラムパルスを繰り返し印加
し、その都度プログラムベリファイを行えばプログラム
ベリファイを含めた累積プログラム時間は長くなる。そ
こで、プログラムベリファイを初期のプログラムにおい
ては頻繁に行い、適正なしきい値電圧に近づくに従って
プログラムベリファイ頻度を少なくすれば、累積プログ
ラム時間を短くすることができる。

【０１１２】例えば、図２０に示すように１００μｓｅ
ｃのプログラムパルスを繰り返し印加し、メモリセルの
しきい値電圧を下げていくとすれば、プログラムベリフ
ァイは、 Ｔｐｖ ＝ Ｔｐｒｇ × ２＾（ｎ−１） （ｎ＝
１、２、・・・） Ｔｐｖ ：プログラムベリファイの挿入時間 Ｔｐｒｇ：プログラムパルス幅（１００μｓｅｃ） ｎ ：プログラムベリファイ回数 で求めたＴｐｖのタイミングで挿入すれば良い。

【０１１３】ｎ＝１すなわちプログラム開始から１００
μｓｅｃ後に１回目のプログラムベリファイを、ｎ＝２
すなわちプログラム開始から２００μｓｅｃ後に２回目
のプログラムベリファイを、ｎ＝３すなわちプログラム
開始から４００μｓｅｃ後に３回目のプログラムベリフ
ァイを、といった具合にプログラムの回数が増えしきい
値電圧が適正値に近づくほどプログラムベリファイの挿
入回数を減らせば、累積プログラム時間が削減可能であ
る。

【０１１４】なお、プログラムベリファイの挿入はプロ
グラム時間の関数として表したがプログラム時間を正規
化して Ｐｐｖ ＝ ２＾（ｎ−１） （ｎ＝１、２、・・・） Ｐｐｖ：プログラムベリファイの挿入ポイント ｎ ：プログラムベリファイ回数 としても良い。この場合、１、２、４、８、１６回目の
プログラムパルスを与えた後にプログラムベリファイを
行う。

【０１１５】実施の形態８．次に、本発明の実施の形態
８による半導体記憶装置（不揮発性メモリ装置）につい
て図面を参照しながら説明する。図２１はプログラムベ
リファイ電圧（ワード線電圧）とプログラム後のしきい
値電圧の関係を示す図である。図４でも説明したよう
に、プログラムベリファイではビット線ＢＬ０にプリチ
ャージを行い、ワード線ＷＬ０に１Ｖ程度のプログラム
ベリファイ電圧を与えて微少なメモリセル電流を流して
ビット線ＢＬ０をディスチャージさせる。メモリセルの
プログラムが適正に行われていればメモリセルＭＥＭ０
は、１μＡ程度の微少電流を流してプリチャージされた
ビット線ＢＬ０の電荷をディスチャージする。プログラ
ムが適正に行われていなければメモリセルＭＥＭ０は電
流を流さず、ビット線ＢＬ０はプリチャージされた電位
をそのまま保持する。ビット線ＢＬ０がディスチャージ
されればビット線電位検知回路が動作を開始し、ラッチ
に保持されているデータをリセットする。

【０１１６】図２１からも分かるように、プログラムベ
リファイ時のワード線の電圧は、プログラム後のしきい
値電圧に大きく影響を及ぼす。ワード線ＷＬ０の電圧を
高くすれば、ベリファイ時にメモリセル電流が多く確保
できるためビット線ＢＬ０のディスチャージが早く行わ
れ、ラッチの反転も早いタイミングで行われる。その結
果、メモリセルＭＥＭ０のしきい値電圧も高くなる。一
方、ワード線ＷＬ０の電圧を低くすれば、ベリファイ時
のメモリセル電流は小さくなり、しきい値電圧も低くな
る。

【０１１７】今後不揮発性メモリは、低電圧化が進むた
めプログラム後のしきい値電圧を低く抑えなければなら
ない。しかし、ワード線ＷＬ０に印加する電圧には限界
があるため、プログラム時のしきい値電圧を別の手法に
より低電圧化しなければならない。

【０１１８】図２２は本実施の形態７による半導体記憶
装置のプログラム動作を説明するためのフロー図であ
る。プログラム６０２の準備として、ラッチデータセッ
ト６０１においてカラムラッチにプログラムデータをセ
ットする。このラッチデータセット６０１ではプログラ
ムするメモリセルに接続されたカラムラッチには“Ｈ"
を、消去状態にしておくメモリセルのカラムラッチには
“Ｌ" をセットし、図４にて説明した手順でプログラム
動作を行う（プログラム６０２）。プログラムベリファ
イ６０３では、プログラムされたメモリセルのしきい値
電圧が適正か否かを判断しメモリセルのプログラム６０
２が完了するまでＤ回繰り返される。

【０１１９】プログラムベリファイ６０３がパスすれ
ば、再度プログラム（追加プログラム６０４）を行いメ
モリセルのしきい値電圧を下げる。ここで、メモリセル
のしきい値電圧は、１Ｖ前後に収束しているため、図１
９からもわかるように、短いプログラムパルスではしき
い値電圧が下がらない。そこで、Ｅ回追加プログラム６
０４を行いしきい値電圧を下げる。Ｅ回の追加プログラ
ム６０４が完了すれば、プログラム完了６０５となる。

【０１２０】以上のように、本実施の形態７による半導
体記憶装置では、プログラムベリファイがパスした後に
追加プログラムを行う構成としたので、プログラム後の
メモリセルのしきい値電圧を下げることができる。

【０１２１】

【発明の効果】以上のようにこの発明（請求項１）によ
れば、マトリックス状に配置された不揮発性のメモリセ
ルを有する半導体記憶装置において、上記メモリセルの
ドレインに接続されるビット線と、上記ビット線毎ある
いは数本のビット線に１つの割合で設けられたラッチ
と、上記ラッチとビット線を電気的に分離するトランス
ファーゲートと、上記ビット線の電圧を検知するビット
線電位検知回路と、上記ビット線電位検知回路の出力に
よってラッチのデータを反転させるラッチリセット回路
とを備えた構成としたから、僅かなメモリセル電流でも
容易にラッチのデータを書き換えられるため安定したプ
ログラムベリファイ動作を行うことができる不揮発性メ
モリ装置を実現できる効果がある。

【０１２２】また、この発明（請求項２）によれば、請
求項１記載の半導体記憶装置において、メモリセルへの
プログラムが適正に行われたか否かを判定するプログラ
ムベリファイ時に、上記メモリセルのドレインに接続さ
れたビット線のうち選択されたビット線だけをプリチャ
ージする手段と、上記プログラムベリファイ時に、選択
されたメモリセルのワード線にプログラムベリファイ電
圧を印加する手段と、上記プログラムベリファイ時に、
選択された上記メモリのセル電流によって決定されるビ
ット線電位を検知するビット線電位検知手段とを備え、
上記ラッチリセット回路は上記ビット線電位検知手段の
出力によりラッチのデータを反転させる構成としたか
ら、僅かなメモリセル電流でも容易にラッチのデータを
書き換えられるため安定したプログラムベリファイ動作
を行うことができる不揮発性メモリ装置を実現できる効
果がある。

【０１２３】また、この発明（請求項３）は、マトリッ
クス状に配置された不揮発性のメモリセルを有する半導
体記憶装置において、上記メモリセルのドレインに接続
されるビット線と、上記ビット線毎あるいは数本のビッ
ト線に１つの割合で設けられたラッチと、上記ラッチと
ビット線を電気的に分離するトランスファーゲートと、
上記ラッチの出力レベルをプログラム電圧及びベリファ
イドレイン電圧に電圧変換するレベルシフト回路と、上
記ビット線の電圧を検知するビット線電位検知回路と、
上記ビット線電位検知回路の出力によってラッチのデー
タを反転させるラッチリセット回路とを備えた構成とし
たから、僅かなメモリセル電流でも容易にラッチのデー
タを書き換えられるため安定したプログラムベリファイ
動作を行うことができる不揮発性メモリ装置を実現でき
る効果がある。また、ラッチの出力にレベルシフト回路
で電圧変換を行う構成とすることにより、Ｖｐｐの電位
が変化した際のリーク電流を抑制できる効果がある。

【０１２４】また、この発明（請求項４）によれば、マ
トリックス状に配置された不揮発性のメモリセルを有す
る半導体記憶装置において、メモリセルへのプログラム
が適正に行われたか否かを判定するプログラムベリファ
イ時に、上記メモリセルのドレインに接続されたビット
線のうち選択されたビット線だけをプリチャージする手
段と、選択されたメモリセルのワード線にプログラムベ
リファイ電圧を印加する手段と、非選択のメモリセルの
ワード線に負電圧を印加する手段とを備え、ビット線の
電位に基づいてラッチのデータを反転させる構成とした
から、プログラムベリファイ時に非選択のメモリセルか
らのリーク電流を抑制でき、誤判定を防止できる効果が
ある。

【０１２５】また、この発明（請求項５）は、マトリッ
クス状に配置された不揮発性のメモリセルを有する半導
体記憶装置において、上記メモリセルのドレインに接続
されるビット線と、上記ビット線毎あるいは数本のビッ
ト線に１つの割合で設けられたラッチと、上記ラッチと
ビット線を電気的に分離するトランスファーゲートと、
上記ビット線の電圧を検知するビット線電位検知回路
と、上記ビット線電位検知回路の出力によってラッチの
データを反転させるラッチリセット回路と、上記ビット
線電位検知回路に接続され任意のパルス幅を発生するこ
とのできるベリファイパルス発生回路とを備えた構成と
しかたから、ベリファイパルスの幅を変えてプログラム
ベリファイを行なうことにより、プログラムベリファイ
のパルス幅が短かければしきい値電圧は低く、パルス幅
が長ければしきい値電圧を高く設定することができ、パ
ルス幅によってソフト的にしきい値電圧の制御が可能と
なる効果がある。

【０１２６】また、この発明（請求項６）によれば、請
求項５記載の半導体記憶装置において、メモリセルへの
プログラムが適正に行われたか否かを判定するプログラ
ムベリファイ時に上記メモリセルのドレインに接続され
たビット線のうち選択されたビット線だけをプリチャー
ジする手段と、選択されたメモリセルのワード線にプロ
グラムベリファイ電圧を印加する手段と、非選択のメモ
リセルのワード線を０Ｖあるいは負の電位に設定する手
段と、パルス発生回路から発生したベリファイパルスの
期間中プログラムベリファイを実施する手段と、上記プ
ログラムパルスのパルス幅を短く設定してメモリセルの
しきい値電圧を低く設定する手段と、上記プログラムパ
ルスのパルス幅を長く設定してメモリセルのしきい値電
圧を高く設定する手段とを備えた構成としたから、パル
ス幅によってソフト的にしきい値電圧の制御が可能とな
る効果がある。

【０１２７】また、この発明（請求項７）によれば、安
定化電圧を出力するレギュレータにおいて、基準電圧を
発生させる手段と、レギュレータの出力電圧ノードと所
定電位ノードとの間に直列接続されたｎ個の抵抗として
機能する素子からなる分圧手段と、直列に接続された上
記ｎ段の抵抗として機能する素子のｍ段目（ｍはｎ−２
以下の整数）の素子の上記所定電位ノード側端と上記出
力電圧ノードとの間を制御信号に応じて接断するスイッ
チ手段と、上記ｎ段の抵抗として機能する素子のｎ段目
とｎ−１段目の接続点に現れる抵抗分圧された電圧と上
記基準電圧とを比較する手段と、上記比較手段の出力に
応じて上記出力電圧のノードへの電位の供給を制御する
手段とを備えた構成としたから、上記制御信号を切り換
えることにより複数種類の安定化電圧を出力可能なレギ
ュレータを実現できる効果がある。

【０１２８】また、この発明（請求項８）は、マトリッ
クス状に配置された不揮発性のメモリセルを有する半導
体記憶装置において、上記メモリセルのドレインに接続
されるビット線と、上記ビット線毎あるいは数本のビッ
ト線に１つの割合で設けられたラッチと、上記ラッチと
ビット線を電気的に分離するトランスファーゲートと、
上記ビット線の電圧を検知するビット線電位検知回路
と、上記ビット線電位検知回路の出力によってラッチの
データを反転させるラッチリセット回路と、上記メモリ
セルのプログラム電圧とベリファイドレイン電圧と消去
電圧を発生する昇圧回路と、上記昇圧回路の出力電圧を
入力とし、制御信号に応じて複数種類の安定化電圧を切
り換えて出力するレギュレータと、上記レギュレータに
対し上記制御信号を与える出力電圧コントロール手段と
を備えた構成としたから、僅かなメモリセル電流でも容
易にラッチのデータを書き換えられるため安定したプロ
グラムベリファイ動作を行うことができる不揮発性メモ
リ装置を実現でき、また、レギュレータによりワード線
の電圧とドレイン電圧の安定化できるのでプログラム中
のトンネル酸化膜に発生する電界を一定とでき、メモリ
セルのしきい値電圧のばらつきが低く抑えられる効果が
ある。

【０１２９】また、この発明（請求項９）によれば、請
求項８記載の半導体記憶装置において、上記カラムラッ
チ中のラッチが、その電源として上記レギュレータの出
力電圧が供給されるものであり、上記レギュレータの出
力電圧を変えることにより上記ラッチからビット線に印
加するプログラム電圧を変更できる構成としたから、複
数回のプログラムのそれぞれをより好ましいプログラム
電圧で行なうことのできる不揮発性メモリ装置を実現で
きる効果がある。

【０１３０】また、この発明（請求項１０）によれば、
マトリックス状に配置された不揮発性のメモリセルを有
する半導体記憶装置において、上記メモリセルのドレイ
ンに接続されるビット線と、上記ビット線毎あるいは数
本のビット線に１つの割合で設けられたラッチと、上記
ラッチとビット線を電気的に分離するトランスファーゲ
ートと、上記ラッチの出力レベルをプログラム電圧及び
ベリファイドレイン電圧に電圧変換するレベルシフト回
路と、上記ビット線の電圧を検知するビット線電位検知
回路と、上記ビット線電位検知回路の出力によってラッ
チのデータを反転させるラッチリセット回路と、上記メ
モリセルのプログラム電圧とベリファイドレイン電圧と
消去電圧を発生する昇圧回路と、上記昇圧回路の出力電
圧を入力とし、制御信号に応じて複数種類の安定化電圧
を切り換えて出力するレギュレータと、上記レギュレー
タに対し上記制御信号を与える出力電圧コントロール手
段とを備えた構成としたから、僅かなメモリセル電流で
も容易にラッチのデータを書き換えられるため安定した
プログラムベリファイ動作を行うことができる不揮発性
メモリ装置を実現でき、また、レギュレータによりワー
ド線の電圧とドレイン電圧の安定化できるのでプログラ
ム中のトンネル酸化膜に発生する電界を一定とでき、メ
モリセルのしきい値電圧のばらつきが低く抑えられる効
果がある。

【０１３１】また、この発明（請求項１１）によれば、
請求項１０記載の半導体記憶装置において、上記カラム
ラッチ中のレベルシフト回路が、その電源として上記レ
ギュレータの出力電圧が供給されるものであり、上記レ
ギュレータの出力電圧を変えることにより上記レベルシ
フト回路からビット線に印加するプログラム電圧を変更
できる構成としたから、複数回のプログラムのそれぞれ
をより好ましいプログラム電圧で行なうことのできる不
揮発性メモリ装置を実現できる効果がある。

【０１３２】また、この発明（請求項１２）によれば、
マトリックス状に配置された不揮発性のメモリセルを有
する半導体記憶装置において、上記メモリセルのドレイ
ンに接続されるビット線と、上記ビット線毎あるいは数
本のビット線に１つの割合で設けられたフリップフロッ
プと、隣接する上記フリップフロップのデータ入力端子
とデータ出力端子を接続することによって構成されたシ
フトレジスタと、上記フリップフロップとビット線を電
気的に分離するトランスファーゲートと、上記ビット線
の電圧を検知するビット線電位検知回路と、上記ビット
線電位検知回路の出力によってフリップフロップのデー
タを反転させるフリップフロップリセット回路と、上記
シフトレジスタにシリアルにデータを入力することによ
りプログラムデータをセットする手段とを備えた構成と
したから、入力データ端子のバンド幅を狭く設定でき、
レイアウト面積を小さくできる効果がある。

【０１３３】また、この発明（請求項１３）によれば、
マトリックス状に配置された不揮発性のメモリセルを有
する半導体記憶装置において、上記メモリセルのドレイ
ンに接続されるビット線と、上記ビット線毎あるいは数
本のビット線に１つの割合で設けられたフリップフロッ
プと、上記フリップフロップ群のデータ入力端子とデー
タ出力端子を接続することによって構成されたシフトレ
ジスタと、上記フリップフロップとビット線を電気的に
分離するトランスファーゲートと、上記フリップフロッ
プの出力レベルをプログラム電圧及びベリファイドレイ
ン電圧に電圧変換するレベルシフト回路と、上記ビット
線の電圧を検知するビット線電位検知回路と、上記ビッ
ト線電位検知回路の出力によってフリップフロップのデ
ータを反転させるフリップフロップリセット回路と、上
記シフトレジスタにシリアルにデータを入力することに
よりプログラムデータをセットする手段とを備えた構成
としたから、電圧変動によるフリップフロップへの影響
を抑制でき、安定動作を実現できる効果がある。

【０１３４】また、この発明（請求項１４）によれば、
マトリックス状に配置された不揮発性のメモリセルを有
する半導体記憶装置において、上記メモリセルのドレイ
ンに接続されるビット線と、上記ビット線毎あるいは数
本のビット線に１つの割合で設けられたラッチと、上記
ラッチとビット線を電気的に分離するトランスファーゲ
ートと、上記ラッチ出力の論理和あるいは論理積を求め
る回路と、プログラムベリファイ動作が完了したことを
出力するベリファイパス出力回路と、ラッチの出力が全
て同一データに設定された時にベリファイパス出力回路
にベリファイが完了したフラグを立てる手段とを備えた
構成としたから、カラムラッチの全出力に基づいてプロ
グラム完了を検知し、プログラム動作を終了できる不揮
発性メモリ装置を実現できる効果がある。

【０１３５】また、この発明（請求項１５）によれば、
マトリックス状に配置された不揮発性のメモリセルと、
メモリセルのコントロールゲートに接続されたワード線
と、上記メモリセルのドレインに接続されたビット線
と、上記メモリセルのソースに接続された複数のソース
線と、上記メモリセルをプログラムするために上記ビッ
ト線毎あるいは数本のビット線に１つの割合で設けられ
たラッチとを有し、上記メモリセルに対するプログラム
を行なうに際し、プログラムに先立ってメモリセルの消
去動作を行なう半導体記憶装置において、上記プログラ
ム動作に先立って行なわれる消去動作の前に消去状態に
あるメモリセルに対し当該メモリセルをプログラム状態
とするプリプログラムを行なう構成としたから、常に消
去されているメモリセルの過消去と常にプログラムされ
ているメモリセルの過プログラムを回避でき、しきい値
電圧を揃えることができ、誤読み出しを抑制でき、ま
た、トンネル酸化膜にダメージを受けることによる素子
破壊を抑制できる，不揮発性メモリ装置を実現できる効
果がある。

【０１３６】また、この発明（請求項１６）によれば、
マトリックス状に配置された不揮発性のメモリセルを有
し、該メモリセルのプログラムとプログラムが適正に行
われたか否かを判断するプログラムベリファイとを行な
う半導体記憶装置において、上記プログラムが行われた
後に上記プログラムベリファイを実行する手段と、上記
プログラムベリファイの判定結果がフェイルした場合に
再度メモリセルにプログラムを行う手段と、プログラム
回数が増えるに従ってプログラムベリファイ動作を任意
に間引く手段と、プログラムベリファイが間引かれた時
に連続してプログラムを行う手段とを備えた構成とした
から、プログラムベリファイを行なって複数回のプログ
ラムを行なう際の累積プログラム時間を削減できる効果
がある。

【０１３７】また、この発明（請求項１７）によれば、
請求項１６記載の半導体記憶装置において、メモリセル
のプログラムとプログラムが適正に行われたか否かを判
断するプログラムベリファイとを行なうに際し、上記プ
ログラムが行われた後に上記プログラムベリファイを実
行するシーケンス中で、一定のプログラムパルス幅をＴ
ｐｒｇ、プログラムベリファイ回数をｎとした時に、プ
ログラムベリファイを挿入するタイミングであるプログ
ラム開始からの経過時間Ｔｐｖが、 Ｔｐｖ ＝ Ｔｐｒｇ × ２＾（ｎ−１） （ｎ＝
１、２、・・・） を満たすものとしたから、プログラムベリファイを行な
って複数回のプログラムを行なう際の累積プログラム時
間を削減できる効果がある。

【０１３８】また、この発明（請求項１８）によれば、
請求項１６記載の半導体記憶装置において、メモリセル
のプログラムとプログラムが適正に行われたか否かを判
断するプログラムベリファイとを行なうに際し、上記プ
ログラムが行われた後に上記プログラムベリファイを実
行するシーケンス中で、プログラムベリファイ回数をｎ
とした時に、何回目のプログラム後にプログラムベリフ
ァイを挿入するかを示すベリファイポイントＰｐｖが、 Ｐｐｖ ＝ ２＾（ｎ−１） （ｎ＝１、２、・・・） を満たすものとしたから、プログラムベリファイを行な
って複数回のプログラムを行なう際の累積プログラム時
間を削減できる効果がある。

【０１３９】また、この発明（請求項１９）によれば、
マトリックス状に配置された不揮発性のメモリセルを有
する半導体記憶装置において、上記メモリセルのビット
線に接続されるビット線と、上記ビット線毎あるいは数
本のビット線に１つの割合で設けられたラッチと、上記
ラッチとビット線を電気的に分離するトランスファーゲ
ートと、上記ビット線に接続されたラッチのデータによ
りビット線を選択してプログラムする手段と、上記プロ
グラムが適正に行われたか否かを判断するプログラムベ
リファイ手段と、上記プログラムが行われた後に上記プ
ログラムベリファイを実行する手段と、上記プログラム
ベリファイの結果が適正にプログラムされたことを示す
ものであった後にさらにプログラムパルスを追加して追
加プログラムを行なう追加プログラム手段とを備えた構
成としたから、プログラム後のメモリセルのしきい値電
圧を下げることができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体記憶装置
（不揮発性メモリ装置）の構成を示すブロック図であ
る。

【図２】本発明の実施の形態１による半導体記憶装置
（不揮発性メモリ装置）に使用されるＮＯＲ型メモリセ
ルの断面構造を示す模式図である。

【図３】本発明の実施の形態１による半導体記憶装置
（不揮発性メモリ装置）に使用されるメモリセルのしき
い値電圧分布を示す図である。

【図４】本発明の実施の形態１による半導体記憶装置
（不揮発性メモリ装置）において用いられるビット線電
位検知回路を持つカラムラッチの構成を示す回路図であ
る。

【図５】本発明の実施の形態１による半導体記憶装置
（不揮発性メモリ装置）におけるカラムラッチの動作を
説明するためのタイミングチャート図である。

【図６】本発明の実施の形態１による半導体記憶装置
（不揮発性メモリ装置）の変形例において用いられるレ
ベルシフト回路を持つカラムラッチの構成を示す回路図
である。

【図７】本発明の実施の形態２による半導体記憶装置
（不揮発性メモリ装置）において用いられるカラムラッ
チの構成を示す回路図である。

【図８】プログラムベリファイパルス幅とメモリセルの
しきい値電圧との関係を示す図である。

【図９】本発明の実施の形態２による半導体記憶装置
（不揮発性メモリ装置）の変形例において用いられるカ
ラムラッチの構成を示す回路図である。

【図１０】本発明の実施の形態３による半導体記憶装置
（不揮発性メモリ装置）において用いられるレギュレー
タの構成を示す回路図である。

【図１１】本発明の実施の形態３による半導体記憶装置
（不揮発性メモリ装置）の構成を示す図である。

【図１２】本発明の実施の形態３による半導体記憶装置
（不揮発性メモリ装置）の変形例の構成を示す図であ
る。

【図１３】本発明の実施の形態４による半導体記憶装置
（不揮発性メモリ装置）において用いられるカラムラッ
チの構成を示す回路図である。

【図１４】本発明の実施の形態４による半導体記憶装置
（不揮発性メモリ装置）の変形例において用いられるカ
ラムラッチの構成を示す回路図である。

【図１５】本発明の実施の形態５による半導体記憶装置
（不揮発性メモリ装置）に用いられるカラムラッチのベ
リファイパス信号を出力する回路を示す図である。

【図１６】本発明の実施の形態６による半導体記憶装置
（不揮発性メモリ装置）の動作を説明するためのフロー
図である。

【図１７】本発明の実施の形態６による半導体記憶装置
（不揮発性メモリ装置）の動作を説明するための、マト
リックス状に配置されたメモリセルの回路図である。

【図１８】本発明の実施の形態６による半導体記憶装置
（不揮発性メモリ装置）の動作を説明するための、メモ
リセルのしきい値電圧分布図である。

【図１９】本発明の実施の形態７による半導体記憶装置
（不揮発性メモリ装置）を説明するための、プログラム
時間に対するメモリセルのしきい値電圧変化を示す図で
ある。

【図２０】本発明の実施の形態７による半導体記憶装置
（不揮発性メモリ装置）におけるプログラムベリファイ
挿入タイミングを説明するための図である。

【図２１】プログラムベリファイ時のワード線の電圧と
プログラム後のしきい値電圧の関係を示す図である。

【図２２】本発明の実施の形態８による半導体記憶装置
（不揮発性メモリ装置）における追加プログラムパルス
のフロー図である。

【図２３】従来のカラムラッチの構成を示す回路図であ
る。

【符号の説明】

１０１ メモリセルアレイ １０２ アドレスバッファ １０３ Ｘデコーダ １０４ Ｙデコーダ １０５ カラムラッチ １０６ センスアンプ １０７ 制御回路 １０８ 昇圧回路 １０９ レギュレータ １１０ データ入出力バッファ ２０１ コントロールゲート ２０２ フローティングゲート ２０３ トンネル酸化膜 ２０４ ソース ２０５ ドレイン ２０６ 基板 ３０１ 制御回路 ３０２ 負昇圧回路 ３０３ 負電圧レギュレータ ３０４ 正昇圧回路 ３０５ 正電圧レギュレータ ３０６ Ｘデコーダ ３０７ ブロック選択デコーダ ４０１ ラッチデータセット ４０２ プログラムベリファイ ４０３ プリプログラム ４０４ プログラムベリファイ ４０５ 消去 ４０６ 消去ベリファイ ４０７ ラッチデータセット ４０８ プログラム ４０９ プログラムベリファイ ４１０ プログラム完了 ５０１ 常時プログラム状態のメモリセル ５０２ 常時消去状態のメモリセル ５０３ プログラム状態から消去状態に書き換えられ
るメモリセル ５０４ 消去状態からプログラム状態に書き換えられ
るメモリセル ５０５ プログラム状態のメモリセルのしきい値電圧
分布 ５０６ 消去状態のメモリセルのしきい値分布 ５０７ 過プログラム ５０８ 過消去 ６０１ ラッチデータセット ６０２ プログラム ６０３ プログラムベリファイ ６０４ 追加プログラム ６０５ プログラム完了

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渕上 郁雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 道山 淳児 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配置された不揮発性の
   メモリセルを有する半導体記憶装置において、 上記メモリセルのドレインに接続されるビット線と、 上記ビット線毎あるいは数本のビット線に１つの割合で
   設けられたラッチと、 上記ラッチとビット線を電気的に分離するトランスファ
   ーゲートと、 上記ビット線の電圧を検知するビット線電位検知回路
   と、 上記ビット線電位検知回路の出力によってラッチのデー
   タを反転させるラッチリセット回路とを備えたことを特
   徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 メモリセルへのプログラムが適正に行われたか否かを判
   定するプログラムベリファイ時に、上記メモリセルのド
   レインに接続されたビット線のうち選択されたビット線
   だけをプリチャージする手段と、 上記プログラムベリファイ時に、選択されたメモリセル
   のワード線にプログラムベリファイ電圧を印加する手段
   と、 上記プログラムベリファイ時に、選択された上記メモリ
   のセル電流によって決定されるビット線電位を検知する
   ビット線電位検知手段とを備え、 上記ラッチリセット回路は上記ビット線電位検知手段の
   出力によりラッチのデータを反転させることを特徴とす
   る半導体記憶装置。
3. 【請求項３】 マトリックス状に配置された不揮発性の
   メモリセルを有する半導体記憶装置において、 上記メモリセルのドレインに接続されるビット線と、 上記ビット線毎あるいは数本のビット線に１つの割合で
   設けられたラッチと、 上記ラッチとビット線を電気的に分離するトランスファ
   ーゲートと、 上記ラッチの出力レベルをプログラム電圧及びベリファ
   イドレイン電圧に電圧変換するレベルシフト回路と、 上記ビット線の電圧を検知するビット線電位検知回路
   と、 上記ビット線電位検知回路の出力によってラッチのデー
   タを反転させるラッチリセット回路とを備えたことを特
   徴とする半導体記憶装置。
4. 【請求項４】 マトリックス状に配置された不揮発性の
   メモリセルを有する半導体記憶装置において、 メモリセルへのプログラムが適正に行われたか否かを判
   定するプログラムベリファイ時に、上記メモリセルのド
   レインに接続されたビット線のうち選択されたビット線
   だけをプリチャージする手段と、 選択されたメモリセルのワード線にプログラムベリファ
   イ電圧を印加する手段と、 非選択のメモリセルのワード線に負電圧を印加する手段
   とを備え、 ビット線の電位に基づいてラッチのデータを反転させる
   ことを特徴とする半導体記憶装置。
5. 【請求項５】 マトリックス状に配置された不揮発性の
   メモリセルを有する半導体記憶装置において、 上記メモリセルのドレインに接続されるビット線と、 上記ビット線毎あるいは数本のビット線に１つの割合で
   設けられたラッチと、 上記ラッチとビット線を電気的に分離するトランスファ
   ーゲートと、 上記ビット線の電圧を検知するビット線電位検知回路
   と、 上記ビット線電位検知回路の出力によってラッチのデー
   タを反転させるラッチリセット回路と、 上記ビット線電位検知回路に接続され任意のパルス幅を
   発生することのできるベリファイパルス発生回路とを備
   えたことを特徴とする半導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、 メモリセルへのプログラムが適正に行われたか否かを判
   定するプログラムベリファイ時に上記メモリセルのドレ
   インに接続されたビット線のうち選択されたビット線だ
   けをプリチャージする手段と、 選択されたメモリセルのワード線にプログラムベリファ
   イ電圧を印加する手段と、 非選択のメモリセルのワード線を０Ｖあるいは負の電位
   に設定する手段と、 パルス発生回路から発生したベリファイパルスの期間中
   プログラムベリファイを実施する手段と、 上記プログラムパルスのパルス幅を短く設定してメモリ
   セルのしきい値電圧を低く設定する手段と、 上記プログラムパルスのパルス幅を長く設定してメモリ
   セルのしきい値電圧を高く設定する手段とを備えたこと
   を特徴とする半導体記憶装置。
7. 【請求項７】 安定化電圧を出力するレギュレータにお
   いて、 基準電圧を発生させる手段と、 レギュレータの出力電圧ノードと所定電位ノードとの間
   に直列接続されたｎ個の抵抗として機能する素子からな
   る分圧手段と、 直列に接続された上記ｎ段の抵抗として機能する素子の
   ｍ段目（ｍはｎ−２以下の整数）の素子の上記所定電位
   ノード側端と上記出力電圧ノードとの間を制御信号に応
   じて接断するスイッチ手段と、 上記ｎ段の抵抗として機能する素子のｎ段目とｎ−１段
   目の接続点に現れる抵抗分圧された電圧と上記基準電圧
   とを比較する手段と、 上記比較手段の出力に応じて上記出力電圧のノードへの
   電位の供給を制御する手段とを備え、上記制御信号を切
   り換えることにより複数種類の安定化電圧を出力可能で
   あることを特徴とするレギュレータ。
8. 【請求項８】 マトリックス状に配置された不揮発性の
   メモリセルを有する半導体記憶装置において、 上記メモリセルのドレインに接続されるビット線と、 上記ビット線毎あるいは数本のビット線に１つの割合で
   設けられたラッチと、 上記ラッチとビット線を電気的に分離するトランスファ
   ーゲートと、 上記ビット線の電圧を検知するビット線電位検知回路
   と、 上記ビット線電位検知回路の出力によってラッチのデー
   タを反転させるラッチリセット回路と、 上記メモリセルのプログラム電圧とベリファイドレイン
   電圧と消去電圧を発生する昇圧回路と、 上記昇圧回路の出力電圧を入力とし、制御信号に応じて
   複数種類の安定化電圧を切り換えて出力するレギュレー
   タと、 上記レギュレータに対し上記制御信号を与える出力電圧
   コントロール手段とを備えたことを特徴とする半導体記
   憶装置。
9. 【請求項９】 請求項８記載の半導体記憶装置におい
   て、 上記カラムラッチ中のラッチは、その電源として上記レ
   ギュレータの出力電圧が供給されるものであり、 上記レギュレータの出力電圧を変えることにより上記ラ
   ッチからビット線に印加するプログラム電圧を変更でき
   ることを特徴とする半導体記憶装置。
10. 【請求項１０】 マトリックス状に配置された不揮発性
    のメモリセルを有する半導体記憶装置において、 上記メモリセルのドレインに接続されるビット線と、 上記ビット線毎あるいは数本のビット線に１つの割合で
    設けられたラッチと、 上記ラッチとビット線を電気的に分離するトランスファ
    ーゲートと、 上記ラッチの出力レベルをプログラム電圧及びベリファ
    イドレイン電圧に電圧変換するレベルシフト回路と、 上記ビット線の電圧を検知するビット線電位検知回路
    と、 上記ビット線電位検知回路の出力によってラッチのデー
    タを反転させるラッチリセット回路と、 上記メモリセルのプログラム電圧とベリファイドレイン
    電圧と消去電圧を発生する昇圧回路と、 上記昇圧回路の出力電圧を入力とし、制御信号に応じて
    複数種類の安定化電圧を切り換えて出力するレギュレー
    タと、 上記レギュレータに対し上記制御信号を与える出力電圧
    コントロール手段とを備えたことを特徴とする半導体記
    憶装置。
11. 【請求項１１】 請求項１０記載の半導体記憶装置にお
    いて、 上記カラムラッチ中のレベルシフト回路は、その電源と
    して上記レギュレータの出力電圧が供給されるものであ
    り、 上記レギュレータの出力電圧を変えることにより上記レ
    ベルシフト回路からビット線に印加するプログラム電圧
    を変更できることを特徴とする半導体記憶装置。
12. 【請求項１２】 マトリックス状に配置された不揮発性
    のメモリセルを有する半導体記憶装置において、 上記メモリセルのドレインに接続されるビット線と、 上記ビット線毎あるいは数本のビット線に１つの割合で
    設けられたフリップフロップと、 隣接する上記フリップフロップのデータ入力端子とデー
    タ出力端子を接続することによって構成されたシフトレ
    ジスタと、 上記フリップフロップとビット線を電気的に分離するト
    ランスファーゲートと、 上記ビット線の電圧を検知するビット線電位検知回路
    と、 上記ビット線電位検知回路の出力によってフリップフロ
    ップのデータを反転させるフリップフロップリセット回
    路と、 上記シフトレジスタにシリアルにデータを入力すること
    によりプログラムデータをセットする手段とを備えたこ
    とを特徴とする半導体記憶装置。
13. 【請求項１３】 マトリックス状に配置された不揮発性
    のメモリセルを有する半導体記憶装置において、 上記メモリセルのドレインに接続されるビット線と、 上記ビット線毎あるいは数本のビット線に１つの割合で
    設けられたフリップフロップと、 上記フリップフロップ群のデータ入力端子とデータ出力
    端子を接続することによって構成されたシフトレジスタ
    と、 上記フリップフロップとビット線を電気的に分離するト
    ランスファーゲートと、 上記フリップフロップの出力レベルをプログラム電圧及
    びベリファイドレイン電圧に電圧変換するレベルシフト
    回路と、 上記ビット線の電圧を検知するビット線電位検知回路
    と、 上記ビット線電位検知回路の出力によってフリップフロ
    ップのデータを反転させるフリップフロップリセット回
    路と、 上記シフトレジスタにシリアルにデータを入力すること
    によりプログラムデータをセットする手段とを備えたこ
    とを特徴とする半導体記憶装置。
14. 【請求項１４】 マトリックス状に配置された不揮発性
    のメモリセルを有する半導体記憶装置において、 上記メモリセルのドレインに接続されるビット線と、 上記ビット線毎あるいは数本のビット線に１つの割合で
    設けられたラッチと、 上記ラッチとビット線を電気的に分離するトランスファ
    ーゲートと、 上記ラッチ出力の論理和あるいは論理積を求める回路
    と、 プログラムベリファイ動作が完了したことを出力するベ
    リファイパス出力回路と、 ラッチの出力が全て同一データに設定された時にベリフ
    ァイパス出力回路にベリファイが完了したフラグを立て
    る手段とを備えたことを特徴とする半導体記憶装置。
15. 【請求項１５】 マトリックス状に配置された不揮発性
    のメモリセルと、メモリセルのコントロールゲートに接
    続されたワード線と、上記メモリセルのドレインに接続
    されたビット線と、上記メモリセルのソースに接続され
    た複数のソース線と、上記メモリセルをプログラムする
    ために上記ビット線毎あるいは数本のビット線に１つの
    割合で設けられたラッチとを有し、上記メモリセルに対
    するプログラムを行なうに際し、プログラムに先立って
    メモリセルの消去動作を行なう半導体記憶装置におい
    て、 上記プログラム動作に先立って行なわれる消去動作の前
    に消去状態にあるメモリセルに対し当該メモリセルをプ
    ログラム状態とするプリプログラムを行なうことを特徴
    とする半導体記憶装置。
16. 【請求項１６】 マトリックス状に配置された不揮発性
    のメモリセルを有し、該メモリセルのプログラムとプロ
    グラムが適正に行われたか否かを判断するプログラムベ
    リファイとを行なう半導体記憶装置において、 上記プログラムが行われた後に上記プログラムベリファ
    イを実行する手段と、 上記プログラムベリファイの判定結果がフェイルした場
    合に再度メモリセルにプログラムを行う手段と、 プログラム回数が増えるに従ってプログラムベリファイ
    動作を任意に間引く手段と、 プログラムベリファイが間引かれた時に連続してプログ
    ラムを行う手段とを備えたことを特徴とする半導体記憶
    装置。
17. 【請求項１７】 請求項１６記載の半導体記憶装置にお
    いて、 メモリセルのプログラムとプログラムが適正に行われた
    か否かを判断するプログラムベリファイとを行なうに際
    し、 上記プログラムが行われた後に上記プログラムベリファ
    イを実行するシーケンス中で、一定のプログラムパルス
    幅をＴｐｒｇ、プログラムベリファイ回数をｎとした時
    に、プログラムベリファイを挿入するタイミングである
    プログラム開始からの経過時間Ｔｐｖが、 Ｔｐｖ ＝ Ｔｐｒｇ × ２＾（ｎ−１） （ｎ＝
    １、２、・・・） を満たしていることを特徴とする半導体記憶装置。
18. 【請求項１８】 請求項１６記載の半導体記憶装置にお
    いて、メモリセルのプログラムとプログラムが適正に行
    われたか否かを判断するプログラムベリファイとを行な
    うに際し、上記プログラムが行われた後に上記プログラ
    ムベリファイを実行するシーケンス中で、プログラムベ
    リファイ回数をｎとした時に、何回目のプログラム後に
    プログラムベリファイを挿入するかを示すベリファイポ
    イントＰｐｖが、 Ｐｐｖ ＝ ２＾（ｎ−１） （ｎ＝１、２、・・・） を満たしていることを特徴とする半導体記憶装置。
19. 【請求項１９】 マトリックス状に配置された不揮発性
    のメモリセルを有する半導体記憶装置において、上記メ
    モリセルのビット線に接続されるビット線と、上記ビッ
    ト線毎あるいは数本のビット線に１つの割合で設けられ
    たラッチと、上記ラッチとビット線を電気的に分離する
    トランスファーゲートと、上記ビット線に接続されたラ
    ッチのデータによりビット線を選択してプログラムする
    手段と、上記プログラムが適正に行われたか否かを判断
    するプログラムベリファイ手段と、上記プログラムが行
    われた後に上記プログラムベリファイを実行する手段
    と、上記プログラムベリファイの結果が適正にプログラ
    ムされたことを示すものであった後にさらにプログラム
    パルスを追加して追加プログラムを行なう追加プログラ
    ム手段とを備えたことを特徴とする半導体記憶装置。