JPH11242894A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】書き込み、ベリファイ読み出し時間を短縮でき
る不揮発性半導体記憶装置およびそのデータ書き込み方
法を提供する 【解決手段】書き込み前に全ビット線電圧を電源電圧Ｖ
_CCに充電した後、ゲート電極がラッチ回路Ｑ２１，Ｑ２
２の第２の記憶ノードＮ２１ｂ，Ｎ２２ｂに接続された
ＮＭＯＳトランジスタＮＴ２５，ＮＴ２６を介してビッ
ト線を放電させることにより、高速にビット線充電を行
い、書き込み禁止電圧に接続されるビット線電圧を電源
電圧Ｖ_CCとすることにより、ドレイン側の選択ゲートの
しきい値電圧Ｖｔｈを下げるとともに、セルフ−ブース
トに対して余裕を持たせ、なおかつ並列的に書き込みを
行うことにより、これによりデータ書き込み前のビット
線充電時間が短縮され、結果的に全体の書き込み時間を
短縮でき、また、ベリファイ読み出しおよび通常読み出
しを高速に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルに少な
くとも３値以上のデータを記録する多値型の不揮発性半
導体記憶装置およびそのデータ書き込み方法に関するも
のである。

【０００２】

【従来の技術】フラッシュメモリ等の不揮発性半導体記
憶装置においては、１個のメモリセルトランジスタに
「０」、「１」の２つの値をとるデータを記録する２値
型のメモリセル構造が通常である。また、最近の半導体
記憶装置の大容量化の要望に伴い、１個のメモリセルト
ランジスタに少なくとも３値以上のデータを記録する、
いわゆる多値型の不揮発性半導体記憶装置が提案されて
いる（たとえば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ３２Ｍ
ｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ
ｐ１３２〜 参照）。

【０００３】図８はＮＡＮＤ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容との関係を示す図である。

【０００４】図８において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、〔ＩＯ_n+1 ，ＩＯ_n 〕で表され、〔Ｉ
Ｏ_n+1 ，ＩＯ_n 〕＝〔１，１〕，〔１，０〕，〔０，
１〕，〔０，０〕の４状態が存在する。すなわち、デー
タ「０」、データ「１」、データ「２」、データ「３」
の４状態が存在する。

【０００５】そして、多値データの書き込みをページ単
位（ワード線単位）で行うＮＡＮＤ型フラッシュメモリ
が提案されている（たとえば、文献；1996 IEEE Intern
ational Solid-State Circuits Conference 、ISSCC96/
SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb M
ulti-Level NAND Flash Memory For Mass Storage Appl
ication.pp32-33 、参照）。

【０００６】図９は、上記文献に開示されたページ単位
で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構
成を示す回路図である。図９において、１はメモリセル
アレイ、２は書込／読出制御回路、ＢＬ２，ＢＬ１はビ
ット線をそれぞれ示している。

【０００７】メモリセルアレイ１は、それぞれメモリセ
ルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモ
リストリングＡ０，Ａ１により構成されている。そし
て、メモリストリングＡ０はビット線ＢＬ１に接続さ
れ、メモリストリングＡ１はビット線ＢＬ２に接続され
ている。メモリストリングＡ０は、フローティングゲー
トを有する不揮発性半導体記憶装置からなるメモリセル
トランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続された
ＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセル
トランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａ
を介してビット線ＢＬ１に接続され、メモリセルトラン
ジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介し
て基準電位線ＶＧＬに接続されている。メモリストリン
グＡ１は、フローティングゲートを有する不揮発性半導
体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ〜
ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有してお
り、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ｂ
のドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ
２に接続され、メモリセルトランジスタＭＴ１５Ｂのソ
ースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに
接続されている。

【０００８】そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂの
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。

【０００９】書込／読出制御回路２は、ｎチャネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１７、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１，
Ｑ２により構成されている。

【００１０】ＮＭＯＳトランジスタＮＴ１は電源電圧Ｖ
_CCの供給ラインとビット線ＢＬ１との間に接続され、ゲ
ートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２は電源電圧Ｖ_CCの供給
ラインとビット線ＢＬ２との間に接続され、ゲートが禁
止信号ＩＨＢ２の供給ラインに接続されている。ＮＭＯ
ＳトランジスタＮＴ３およびＮＭＯＳトランジスタＮＴ
１の接続点とメモリストリングＡ０およびビット線ＢＬ
１との接続点との間にはデプレッション型のＮＭＯＳト
ランジスタＮＴ１８が接続され、ＮＭＯＳトランジスタ
ＮＴ４およびＮＭＯＳトランジスタＮＴ２の接続点とメ
モリストリングＡ１およびビット線ＢＬ２との接続点と
の間にはデプレッション型のＮＭＯＳトランジスタＮＴ
１９が接続されている。そして、ＮＭＯＳトランジスタ
ＮＴ１８，１９のゲートはデカップル信号供給線ＤＣＰ
Ｌに接続されている。

【００１１】デプレション型のＮＭＯＳトランジスタＮ
Ｔ１８およびＮＭＯＳトランジスタＮＴ１の接続点とバ
スラインＩＯｉとの間にＮＭＯＳトランジスタＮＴ３，
ＮＴ５，ＮＴ１６が直列に接続され、デプレション型の
ＮＭＯＳトランジスタＮＴ１９およびＮＭＯＳトランジ
スタＮＴ２の接続点とバスラインＩＯｉ＋1 との間にＮ
ＭＯＳトランジスタＮＴ４，ＮＴ７，ＮＴ１７が直列に
接続されている。また、ＮＭＯＳトランジスタＮＴ３と
ＮＴ５の接続点、ＮＭＯＳトランジスタＮＴ４とＮＴ７
の接続点がＮＭＯＳトランジスタＮＴ６を介して接地さ
れるとともに、ＰＭＯＳトランジスタＰＴ１のドレイ
ン、並びにＮＭＯＳトランジスタＮＴ８，ＮＴ１３のゲ
ートに接続されている。そして、ＮＭＯＳトランジスタ
ＮＴ６のゲートがリセット信号ＲＳＴの供給ラインに接
続され、ＰＭＯＳトランジスタＰＴ１のソースが電源電
圧Ｖ_CCの供給ラインに接続され、ＰＭＯＳトランジスタ
ＰＴ１のゲートが信号Ｖref の供給ラインに接続されて
いる。

【００１２】ラッチ回路Ｑ１の第１の記憶ノードＮ１ａ
がＮＭＯＳトランジスタＮＴ５とＮＴ１６との接続点に
接続され、第２の記憶ノードＮ１ｂが直列に接続された
ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０を介して接地さ
れている。ラッチ回路Ｑ２の第１の記憶ノードＮ２ａが
ＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接
続され、第２の記憶ノードＮ２ｂが直列に接続されたＮ
ＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地さ
れている。また、ＮＭＯＳトランジスタＮＴ８とＮＴ９
の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ
１１，ＮＴ１２を介して接地されている。ＮＭＯＳトラ
ンジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶
ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１
０のゲートはラッチ信号φＬＡＴ２の供給ラインに接続
され、ＮＭＯＳトランジスタＮＴ１１のゲートが第２の
記憶ノードＮ２ｂに接続され、ＮＭＯＳトランジスタＮ
Ｔ１２のゲートがラッチ信号φＬＡＴ１の供給ラインに
接続され、ＮＭＯＳトランジスタＮＴ１４，ＮＴ１５の
ゲートがラッチ信号φＬＡＴ３の供給ラインに接続され
ている。そして、カラムゲートとしてのＮＭＯＳトラン
ジスタＮＴ１６のゲートが信号Ｙｉの供給ラインに接続
され、ＮＭＯＳトランジスタＮＴ１７のゲートが信号Ｙ
ｉ＋1 の供給ラインに接続されている。

【００１３】また、図１０（ａ）は読み出し時のタイミ
ングチャートを示し、図１０（ｂ）は書き込み（プログ
ラム）時のタイミングチャートを示している。図１０
（ｂ）からわかるように、４値の書き込みは３ステップ
で行い、本来は各ステップでページ単位に書き込みを行
うすべてのセルが書き込み十分と判断された段階で次の
ステップに移行する。

【００１４】読み出し動作について説明する。まず、リ
セット信号ＲＳＴと信号ＰＧＭ１，２がハイレベルに設
定される。これにより、ラッチ回路Ｑ１，Ｑ２の第１の
記憶ノードＮ１ａ，Ｎ２ａが接地レベルに引き込まれ
る。その結果、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧を２．４Ｖとして読み出しが行われ
る。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り高ければセル電流が流れないことによりビット線電圧
はプリチャージ電圧を保持し、ハイがセンスされる。一
方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り低ければセル電流が流れることによりビット線電圧は
降下し、ローがセンスされる。次に、ワード線電圧１．
２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読
み出しが行われる。

【００１５】具体的にはセルデータが“００”の場合、
全てのワード線で電流が流れないためバスＩＯｉ＋1 ，
ＩＯｉには（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、制御信号φＬＡＴ１がハ
イレベルに設定される。このとき、セル電流が流れない
ことによりビット線はハイレベルに保たれるためＮＭＯ
ＳトランジスタＮＴ８が導通状態に保たれ、ラッチ回路
Ｑ２がクリアされていることによりラッチ回路Ｑ２の第
２の記憶ノードＮ２ｂはハイレベルに保たれるためＮＭ
ＯＳトランジスタＮＴ１１が導通状態に保たれる。した
がって、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，ＮＴ
１２が導通状態に保持され、ラッチ回路Ｑ１の第２の記
憶ノードＮ１ｂが接地レベルに引き込まれ、ラッチ回路
Ｑ１の第１の記憶ノードＮ１ａはハイレベルに遷移す
る。次にワード線電圧を１．２Ｖにして読むとき、制御
信号φＬＡＴ３をハイレベルに設定する。この時、セル
電流が流れないことによりビット線はハイレベルに保た
れるためＮＭＯＳトランジスタＮＴ１３が導通状態に保
たれ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地
レベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノー
ドＮ２ａはハイレベルに遷移する。最後にワード線電圧
を０Ｖにして読むとき、制御信号φＬＡＴ１をハイレベ
ルに設定する。この時、セル電流が流れないことにより
ビット線はハイレベルに保たれるためＮＭＯＳトランジ
スタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂがローレベルのためＮＭＯＳト
ランジスタＮＴ１１が非導通状態にとなり、ラッチ回路
Ｑ１の第１の記憶ノードＮ１ａはハイレベルを保持す
る。

【００１６】セルデータが“０１”の場合、ワード線電
圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，
ＩＯｉには（０，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、制御信号φＬＡＴ１がハ
イレベルに設定される。このとき、セル電流が流れるこ
とによりビット線はローレベルとなるためＮＭＯＳトラ
ンジスタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１
の第１の記憶ノードＮ１ａはローレベルを保持する。次
にワード線電圧を１．２Ｖにして読むとき、制御信号φ
ＬＡＴ３をハイレベルに設定する。この時、セル電流が
流れないことによりビット線はハイレベルに保たれるた
めＮＭＯＳトランジスタＮＴ１３が導通状態に保たれ、
ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レベル
に引き込まれ、ラッチ回路Ｑ２の第１の記憶ノードＮ２
ａはハイレベルに遷移する。最後にワード線電圧を０Ｖ
にして読むとき、制御信号φＬＡＴ１をハイレベルに設
定する。この時、セル電流が流れないことによりビット
線はハイレベルに保たれるためＮＭＯＳトランジスタＮ
Ｔ８が導通状態に保たれるが、ラッチ回路Ｑ２の第２の
記憶ノードＮ２ｂがローレベルのためＮＭＯＳトランジ
スタＮＴ１１が非導通状態となり、ラッチ回路Ｑ１の第
１の記憶ノードＮ１ａはローレベルを保持する。セルデ
ータが”１０”、”１１”の場合も同様にして各々ＩＯ
ｉ＋１，ＩＯｉには（０，１）、（０，０）が読み出さ
れる。

【００１７】次に、書き込み動作について説明する。図
９の回路においては、まず、ラッチ回路Ｑ１に格納され
ているデータによって書き込みが行われ、次にラッチ回
路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書
き込みが行われる。ここで書き込みデータが（Ｑ２，Ｑ
１）＝（１，０）の場合はラッチ回路Ｑ１は書き込み十
分となると“０”から“１”に反転するが、（Ｑ２，Ｑ
１）＝（０，０）の場合はラッチ回路Ｑ１は３ステップ
目の書き込みデータとしても使用する必要があるため第
１ステップで書き込み十分となっても“０”から“１”
に反転しない（できない）。

【００１８】各ステップでの書き込み終了判定は、注目
する側のラッチデータ（Ｑ２またはＱ１）が全て“１”
となった段階でそのステップの書き込み終了と判定す
る。書き込みデータ（Ｑ２，Ｑ１）＝（０，０）のセル
は、第１ステップでのラッチ回路Ｑ１の反転は起こらな
いからワイヤードＯＲによる終了判定は行われない。

【００１９】

【発明が解決しようとする課題】ところで、上述した回
路では、図１１に示すように、まずラッチ回路Ｑ１のデ
ータに応じて書込データが“１０”、“００”のセルの
書き込み（Ｓｔｅｐ１）を行った後、ラッチ回路Ｑ２の
データに応じて書込データが“０１”、“００”のセル
の書込（Ｓｔｅｐ２）を行い、最後に書込データが“０
０”のセルの書き込み（Ｓｔｅｐ３）を行う。すなわ
ち、上述した従来回路では、書込データが“１０”およ
び“０１”の書込はＳｔｅｐ１およびＳｔｅｐ２でしか
なされていないため、“１０”、“０１”の書き込み時
間はそのままＳｔｅｐ１およびＳｔｅｐ２の書込時間に
相当する。そして、書込データが“００”のセルはＳｔ
ｅｐ１〜Ｓｔｅｐ３の全てのＳｔｅｐで行われている
が、Ｓｔｅｐ２とＳｔｅｐ３の間で過剰書込に備えてＩ
ＳＰＰ電圧を下げてからＳｔｅｐ３の書込を行ってい
る。

【００２０】このことから書込データが“００”のセル
の書き込み時間はＳｔｅｐ３の書き込み時間とほぼ同じ
と推定される。このことより書き込みはシリアルに行わ
れ、このことが４値の書込時間が長くなる一因となって
いる。そして、図１１からわかるように、データ“１
０”と“０１”の書き込み時間の和とデータ“００”の
書き込み時間はほぼ同じ時間がかかっている。

【００２１】また、書き込みはセルフ−ブーストを用い
て行っているが、ビット線に充電する書き込み禁止電圧
は信号ＰＧＭ１、ＰＧＭ２が供給されるＮＭＯＳトラン
ジスタによってしきい値電圧Ｖｔｈ落ちしＶｃｃ−Ｖｔ
ｈ（Ｂ）（Ｖｔｈ（Ｂ）：バックバイアス効果の影響を
受けたＶｔｈ）となっている。この状態でセルフ−ブー
ストを可能にするためには、メモリセルのドレイン側の
選択ゲートを高く設定する必要があり、これは読み出し
動作の高速化を実現する場合には妨げとなる。さらに、
書き込み前のビット線充電をラッチで行っているが、ラ
ッチからみればビット線は電圧０Ｖの巨大なキャパシタ
であり、ラッチデータが“１”の場合ビット線と接触し
た瞬間にラッチデータが反転してしまう可能性がある。
これを回避するために書き込みデータに応じてビット線
を充電する際に、ＮＭＯＳトランジスタＮＴ５，ＮＴ７
のゲート電圧を低く設定して充電している。このため、
充電電流が小さくなり、ビット線充電に時間がかかって
いた。そして、ベリファイ読み出しに時間がかかってい
る。

【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込み、およびベリファイ読
み出し時間を短縮できる不揮発性半導体記憶装置および
そのデータ書き込み方法を提供することにある。

【００２３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、３値以上の
多ビットデータをページ単位でメモリセルに書き込む不
揮発性半導体記憶装置であって、書き込み前に全ビット
線を所定の電圧にプリチャージするプリチャージ手段
と、書き込みデータがラッチされるラッチ回路を有し、
アドレスに応じて選択されたビット線をラッチデータに
応じて放電させ、書き込みを並列に行う書込制御回路と
を有する。

【００２４】また、本発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルが複
数個接続され、その一端および他端がゲート電圧に応じ
て導通状態が制御される選択トランジスタを介してビッ
ト線および接地線に接続されたメモリストリングがマト
リクス状に配置され、同一行のメモリセルの制御ゲート
が共通のワード線に接続され、セルフ−ブーストを用い
て３値以上の多ビットデータをページ単位でメモリセル
に書き込む不揮発性半導体記憶装置であって、書き込み
前に全ビット線を所定の電圧にプリチャージするプリチ
ャージ手段と、書き込みデータがラッチされるラッチ回
路を有し、アドレスに応じて選択されたビット線をラッ
チデータに応じて放電させ、書き込みを並列に行う書込
制御回路とを有する。

【００２５】本発明では、上記書込制御回路は、ビット
線毎に対応して１ビット分の上記ラッチ回路が設けられ
ている。

【００２６】また、本発明では、上記ラッチ回路はラッ
チデータレベルを保持する第１の記憶ノードとその反転
レベルを保持する第２の記憶ノードとを有し、上記ラッ
チ回路の第２の記憶ノードのレベルが所定のレベルのと
き上記選択ビット線と基準電位とを接続するスイッチ手
段を有する。

【００２７】また、本発明では、上記書き込み動作時に
各書き込みビット毎に書き込み十分であるか否かの判定
を、ワード線電圧を低いレベルから高いレベルに順次に
上げて行うベリファイ読み出し回路を有する。

【００２８】また、本発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルを有
し、３値以上の多ビットデータをページ単位でメモリセ
ルに書き込む不揮発性半導体記憶装置のデータ書き込み
方法であって、書き込み前に全ビット線を所定の電圧に
プリチャージし、書き込み時に、アドレスに応じて選択
されたビット線をラッチデータに応じて放電させ、書き
込みを並列に行う。

【００２９】本発明によれば、書き込み前に全ビット線
が所定の電圧、たとえば電源電圧にプリチャージされた
後、書き込み時に、アドレスに応じて選択されたビット
線がラッチデータに応じて放電され、書き込みが並列的
に行われる。

【００３０】

【発明の実施の形態】第１実施形態 図１は、本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。この不揮発性半導体記憶
装置１０は、メモリアレイ１１、書込／読出制御回路１
２および判定回路２０により構成されている。

【００３１】メモリアレイ１１は、図１に示すように、
それぞれメモリセルが共通のワード線ＷＬ０〜ＷＬ１５
に接続されたメモリストリングＡ０，Ａ１により構成さ
れている。そして、メモリストリングＡ０はビット線Ｂ
Ｌ１に接続され、メモリストリングＡ１はビット線ＢＬ
２に接続されている。メモリストリングＡ０は、フロー
ティングゲートを有する不揮発性半導体記憶装置からな
るメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列
に接続されたＮＡＮＤストリングからなり、このＮＡＮ
ＤストリングのメモリセルトランジスタＭＴ０Ａのドレ
インが選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接
続され、メモリセルトランジスタＭＴ１５Ａのソースが
選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続さ
れている。メモリストリングＡ１は、フローティングゲ
ートを有する不揮発性半導体記憶装置からなるメモリセ
ルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続され
たＮＡＮＤストリングからなり、このＮＡＮＤストリン
グのメモリセルトランジスタＭＴ０Ｂのドレインが選択
ゲートＳＧ１Ｂを介してビット線ＢＬ２に接続され、メ
モリセルトランジスタＭＴ１５Ｂのソースが選択ゲート
ＳＧ２Ｂを介して基準電位線ＶＧＬに接続されている。

【００３２】そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂの
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。

【００３３】書込／読出制御回路１２は、ＮＭＯＳトラ
ンジスタＮＴ２１〜ＮＴ４３、ＰＭＯＳトランジスタＰ
Ｔ２１、インバータＩＮＶ２１、およびインバータの入
出力同士を結合してなるラッチ回路Ｑ２１，Ｑ２２によ
り構成されている。

【００３４】ノードＳＡ２１とビット線ＢＬ１との間
に、ＮＭＯＳトランジスタ２１およびデプレッション型
のＮＭＯＳトランジスタＮＴ４２が直列に接続され、ノ
ードＳＡ２１とビット線ＢＬ２との間に、ＮＭＯＳトラ
ンジスタ２２およびデプレッション型のＮＭＯＳトラン
ジスタＮＴ４３が直列に接続されている。そして、ＮＭ
ＯＳトランジスタＮＴ２２のゲート電極にアドレスデコ
ード信号Ａｉが供給され、ＮＭＯＳトランジスタＮＴ２
１のゲート電極に信号／Ａｉ（／は反転を示す）が供給
される。また、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４
３のゲートはデカップル信号供給線ＤＣＰＬに接続され
ている。

【００３５】ノードＳＡ２１と接地ラインＧＮＤとの間
にＮＭＯＳトランジスタＮＴ２４が接続され、ノードＳ
Ａ２１と電源電圧Ｖ_CCの供給ラインとの間にＰＭＯＳト
ランジスタＰＴ２１が接続されている。また、ＰＭＯＳ
トランジスタＰＴ２１のドレインとノードＳＡ２１との
接続点は、ＮＭＯＳトランジスタＮＴ２８およびＮＴ３
４のゲート電極に接続されている。ＮＭＯＳトランジス
タＮＴ２４のゲート電極にリセット信号ＲＳＴ１が供給
され、ＰＭＯＳトランジスタＰＴ２１のゲート電極に信
号Ｖｒｅｆが供給される。

【００３６】また、ノードＳＡ２１と接地ラインとの間
にＮＭＯＳトランジスタＮＴ２３，ＮＴ２５が直列に接
続され、また、ＮＭＯＳトランジスタＮＴ２３とＮＴ２
５との接続点と接地ラインとの間にＮＭＯＳトランジス
タＮＴ２６が接続されている。そして、ＮＭＯＳトラン
ジスタＮＴ２３のゲート電極に信号ＰＧＭが供給され、
ＮＭＯＳトランジスタＮＴ２５のゲート電極がラッチ回
路Ｑ２１の第２の記憶ノードＮ２１ｂに接続され、ＮＭ
ＯＳトランジスタＮＴ２６のゲート電極がラッチ回路Ｑ
２２の第２の記憶ノードＮ２２ｂに接続されている。

【００３７】ラッチ回路Ｑ２１の第１の記憶ノードＮ２
１ａと接地ラインとの間にＮＭＯＳトランジスタＮＴ２
７，ＮＴ２８が直列に接続されている。また、ラッチ回
路Ｑ２１の第２の記憶ノードＮ２１ｂとＮＭＯＳトラン
ジスタＮＴ２７およびＮＴ２８の接続点との間に、それ
ぞれ直列に接続されたＮＭＯＳトランジスタＮＴ２９，
ＮＴ３０、およびＮＭＯＳトランジスタＮＴ３１，ＮＴ
３２が並列して接続されている。

【００３８】ラッチ回路Ｑ２２の第１の記憶ノードＮ２
２ａと接地ラインとの間にＮＭＯＳトランジスタＮＴ３
３，ＮＴ３４が直列に接続されている。また、ラッチ回
路Ｑ２２の第２の記憶ノードＮ２２ｂとＮＭＯＳトラン
ジスタＮＴ３３およびＮＴ３４の接続点との間に、直列
に接続されたＮＭＯＳトランジスタＮＴ３５，ＮＴ３６
が接続されている。そして、ＮＭＯＳトランジスタＮＴ
３５のドレイン・ソースに対してＮＭＯＳトランジスタ
ＮＴ３７のドレイン・ソースが接続されている。

【００３９】そして、ＮＭＯＳトランジスタＮＴ２７，
ＮＴ３３のゲート電極にリセット信号ＲＳＴ２が供給さ
れ、ＮＭＯＳトランジスタＮＴ２９のゲート電極がラッ
チ回路Ｑ２２の第１の記憶ノードＮ２２ａに接続され、
ＮＭＯＳトランジスタＮＴ３１のゲート電極がラッチ回
路Ｑ２２の第２の記憶ノードＮ２２ｂに接続され、ＮＭ
ＯＳトランジスタＮＴ３５のゲート電極がラッチ回路Ｑ
２１の第１の記憶ノードＮ２１ａに接続されている。さ
らに、ＮＭＯＳトランジスタＮＴ３０のゲート電極に信
号φＬＡＴ３が供給され、ＮＭＯＳトランジスタＮＴ３
２のゲート電極に信号φＬＡＴ２が供給され、ＮＭＯＳ
トランジスタＮＴ３６のゲート電極に信号φＬＡＴ１が
供給され、ＮＭＯＳトランジスタＮＴ３７のゲート電極
に信号φＬＡＴ０が供給される。

【００４０】ラッチ回路Ｑ２１の第１の記憶ノードＮ２
１ａとバスラインＩＯｉとの間にＮＭＯＳトランジスタ
ＮＴ３８が接続され、ラッチ回路Ｑ２２の第１の記憶ノ
ードＮ２２ａとバスラインＩＯｉ＋1 との間にＮＭＯＳ
トランジスタＮＴ３９が接続されている。また、カラム
ゲートとしてのＮＭＯＳトランジスタＮＴ３８のゲート
が信号Ｙｉの供給ラインに接続され、ＮＭＯＳトランジ
スタＮＴ３９のゲートが信号Ｙｉ＋1 の供給ラインに接
続されている。

【００４１】さらに、インバータＩＮＶ２１の入力端子
が接地され、出力端子が判定回路２０に接続されてい
る。また、インバータＩＮＶ２１の出力端子と接地ライ
ンとの間にＮＭＯＳトランジスタＮＴ４０およびＮＴ４
１が並列に接続されている。そして、ＮＭＯＳトランジ
スタＮＴ４０のゲート電極が第１のラッチ回路Ｑ２１の
第２の記憶ノードＮ２１ｂに接続され、ＮＭＯＳトラン
ジスタＮＴ４１のゲート電極が第２のラッチ回路Ｑ２２
の第２の記憶ノードＮ２２ｂに接続されている。

【００４２】判定回路２０は、書き込み動作時に、全て
のメモリセルトランジスタに対して書き込みが終了した
か否かを、インバータＩＮＶ２１の出力ラインの電位で
判定する。具体的には、書き込みが完了すると各ラッチ
回路Ｑ２１，Ｑ２２の第１の記憶ノードＮ２１ａ，２２
ａが電源電圧Ｖ_CCレベルになり、第２の記憶ノードＮ２
１ｂ，２２ｂが接地レベルになる。その結果、ＮＭＯＳ
トランジスタＮＴ４０，ＮＴ４１が非導通状態に保持さ
れてインバータＩＮＶ２１の出力ラインの電位が電源電
圧Ｖ_CCレベルになり、これにより書き込みが終了したも
のと判定する。一方、書き込みが十分でないセルがある
場合には、各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノ
ードＮ２１ａ，２２ａのいずれか、あるいは全てが接地
レベルになり、第２の記憶ノードＮ２１ｂ，２２ｂが電
源電圧Ｖ_CCレベルになる。その結果、ＮＭＯＳトランジ
スタＮＴ４０またはＮＴ４１、あるいは両トランジスタ
が導通状態に保持されてインバータＩＮＶ２１の出力ラ
インの電位が接地レベルになり、これにより書き込みが
不十分なセルがあるものと判定する。

【００４３】次に、上記構成による、書き込み、ベリフ
ァイ読み出し、および読み出し動作について図面に関連
付けて順を追って説明する。

【００４４】まず、書き込み動作について、図２のタイ
ミングチャートに関連付けて説明する。

【００４５】書き込み動作開始前に、信号Ｖｒｅｆがロ
ーレベルに設定され、ＰＭＯＳトランジスタＰＴ２１が
導通状態に保持される。これにより、全ビット線が電源
電圧Ｖ_CCに充電される。このとき、ラッチデータに影響
がないように、信号ＰＧＭ、読み出し／ベリファイを制
御するための信号φＬＡＴ０〜φＬＡＴ３が接地レベル
（ローレベル）に設定され、ＮＭＯＳトランジスタＮＴ
２３，ＮＭＯＳトランジスタＮＴ３０，ＮＴ３２，ＮＴ
３６，ＮＴ３７が非導通状態に保持される。

【００４６】そして、このとき、アドレスデコード信号
Ａｉおよびその反転信号／ＡｉがＶｃｃ＋Ｖｔｈｈ
（Ｂ）（Ｖｔｈｈ（Ｂ）：高耐圧トランジスタのＶｔｈ
にバックバイアス効果の影響が加わった電圧）以上の電
圧に、高耐圧のデプレッション型トランジスタＮＴ４
２，ＮＴ４３を制御するための信号ＤＣＰＬが電源電圧
Ｖ_CCレベルに制御される。これにより、ＭＭＯＳトラン
ジスタＮＴ２１，ＮＴ２２，ＮＴ４２，ＮＴ４３が導通
状態となり、その結果、ビット線ＢＬ０，ＢＬ１はとも
に電源電圧Ｖ_CCに充電される。

【００４７】その後、アドレスの選択情報に基づいてア
ドレスデコード信号Ａｉ、／Ａｉのうち一方が接地レベ
ルに設定される。ここでは、ビット線ＢＬ２が選択され
るものとし、アドレスデコード信号Ａｉをハイレベルに
設定され、その反転信号／Ａｉが接地レベルに設定され
る場合を例に説明する。このとき、ＮＭＯＳトランジス
タＮＴ２１が非導通状態となることから、ビット線ＢＬ
１は電源電圧Ｖ_CCレベルでフローティング状態となる。
その後、信号Ｖｒｅｆが電源電圧Ｖ_CCレベルに切り換え
られ、いわゆるプリチャージ用ＰＭＯＳトランジスタＰ
Ｔ２１が非導通状態に保持され、信号ＰＧＭが電源電圧
Ｖ_CCレベルに切り換えられてＮＭＯＳトランジスタＮＴ
２３が導通状態に保持され、かつメモリセルのドレイン
側の選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲート電極に接続
された選択信号供給線ＳＳＬが電源電圧Ｖ_CCレベルに設
定される。

【００４８】このとき、書き込みデータが“１１”以外
の場合には、ラッチ回路Ｑ２１，Ｑ２２の第２の記憶ノ
ードＮ２１ｂ，Ｎ２２ｂの少なくとも一方がハイレベル
になっていて、ＮＭＯＳトランジスタＮＴ２５またはＮ
Ｔ２６のうちの少なくとも一方が導通状態に保持されて
いる。このため、ビット線は接地レベルに放電される。
なお、ビット線の放電は、ラッチデータの反転信号をゲ
ート入力となるＮＭＯＳトランジスタで行うため、急速
に放電してもタッチデータへの影響はない。書き込みデ
ータが“１１”の場合には、ＮＭＯＳトランジスタＮＴ
２５，ＮＴ２６ともに非導通状態に保持されることか
ら、ビット線電圧はプリチャージ電圧Ｖ_CCに保持され
る。

【００４９】この段階で、書き込みデータが“１１”以
外の場合、ビット線およびメモリセルのチャネルが接地
レベル、書き込みデータが“１１”の場合、ビット線は
Ｖ_CC、メモリセルのチャネルはＶｃｃ−ＶｔｈＤＳＧ
（Ｂ）以下の電圧、非選択ビット線“ＢＬ１”側のビッ
ト線はＶ_CC、メモリセルのチャネルはＶｃｃ−ＶｔｈＤ
ＳＧ（Ｂ）以下の電圧となる。ここで、ＮＭＯＳトラン
ジスタＮＴ２３を導通状態に保持させたまま、ワード線
が駆動電圧に立ち上げられて、書き込み動作に入る。

【００５０】このとき、書き込みデータが“１１”以外
の場合、ワード線電圧ＶＰＧＭとチャネル電圧０Ｖとの
電界によりファウラ−ノルドハイムトンネリング（Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ；以
後ＦＮトンネル）現象が起こり、セルの書き込みが起こ
る。すなわち、書き込みデータが“００”、“０１”、
“１０”のセルは書き込みがなされる。書き込みデータ
が“１１”の場合、および、非選択ビット線ＢＬ１側の
メモリセルでは、ワード線電位の立ち上がりによって、
容量結合によりチャネル電圧は持ち上がり、これにより
チャネルはドレイン側の選択ゲートＳＧ１ＡによってＢ
ビット線ＢＬ１から切り離される。そして、ワード線の
立ち上がりが完了した段階でチャネルは禁止電圧とな
り、ＦＮトンネル現象は起こらず、セルは消去状態に保
持される。

【００５１】ここで、書き込みデータ“１１”の場合お
よび非選択ビット線ＢＬ１側のセルの場合、ビット線Ｂ
Ｌ１はフローティング状態であるため、リークによって
ビット線電圧が降下することが危惧される。ビット線電
圧がＶｃｃ−ＶｔｈＤＳＧ（Ｂ）以下になるとドレイン
側の選択ゲートがオンし、ビット線とチャネルの容量比
（Ｃ_BL＞＞Ｃ_chn ）によりチャネル電圧がブースト電圧
（８Ｖ程度）から一気にＶｃｃ−ＶｔｈＤＳＧ（Ｂ）に
降下する。これにより、ＦＮトンネル現象を生じさせる
のに十分な電界がフローティングゲートとチャネル間に
かかり書き込みが起こってしまう。しかし、ドレイン側
の選択ゲートのしきい値電圧Ｖｔｈは通常高めに設定さ
れ、バックバイアスがかかった状態でのしきい値電圧Ｖ
ｔｈは少なくとも１. ５Ｖ以上になっている。電源電圧
Ｖ_CCを３Ｖとしても１. ５Ｖの電圧降下が起こらないと
この現象は起こらない。一方、１回の書き込み時間は１
０μｓ〜２０μｓである。この間で１. ５Ｖも電圧の降
下するリークがあるとした場合、μｓオーダーで読出を
行うＮＡＮＤ型フラッシュメモリでは読み出しが不可能
ということになる。以上より、リークによってビット線
電圧が降下し、書き込み禁止セルで書き込みが起こる現
象は起こりえない。

【００５２】書き込みを終了するときは、まず、ワード
線を０Ｖに立ち下げると同時に、信号ＤＣＰＬを接地レ
ベル、リセット信号ＲＳＴ１をハイレベルに設定して、
ビット線およびチャネルの電荷を放電され、しばらくし
てからドレイン側の選択ゲートが接続された選択信号供
給線ＳＳＬへの印加電圧を立ち下げる。これにより、１
回の書き込み動作が終了し、ベリファイ読み出し動作に
移行する。

【００５３】以上のように、書き込みデータのワイヤー
ド−ＯＲ（Ｗｉｒｅｄ−ＯＲ）によって書き込みを行う
ことにより、書き込む必要のあるメモリセルは同時に書
き込みが開始される。これにより、従来のようにＳｔｅ
ｐの切換わりでＩＳＰＰ電圧を下げる必要もないため、
図３に示すように、最終ワード線電圧に到達するまでの
ＩＳＰＰパルス数が削減され、結果的に書き込み時間の
短縮が実現される。

【００５４】次に、ベリファイ読み出し動作について、
図４のタイミングチャートに関連付けて説明する。ベリ
ファイ動作では、１回の書き込みが終了する毎に“０
０”、“０１”、“１０”の書き込みチェックが行われ
る。本実施形態では、従来のように高いレベルからベリ
ファイを行う（ワード線電圧をＶVF2 →ＶVF1 →ＶVF0
の順）と、各ベリファイ間でビット線の再充電が必要と
なることから、低いレベルからベリファイを行う（ワー
ド線電圧をＶVF0 →ＶVF1 →ＶBF2 の順）ことによりビ
ット線充電を１回としてベリファイ時間を短縮してい
る。なお、ＶVF0 ，ＶVF1 ，ＶBF2 はベリファイ用ワー
ド線電圧である。以下にベリファイ動作を具体的に説明
する。

【００５５】まず、信号ＤＣＰＬが接地レベルのまま、
信号Ｖｒｅｆが接地レベルに設定されて、ＰＭＯＳトラ
ンジスタＰＴ２１が導通状態に保持され、ビット線がＶ
ｔｈＤＥＰ（０Ｖ）（ゲートを０Ｖとしたデプレッショ
ン型トランジスタのしきい値電圧Ｖｔｈ）に充電され
る。これと同時にドレイン側の選択ゲートＳＧ１Ａ，Ｓ
Ｇ１Ｂのゲート電極が接続された選択信号供給線ＳＳＬ
に選択ストリングの非選択ワード線電圧と同じ電圧（Ｐ
５Ｖ：５. ０〜６. ０Ｖのある電圧）に設定される。充
電が完了した段階でビット線はＶｔｈＤＥＰ（０Ｖ）、
ノードＳＡ２１は電源電圧Ｖ_CCに充電されていてデプレ
ッション型トランジスタＮＴ４２，ＮＴ４３は自動的に
非導通状態となる。

【００５６】ここで、信号Ｖｒｅｆは、ビット線のリー
ク電流を補償するだけの電流をＰＭＯＳトランジスタＰ
Ｔ２１が流すことが可能な電圧に設定され、非選択メモ
リセルのワード線にＰ５Ｖ、選択セルのワード線にＶVF
0 が印加される。このとき、メモリセルのしきい値電圧
Ｖｔｈがワード線電圧ＶVF0 以上であればセル電流が流
れないことにより、ビット線はＶｔｈＤＥＰ（０Ｖ）、
ノードＳＡ２１は電源電圧Ｖ_CCに保持される。一方、メ
モリセルのしきい値電圧Ｖｔｈがワード線電圧ＶVF0 以
下であればセル電流が流れてビット線電圧は降下し、デ
プレッション型トランジスタＮＴ４２，ＮＴ４３は導通
状態となって、ビット線とノードＳＡ２１との間の電荷
の再配分が起こりノードＳＡ２１の電圧は急激にＶｔｈ
ＤＥＰ（０Ｖ）’（←ビット線プリチャージ電圧Ｖｔｈ
ＤＥＰ（０Ｖ）から若干降下した電圧）程度に降下す
る。

【００５７】ここで、信号φＬＡＴ３がハイレベルに設
定されると、ＮＭＯＳトランジスタＮＴ３０が導通状態
に保持される。このとき、書き込みデータが“１０”の
場合、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａが
ハイレベルであり、ＮＭＯＳトランジスタＮＴ２９が導
通状態に保持され、そしてノードＳＡ２１が電源電圧Ｖ
_CCに保持（Ｖｔｈ＞ＶＶＦ０：書き込み十分）されてい
ると、ＮＭＯＳトランジスタＮＴ２８が導通状態の保持
される。その結果、ラッチ回路Ｑ２１の第２の記憶ノー
ドＮ２１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２
１の第１の記憶ノードＮ２１ａがローレベルからハイレ
ベルに切り換わる。これにより、ラッチ回路Ｑ２２，Ｑ
２１のラッチデータは“１１”となり、以後の再書き込
みでは書き込みはなされない。一方、ノードＳＡ２１が
ＶｔｈＤＥＰ（０Ｖ）または書き込みデータが“０
１”、“００”の場合には，それぞれＮＭＯＳトランジ
スタＮＴ２８またはＮＴ２９が非導通状態に保持される
ことから、ラッチデータに変化はない。このため、再書
き込み時に書き込みがなされる。

【００５８】すなわち、ワード線電圧ＶVF0 でベリファ
イを行ったとき、しきい値電圧がワード線電圧より大き
い（Ｖｔｈ＞ＶVF0 ）ならば、ラッチ回路Ｑ２２，Ｑ２
１のラッチデータ“１０”は“１１”に変化( 反転)
し、その他の場合にはラッチデータに変化はない。

【００５９】次に、ワード線電圧がＶVF1 に設定されて
ベリファイ読み出しが行われ、一定時間経過後、信号φ
ＬＡＴ１がハイレベルに設定される。これにより、ＮＭ
ＯＳトランジスタＮＴ３６が導通状態に保持される。こ
のとき、書き込みデータが“０１”の場合、ラッチ回路
Ｑ２１の第１の記憶ノードＮ２１ａがハイレベルである
ことからＮＭＯＳトランジスタＮＴ３５が導通状態に保
持され、そしてノードＳＡ２１が電源電圧Ｖ_CCに保持
（Ｖｔｈ＞ＶVF1 ：書き込み十分）されていると、ＮＭ
ＯＳトランジスタＮＴ３４が導通状態に保持される。そ
の結果、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂ
が接地レベルに引き込まれ、ラッチ回路Ｑ２２の第１の
記憶ノードＮ２２ａがローレベルからハイレベルに切り
換わる。これにより、ラッチ回路Ｑ２２，Ｑ２１のラッ
チデータは“１１”となり、以後の再書き込みでは書き
込みはなされない。一方、ノードＳＡ２１がＶｔｈＤＥ
Ｐ（０Ｖ）または書き込みデータが“００”、“１０”
の場合には，それぞれＮＭＯＳトランジスタＮＴ３４ま
たはＮＴ３５が非導通状態に保持されることから、ラッ
チデータに変化なない。このため、再書き込み時に書き
込みがなされる。

【００６０】すなわち、ワード線電圧ＶVF1 でベリファ
イを行ったとき、しきい値電圧がワード線電圧より大き
い（Ｖｔｈ＞ＶVF1 ）ならば、ラッチ回路Ｑ２２，Ｑ２
１のラッチデータ“０１”は“１１”に変化( 反転)
し、その他の場合にはラッチデータに変化はない。

【００６１】最後に、ワード線電圧がＶVF2 に設定され
てベリファイ読み出しが行われ、一定時間経過後、信号
φＬＡＴ１およびφＬＡＴ０がハイレベルに設定され、
それから信号φＬＡＴ３がハイレベルに設定される。こ
れにより、ＮＭＯＳトランジスタＮＴ３６，ＮＴ３７が
導通状態に保持され、そしてＮＭＯＳトランジスタＮＴ
３０が導通状態に保持される。このとき、書き込みデー
タが“００”の場合、ノードＳＡ２１が電源電圧Ｖ_CCに
保持（Ｖｔｈ＞ＶVF2 ：書き込み十分）されていると、
ＮＭＯＳトランジスタＮＴ３４，ＮＴ２８が導通状態に
保持される。その結果、ラッチ回路Ｑ２２の第２の記憶
ノードＮ２２ｂが接地レベルに引き込まれ、ラッチ回路
Ｑ２２の第１の記憶ノードＮ２２ａがローレベルからハ
イレベルに切り換わる。これにより、ＮＭＯＳトランジ
スタＮＴ２９が導通状態に保持される。その後、信号φ
ＬＡＴ３がハイレベルに設定されると、上述したように
ＮＭＯＳトランジスタＮＴ３０が導通状態に保持され
る。その結果、ラッチ回路Ｑ２１の第２の記憶ノードＮ
２１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２１の
第１の記憶ノードＮ２２ａがローレベルからハイレベル
に切り換わる。これにより、ラッチ回路Ｑ２２，Ｑ２１
のラッチデータは“１１”となり、以後の再書き込みで
は書き込みはなされない。一方、ノードＳＡ２１がＶｔ
ｈＤＥＰ（０Ｖ）の場合には、ＮＭＯＳトランジスタＮ
Ｔ３４，ＮＴ２８は非導通状態に保持されることから、
ラッチデータに変化はない。このため、再書き込み時に
書き込みがなされる。

【００６２】すなわち、ワード線電圧ＶVF2 でベリファ
イを行ったとき、しきい値電圧がワード線電圧より大き
い（Ｖｔｈ＞ＶVF2 ）ならば、ラッチ回路Ｑ２２，Ｑ２
１のラッチデータ“００”は“１１”に変化( 反転)
し、その他の場合にはラッチデータに変化はない。

【００６３】以上の３Ｓｔｅｐのベリファイが終了した
後、すべてのセルが書き込み十分となっているとすべて
のラッチ回路Ｑ２２，Ｑ２１の第１の記憶ノードＮ２１
ａ，Ｎ２２ａはハイレベルとなっている。そして、ベリ
ファイ読み出し終了後、書き込み十分となっていれば各
ラッチ回路Ｑ２１，Ｑ２２の第２の記憶ノードＮ２１
ｂ，２２ｂが接地レベルになる。その結果、ＮＭＯＳト
ランジスタＮＴ４０，ＮＴ４１が非導通状態に保持され
てインバータＩＮＶ２１の出力ラインの電位が電源電圧
Ｖ_CCレベルになり、これにより書き込みが終了したもの
と判定される。一方、書き込みが十分でないセルがある
場合には、各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノ
ードＮ２１ａ，２２ａのいずれか、あるいは全てが接地
レベルになり、第２の記憶ノードＮ２１ｂ，２２ｂが電
源電圧Ｖ_CCレベルになる。その結果、ＮＭＯＳトランジ
スタＮＴ４０またはＮＴ４１、あるいは両トランジスタ
が導通状態に保持されてインバータＩＮＶ２１の出力ラ
インの電位が接地レベルになり、これにより書き込みが
不十分なセルがあるものと判定される。

【００６４】次に、読み出し動作について、図５のタイ
ミングチャートに関連付けて説明する。通常読み出し動
作では、読み出しに先立って信号ＤＣＰＬが接地レベル
に設定され、アドレスデコード信号Ａｉおよび／Ａｉの
一方が電源電圧Ｖ_CCに設定され、信号Ｖｒｅｆが接地レ
ベルに設定されて、選択ビット線がＶｔｈＤＥＰ（０
Ｖ）、ノードＳＡ２１が電源電圧Ｖ_CCにプリチャージさ
れると同時に、リセット信号ＲＳＴ２がハイレベルに設
定されて、ラッチ回路Ｑ２２，Ｑ２１のラッチデータが
ローレベルにリセットされる。

【００６５】ここで、通常読み出し時にベリファイと同
様に選択ワード線電圧をＶＲＤ０→ＶＲＤ１→ＶＲＤ２
の順で切り換えて読み出しを行った場合、ワード線電圧
ＶＲＤ０での読み出しでは図８の分布０〜分布２は、ノ
ードＳＡ２１が電源電圧Ｖ_CC程度であり、ラッチ回路Ｑ
２１のラッチデータの読み出しができない。これは分布
１では、ラッチ回路Ｑ２１のラッチデータをローレベル
に設定したいが、ハイレベルに反転されてしまうことに
よる。しかし、選択ワード線電圧をＶＲＤ２→ＶＲＤ１
→ＶＲＤ０の順で切り換えて読み出しを行った場合、分
布２のセルはワード線電圧ＶＲＤ２、ＶＲＤ１の読み出
しではメモリセルがオン状態になることによりビット線
およびノードＳＡ２１の電位は降下してしまうため、ベ
リファイ毎にプリチャージ（計２回）が必要となる。そ
こで、本実施形態では、選択ワード線電圧をＶＲＤ１→
ＶＲＤ２→ＶＲＤ０の順で切り換えることにより読み出
しが行われる。これにより、各ベリファイＳｔｅｐで確
実に目的とするラッチデータの反転ができ、なおかつ、
再プリチャージはワード線電圧ＶＲＤ２とワード線電圧
ＶＲＤ０での読み出し間の1 回となり読み出し時間が短
縮される。

【００６６】上述したように、ビット線／ノードＳＡ２
１のプリチャージとラッチ回路Ｑ２２，Ｑ２１のリセッ
トが終了した後、非選択ワード線がＰ５Ｖ、選択ワード
線がＶＲＤ１に設定され、一定時間経過後、信号φＬＡ
Ｔ１およびφＬＡＴ０がハイレベルに設定され、ＮＭＯ
ＳトランジスタＮＴ３６，ＮＴ３７が導通状態に保持さ
れて読み出しが行われる。このとき、メモリセルが分布
３、分布２であればセル電流が流れないことによりノー
ドＳＡ２１は電源電圧Ｖ_CC程度に保持され、ＮＭＯＳト
ランジスタＮＴ３４が導通状態に保持される。その結
果、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂが接
地レベルに引き込まれ、ラッチ回路Ｑ２２の第１の記憶
ノードＮ２２ａがローレベルからハイレベルに切り換わ
る。一方、メモリセルが分布１、分布０であればセル電
流が流れてノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）’に
下がるため、信号φＬＡＴ１およびφＬＡＴ０がハイレ
ベルに設定され、ＮＭＯＳトランジスタＮＴ３６，ＮＴ
３７が導通状態に保持されても、ＮＭＯＳトランジスタ
ＮＴ３４が非導通状態に保持されるため、ラッチ回路Ｑ
２２のラッチデータは変化しない。すなわち、選択ワー
ド線電圧ＶＲＤ１で読出を行ったときのラッチデータ
は、次のようになる。 分布３、２：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝ 分布１、０：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝

【００６７】次に、ビット線およびノードＳＡ２１をプ
リチャージしないまま、選択ワード線電圧がＶＲＤ２に
上げられて、一定時間経過後、信号φＬＡＴ３がハイレ
ベルに設定され、ＮＭＯＳトランジスタＮＴ３０が導通
状態に保持されて読み出しが行われる。なおこの段階で
分布３、２のビット線はＶｔｈＤＥＰ（０Ｖ）、ノード
ＳＡ２１は電源電圧Ｖ_CCに保持されている。一方、分布
１、０ではビット線およびノードＳＡ２１はＶｔｈＤＥ
Ｐ（０Ｖ）程度になっているが、ビット線およびノード
ＳＡ２１を再プリチャージしても選択ワード線電圧ＶＲ
Ｄ２で読み出しを行えば、ノードＳＡ２１は再びＶｔｈ
ＤＥＰ（０Ｖ）程度に落ちてしまう。このため、再プリ
チャージせずに選択ワード線電圧ＶＲＤ２で読み出しを
行っても読み出し結果には影響はない。

【００６８】このとき、ノードＳＡ２１の電位は、分布
１、０ではもともとＶｔｈＤＥＰ（０Ｖ）程度、分布２
でもセル電流が流れることによりＶｔｈＤＥＰ（０Ｖ）
程度になる。一方、分布３ではセル電流が流れないこと
によりノードＳＡ２１は電源電圧Ｖ_CC程度に保持され
る。ここで、信号φＬＡＴ３がハイレベルに設定される
と、ＮＭＯＳトランジスタＮＴ２９，ＮＴ３０，ＮＴ２
８の経路でラッチ回路Ｑ２１の第２の記憶ノードＮ２１
ｂは接地レベルに引き込まれ、ラッチ回路Ｑ２１のラッ
チデータはローレベルからハイレベルに切り換わる。一
方、セルが分布２〜０であればノードＳＡ２１はＶｔｈ
ＤＥＰ（０Ｖ）に下がるため、信号φＬＡＴ３がハイレ
ベルに設定されても、ＮＭＯＳトランジスタＮＴ２８は
非導通状態に保持されることから、ラッチ回路Ｑ２１の
ラッチデータは変化しない。すなわち、選択ワード線電
圧ＶＲＤ２で読出を行ったときのラッチデータは、次の
ようになる。 分布３ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｈ｝ 分布２ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝ 分布１、０：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝

【００６９】最後に、選択ワード線電圧がＶＲＤ０に設
定されると同時に、信号Ｖｒｅｆが０Ｖに設定され、ビ
ット線およびノードＳＡ２１が再プリチャージされる。
そして、一定時間経過後、信号φＬＡＴ３がハイレベル
に設定されて読み出しが行われる。このとき、分布３〜
１ではセル電流が流れないことによりノードＳＡ２１は
電源電圧Ｖ_CC程度に保持される。一方、分布０の場合の
みセル電流が流れてノードＳＡ２１はＶｔｈＤＥＰ（０
Ｖ）程度に落ちる。ここで、信号φＬＡＴ２がハイレベ
ルに設定されたとき、ラッチ回路Ｑ２２の第２の記憶ノ
ードＮ２２ｂがハイレベル、すなわち分布１、０で、ノ
ードＳＡ２１がハイレベル（分布１）のとき、ＮＭＯＳ
トランジスタＮＴ３１，ＮＴ３２，ＮＴ２８が導通状態
に保持され、ラッチ回路Ｑ２１の第２の記憶ノードＮ２
１ｂが接地レベルに引き込まれて、ラッチ回路Ｑ２１の
ラッチデータがローレベルからハイレベルに切り換わ
る。その他の場合には、ＮＭＯＳトランジスタＮＴ３１
またはＮＴ２８が非導通状態に保持され、ラッチ回路Ｑ
２１のラッチデータは変化しない。すなわち、選択ワー
ド線電圧ＶＲＤ１で読出を行ったときのラッチデータ
は、次のようになる。 分布３ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｈ｝ 分布２ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝ 分布１ ：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｈ｝ 分布０ ：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝

【００７０】以上により読み出し動作が終了する。

【００７１】以上説明したように、本第１の実施形態に
よれば、書き込み前に全ビット線電圧を電源電圧Ｖ_CCに
充電した後、ゲート電極がラッチ回路Ｑ２１，Ｑ２２の
第２の記憶ノードＮ２１ｂ，Ｎ２２ｂに接続されたＮＭ
ＯＳトランジスタＮＴ２５，ＮＴ２６を介してビット線
を放電させることにより、高速にビット線充電を行い、
書き込み禁止電圧に接続されるビット線電圧を電源電圧
Ｖ_CCとすることにより、ドレイン側の選択ゲートのしき
い値電圧Ｖｔｈを下げるとともに、セルフ−ブーストに
対して余裕を持たせ、なおかつ並列的に書き込みを行う
ことにより、これによりデータ書き込み前のビット線充
電時間が短縮され、結果的に全体の書き込み時間を短縮
でき、また、ベリファイ読み出しおよび通常読み出しを
高速に行うことができる利点がある。

【００７２】第２実施形態 図６は、本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示す回路図である。本第２の実施形態が第１
の実施形態に係る図１に示す回路と異なる点は、ＮＭＯ
ＳトランジスタＮＴ２３とＮＴ２５との間にＮＭＯＳト
ランジスタＮＴ４４が接続され、ＮＭＯＳトランジスタ
ＮＴ４４のゲート電極がラッチ回路Ｑ２２の第１の記憶
ノードＮ２２ａに接続され、さらにＮＭＯＳトランジス
タＮＴ２５のソースを接地ラインではなく、正のある電
圧ＶＢ（０＜ＶＢ＜Ｖｃｃ- ＶｔｈＤＳＧ（Ｂ））の電
圧源に接続されていることにある。本第２の実施形態で
は、書き込み時のビット線電圧がこの部分で制御され
る。その他の構成は図１の回路と同様である。

【００７３】このような構成において、ラッチ回路Ｑ２
２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝
｛Ｈ、Ｈ｝で書き込みデータが“１１”の場合、ラッチ
回路Ｑ２１，Ｑ２２の第２の記憶ノードＮ２１ｂ，Ｎ２
２ｂがともにローレベルであることから、ＮＭＯＳトラ
ンジスタＮＴ２５，ＮＴ２６がともに非導通状態に保持
され、ビット線電圧は電源電圧Ｖ_CCに保持される。

【００７４】ラッチ回路Ｑ２２，Ｑ２１のラッチデータ
が｛Ｑ２２、Ｑ２１｝＝｛Ｈ、Ｌ｝で書き込みデータが
“１０”の場合、ラッチ回路Ｑ２２の第２の記憶ノード
Ｎ２１ｂがローレベルで，ラッチ回路Ｑ２２の第１の記
憶ノードＮ２２ａおよびラッチ回路Ｑ２１の第２の記憶
ノードＮ２１ｂがハイレベルであることから、ＮＭＯＳ
トランジスタＮＴ２６が非導通状態に保持され、ＮＭＯ
ＳトランジスタＮＴ４４，ＮＴ２５が導通状態に保持さ
れ、ビット線電圧はＶＢとなる。

【００７５】ラッチ回路Ｑ２２，Ｑ２１のラッチデータ
が｛Ｑ２２、Ｑ２１｝＝｛Ｌ、Ｈ｝、｛Ｌ、Ｌ｝で書き
込みデータが“０１”、“００”の場合、ラッチ回路Ｑ
２２の第１の記憶ノードＮ２２ａがローレベルで，ラッ
チ回路Ｑ２２の第２の記憶ノードＮ２２ａがハイレベル
であることから、ＮＭＯＳトランジスタＮＴ４４が非導
通状態に保持され、ＮＭＯＳトランジスタＮＴ２６が導
通状態に保持され、ビット線電圧は接地レベルとなる。

【００７６】そして、ビット線を上記電圧に設定した後
でワード線を立ち上げると、チャネル電圧は、次のよう
になる。すなわち、ラッチ回路Ｑ２２，Ｑ２１のラッチ
データが｛Ｑ２２、Ｑ２１｝＝｛Ｈ、Ｈ｝で書き込みデ
ータが“１１”の場合、セルフ−ブーストによりチャネ
ルは書き込み禁止電圧（８Ｖ程度）にブーストされる。
ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、
Ｑ２１｝＝｛Ｈ、Ｌ｝で書き込みデータが“１０”の場
合、チャネル電圧はＶＢとなる。ラッチ回路Ｑ２２，Ｑ
２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｌ、
Ｈ｝、｛Ｌ、Ｌ｝で書き込みデータが“０１”、“０
０”の場合、チャネル電圧は接地レベルとなる。

【００７７】このとき、書き込み開始時のワード線電圧
をＶＰＧＭ＋ＶＢとした場合、書き込みデータが“１
０”のセルのゲート−チャネル間にかかる電圧はＶＰＧ
Ｍで従来と変わらない。一方、書き込みデータが“０
１”または“００”のセルのゲート−チャネル間にかか
る電圧はＶＰＧＭ＋ＶＢとなり、従来より高い電界がフ
ローティングゲート−チャネル間にかかる。しかし、書
き込みデータ“０１”または“００”の場合、書き込み
レベルが高いため、書き込みの速いメモリセルでも最初
の書き込みでいきなり判定レベルを越えるような状況は
考えにくい。さらに、ＩＳＰＰのステップ幅をΔＶとす
ると、第１の実施形態に比べて書き込みデータ“０
１”、“００”の書き込みは図７でＶＢ／ΔＶ発だけ先
のＩＳＰＰ書き込みパルスから書き込みを開始すること
と等価になり、一方、全体の書き込み時間を規定してい
るのは書き込みデータ“００”のセルであるため、全体
の書き込み時間は第１の実施形態に比べてさらに短縮さ
れる（図７参照）。

【００７８】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、セルフ−ブーストのマージン
が大きくなり、データ書き込み前のビット線充電時間が
短縮され、全体の書き込み時間を短縮でき、さらにはベ
リファイ読み出し、および通常読み出しを高速に行える
利点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。

【図２】図１の回路の書き込み動作を説明するためのタ
イミングチャートである。

【図３】図１の回路の書き込みシーケンスを示す図であ
る。

【図４】図１の回路のベリファイ読み出し動作を説明す
るためのタイミングチャートである。

【図５】図１の回路の読み出し動作を説明するためのタ
イミングチャートである。

【図６】本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示す回路図である。

【図７】図６の回路の書き込みシーケンスを示す図であ
る。

【図８】ＮＡＮＤ型フラッシュメモリにおいて、１個の
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タ内容との関係を示す図である。

【図９】従来のＮＡＮＤ型フラッシュメモリの要部構成
を示す回路図である。

【図１０】図９の回路の動作を説明するためのタイミン
グチャートである。

【図１１】従来の課題を説明するための図である。

【符号の説明】

１０…不揮発性半導体記憶装置、１１…メモリアレイ、
Ａ０，Ａ１…メモリストリング、ＷＬ０〜ＷＬ１５…ワ
ード線、ＢＬ０，ＢＬ１…ビット線、１２…書込／読出
制御回路、２０…安定回路、ＮＴ２１〜ＮＴ４４…ＮＭ
ＯＳトランジスタ、ＰＴ２１，ＰＴ２２…ＰＭＯＳトラ
ンジスタ、ＩＮＶ２１…インバータ、Ｑ２１，Ｑ２２…
ラッチ回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ワード線およびビット線への印加電圧に
   応じて電荷蓄積部に蓄積された電荷量が変化し、その変
   化に応じてしきい値電圧が変化し、しきい値電圧に応じ
   た値のデータを記憶するメモリセルを有し、３値以上の
   多ビットデータをページ単位でメモリセルに書き込む不
   揮発性半導体記憶装置であって、 書き込み前に全ビット線を所定の電圧にプリチャージす
   るプリチャージ手段と、 書き込みデータがラッチされるラッチ回路を有し、アド
   レスに応じて選択されたビット線をラッチデータに応じ
   て放電させ、書き込みを並列に行う書込制御回路とを有
   する不揮発性半導体記憶装置。
2. 【請求項２】 上記書込制御回路は、ビット線毎に対応
   して１ビット分の上記ラッチ回路が設けられている請求
   項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 上記ラッチ回路はラッチデータレベルを
   保持する第１の記憶ノードとその反転レベルを保持する
   第２の記憶ノードとを有し、 上記ラッチ回路の第２の記憶ノードのレベルが所定のレ
   ベルのとき上記選択ビット線と基準電位とを接続するス
   イッチ手段を有する請求項２記載の不揮発性半導体記憶
   装置。
4. 【請求項４】 上記書き込み動作時に各書き込みビット
   毎に書き込み十分であるか否かの判定を、ワード線電圧
   を低いレベルから高いレベルに順次に上げて行うベリフ
   ァイ読み出し回路を有する請求項１記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 ワード線およびビット線への印加電圧に
   応じて電荷蓄積部に蓄積された電荷量が変化し、その変
   化に応じてしきい値電圧が変化し、しきい値電圧に応じ
   た値のデータを記憶するメモリセルが複数個接続され、
   その一端および他端がゲート電圧に応じて導通状態が制
   御される選択トランジスタを介してビット線および接地
   線に接続されたメモリストリングがマトリクス状に配置
   され、同一行のメモリセルの制御ゲートが共通のワード
   線に接続され、セルフ−ブーストを用いて３値以上の多
   ビットデータをページ単位でメモリセルに書き込む不揮
   発性半導体記憶装置であって、 書き込み前に全ビット線を所定の電圧にプリチャージす
   るプリチャージ手段と、 書き込みデータがラッチされるラッチ回路を有し、アド
   レスに応じて選択されたビット線をラッチデータに応じ
   て放電させ、書き込みを並列に行う書込制御回路とを有
   する不揮発性半導体記憶装置。
6. 【請求項６】 上記書込制御回路は、ビット線毎に対応
   して１ビット分の上記ラッチ回路が設けられている請求
   項５記載の不揮発性半導体記憶装置。
7. 【請求項７】 上記ラッチ回路はラッチデータレベルを
   保持する第１の記憶ノードとその反転レベルを保持する
   第２の記憶ノードとを有し、 上記ラッチ回路の第２の記憶ノードのレベルが所定のレ
   ベルのとき上記選択ビット線と基準電位とを接続するス
   イッチ手段を有する請求項６記載の不揮発性半導体記憶
   装置。
8. 【請求項８】 上記書き込み動作時に各書き込みビット
   毎に書き込み十分であるか否かの判定を、ワード線電圧
   を低いレベルから高いレベルに順次に上げて行うベリフ
   ァイ読み出し回路を有する請求項５記載の不揮発性半導
   体記憶装置。
9. 【請求項９】 ワード線およびビット線への印加電圧に
   応じて電荷蓄積部に蓄積された電荷量が変化し、その変
   化に応じてしきい値電圧が変化し、しきい値電圧に応じ
   た値のデータを記憶するメモリセルを有し、３値以上の
   多ビットデータをページ単位でメモリセルに書き込む不
   揮発性半導体記憶装置のデータ書き込み方法であって、 書き込み前に全ビット線を所定の電圧にプリチャージ
   し、 書き込み時に、アドレスに応じて選択されたビット線を
   ラッチデータに応じて放電させ、書き込みを並列に行う
   不揮発性半導体記憶装置のデータ書き込み方法。