JP7166797B2 - 電圧生成回路、半導体記憶装置、及び電圧生成方法 - Google Patents

電圧生成回路、半導体記憶装置、及び電圧生成方法 Download PDF

Info

Publication number
JP7166797B2
JP7166797B2 JP2018113132A JP2018113132A JP7166797B2 JP 7166797 B2 JP7166797 B2 JP 7166797B2 JP 2018113132 A JP2018113132 A JP 2018113132A JP 2018113132 A JP2018113132 A JP 2018113132A JP 7166797 B2 JP7166797 B2 JP 7166797B2
Authority
JP
Japan
Prior art keywords
voltage
state
node
oscillation signal
switch element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018113132A
Other languages
English (en)
Other versions
JP2019216559A (ja
Inventor
旭 赤堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2018113132A priority Critical patent/JP7166797B2/ja
Priority to US16/438,498 priority patent/US10923173B2/en
Priority to CN201910504534.0A priority patent/CN110600063B/zh
Publication of JP2019216559A publication Critical patent/JP2019216559A/ja
Priority to JP2022135114A priority patent/JP7360518B2/ja
Application granted granted Critical
Publication of JP7166797B2 publication Critical patent/JP7166797B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/071—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps adapted to generate a negative voltage output from a positive voltage source
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/076—Charge pumps of the Schenkel-type the clock signals being boosted to a value being higher than the input voltage value

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dc-Dc Converters (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Description

本発明は、所望の電圧値を有する電圧を生成する電圧生成回路、電圧生成回路を含む半導体記憶装置、及び電圧生成方法に関する。
半導体記憶装置には、データの読出、書込又は消去を行うためにメモリセルに印加する正極性及び負極性の各種の電圧を生成する電圧生成回路が設けられている。
また、このような電圧生成回路として、電源電圧よりも高い正極性の電圧のみならず、負極性の電圧を生成することが可能なチャージポンプ回路が知られている（例えば特許文献１の図１及び図５参照）。
このチャージポンプ回路では、先ず、スイッチ手段としてのＭＯＳ型のトランジスタを介して接地電圧（０ボルト）をコンデンサの一端に印加する。更に、この間、当該コンデンサの他端に５ボルトの電源電圧を印加することにより、コンデンサを充電する。引き続き、上記トランジスタをオフ状態に切り替えると共に、コンデンサの他端に印加していた電源電圧を接地電圧に切り替えることにより、当該コンデンサの一端に負極性の電圧として－５ボルトの電圧を生成する。
ところで、上記したトランジスタのソースはコンデンサの一端に接続されているので、当該トランジスタのソースには－５ボルトが印加されることになる。よって、このトランジスタをオフ状態に設定するには、そのゲートに－５ボルト以下の制御電圧を印加する必要がある。
そこで、上記したチャージポンプ回路には、当該トランジスタをオフ状態に設定するために、そのゲートに供給する制御電圧を、接地電圧（０ボルト）から－５ボルトに変換するレベル変換回路が設けられている。
特開平１１－２９９２２７号公報
したがって、電圧生成回路としてチャージポンプ回路を採用した場合には、チャージポンプ動作を担うトランジスタを確実にオン・オフ制御させるためにレベル変換回路が必要となり、回路規模及び電力消費の増加を招いていた。
本発明は、回路規模及び電力消費の増大を抑制することが可能な電圧生成回路、半導体記憶装置、及び電圧生成方法を提供することを目的とする。
本発明に係る電圧生成回路は、直流の電圧を出力ノードに生成する電圧生成回路であって、第１電圧の状態及び第２電圧の状態を交互に繰り返す発振信号を生成する発振信号生成部と、前記発振信号を一端で受け、他端に前記出力ノードが接続されているコンデンサと、制御電圧を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、オン状態に設定されたときに前記第１電圧を前記出力ノードに印加するスイッチ素子と、前記発振信号が前記第１電圧の状態にある場合には前記出力ノードの電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオフ状態に設定し、前記発振信号が前記第２電圧の状態にある場合には前記第２電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオン状態に設定するスイッチ制御部と、を有し、前記スイッチ素子はトランジスタであり、前記トランジスタのドレインに前記第１電圧が印加されており、前記トランジスタのソースが前記出力ノードに接続されており、前記スイッチ制御部は、夫々のゲートで前記発振信号の位相を反転させた信号を受けると共に夫々のドレインが前記トランジスタのゲートに接続されている一対のトランジスタを含み、前記一対のトランジスタのうちの一方のトランジスタのソースには前記第２電圧が印加されており、前記一対のトランジスタのうちの他方のトランジスタのソースは前記出力ノードに接続されていることを特徴とする。
また、本発明に係る電圧生成回路は、直流の電圧を出力ノードに生成する電圧生成回路であって、第１電圧の状態及び第２電圧の状態を交互に繰り返す第１の発振信号、及び前記第１の発振信号の位相を反転させた第２の発振信号を生成する発振信号生成部と、第１及び第２のノードと、前記第１の発振信号を一端で受け、他端に前記第１のノードが接続されている第１のコンデンサと、前記第２の発振信号を一端で受け、他端に前記第２のノードが接続されている第２のコンデンサと、第１の制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記第１のノードに印加する第１のスイッチ素子と、第２の制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記第２のノードに印加する第２のスイッチ素子と、前記第１の発振信号が前記第１電圧の状態にある場合には前記第２電圧を前記第１の制御電圧として前記第１のスイッチ素子に供給することで前記第１のスイッチ素子をオフ状態に設定し、前記第１の発振信号が前記第２電圧の状態にある場合には前記第２のノードの電圧を前記第１の制御電圧として前記第１のスイッチ素子に供給することで前記第１のスイッチ素子をオン状態に設定する第１のスイッチ制御部と、前記第２の発振信号が前記第１電圧の状態にある場合には前記第２電圧を前記第２の制御電圧として前記第２のスイッチ素子に供給することで前記第２のスイッチ素子をオフ状態に設定し、前記第２の発振信号が前記第２電圧の状態にある場合には前記第１のノードの電圧を前記第２の制御電圧として前記第２のスイッチ素子に供給することで前記第２のスイッチ素子をオン状態に設定する第２のスイッチ制御部と、前記第１の制御電圧が前記第２電圧の状態にある場合にだけオン状態となって前記第１のノードの電圧を前記出力ノードに印加する第１の出力スイッチ素子と、前記第２の制御電圧が前記第２電圧の状態にある場合にだけオン状態となって前記第２のノードの電圧を前記出力ノードに印加する第２の出力スイッチ素子と、を有する。
また、本発明に係る電圧生成回路は、直流の電圧を出力ノードに生成する電圧生成回路であって、第１電圧の状態及び第２電圧の状態を交互に繰り返す第１の発振信号、前記第１の発振信号の立ち上がりエッジの位相を所定時間だけ早めた第２の発振信号、前記第１の発振信号の位相を反転させた第３の発振信号、及び前記第３の発振信号の立ち上がりエッジの位相を所定時間だけ早めた第４の発振信号を生成する発振信号生成部と、第１及び第２のノードと、前記第１の発振信号を一端で受け、他端に前記第１のノードが接続されている第１のコンデンサと、前記第３の発振信号を一端で受け、他端に前記第２のノードが接続されている第２のコンデンサと、第１の制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記第１のノードに印加する第１のスイッチ素子と、第２の制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記第２のノードに印加する第２のスイッチ素子と、前記第２の発振信号が前記第１電圧の状態にある場合には前記第２電圧を前記第１の制御電圧として前記第１のスイッチ素子に供給することで前記第１のスイッチ素子をオフ状態に設定し、前記第２の発振信号が前記第２電圧の状態にある場合には前記第２のノードの電圧を前記第１の制御電圧として前記第１のスイッチ素子に供給することで前記第１のスイッチ素子をオン状態に設定する第１のスイッチ制御部と、前記第４の発振信号が前記第１電圧の状態にある場合には前記第２電圧を前記第２の制御電圧として前記第２のスイッチ素子に供給することで前記第２のスイッチ素子をオフ状態に設定し、前記第４の発振信号が前記第２電圧の状態にある場合には前記第１のノードの電圧を前記第２の制御電圧として前記第２のスイッチ素子に供給することで前記第２のスイッチ素子をオン状態に設定する第２のスイッチ制御部と、前記第１の制御電圧が前記第２電圧の状態にある場合にだけオン状態となって前記第１のノードの電圧を前記出力ノードに印加する第１の出力スイッチ素子と、前記第２の制御電圧が前記第２電圧の状態にある場合にだけオン状態となって前記第２のノードの電圧を前記出力ノードに印加する第２の出力スイッチ素子と、を有する。
本発明に係る半導体記憶装置は、複数のメモリセルと、前記メモリセルにデータを書き込む又は前記メモリセルからデータを読出すための電圧を出力ノードに生成する電圧生成回路と、を含む半導体記憶装置であって、前記電圧生成回路は、第１電圧の状態及び第２電圧の状態を交互に繰り返す発振信号を生成する発振信号生成部と、前記発振信号を一端で受け、他端に前記出力ノードが接続されているコンデンサと、制御電圧を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記出力ノードに印加するスイッチ素子と、前記発振信号が前記第１電圧の状態にある場合には前記出力ノードの電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオフ状態に設定し、前記発振信号が前記第２電圧の状態にある場合には前記第２電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオン状態に設定するスイッチ制御部と、を有し、前記スイッチ素子はトランジスタであり、前記トランジスタのドレインに前記第１電圧が印加されており、前記トランジスタのソースが前記出力ノードに接続されており、前記スイッチ制御部は、夫々のゲートで前記発振信号の位相を反転させた信号を受けると共に夫々のドレインが前記トランジスタのゲートに接続されている一対のトランジスタを含み、前記一対のトランジスタのうちの一方のトランジスタのソースには前記第２電圧が印加されており、前記一対のトランジスタのうちの他方のトランジスタのソースは前記出力ノードに接続されていることを特徴とする。
本発明に係る電圧生成方法は、第１電圧の状態及び第２電圧の状態を交互に繰り返す発振信号を生成する発振信号生成部と、前記発振信号を一端で受け、他端に前記出力ノードが接続されているコンデンサと、制御電圧を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記出力ノードに印加するスイッチ素子と、を含む電圧生成回路の電圧生成方法であって、前記発振信号が前記第１電圧の状態にある場合には前記出力ノードの電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオフ状態に設定し、前記発振信号が前記第２電圧の状態にある場合には前記第２電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオン状態に設定する。
本発明では、第１電圧の状態及び第２電圧の状態を交互に繰り返す発振信号をコンデンサの一端に供給する。尚、コンデンサの他端には、直流の電圧が生成される出力ノードが接続されている。
更に、本発明では、発振信号が第１電圧の状態にある場合にはオフ状態、第２電圧の状態にある場合にはオン状態となって第１電圧を出力ノードに印加するスイッチ素子を以下のようにスイッチ制御部で制御することで、出力ノードに直流の電圧を生成する。
すなわち、スイッチ制御部が、発振信号が第１電圧の状態にある場合には第２電圧を制御電圧としてスイッチ素子に供給することで当該スイッチ素子をオフ状態に設定する。一方、発振信号が第２電圧の状態にある場合には、スイッチ制御部は、出力ノードの電圧を制御電圧としてスイッチ素子に供給することで当該スイッチ素子をオン状態に設定する。
かかるスイッチ制御部によれば、出力ノードに生成された直流の電圧が第１電圧及び第２電圧のいずれよりも高い又は低い場合にも、スイッチ素子を確実にオン状態又はオフ状態に設定することが可能となる。更に、上記発振信号を夫々のゲートで受ける一対のトランジスタからなるインバータで当該スイッチ制御部を構成できるので、回路規模及び電力消費量を抑えることが可能となる。
本発明に係る電圧生成回路を含む半導体記憶装置２００の概略構成を示すブロック図である。 本発明に係る電圧生成回路１０の構成の一例を示す回路図である。 電圧生成回路１０の構成の他の一例を示す回路図である。 図３に示す電圧生成回路１０の内部動作の一例を示すタイムチャートである。 図４に示す電圧生成回路１０の変形例を示す回路図である。 図５に示す電圧生成回路１０の内部動作の一例を示すタイムチャートである。 電源電圧を昇圧した正極性の電圧を生成する電圧生成回路２０の構成を示す回路図である。 図７に示す電圧生成回路２０の内部動作の一例を示すタイムチャートである。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る電圧生成回路を含む半導体記憶装置２００の概略構成を示すブロック図である。半導体記憶装置２００は、電源部１００、メモリセルアレイ１０１、ロウデコーダ１０２、メモリ制御部１０３及びカラムデコーダ１０４を有する。
メモリセルアレイ１０１は、ビット線ＢＬ１～ＢＬｍ（ｍは２以上の整数）と、これらビット線ＢＬ１～ＢＬｍと交叉して配列されたワード線ＷＬ１～ＷＬｎ（ｎは２以上の整数）とを含む。更に、ビット線ＢＬとワード線ＷＬとによる各交叉部にメモリセル（図示せず）が形成されている。メモリセルの各々は、ワード線ＷＬを介して供給された選択電圧、及びビット線ＢＬを介して供給された書込電圧又は読出電圧に応じて、２値又は多値のデータの書き込み及び読み出しを行う。
ロウデコーダ１０２は、メモリ制御部１０３から供給された制御信号に応じて、メモリセルアレイ１０１のワード線ＷＬ１～ＷＬｎに、データ読出又は書込用の選択電圧を印加する。
カラムデコーダ１０４は、メモリ制御部１０３から供給された制御信号に応じて、メモリセルアレイ１０１のビット線ＢＬ１～ＢＬｍに接地電圧、読出電圧又は書込電圧を印加する。
メモリ制御部１０３は、外部から書込指令、読出指令等を表すメモリ制御信号、及びアドレスに応じて、メモリセルアレイ１０１に対してデータの書込、読出又は消去を運促す各種制御信号をロウデコーダ１０２及びカラムデコーダ１０４に供給する。
電源部１００は、外部電源（図示せぬ）から供給された電源電圧ＶＣＣに基づき、メモリ制御部１３を動作させる内部電源電圧を生成し、これをメモリ制御部１３に供給する。また、電源部１００は、電源電圧ＶＣＣに基づき書込電圧、読出電圧、及び消去電圧用の各種電圧を生成し、カラムデコーダ１０４に供給する。
更に、電源部１００は、電源電圧ＶＣＣに基づき、選択電圧用の負極性の電圧を生成し、これをロウデコーダ１０２に供給する。
図２は、電源部１００に含まれており、例えば選択電圧用の負極性の電圧として直流の電圧Ｖｏｕｔを生成する電圧生成回路１０の構成の一例を示す回路図である。
図２に示すように、電圧生成回路１０は、クロック生成部１１、負電圧生成部１２、及びスイッチ制御部１３を含む。
クロック生成部１１は、正極性の電源電圧ＶＣＣの状態と、この電源電圧ＶＣＣよりも低い接地電圧ＶＳＳ（例えば０ボルト）の状態とを交互に繰り返す発振信号としてクロック信号ＣＫ１、及びクロック信号ＣＫ１の位相を反転させた、いわゆる逆相信号であるクロック信号ＣＫ１Ｂを生成し、負電圧生成部１２及びスイッチ制御部１３に供給する。
負電圧生成部１２は、ｎチャネルＭＯＳ（Metal Oxide Semiconductor)型のトランジスタＮ０、コンデンサＣ１及びＣ２を含む、いわゆるチャージポンプ回路である。
コンデンサＣ１は、その一端でクロック信号ＣＫ１を受ける。コンデンサＣ１の他端はノードｎ１に接続されている。コンデンサＣ２の一端はノードｎ１に接続されており、その他端には接地電圧ＶＳＳが印加されている。
トランジスタＮ０のソースには接地電圧ＶＳＳが印加されており、そのドレインがノードｎ１に接続されている。トランジスタＮ０のゲートは、ノードｎ３を介してスイッチ制御部１３と接続されている。
スイッチ制御部１３は、ｐチャネルＭＯＳ型のトランジスタＰ１、及びｎチャネルＭＯＳ型のトランジスタＮ１を含む。
トランジスタＰ１及びＮ１各々のゲートはクロック信号ＣＫ１の逆相信号であるクロック信号ＣＫ１Ｂを受ける。トランジスタＰ１及びＮ１各々のドレインはノードｎ３を介して、負電圧生成部１２のトランジスタＮ０のゲートに接続されている。トランジスタＮ１のソースはノードｎ１に接続されており、トランジスタＰ１のソースには電源電圧ＶＣＣが印加されている。
以下に、図２に示す電圧生成回路１０の動作について説明する。
先ず、ノードｎ１が負極性の電圧となる状態において、クロック信号ＣＫ１が電源電圧ＶＣＣの状態（以下、論理レベル１の状態とも称する）にある間は、このクロック信号ＣＫ１に応じてコンデンサＣ１が充電される。尚、この間、当該クロック信号ＣＫ１Ｂは接地電圧ＶＳＳである。これにより、クロック信号ＣＫ１Ｂに応じてトランジスタＰ１がオン状態となり、電源電圧ＶＣＣが制御電圧として当該トランジスタＰ１及びノードｎ３を介してトランジスタＮ０のゲートに印加される。よって、トランジスタＮ０はオン状態となり、このトランジスタＮ０を介して接地電圧ＶＳＳがノードｎ１に印加される。
その後、クロック信号ＣＫ１が電源電圧ＶＣＣの状態から接地電圧ＶＳＳの状態（以下、論理レベル０の状態とも称する）に遷移すると、コンデンサＣ１が放電し、ノードｎ１の電圧が低下する。その結果、当該ノードｎ１の電圧が負極性の状態となる。コンデンサＣ２は、ノードｎ１の負極性の電圧の状態を維持する。尚、この間、当該クロック信号ＣＫ１Ｂは電源電圧ＶＣＣである。これにより、クロック信号ＣＫ１Ｂに応じてトランジスタＮ１がオン状態となり、負電圧であるノードｎ１の電圧が制御電圧として、当該トランジスタＮ１及びノードｎ３を介してトランジスタＮ０のゲートに印加される。よって、トランジスタＮ０はオフ状態となる。
このように、図２に示す電圧生成回路１０では、クロック信号ＣＫ１及びその位相反転信号であるクロック信号ＣＫ１Ｂに応じて上記した一連の動作を繰り返し行うことにより、ノードｎ１に負極性の電圧を生成し、これを直流の電圧Ｖｏｕｔとして出力する。尚、コンデンサＣ１及びＣ２の静電容量により、電圧Ｖｏｕｔの負極性の電圧値を任意の電圧値に設定することができる。
ここで、負極性の電圧の状態になるノードｎ１に接続されているトランジスタＮ０を確実にオン状態及びオフ状態に設定する為に、図２に示すスイッチ制御部１３では、トランジスタＰ１及びＮ１からなるインバータ構成を採用している。
すなわち、クロック信号ＣＫ１Ｂが論理レベル１の状態にある間は、トランジスタＰ１及びＮ１のうちのＮ１がオン状態となり、トランジスタＮ１及びノードｎ３を介して負極性の電圧が制御電圧としてトランジスタＮ０のゲートに供給される。この際、トランジスタＮ０のドレインにはノードｎ１の負極性の電圧が印加されているものの、そのゲートには負極性の電圧であるノードｎ１の電圧が印加されるので、トランジスタＮ０は確実にオフ状態に設定され、その状態を維持する。
一方、クロック信号ＣＫ１Ｂが論理レベル０の状態にある間は、トランジスタＰ１及びＮ１のうちのＰ１がオン状態となり、トランジスタＰ１及びノードｎ３を介して、ノードｎ１の電源電圧であるＶＣＣが制御電圧としてトランジスタＮ０のゲートに供給される。この際、そのゲートには電源電圧であるＶＣＣが印加されるので、トランジスタＮ０は確実にオン状態に設定される。
このように、電圧生成回路１０では、クロック信号ＣＫ１Ｂが電源電圧ＶＣＣの状態にある場合にはオフ状態、接地電圧ＶＳＳの状態にある場合にはオン状態となって接地電圧ＶＳＳをノードｎ１に印加することでノードｎ１に直流の負極性の電圧を生成するトランジスタＮ０を、以下のように制御する。
すなわち、スイッチ制御部１３が、クロック信号ＣＫ１の逆相信号であるＣＫ１Ｂが電源電圧ＶＣＣの状態にある場合にはノードｎ１の電圧を制御電圧としてトランジスタＮ０のゲートに供給することでトランジスタＮ０をオフ状態に設定する。一方、クロック信号ＣＫ１Ｂが接地電圧ＶＳＳの状態にある場合には、スイッチ制御部１３は、電源電圧ＶＣＣを制御電圧としてトランジスタＮ０のゲートに供給することでトランジスタＮ０をオン状態に設定する。
このようなスイッチ制御部によれば、出力ノードに生成された直流の電圧が接地電圧ＶＳＳよりも低い負極性の電圧であっても、トランジスタＮ０を確実にオフ状態に設定することが可能となる。更に、図２に示すように、クロック信号ＣＫ１の逆相信号であるＣＫ１Ｂを夫々のゲートで受ける一対のトランジスタ（Ｐ１、Ｎ１）からなるインバータで当該スイッチ制御部１３を構成できるので、回路規模及び電力消費量を抑えることが可能となる。
図３は、電圧生成回路１０の構成の他の一例を示す回路図である。
図３に示す電圧生成回路１０は、クロック生成部１１ａ、第１及び第２の回路ブロックＢＬＫ１及びＢＬＫ２を有する。
クロック生成部１１ａは、図４に示すように、正極性の電源電圧ＶＣＣの状態と、接地電圧ＶＳＳ（例えば０ボルト）の状態とを交互に繰り返す発振信号としてクロック信号ＣＫ１を生成し、これを第１の回路ブロックＢＬＫ１に供給する。
更に、クロック生成部１１ａは、図４に示すように、クロック信号ＣＫ１の位相を反転させた発振信号としてクロック信号ＣＫ１Ｂを生成し、第２の回路ブロックＢＬＫ２に供給する。
回路ブロックＢＬＫ１は、図２に示す負電圧生成部１２及びスイッチ制御部１３と、ｎチャネルＭＯＳ型のトランジスタＳＷ１と、を含む。尚、回路ブロックＢＬＫ１では、スイッチ制御部１３のトランジスタＮ１のソースは、ノードｎ１には接続されておらず、回路ブロックＢＬＫ２に含まれるノードｎ２に接続されている。
更に、回路ブロックＢＬＫ１では、ノードｎ１がトランジスタＳＷ１のソースに接続されており、トランジスタＳＷ１のゲートがノードｎ３を介してトランジスタＰ１及びＮ１各々のドレイン、並びにトランジスタＰ０のゲートに接続されている。トランジスタＳＷ１のドレインはノードｎ０に接続されている。
回路ブロックＢＬＫ２は、負電圧生成部２２、スイッチ制御部２３、及びｎチャネルＭＯＳ型のトランジスタＳＷ２を含む。
尚、負電圧生成部２２は、負電圧生成部１２と同様な回路構成、つまりトランジスタＰ０、コンデンサＣ１及びＣ２を有する。スイッチ制御部２３は、スイッチ制御部１３と同様な回路構成、つまり、トランジスタＰ１及びＮ１からなるインバータ構成を採用している。
負電圧生成部２２では、コンデンサＣ１が、その一端でクロック信号ＣＫ１Ｂを受ける。当該コンデンサＣ１の他端はノードｎ２に接続されている。また、コンデンサＣ２の一端はノードｎ２に接続されており、その他端には接地電圧ＶＳＳが印加されている。
更に、負電圧生成部２２では、トランジスタＰ０のドレインに接地電圧ＶＳＳが印加されており、当該トランジスタＰ０のソースがノードｎ２に接続されている。また、当該トランジスタＰ０のゲートが、ノードｎ４を介して、スイッチ制御部２３のトランジスタＰ１及びＮ１各々のドレインと、トランジスタＳＷ２のゲートと、に接続されている。
トランジスタＳＷ２のソースには上記したノードｎ２が接続されており、そのドレインはノードｎ０に接続されている。
スイッチ制御部２３では、トランジスタＰ１及びＮ１各々のゲートでクロック信号ＣＫ１Ｂを受ける。更に、スイッチ制御部２３では、トランジスタＮ１のソースは回路ブロックＢＬＫ１のノードｎ１に接続されており、トランジスタＰ１のソースには電源電圧ＶＣＣが印加されている。
以下に、図３に示す構成からなる電圧生成回路１０の動作について、図４に示すタイムチャートを参照しつつ説明する。
例えば、図４に示すように、クロック信号ＣＫ１が電源電圧ＶＣＣの状態となる偶数の周期ＣＹ２、ＣＹ４、ＣＹ６、・・・では、クロック信号ＣＫ１に応じて、回路ブロックＢＬＫ１に含まれる負電圧生成部１２のコンデンサＣ１が充電される。更に、この間、当該クロック信号ＣＫ１に応じてスイッチ制御部１３のトランジスタＮ１がオン状態となる。これにより、回路ブロックＢＬＫ２のノードｎ２の電圧、つまり後述する負極性の電圧Ｖａを有する制御電圧が、スイッチ制御部１３のトランジスタＮ１及びノードｎ３を介して、負電圧生成部１２のトランジスタＰ０のゲートに印加される。よって、トランジスタＰ０はオン状態となり、接地電圧ＶＳＳをノードｎ１に印加する。
すなわち、図４に示すように、偶数の周期ＣＹ２、ＣＹ４、ＣＹ６、・・・では、回路ブロックＢＬＫ１側のノードｎ１は接地電圧ＶＳＳの状態となり、ノードｎ３は負極性の電圧Ｖａの状態となる。
その後、クロック信号ＣＫ１が電源電圧ＶＣＣの状態から接地電圧ＶＳＳの状態に遷移すると、負電圧生成部１２のコンデンサＣ１が放電し、ノードｎ１の電圧が低下する。その結果、当該ノードｎ１には、
Ｖａ＝－Ｃ１ｕ・ＶＣＣ／（Ｃ１ｕ＋Ｃ２ｕ）
Ｃ１ｕ：Ｃ１の静電容量
Ｃ２ｕ：Ｃ２の静電容量
にて表される負極性の電圧Ｖａが生成される。
更に、クロック信号ＣＫ１が接地電圧ＶＳＳの状態にある間、スイッチ制御部１３のトランジスタＰ１がオン状態となり、電源電圧ＶＣＣがノードｎ３に印加される。
よって、図４に示すように、奇数の周期ＣＹ１、ＣＹ３、ＣＹ５、・・・では、回路ブロックＢＬＫ１側のノードｎ１は負極性の電圧Ｖａの状態となり、ノードｎ３は電源電圧ＶＣＣの状態となる。
また、クロック信号ＣＫ１Ｂが電源電圧ＶＣＣの状態となる奇数の周期ＣＹ１、ＣＹ３、ＣＹ５、・・・では、クロック信号ＣＫ１Ｂに応じて、回路ブロックＢＬＫ２に含まれる負電圧生成部２２のコンデンサＣ１が充電される。更に、この間、当該クロック信号ＣＫ１Ｂに応じてスイッチ制御部２３のトランジスタＮ１がオン状態となり、回路ブロックＢＬＫ１側のノードｎ１の負極性の電圧が制御電圧として、スイッチ制御部２３のトランジスタＮ１及びノードｎ４を介して、負電圧生成部２２のトランジスタＰ０のゲートに印加される。これにより、トランジスタＰ０はオン状態となり、このトランジスタＰ０を介して接地電圧ＶＳＳがノードｎ２に印加される。
すなわち、図４に示すように、奇数の周期ＣＹ１、ＣＹ３、ＣＹ５、・・・では、回路ブロックＢＬＫ２側のノードｎ２は接地電圧ＶＳＳの状態となり、ノードｎ４は負極性の電圧Ｖａの状態となる。
その後、クロック信号ＣＫ１Ｂが電源電圧ＶＣＣの状態から接地電圧ＶＳＳの状態に遷移すると、負電圧生成部２２のコンデンサＣ１が放電し、ノードｎ２の電圧が低下する。その結果、当該ノードｎ２には、
Ｖａ＝－Ｃ１ｕ・ＶＣＣ／（Ｃ１ｕ＋Ｃ２ｕ）
Ｃ１ｕ：Ｃ１の静電容量
Ｃ２ｕ：Ｃ２の静電容量
にて表される負極性の電圧Ｖａが生成される。
更に、クロック信号ＣＫ１Ｂが接地電圧ＶＳＳの状態にある間、スイッチ制御部２３のトランジスタＰ１がオン状態となり、電源電圧ＶＣＣがノードｎ４に印加される。
よって、図４に示すように、偶数の周期ＣＹ２、ＣＹ４、ＣＹ６、・・・では、回路ブロックＢＬＫ２側のノードｎ２は負極性の電圧Ｖａの状態となり、ノードｎ４は電源電圧ＶＣＣの状態となる。
ここで、図４に示すように、ノードｎ３が電源電圧ＶＣＣの状態にある間は、回路ブロックＢＬＫ１の出力スイッチ素子としてのトランジスタＳＷ１がオン状態となる。一方、ノードｎ４が電源電圧ＶＣＣの状態にある間は、回路ブロックＢＬＫ２の出力スイッチ素子としてのトランジスタＳＷ２がオン状態となる。
よって、図４に示す奇数の周期ＣＹ１、ＣＹ３、ＣＹ５、・・・では、回路ブロックＢＬＫ１側のノードｎ１に生成された負極性の電圧Ｖａが、トランジスタＳＷ１を介してノードｎ０に印加される。
一方、図４に示す偶数の周期ＣＹ２、ＣＹ４、ＣＹ６、・・・では、回路ブロックＢＬＫ２側のノードｎ２に生成された負極性の電圧Ｖａが、トランジスタＳＷ２を介してノードｎ０に印加される。
このように、図３に示す電圧生成回路１０では、クロック信号ＣＫ１及びＣＫ１Ｂに応じて、回路ブロックＢＬＫ１及びＢＬＫ２が交互に負極性の電圧Ｖａを生成する。この際、回路ブロックＢＬＫ１及びＢＬＫ２は、自身が生成した負極性の電圧Ｖａを交互にノードｎ０に印加することで、当該負極性の電圧Ｖａを直流の電圧Ｖｏｕｔとして出力する。
よって、電圧生成回路１０として図３に示す構成を採用すれば、図２に示す構成を採用した場合に比べて、電圧変動を抑えた負極性の直流の電圧Ｖｏｕｔを生成することが可能となる。
更に、図３に示す構成による電圧生成回路１０でも、図２に示す構成と同様に、負電圧生成部１２（２２）に含まれるトランジスタＰ０と、出力スイッチ素子としてのトランジスタＳＷ１及びＳＷ２を、以下のように制御する。
すなわち、スイッチ制御部１３（２３）が、クロック信号ＣＫ１（ＣＫ１Ｂ）が接地電圧ＶＳＳの状態にある場合には電源電圧ＶＣＣを制御電圧としてトランジスタＰ０、ＳＷ１及びＳＷ２各々のゲートに供給する。これによりトランジスタＰ０をオフ状態、出力スイッチ素子としてのトランジスタＳＷ１及びＳＷ２をオン状態に設定する。一方、クロック信号ＣＫ１（ＣＫ１Ｂ）が電源電圧ＶＣＣの状態にある場合には、スイッチ制御部１３（２３）は、ノードｎ２（ｎ１）の電圧を制御電圧としてトランジスタＰ０、ＳＷ１及びＳＷ２各々のゲートに供給する。これによりトランジスタＰ０をオン状態、出力スイッチ素子としてのトランジスタＳＷ１及びＳＷ２をオフ状態に設定する。
このようなスイッチ制御部によれば、ノードｎ１（ｎ２）に生成された直流の電圧が接地電圧ＶＳＳよりも低い負極性の電圧Ｖａであっても、確実にトランジスタＰ０をオン状態、トランジスタＳＷ１及びＳＷ２をオフ状態に設定することが可能となる。
更に、当該スイッチ制御部１３（２３）を、図３に示すように、クロック信号ＣＫ１（ＣＫ１Ｂ）を夫々のゲートで受ける一対のトランジスタ（Ｐ１、Ｎ１）からなるインバータで構成できるので、回路規模及び電力消費量を抑えることが可能となる。
図５は、図３に示す電圧生成回路１０の変形例を示す回路図である。
図５に示す構成では、図３に示すクロック生成部１１ａに代えてクロック生成部１１ｂを採用している。尚、図５に示す電圧生成回路１０では、図３に示す構成と同様に、負電圧生成部１２、スイッチ制御部１３及びトランジスタＳＷ１を含む回路ブロックＢＬＫ１と、負電圧生成部２２、スイッチ制御部２３及びトランジスタＳＷ２を含むＢＬＫ２と、を有する。
クロック生成部１１ｂは、上記したクロック信号ＣＫ１及びＣＫ１Ｂと共に、クロック信号ＣＫ１と同一周波数を有する発振信号として、図６に示すクロック信号ＣＫ２及びＣＫ３を生成する。
尚、クロック信号ＣＫ２は、図６に示すように、その立ち上がりエッジの位相がクロック信号ＣＫ１の立ち上がりエッジよりも時間ｔ１の分だけ早い。ただし、クロック信号ＣＫ２の立ち下がりエッジの位相は、クロック信号ＣＫ１の立ち下がりエッジの位相と同一である。
クロック信号ＣＫ３は、図６に示すように、その立ち上がりエッジの位相がクロック信号ＣＫ１Ｂの立ち上がりエッジよりも時間ｔ２の分だけ早い。ただし、クロック信号ＣＫ３の立ち下がりエッジの位相は、クロック信号ＣＫ１Ｂの立ち下がりエッジの位相と同一である。
クロック生成部１１ｂは、クロック信号ＣＫ１を負電圧生成部１２のコンデンサＣ１に供給し、クロック信号ＣＫ２をスイッチ制御部１３のトランジスタＰ１及びＮ１各々のゲートに供給する。
更に、クロック生成部１１ｂは、クロック信号ＣＫ１Ｂを負電圧生成部２２のコンデンサＣ１に供給し、クロック信号ＣＫ３をスイッチ制御部２３のトランジスタＰ１及びＮ１各々のゲートに供給する。
以下に、図６に示すタイムチャートを参照しつつ、図５に示す構成の動作を説明する。図６に示すように、クロック信号ＣＫ２が論理レベル０の状態（ＶＳＳ）から論理レベル１の状態（ＶＣＣ）に遷移した時点から時間ｔ１が経過するまでの間は、クロック信号ＣＫ１は論理レベル０の状態を維持している。
よって、図６に示す期間Ｔａでは、スイッチ制御部１３のトランジスタＮ１がオン状態となり、回路ブロックＢＬＫ２のノードｎ２の電圧、つまり接地電圧ＶＳＳがノードｎ３に印加される。したがって、期間Ｔａでは、図６に示すようにノードｎ３の電圧が一旦、接地電圧ＶＳＳに維持される。
引き続き、クロック信号ＣＫ１が論理レベル０の状態から論理レベル１の状態に遷移し、クロック信号ＣＫ１Ｂが論理レベル１の状態から論理レベル０の状態に遷移する。この際、回路ブロックＢＬＫ２のノードｎ２の電圧が負極性の電圧Ｖａに遷移し、それに伴い、回路ブロックＢＬＫ１のノードｎ３も負極性の電圧Ｖａの状態になる。
このように、クロック信号ＣＫ１の立ち上がりエッジのタイミングをＣＫ２に対して遅らせることにより、ノードｎ３の電圧を一旦、電源電圧ＶＣＣの状態から接地電圧ＶＳＳの状態まで低下させ、その状態を維持させる。これにより、ノードｎ２に負極性の電圧を生成する過程で、ノードｎ３の電圧によってノードｎ２がプルアップされることで電圧変動を引き起こしてしまうという不具合が防止される。
また、図６に示すように、クロック信号ＣＫ３が論理レベル０の状態（ＶＳＳ）から論理レベル１の状態（ＶＣＣ）に遷移させた時点から時間ｔ２が経過するまでの間は、クロック信号ＣＫ１Ｂは論理レベル０の状態を維持している。
よって、図６に示す期間Ｔｂでは、スイッチ制御部２３のトランジスタＮ１がオン状態となり、回路ブロックＢＬＫ１のノードｎ１の電圧、つまり接地電圧ＶＳＳがノードｎ４に印加される。したがって、期間Ｔｂでは、図６に示すようにノードｎ４の電圧が一旦、接地電圧ＶＳＳに維持される。
引き続き、クロック信号ＣＫ１Ｂが論理レベル０の状態から論理レベル１の状態に遷移する。この際、回路ブロックＢＬＫ１のノードｎ１の電圧が負極性の電圧Ｖａに遷移し、それに伴い、回路ブロックＢＬＫ２のノードｎ４も負極性の電圧Ｖａの状態になる。
このように、クロック信号ＣＫ１Ｂの立ち上がりエッジのタイミングをＣＫ３に対して遅らせることにより、ノードｎ４の電圧を一旦、電源電圧ＶＣＣの状態から接地電圧ＶＳＳの状態まで低下させ、その状態を維持させる。これにより、ノードｎ１に負極性の電圧を生成する過程で、ノードｎ４の電圧によってノードｎ１がプルアップされることで電圧変動を引き起こしてしまうという不具合が防止される。
従って、図５に示す構成を採用することにより、負電圧生成部１２及び２２によってノードｎ１及びｎ２に生成された負極性の電圧の電圧変動を抑制することができる。
尚、図５では、負極性の電圧を生成する電圧生成回路１０に本願発明を適用した場合の構成を示しているが、電源電圧を昇圧した正極性の電圧を生成する回路にも同様に適用可能である。
図７は、電源電圧を昇圧した電圧を生成する電圧生成回路２０の構成を示す回路図である。図７に示す構成では、図５に示す構成と同様にクロック生成部１１ｂを採用し、図５に示す回路ブロックＢＬＫ１及びＢＬＫ２に代えて、回路ブロックＢＬＫ１０及びＢＬＫ２０を採用する。
図７に示す回路ブロックＢＬＫ１０は、電圧昇圧部３２、スイッチ制御部３３、及び出力スイッチ素子としてのｐチャネルＭＯＳ型のトランジスタＳＷ３を含む。
電圧昇圧部３２は、コンデンサＣ３及びｎチャネルＭＯＳ型のトランジスタＮ０を含む。コンデンサＣ３は、その一端でクロック信号ＣＫ１を受け、他端はノードｎ１に接続されている。
トランジスタＮ０のドレインには電源電圧ＶＣＣが印加されており、そのソースがノードｎ１に接続されている。トランジスタＮ０のゲートは、ノードｎ３を介してスイッチ制御部３３、及びトランジスタＳＷ３のゲートに接続されている。
スイッチ制御部３３は、ｐチャネルＭＯＳ型のトランジスタＰ１０、及びｎチャネルＭＯＳ型のトランジスタＮ１０を含む。
トランジスタＰ１０及びＮ１０各々のゲートにはクロック信号ＣＫ２が供給されており、トランジスタＰ１０及びＮ１０各々のドレインはノードｎ３を介して、上記したトランジスタＮ０及びトランジスタＳＷ３各々のゲートに接続されている。トランジスタＰ１０のソースは回路ブロックＢＬＫ２０のノードｎ２に接続されており、トランジスタＮ１０のソースには接地電圧ＶＳＳが印加されている。トランジスタＳＷ３のソースはノードｎ１に接続されており、そのドレインはノードｎ０に接続されている。
回路ブロックＢＬＫ２０は、電圧昇圧部４２、スイッチ制御部４３、及び出力スイッチ素子としてのｐチャネルＭＯＳ型のトランジスタＳＷ４を含む。
電圧昇圧部４２は、電圧昇圧部３２と同様に、コンデンサＣ３及びｎチャネルＭＯＳ型のトランジスタＮ０を含む。電圧昇圧部４２のコンデンサＣ３は、その一端でクロック信号ＣＫ１Ｂを受け、他端はノードｎ２に接続されている。電圧昇圧部４２のトランジスタＮ０のドレインには電源電圧ＶＣＣが印加されており、そのソースがノードｎ２に接続されている。トランジスタＮ０のゲートは、ノードｎ４を介してスイッチ制御部４３、及びトランジスタＳＷ４のゲートに接続されている。
スイッチ制御部４３は、スイッチ制御部３３と同様に、ｐチャネルＭＯＳ型のトランジスタＰ１０、及びｎチャネルＭＯＳ型のトランジスタＮ１０を含む。
トランジスタＰ１０及びＮ１０各々のゲートにはクロック信号ＣＫ３が供給されており、トランジスタＰ１０及びＮ１０各々のドレインはノードｎ４を介して、電圧昇圧部４２のトランジスタＮ０及びトランジスタＳＷ４各々のゲートに接続されている。スイッチ制御部４３のトランジスタＰ１０のソースは回路ブロックＢＬＫ１０のノードｎ１に接続されており、トランジスタＮ１０のソースには接地電圧ＶＳＳが印加されている。トランジスタＳＷ４のソースはノードｎ２に接続されており、そのドレインはノードｎ０に接続されている。
以下に、図７に示す電圧生成回路２０の動作について、図８に示すタイムチャートを参照しつつ説明する。
図８に示すように、クロック信号ＣＫ１及びＣＫ２が共に接地電圧ＶＳＳ、クロック信号ＣＫ１Ｂ及びＣＫ３が共に電源電圧ＶＣＣの状態にある場合、ノードｎ３が電圧（２・ＶＣＣ）の状態となる。これにより、トランジスタＳＷ３がオフ状態、トランジスタＮ０がオン状態となり、ノードｎ１が電源電圧ＶＣＣの状態となる。この間、電圧昇圧部３２のコンデンサＣ３が充電される。
次に、クロック信号ＣＫ１及びＣＫ２が共に電源電圧ＶＣＣ、クロック信号ＣＫ１Ｂ及びＣＫ３が共に接地電圧ＶＳＳの状態に遷移すると、電圧昇圧部３２のコンデンサＣ３が放電するので、それに伴いノードｎ１の電圧が２・ＶＣＣまで昇圧する。また、クロック信号ＣＫ２が電源電圧ＶＣＣの状態にある間、スイッチ制御部３３のトランジスタＮ１０がオン状態となり、接地電圧ＶＳＳがノードｎ３に印加される。これにより、トランジスタＳＷ３がオン状態となり、ノードｎ１の電圧、つまり上記したように昇圧された電圧（２・ＶＣＣ）がノードｎ０を介して直流の電圧ＶＱｏｕｔとして出力される。
ところで、クロック生成部１１ｂは、図８に示すように、クロック信号ＣＫ１を電源電圧ＶＣＣの状態から接地電圧ＶＳＳの状態に遷移させる時点よりも時間ｔ２だけ早いタイミングでクロック信号ＣＫ２を電源電圧ＶＣＣから接地電圧ＶＳＳに遷移させる。よって、図８に示す期間Ｔｂでは、クロック信号ＣＫ２が接地電圧ＶＳＳの状態にあるので、トランジスタＰ１０がオン状態となり、回路ブロックＢＬＫ２０のノードｎ２の電圧、つまり電源電圧ＶＣＣがノードｎ３に印加される。尚、ノードｎ２に印加されている電源電圧ＶＣＣにより、電圧昇圧部４２のコンデンサＣ３が充電される。
そして、引き続きクロック信号ＣＫ１Ｂが電源電圧ＶＣＣの状態に遷移すると、電圧昇圧部４２のコンデンサＣ３が放電するので、それに伴いノードｎ２の電圧が２・ＶＣＣまで昇圧する。また、この間、クロック信号ＣＫ２が接地電圧ＶＳＳの状態にあるので、スイッチ制御部３３のトランジスタＰ１０がオン状態となり、ノードｎ２の電圧、つまり電圧（２・ＶＣＣ）がノードｎ３に印加される。よって、電圧昇圧部３２のトランジスタＮ０がオン状態となり、トランジスタＳＷ３がオフ状態となる。
更に、この間、クロック信号ＣＫ３が電源電圧ＶＣＣの状態にあるので、スイッチ制御部４３のトランジスタＮ１０がオン状態となり、接地電圧ＶＳＳがノードｎ４に印加される。これにより、電圧昇圧部４２のトランジスタＮ０がオフ状態となり、トランジスタＳＷ４がオン状態となる。よって、上記したようにノードｎ２において昇圧された電圧（２・ＶＣＣ）が、トランジスタＳＷ４及びノードｎ０を介して電圧ＶＱｏｕｔとして出力される。
よって、図８に示す奇数の周期ＣＹ１、ＣＹ３、・・・では、回路ブロックＢＬＫ１０側のノードｎ１に生成された正極性の電圧（２・ＶＣＣ）が、トランジスタＳＷ３を介してノードｎ０に印加される。
一方、図８に示す偶数の周期ＣＹ２、ＣＹ４、・・・では、回路ブロックＢＬＫ２０側のノードｎ２に生成された正極性の電圧（２・ＶＣＣ）が、トランジスタＳＷ４を介してノードｎ０に印加される。
このように、電圧生成回路２０では、クロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫ２及びＣＫ３に応じて、回路ブロックＢＬＫ１０及びＢＬＫ２０が交互に正極性の電圧（２・ＶＣＣ）を生成する。この際、回路ブロックＢＬＫ１０及びＢＬＫ２０は、自身が生成した正極性の電圧（２・ＶＣＣ）を交互にノードｎ０に印加することで、当該正極性の電圧（２・ＶＣＣ）を直流の電圧Ｖｏｕｔとして出力する。
ここで、電圧生成回路２０では、クロック信号ＣＫ２（ＣＫ３）が電源電圧ＶＣＣの状態にある場合にオフ状態、接地電圧ＶＳＳの状態にある場合にはオン状態となって電源電圧ＶＣＣをノードｎ１（ｎ２）に印加するトランジスタＮ０を、以下のように制御する。
すなわち、スイッチ制御部３３（４３）が、クロック信号ＣＫ２（ＣＫ３）が電源電圧ＶＣＣの状態にある場合には接地電圧ＶＳＳを制御電圧として、トランジスタＮ０、ＳＷ３及びＳＷ４各々のゲートに供給する。これにより、トランジスタＮ０をオフ状態、出力スイッチ素子としてのトランジスタＳＷ３及びＳＷ４をオン状態に設定する。一方、クロック信号ＣＫ２（ＣＫ３）が接地電圧ＶＳＳの状態にある場合には、スイッチ制御部３３（４３）は、ノードｎ２（ｎ１）の電圧を制御電圧として、トランジスタＮ０、ＳＷ３及びＳＷ４各々のゲートに供給する。これにより、トランジスタＮ０をオン状態、出力スイッチ素子としてのトランジスタＳＷ３及びＳＷ４をオフ状態に設定する。
かかるスイッチ制御部３３（４３）の動作によれば、ノードｎ１（ｎ２）に生成された直流の電圧が電源電圧ＶＣＣよりも高い電圧であっても、確実にトランジスタＮ０をオン状態、出力スイッチ素子としてのトランジスタＳＷ３及びＳＷ４をオフ状態に設定することが可能となる。
更に、当該スイッチ制御部３３（４３）を、図７に示すように、クロック信号ＣＫ２（ＣＫ３）を夫々のゲートで受ける一対のトランジスタ（Ｐ１０、Ｎ１０）からなるインバータで構成できるので、回路規模及び電力消費量を抑えることが可能となる。
尚、図７に示す構成では、２系統の回路ブロックＢＬＫ１０及びＢＬＫ２０により、交互に正極性の電圧（２・ＶＣＣ）を生成しているが、回路ブロックＢＬＫ１０及びＢＬＫ２０のうちの１系統だけで電圧生成回路２０を構成しても良い。例えば、回路ブロックＢＬＫ１０だけで電圧生成回路２０を構成する場合には、スイッチ制御部３３のトランジスタＰ１０のソースをノードｎ１に接続する。
要するに、本発明に係る電圧生成回路としては、以下の発振信号生成部、コンデンサ、スイッチ素子、及びスイッチ制御部を含むものであれば良い。
つまり、発振信号生成部（１１、１１ａ、１１ｂ）は、第１電圧（例えばＶＣＣ及びＶＳＳのうちの一方の電圧）の状態、及び第２電圧（例えばＶＣＣ及びＶＳＳのうちの他方の電圧）の状態を交互に繰り返す発振信号（ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ３）を生成する。コンデンサは、その一端で発振信号を受け、他端には直流の電圧が生成される出力ノード（ｎ１、ｎ２、ｎ０）が接続されている。スイッチ素子（Ｐ０、Ｎ０）は、制御電圧（Ｖａ、ＶＳＳ、ＶＣＣ、２・ＶＣＣ）を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、オン状態に設定されたときに第１電圧を出力ノードに印加する。スイッチ制御部（１３、２３、３３、４３）は、発振信号が第１電圧の状態にある場合には第２電圧を制御電圧としてスイッチ素子に供給することで、このスイッチ素子をオフ状態に設定する。また、発振信号が第２電圧の状態にある場合には出力ノードの電圧を制御電圧としてスイッチ素子に供給することで、このスイッチ素子をオン状態に設定する。
１０、２０ 電圧生成回路
１１、１１ａ、１１ｂ クロック生成部
１２、２２ 負電圧生成部
１３、２３、３３、４３ スイッチ制御部
３２、４２ 電圧昇圧部
Ｃ１、Ｃ３ コンデンサ

Claims (6)

  1. 直流の電圧を出力ノードに生成する電圧生成回路であって、
    第１電圧の状態及び第２電圧の状態を交互に繰り返す発振信号を生成する発振信号生成部と、
    前記発振信号を一端で受け、他端に前記出力ノードが接続されているコンデンサと、
    制御電圧を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、オン状態に設定されたときに前記第１電圧を前記出力ノードに印加するスイッチ素子と、
    前記発振信号が前記第１電圧の状態にある場合には前記出力ノードの電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオフ状態に設定し、前記発振信号が前記第２電圧の状態にある場合には前記第２電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオン状態に設定するスイッチ制御部と、を有し、
    前記スイッチ素子はトランジスタであり、前記トランジスタのドレインに前記第１電圧が印加されており、前記トランジスタのソースが前記出力ノードに接続されており、
    前記スイッチ制御部は、夫々のゲートで前記発振信号の位相を反転させた信号を受けると共に夫々のドレインが前記トランジスタのゲートに接続されている一対のトランジスタを含み、前記一対のトランジスタのうちの一方のトランジスタのソースには前記第２電圧が印加されており、前記一対のトランジスタのうちの他方のトランジスタのソースは前記出力ノードに接続されていることを特徴とする電圧生成回路。
  2. 前記第２電圧は前記第１電圧よりも高い正極性の電圧であり、
    前記直流の電圧は負極性の電圧であることを特徴とする請求項１に記載の電圧生成回路。
  3. 前記第１電圧は前記第２電圧よりも高い正極性の電圧であり、
    前記直流の電圧は前記第１電圧よりも高い電圧であることを特徴とする請求項１に記載の電圧生成回路。
  4. 直流の電圧を出力ノードに生成する電圧生成回路であって、
    第１電圧の状態及び第２電圧の状態を交互に繰り返す第１の発振信号、及び前記第１の発振信号の位相を反転させた第２の発振信号を生成する発振信号生成部と、
    第１及び第２のノードと、
    前記第１の発振信号を一端で受け、他端に前記第１のノードが接続されている第１のコンデンサと、
    前記第２の発振信号を一端で受け、他端に前記第２のノードが接続されている第２のコンデンサと、
    第１の制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記第１のノードに印加する第１のスイッチ素子と、
    第２の制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記第２のノードに印加する第２のスイッチ素子と、
    前記第１の発振信号が前記第１電圧の状態にある場合には前記第２電圧を前記第１の制御電圧として前記第１のスイッチ素子に供給することで前記第１のスイッチ素子をオフ状態に設定し、前記第１の発振信号が前記第２電圧の状態にある場合には前記第２のノードの電圧を前記第１の制御電圧として前記第１のスイッチ素子に供給することで前記第１のスイッチ素子をオン状態に設定する第１のスイッチ制御部と、
    前記第２の発振信号が前記第１電圧の状態にある場合には前記第２電圧を前記第２の制御電圧として前記第２のスイッチ素子に供給することで前記第２のスイッチ素子をオフ状態に設定し、前記第２の発振信号が前記第２電圧の状態にある場合には前記第１のノード
    の電圧を前記第２の制御電圧として前記第２のスイッチ素子に供給することで前記第２のスイッチ素子をオン状態に設定する第２のスイッチ制御部と、
    前記第１の制御電圧が前記第２電圧の状態にある場合にだけオン状態となって前記第１のノードの電圧を前記出力ノードに印加する第１の出力スイッチ素子と、
    前記第２の制御電圧が前記第２電圧の状態にある場合にだけオン状態となって前記第２のノードの電圧を前記出力ノードに印加する第２の出力スイッチ素子と、を有することを特徴とする電圧生成回路。
  5. 直流の電圧を出力ノードに生成する電圧生成回路であって、
    第１電圧の状態及び第２電圧の状態を交互に繰り返す第１の発振信号、前記第１の発振信号の立ち上がりエッジの位相を所定時間だけ早めた第２の発振信号、前記第１の発振信号の位相を反転させた第３の発振信号、及び前記第３の発振信号の立ち上がりエッジの位相を所定時間だけ早めた第４の発振信号を生成する発振信号生成部と、
    第１及び第２のノードと、
    前記第１の発振信号を一端で受け、他端に前記第１のノードが接続されている第１のコンデンサと、
    前記第３の発振信号を一端で受け、他端に前記第２のノードが接続されている第２のコンデンサと、
    第１の制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記第１のノードに印加する第１のスイッチ素子と、
    第２の制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記第２のノードに印加する第２のスイッチ素子と、
    前記第２の発振信号が前記第１電圧の状態にある場合には前記第２電圧を前記第１の制御電圧として前記第１のスイッチ素子に供給することで前記第１のスイッチ素子をオフ状態に設定し、前記第２の発振信号が前記第２電圧の状態にある場合には前記第２のノードの電圧を前記第１の制御電圧として前記第１のスイッチ素子に供給することで前記第１のスイッチ素子をオン状態に設定する第１のスイッチ制御部と、
    前記第４の発振信号が前記第１電圧の状態にある場合には前記第２電圧を前記第２の制御電圧として前記第２のスイッチ素子に供給することで前記第２のスイッチ素子をオフ状態に設定し、前記第４の発振信号が前記第２電圧の状態にある場合には前記第１のノードの電圧を前記第２の制御電圧として前記第２のスイッチ素子に供給することで前記第２のスイッチ素子をオン状態に設定する第２のスイッチ制御部と、
    前記第１の制御電圧が前記第２電圧の状態にある場合にだけオン状態となって前記第１のノードの電圧を前記出力ノードに印加する第１の出力スイッチ素子と、
    前記第２の制御電圧が前記第２電圧の状態にある場合にだけオン状態となって前記第２のノードの電圧を前記出力ノードに印加する第２の出力スイッチ素子と、を有することを特徴とする電圧生成回路。
  6. 複数のメモリセルと、前記メモリセルにデータを書き込む又は前記メモリセルからデータを読出すための電圧を出力ノードに生成する電圧生成回路と、を含む半導体記憶装置であって、
    前記電圧生成回路は、
    第１電圧の状態及び第２電圧の状態を交互に繰り返す発振信号を生成する発振信号生成部と、
    前記発振信号を一端で受け、他端に前記出力ノードが接続されているコンデンサと、
    制御電圧を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第１電圧を前記出力ノードに印加するスイッチ素子と、
    前記発振信号が前記第１電圧の状態にある場合には前記出力ノードの電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオフ状態に設定し、前記発振信号が前記第２電圧の状態にある場合には前記第２電圧を前記制御電圧として前記スイッチ素子に供給することで前記スイッチ素子をオン状態に設定するスイッチ制御部と、
    を有し、
    前記スイッチ素子はトランジスタであり、前記トランジスタのドレインに前記第１電圧が印加されており、前記トランジスタのソースが前記出力ノードに接続されており、
    前記スイッチ制御部は、夫々のゲートで前記発振信号の位相を反転させた信号を受けると共に夫々のドレインが前記トランジスタのゲートに接続されている一対のトランジスタを含み、前記一対のトランジスタのうちの一方のトランジスタのソースには前記第２電圧が印加されており、前記一対のトランジスタのうちの他方のトランジスタのソースは前記出力ノードに接続されていることを特徴とする半導体記憶装置。
JP2018113132A 2018-06-13 2018-06-13 電圧生成回路、半導体記憶装置、及び電圧生成方法 Active JP7166797B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018113132A JP7166797B2 (ja) 2018-06-13 2018-06-13 電圧生成回路、半導体記憶装置、及び電圧生成方法
US16/438,498 US10923173B2 (en) 2018-06-13 2019-06-12 Voltage generating circuit, semiconductor memory device, and voltage generating method
CN201910504534.0A CN110600063B (zh) 2018-06-13 2019-06-12 电压生成电路及半导体存储装置
JP2022135114A JP7360518B2 (ja) 2018-06-13 2022-08-26 電圧生成回路、半導体記憶装置、及び電圧生成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018113132A JP7166797B2 (ja) 2018-06-13 2018-06-13 電圧生成回路、半導体記憶装置、及び電圧生成方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022135114A Division JP7360518B2 (ja) 2018-06-13 2022-08-26 電圧生成回路、半導体記憶装置、及び電圧生成方法

Publications (2)

Publication Number Publication Date
JP2019216559A JP2019216559A (ja) 2019-12-19
JP7166797B2 true JP7166797B2 (ja) 2022-11-08

Family

ID=68838695

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018113132A Active JP7166797B2 (ja) 2018-06-13 2018-06-13 電圧生成回路、半導体記憶装置、及び電圧生成方法
JP2022135114A Active JP7360518B2 (ja) 2018-06-13 2022-08-26 電圧生成回路、半導体記憶装置、及び電圧生成方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022135114A Active JP7360518B2 (ja) 2018-06-13 2022-08-26 電圧生成回路、半導体記憶装置、及び電圧生成方法

Country Status (3)

Country Link
US (1) US10923173B2 (ja)
JP (2) JP7166797B2 (ja)
CN (1) CN110600063B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114582406B (zh) * 2020-11-30 2023-05-23 无锡华润上华科技有限公司 半导体存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011211767A (ja) 2010-03-29 2011-10-20 Toshiba Corp 半導体集積回路装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04255989A (ja) * 1991-02-07 1992-09-10 Mitsubishi Electric Corp 半導体記憶装置および内部電圧発生方法
JP2820331B2 (ja) * 1991-06-21 1998-11-05 シャープ株式会社 チャージポンプ回路
JPH0562477A (ja) * 1991-08-30 1993-03-12 Fujitsu Ltd チヤージポンプ回路
JPH11299227A (ja) 1998-04-10 1999-10-29 Sharp Corp チャージポンプ回路
JP4455262B2 (ja) 2004-10-14 2010-04-21 株式会社東芝 半導体装置
DE102004060969A1 (de) * 2004-12-17 2006-07-13 Infineon Technologies Ag Integrierte Ladungspumpe
JP5342324B2 (ja) 2009-05-26 2013-11-13 ルネサスエレクトロニクス株式会社 昇圧回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011211767A (ja) 2010-03-29 2011-10-20 Toshiba Corp 半導体集積回路装置

Also Published As

Publication number Publication date
US20190385659A1 (en) 2019-12-19
US10923173B2 (en) 2021-02-16
CN110600063A (zh) 2019-12-20
JP2022172226A (ja) 2022-11-15
JP2019216559A (ja) 2019-12-19
JP7360518B2 (ja) 2023-10-12
CN110600063B (zh) 2023-11-28

Similar Documents

Publication Publication Date Title
JP4824366B2 (ja) 寄生キャパシタンスの影響を減らした電圧分配回路及びそれを含んだワードライン電圧発生回路
TW583669B (en) Semiconductor memory device
US7564717B2 (en) Semiconductor memory device
JP4843376B2 (ja) 電源回路
KR102277111B1 (ko) 반도체 기억 장치
JP2008305467A (ja) 電圧供給回路および半導体記憶装置
JP2005339658A (ja) 昇圧回路
JP7078663B2 (ja) 半導体記憶装置
JP6588116B2 (ja) レベルシフタ
US7113442B2 (en) Non-volatile semiconductor memory, semiconductor device and charge pump circuit
JP3179848B2 (ja) 半導体記憶装置
JP7360518B2 (ja) 電圧生成回路、半導体記憶装置、及び電圧生成方法
JP2000331489A (ja) 半導体装置及びマイクロコンピュータ
JP4002275B2 (ja) 不揮発性半導体メモリ
JP2017228337A (ja) 電圧供給回路及び半導体記憶装置
JP2000348494A (ja) 不揮発性半導体記憶装置
JP2008011629A (ja) チャージポンプ回路
JP4895815B2 (ja) 半導体装置及びワード線昇圧方法
WO2016035124A1 (ja) 電圧発生回路
JP2011216136A (ja) 半導体集積回路装置
TW201430846A (zh) 偏壓提供電路、記憶區段控制器與記憶體電路
JP2014211941A (ja) 半導体集積回路装置
TW201611024A (zh) 電壓產生電路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210331

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220422

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220826

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220826

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220906

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221026

R150 Certificate of patent or registration of utility model

Ref document number: 7166797

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150