TW201611024A

TW201611024A - 電壓產生電路

Info

Publication number: TW201611024A
Application number: TW103130640A
Authority: TW
Inventors: Yoshinao Suzuki; Michio Nakagawa
Original assignee: Toshiba Kk
Priority date: 2014-09-04
Filing date: 2014-09-04
Publication date: 2016-03-16

Abstract

根據本實施形態之電壓產生電路，包括：第1驅動器20，其將輸入至第1節點SUP之電壓升壓並輸出至第2節點V21；傳輸電晶體50，其電性連接於上述第2節點，且閘極連接於第3節點GHL；及閘控驅動器30，其將輸入至上述第2節點之電壓升壓並輸出至上述第3節點。

Description

電壓產生電路

本發明係關於一種電壓產生電路。

關於電壓產生電路，提出有一種閾值消除型升壓電路(電荷泵)。

本發明之實施形態提供一種可削減電路面積之電壓產生電路。

實施形態之電壓產生電路包括：第1驅動器，其將輸入至第1節點之電壓升壓並輸出至第2節點；傳輸電晶體，其電性連接於上述第2節點，且閘極連接於第3節點；及第2驅動器，其將輸入至上述第2節點之電壓升壓並輸出至上述第3節點。

1‧‧‧記憶胞陣列

2‧‧‧位元線控制電路

3‧‧‧行解碼器

4‧‧‧資料緩衝器

5‧‧‧資料輸入輸出端子

6‧‧‧字元線控制電路

7‧‧‧控制電路

8‧‧‧控制信號輸入端子

9‧‧‧電壓產生電路

20‧‧‧主升壓驅動器

30‧‧‧閘控驅動器

40‧‧‧電晶體

50‧‧‧傳輸電晶體

60‧‧‧閘控驅動器

70‧‧‧第1主升壓驅動器

80‧‧‧第2主升壓驅動器

100‧‧‧電荷泵

200‧‧‧電荷泵

ADD‧‧‧位址

C11‧‧‧電容器

C12‧‧‧電容器

C21‧‧‧電容器

C22‧‧‧電容器

C31‧‧‧電容器

C71‧‧‧電容器

C72‧‧‧電容器

C81‧‧‧電容器

C82‧‧‧電容器

CLK‧‧‧時脈

CLKB‧‧‧時脈

CLKBn‧‧‧時脈

CLKn‧‧‧時脈

COM‧‧‧命令

D31‧‧‧D型電晶體

DT‧‧‧寫入資料

G13‧‧‧信號

G20‧‧‧節點

G30‧‧‧節點

GG1‧‧‧節點

GG2‧‧‧節點

GHL‧‧‧節點

ICLK‧‧‧時脈

ICLKx2‧‧‧時脈

NM101-NM109‧‧‧NMOS電晶體

NM201-NM209‧‧‧NMOS電晶體

NM21‧‧‧NMOS電晶體

NM22‧‧‧NMOS電晶體

NM31‧‧‧NMOS電晶體

NM71‧‧‧NMOS電晶體

NM72‧‧‧NMOS電晶體

NM81‧‧‧NMOS電晶體

NM82‧‧‧NMOS電晶體

NN1‧‧‧節點

NN2‧‧‧節點

OCLK‧‧‧時脈

PM21‧‧‧PMOS電晶體

PM31‧‧‧PMOS電晶體

PM101-PM104‧‧‧PMOS電晶體

PM201-PM204‧‧‧PMOS電晶體

REGL‧‧‧調節信號

SUP‧‧‧節點

T0‧‧‧時刻

T1‧‧‧時刻

T2‧‧‧時刻

T3‧‧‧時刻

T4‧‧‧時刻

T5‧‧‧時刻

T6‧‧‧時刻

V10‧‧‧節點

V21‧‧‧節點

VCC‧‧‧電源電壓

VCCH‧‧‧電壓

VCCL‧‧‧電壓

VCCM‧‧‧電壓

VX2‧‧‧電壓

圖1係表示實施形態之半導體記憶裝置之構成之方塊圖。

圖2係表示實施形態之電壓產生電路之構成之電路圖。

圖3係表示實施形態之電壓產生電路之動作之時序圖。

圖4係表示比較例之電壓產生電路之構成之方塊圖。

圖5係表示比較例之閘控驅動器之構成之方塊圖。

圖6係表示實施形態之電荷泵之構成之變化例的電路圖。

圖7係表示實施形態之電荷泵之動作之變化例的時序圖。

以下，參照圖式對本實施形態進行說明。於圖式中，對相同部分標註相同之參照符號。又，視需要進行重複說明。

<實施形態>

使用圖1至圖7對本實施形態之電壓產生電路進行說明。本實施形態中，電荷泵(升壓電路)100包括主升壓驅動器20及閘控驅動器(gating driver)30。藉由使閘控驅動器30相對於比較例中之閘控驅動器60簡化，可謀求縮小電荷泵100之電路面積。以下，對本實施形態進行詳細說明。

[實施形態之構成]

以下，使用圖1至圖2對本實施形態之電壓產生電路之構成進行說明。

如圖1所示，半導體記憶裝置(記憶體)包括：記憶胞陣列1、位元線控制電路2、行解碼器3、資料緩衝器4、資料輸入輸出端子5、字元線控制電路6、控制電路7、控制信號輸入端子8、及電壓產生電路9。

再者，該等各功能塊並非必須以此方式進行區分。例如，一部分功能亦可藉由與以下說明中所例示之功能塊不同之功能塊實行。進而，例示之功能塊亦可被分割成更細小之子功能塊。並非根據由哪個功能塊所特定來限定實施形態。

又，以下，以半導體記憶裝置為NAND(Not And，反及)型快閃記憶體之情形為例進行說明，但並不限定於此。

記憶胞陣列1包含複數個區塊。各區塊包含複數個記憶胞、複數條字元線、及複數條位元線等。複數個記憶胞記憶資料。各區塊包含複數個頁面。複數個頁面含有複數個記憶胞。該等複數個記憶胞電性連接於同一條字元線。又，各區塊包含NAND串。NAND串含有串聯連接之複數個記憶胞。記憶胞陣列1與位元線控制電路2、字元線控制電路6、控制電路7、及電壓產生電路9電性連接。

再者，關於記憶胞陣列1之構成，例如記載於稱為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請案 12/407,403號。又，記載於稱為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請案12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請案12/679,991號、稱為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請案12/532,030號。該等專利申請案之整體藉由參照被引用於本案說明書中。

位元線控制電路2經由位元線讀出記憶胞陣列1內之記憶胞之資料。又，位元線控制電路2經由位元線對記憶胞陣列1內之記憶胞施加寫入所需之電壓而將資料寫入至記憶胞。於位元線控制電路2，電性連接行解碼器3、資料緩衝器4、及控制電路7。

位元線控制電路2包含感測放大器及資料記憶電路等(未圖示)。特定之資料記憶電路係由行解碼器3予以選擇。記憶胞之資料被所選擇之資料記憶電路讀出，並經由資料緩衝器4自資料輸入輸出端子5向記憶體之外部輸出。資料輸入輸出端子5連接於記憶體外部之裝置(例如，主機、記憶體控制器等)。資料輸入輸出端子5接收各種命令COM及位址ADD。各種命令COM及位址ADD控制NAND型快閃記憶體之動作。又，資料輸入輸出端子5接收或輸出資料DT。寫入資料DT被輸入至資料輸入輸出端子5。而且，寫入資料DT經由資料緩衝器4被供給至由行解碼器3選擇之資料記憶電路。命令COM及位址ADD被供給至控制電路7。感測放大器將位元線上之電位放大。

字元線控制電路6按照控制電路7之控制，選擇記憶胞陣列1內之字元線。又，字元線控制電路6自電壓產生電路9接收讀出、寫入、或刪除所需之電壓。字元線控制電路6將該等電壓施加至所選擇之字元線。

控制電路7電性連接於記憶胞陣列1、位元線控制電路2、行解碼器3、資料緩衝器4、字元線控制電路6、及電壓產生電路9，並控制其等。控制電路7電性連接於控制信號輸入端子8。控制電路7接收自外部輸入之ALE(Address Latch Enable，位址閂賦能)信號等控制信號，而控制位元線控制電路2、行解碼器3等。又，控制電路7對電壓產生電路9輸出控制信號，而控制電壓產生電路9。

電壓產生電路9按照控制電路7之控制，於寫入、讀出、及刪除等各動作中對記憶胞陣列1及字元線控制電路6等賦予所需之電壓。電壓產生電路9構成為能夠產生此類各種電壓。關於該電壓產生電路9之構成之詳細情況，使用圖2於下文進行敍述。

如圖2所示，電壓產生電路9包括電晶體(PMOS(P-Channel Metal Oxide Semiconductor，P型金氧半導體)電晶體)40及電荷泵100。

對電晶體40之閘極輸入調節信號REGL。電晶體40之一端連接於電源電壓，另一端連接於電荷泵100之輸入端子(節點SUP)。電晶體40根據調節信號REGL控制電荷泵100之電源電壓。調節信號REGL係為了調整電荷泵100之輸出電壓VX2而產生之信號。電荷泵100之輸出電壓VX2由未圖示之運算放大器控制。

電荷泵100包括主升壓驅動器20、閘控驅動器30、及傳輸電晶體50。電荷泵100將供給至輸入端子之電壓升壓。而且，電荷泵100將升壓後之電壓VX2輸出至輸出端子。

主升壓驅動器20包括NMOS(N-Channel Metal Oxide Semiconductor，N型金氧半導體)電晶體NM21、NM22、PMOS電晶體PM21、及電容器C21。主升壓驅動器20按照時脈OCLK將經由NMOS電晶體NM21(預充電器件NM21)輸入之電壓(節點V21之電壓)升壓。閘控驅動器30使用該節點V21之電壓，對傳輸電晶體50之閘極電壓(節點GHL之電壓)進行充電及升壓。

NMOS電晶體NM21之一端電性連接於節點SUP，另一端電性連接於節點V21。對NMOS電晶體NM21之閘極輸入信號G13。PMOS電晶體PM21之一端電性連接於節點SUP，另一端電性連接於節點V10。NMOS電晶體NM22之一端電性連接於節點V10，另一端電性連接於接地電位。對PMOS電晶體PM21及NMOS電晶體NM22之閘極輸入時脈OCLK。電容器C21之一電極(一端)電性連接於節點V21、即NMOS電晶體NM21之另一端。電容器C21之另一電極(另一端)電性連接於節點V10、即PMOS電晶體21之另一端及NMOS電晶體NM22之一端。即，電容器C21之另一端係藉由時脈OCLK驅動。

閘控驅動器30包括PMOS電晶體PM31、NMOS電晶體NM31、D(depletion，耗盡)型電晶體D31、及電容器C31。閘控驅動器30接收輸入之時脈ICLK、ICLKx2。而且，閘控驅動器30使用藉由主升壓驅動器20而經升壓之節點V21之電壓，對傳輸電晶體50之閘極電壓進行充電及升壓。此處，時脈ICLKx2係與時脈ICLK相同週期、且振幅為其2倍之信號。

PMOS電晶體PM31之一端電性連接於節點V21，另一端電性連接於節點G20。D型電晶體D31之一端電性連接於節點V21，另一端電性連接於節點GHL。對PMOS電晶體PM31及D型電晶體D31之閘極輸入時脈ICLKx2。NMOS電晶體NM31之一端電性連接於節點G20，另一端連接於接地電位。對NMOS電晶體NM31之閘極輸入時脈ICLK。電容器C31之一電極(一端)電性連接於節點GHL、即D型電晶體D31之另一端。電容器C31之另一電極(另一端)電性連接於節點G20、即PMOS電晶體31之另一端及NMOS電晶體NM31之一端。即，電容器C31之一端及另一端係藉由時脈ICLK、ICLKx2驅動。

傳輸電晶體50之一端電性連接於節點V21，另一端連接於輸出端子(輸出節點)。傳輸電晶體50之閘極電性連接於節點GHL。傳輸電晶體50藉由閘控驅動器30而輸出由主升壓驅動器20升壓後之電壓。

[實施形態之動作]

以下，使用圖3對本實施形態之電壓產生電路之動作進行說明。

圖3表示電荷泵100將電源電壓VCC升壓並輸出電壓VX2之動作。此時，電晶體40可基於信號REGL充分地傳輸電壓VCC。再者，於以下之說明中，各電壓係4VCC≧VCCH>2VCC≧VX2、VCCM>VCC≧VCCL之關係成立。

如圖3所示，首先，於時刻T0，時脈OCLK成為'H'位準。藉此，PMOS電晶體PM21斷開，NMOS電晶體NM22接通。其結果，節點V10成為0V。又，對NMOS電晶體NM21之閘極，為了傳輸電壓VCC而作為信號G13輸入足夠大之電壓(例如，3VCC)。其結果，節點V21被充電(被預充電)至電壓VCC。

另一方面，時脈ICLK及時脈ICLKx2成為'H'位準。藉此，PMOS電晶體PM31斷開，NMOS電晶體NM31接通。其結果，節點G20成為0V。又，D型電晶體D31由於閾值為負，故而接通。因此，節點GHL之電壓為了與節點V21等化，而基於節點V21之電壓被充電至電壓VCCL(<VCC)。

其次，於時刻T1，時脈OCLK成為'L'位準。藉此，NMOS電晶體NM22斷開，PMOS電晶體PM21接通。其結果，節點V10之電壓被充電至電壓VCC，節點V21之電壓被升壓至電壓2VCC。又，對NMOS電晶體NM21之閘極，例如作為信號G13輸入電壓VCC。此時，節點SUP之電壓為電壓VCC，節點V21之電壓為電壓2VCC。因此，NMOS電晶體NM21斷開。

此時，由於D型電晶體D31接通，故而節點GHL之電壓係基於節點V21之電壓被充電，例如被充電至電壓VCCM。此處，因D型電晶體D31之閾值電壓故電壓VCCM未必變得與電壓2VCC相等。

繼而，於時刻T2，時脈ICLK及時脈ICLKx2成為'L'位準。藉此，NMOS電晶體NM31斷開，PMOS電晶體PM31接通。又，D型電晶體 D31斷開。其結果，節點G20被充電至電壓2VCC，節點GHL被升壓至電壓VCCH。

由於對傳輸電晶體50之閘極(節點GHL)供給電壓VCCH，故而傳輸電晶體50可充分地傳輸節點V21之電壓2VCC。而且，傳輸電晶體50最終於時刻T3輸出電壓VX2。

繼而，於時刻T3，時脈ICLK及時脈ICLKx2成為'H'位準。藉此，PMOS電晶體PM31斷開，NMOS電晶體NM31接通。又，D型電晶體D31接通。其結果，節點G20之電壓被放電至0V，節點GHL之電壓下降。

繼而，於時刻T4，時脈OCLK成為'H'位準。又，對NMOS電晶體21之閘極，為了傳輸電壓VCC而作為信號G13輸入足夠大之電壓(例如，3VCC)。藉此，與時刻T0同樣地，節點V21被充電(被預充電)至電壓VCC。

其後，於時刻T4至時刻T6進行與時刻T0至時刻T3相同之動作。

以此方式完成本實施形態之動作。

[本實施形態之效果]

如圖4所示，比較例之電壓產生電路9不使用藉由主升壓驅動器20將傳輸電晶體50之閘極電壓升壓後之節點之電壓，而僅藉由閘控驅動器60進行升壓。於此情形時，必須僅利用閘控驅動器60產生較大之電壓(例如電壓4VCC)。因此，閘控驅動器60之構成複雜化。

更具體而言，如圖5所示，比較例之閘控驅動器60包括PMOS電晶體PM101-PM104、PM201-PM204、NMOS電晶體NM101-NM109、NM201-NM209、及電容器C11、C12、C21、C22。如此，於僅藉由閘控驅動器60獲得較大之電壓之情形時，電晶體及電容器之數量變多，其等之連接複雜化。其結果，電路面積增大。

相對於此，根據本實施形態，電荷泵100包括主升壓驅動器20及閘控驅動器30。閘控驅動器30接收藉由主升壓驅動器20而升壓後之電壓，且閘控驅動器30對傳輸電晶體50之閘極電壓進行充電及升壓。因此，相較於比較例，可簡化閘控驅動器30之電路構成。其結果，可謀求縮小電路面積。又，藉由簡化電路構成，可減少多餘之電流損耗或控制信號，從而可謀求減少消耗電流。具體而言，與比較例相比，可使消耗電流減少10%左右，使電路面積縮小20~30%左右。

[實施形態之變化例]

以下，使用圖6及圖7對本實施形態之電荷泵之變化例進行說明。

此處，表示將本實施形態中之閘控驅動器30應用於其他主升壓驅動器(第1主升壓驅動器70及第2主升壓驅動器80)之例。

如圖6所示，變化例中之電荷泵200包括第1主升壓驅動器70、第2主升壓驅動器80、閘控驅動器30、及傳輸電晶體50。電荷泵200將供給至輸入端子之電壓升壓至3倍。而且，電荷泵200將升壓後之電壓3VCC輸出至輸出端子。

第1主升壓驅動器70包括NMOS電晶體NM71、NM72、及電容器C71、C72。第1主升壓驅動器70按照時脈CLK、CLKBn，將自電源電壓輸入之電壓VCC升壓至電壓2VCC並輸出至節點NN1。換言之，第1主升壓驅動器70進行輸入至電荷泵200之電壓之第1階段(1^st stage)之升壓動作。

NMOS電晶體NM71之一端電性連接於電源電壓，另一端電性連接於節點NN1。NMOS電晶體NM71之閘極電性連接於節點GG1。NMOS電晶體NM72之一端電性連接於電源電壓，另一端電性連接於節點GG1。NMOS電晶體NM72之閘極電性連接於節點NN1。

電容器C71之一電極(一端)電性連接於節點NN1、即NMOS電晶體NM71之另一端及NMOS電晶體NM72之閘極。對電容器C71之另一電極(另一端)輸入時脈CLK。即，電容器C71之另一端係藉由時脈CLK驅動。電容器C72之一電極(一端)電性連接於節點GG1、即NMOS電晶體NM71之閘極及NMOS電晶體NM72之另一端。對電容器C72之另一電極(另一端)輸入時脈CLKBn。即，電容器C72之另一端係藉由時脈CLKBn驅動。

第2主升壓驅動器80包括NMOS電晶體NM81、NM82、及電容器C81、C82。第2主升壓驅動器80按照時脈CLKn、CLKB將自節點NN1輸入之電壓2VCC升壓至電壓3VCC並輸出至節點NN2。換言之，第2主升壓驅動器80進行輸入至電荷泵200之電壓之第2階段(2^nd stage)之升壓動作。閘控驅動器30使用該節點NN2之電壓，對傳輸電晶體50之閘極電壓進行充電及升壓。

NMOS電晶體NM81之一端電性連接於節點NN1，另一端電性連接於節點NN2。NMOS電晶體NM81之閘極電性連接於節點GG2。NMOS電晶體NM82之一端電性連接於節點NN1，另一端電性連接於節點GG2。NMOS電晶體NM82之閘極電性連接於節點NN2。

電容器C81之一電極(一端)電性連接於節點NN2、即NMOS電晶體NM81之另一端及NMOS電晶體NM82之閘極。對電容器C81之另一電極(另一端)輸入時脈CLKn。即，電容器C81之另一端係藉由時脈CLKn驅動。電容器C82之一電極(一端)電性連接於節點GG2、即NMOS電晶體NM81之閘極及NMOS電晶體NM82之另一端。對電容器C82之另一電極(另一端)輸入時脈CLKB。即，電容器C82之另一端係藉由時脈CLKB驅動。

於節點NN2電性連接閘控驅動器30之PMOS電晶體PM31之一端及D型電晶體D31之一端。又，於節點NN2電性連接傳輸電晶體50之一端。傳輸電晶體50按照輸入至閘極之藉由閘控驅動器30而升壓後之電壓，傳輸藉由第1主升壓驅動器70及第2主升壓驅動器80而升壓後之電壓3VCC並輸出。

如圖7所示，於各主升壓驅動器(第1主升壓驅動器70及第2主升壓驅動器80)中，時脈CLK、CLKn有助於升壓動作。即，各主升壓驅動器藉由將時脈CLK、CLKn設為'H'位準，而使節點NNx之電壓以電壓VCC為單位升壓。

另一方面，於各主升壓驅動器(第1主升壓驅動器70及第2主升壓驅動器80)中，藉由將時脈CLKB、CLKBn設為'H'位準，而使節點GGx之電壓以電壓VCC為單位升壓。藉此，使NMOS電晶體NM71、NM81之閘極電壓升壓。其結果，NMOS電晶體NM71、NM81一面防止其閾值所致之電壓下降，一面傳輸電壓。

各主升壓驅動器係於節點NNx為'H'位準時，將節點GGx之電壓預充電至節點NNx-1之電壓，於節點NNx為'L'位準時，將節點GGx升壓並將節點NNx-1之電壓傳輸至節點NNx(此時，被傳輸之節點NNx-1之電壓為'H'位準)。

以下，更具體地進行說明。

首先，於第1主升壓驅動器70中，將節點GG1預充電至電壓VCC。於該狀態下，若時脈CLKBn變為'H'位準，則將節點GG1升壓至電壓2VCC。藉此，NMOS電晶體NM71接通為充分地傳輸電壓VCC，故而節點NN1被預充電至電壓VCC。而且，於時脈CLKBn變為'L'位準後，若時脈CLK變為'H'位準，則節點NN1被升壓至電壓2VCC。再者，此時，由於NMOS電晶體NM72接通為充分地傳輸電壓VCC，故而節點GG1被預充電至電壓VCC。

第2主升壓驅動器80係於節點NN1為電壓2VCC時，若時脈CLKB變為'H'位準，則使節點GG2自電壓2VCC升壓至電壓3VCC。藉此，NMOS電晶體NM81接通為充分地傳輸電壓2VCC，故而節點NN2被預充電至電壓2VCC。而且，於時脈CLKB變為'L'位準後，若時脈CLKn 變為'H'位準，則節點NN2被升壓至電壓3VCC。再者，此時，由於NMOS電晶體NM82接通為充分地傳輸電壓2VCC，故而節點GG2被預充電至電壓2VCC。又，於時脈CLKn為'H'位準時，節點GG2成為與節點NN1相同之電壓。

以此方式，第1主升壓驅動器70及第2主升壓驅動器80將電壓VCC升壓並對節點NN2輸出電壓3VCC。

於閘控驅動器30中進行與上述本實施形態相同之動作。即，藉由使D型電晶體D31接通，從而節點GHL按照節點NN2之電壓3VCC被充電至例如電壓3VCC。其後，NMOS電晶體NM31斷開，PMOS電晶體PM31接通。又，D型電晶體D31斷開。其結果，節點G30(電容器C31之另一電極)被充電至例如電壓3VCC，隨之，節點GHL(電容器C31之一電極)被升壓至例如電壓6VCC。

如此，藉由對傳輸電晶體50之閘極(節點GHL)供給電壓6VCC，從而傳輸電晶體50可充分地傳輸藉由第1主升壓驅動器70及第2主升壓驅動器80而升壓後之節點NN2之電壓3VCC(進行電荷轉移(charge transfer))。

已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。