JP2010124618A - 電源回路 - Google Patents

Abstract

【課題】ＭＯＳトランジスタの絶縁破壊を抑制することが可能な電源回路を提供する。
【解決手段】電源回路１００の制御回路は、第１の比較増幅器の第１の活性化信号に応じて第１の昇圧回路を第１の昇圧能力で昇圧動作を開始させてから規定期間経過後は、強制的に第２の比較増幅器の出力信号に応じて第１の昇圧回路を第１の昇圧能力で昇圧動作させるように、制御クロック信号を出力する。
【選択図】図１

Description

本発明は、電源電圧を昇圧する昇圧回路を備えた電源回路に関するものである。

従来、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に昇圧回路により電源電圧を昇圧して供給する電源回路がある。

この従来の電源回路には、電源から供給された電圧を昇圧し、出力電圧を生成するＶＰＰ昇圧回路と、出力電圧をモニタするための抵抗回路と、この抵抗回路により得られたモニタ電圧の値に基づいてＶＰＰ昇圧回路の活性化／不活性化を指示するための信号を出力する比較検出回路と、を備えるものがある（例えば、特許文献１参照。）。

この電源回路は、出力電圧が負荷の接続により低下すると、比較検出回路がこの出力電圧の低下を検出し、ＶＰＰ昇圧回路に活性化させるための信号を出力して、ＶＰＰ昇圧回路が昇圧動作をすることにより所望の電圧値に復帰させることができる。

さらに、他の従来の電源回路には、該ＶＰＰ昇圧回路と出力端子との間に接続されたｎＭＯＳトランジスタと、このｎＭＯＳトランジスタのゲートに該ＶＰＰ昇圧回路の出力を昇圧した電圧を印可するローカル昇圧回路と、をさらに備えるものがある。

ここで、該ローカル昇圧回路の昇圧動作が該ＶＰＰ昇圧回路の昇圧に比べて遅い場合、例えば、０Vから高電圧（例えば２６V）まで昇圧したときに、該ｎＭＯＳトランジスタのゲートとソースとの間に大きな電位差が生じ、該ｎＭＯＳトランジスタが絶縁破壊され得る。
特開２００３−１９９３２９号公報

本発明は、ＭＯＳトランジスタの絶縁破壊を抑制することが可能な電源回路を提供することを目的とする。

本発明の一態様に係る実施例に従った電源回路は、
設定電圧を出力するための出力端子と、
電源から供給された電圧を昇圧して出力する第１の昇圧回路と、
前記第１の昇圧回路の出力と前記出力端子との間に接続されたｎＭＯＳトランジスタと、
前記第１の昇圧回路が出力する電圧を昇圧して前記ｎＭＯＳトランジスタのゲートに出力する第２の昇圧回路と、
前記出力端子から出力される電圧を第１の分圧比で分圧した第１のモニタ電圧を出力し、且つ、前記出力端子から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧した第２のモニタ電圧を出力する分圧回路と、
基準電圧と前記第１のモニタ電圧とを比較して、前記第１のモニタ電圧が前記基準電圧よりも低い場合には、第１の活性化信号を出力し、一方、前記第１のモニタ電圧が前記基準電圧以上の場合には、第１の非活性化信号を出力する第１の比較増幅器と、
前記基準電圧と前記第２のモニタ電圧とを比較して、前記第２のモニタ電圧が前記基準電圧よりも低い場合には、第２の活性化信号を出力し、一方、前記第２のモニタ電圧が前記基準電圧以上の場合には第２の非活性化信号を出力する第２の比較増幅器と、
前記第１の活性化信号が入力された場合には、前記第１の昇圧回路を第１の昇圧能力で昇圧動作させ、また、前記第１の非活性化信号が入力され且つ前記第２の活性化信号が入力された場合には、前記第１の昇圧回路を前記第１の昇圧能力よりも低い第２の昇圧能力で昇圧動作させ、また前記第２の非活性化信号が入力された場合には、前記第１の昇圧回路を非活性化させる、制御クロック信号を前記第１の昇圧回路に出力する制御回路と、を備え、
前記制御回路は、
前記第１の比較増幅器の第１の活性化信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作を開始させてから規定期間経過後は、強制的に前記第２の比較増幅器の出力信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作させるように、前記制御クロック信号を出力することを特徴とする。

本発明の他の態様に係る実施例に従った電源回路は、
設定電圧を出力するための出力端子と、
電源から供給された電圧を昇圧して出力する第１の昇圧回路と、
前記第１の昇圧回路の出力と前記出力端子との間に接続されたｎＭＯＳトランジスタと、
前記第１の昇圧回路が出力する電圧を昇圧して前記ｎＭＯＳトランジスタのゲートに出力する第２の昇圧回路と、
前記出力端子から出力される電圧を第１の分圧比で分圧した第１のモニタ電圧を出力し、且つ、前記出力端子から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧した第２のモニタ電圧を出力する分圧回路と、
基準電圧と前記第１のモニタ電圧とを比較して、前記第１のモニタ電圧が前記基準電圧よりも低い場合には、第１の活性化信号を出力し、一方、前記第１のモニタ電圧が前記基準電圧以上の場合には、第１の非活性化信号を出力する第１の比較増幅器と、
前記基準電圧と前記第２のモニタ電圧とを比較して、前記第２のモニタ電圧が前記基準電圧よりも低い場合には、第２の活性化信号を出力し、一方、前記第２のモニタ電圧が前記基準電圧以上の場合には第２の非活性化信号を出力する第２の比較増幅器と、
前記第１の活性化信号が入力された場合には、前記第１の昇圧回路を第１の昇圧能力で昇圧動作させ、また、前記第１の非活性化信号が入力され且つ前記第２の活性化信号が入力された場合には、前記第１の昇圧回路を前記第１の昇圧能力よりも低い第２の昇圧能力で昇圧動作させ、また前記第２の非活性化信号が入力された場合には、前記第１の昇圧回路を非活性化させる、制御クロック信号を前記第１の昇圧回路に出力する制御回路と、を備え、
前記制御回路は、
前記第１の比較増幅器の第１の活性化信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作を開始させた後、初めて前記第１のモニタ電圧が前記基準電圧を超えてから規定期間経過後は、強制的に前記第２の比較増幅器の出力信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作させるように、前記制御クロック信号を出力することを特徴とする。

本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
メモリセルアレイと、
前記メモリセルアレイに対して、データ書き込み、読み出しを行うためのビット線制御回路２０２と、
前記メモリセルアレイに対して、制御ゲート及び選択ゲートを制御するためにロウデコーダと、
前記メモリセルアレイが形成された基板の電圧を制御するための基板電圧制御回路２０７と、
電源から供給された電圧を昇圧して、前記ビット線制御回路、前記ロウデコーダ、および前記基板電圧制御回路に供給する電源回路と、を備え、
前記電源回路は、
設定電圧を出力するための出力端子と、
前記電源から供給された電圧を昇圧して出力する第１の昇圧回路と、
前記第１の昇圧回路の出力と前記出力端子との間に接続されたｎＭＯＳトランジスタと、
前記第１の昇圧回路が出力する電圧を昇圧して前記ｎＭＯＳトランジスタのゲートに出力する第２の昇圧回路と、
前記出力端子から出力される電圧を第１の分圧比で分圧した第１のモニタ電圧を出力し、且つ、前記出力端子から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧した第２のモニタ電圧を出力する分圧回路と、
基準電圧と前記第１のモニタ電圧とを比較して、前記第１のモニタ電圧が前記基準電圧よりも低い場合には、第１の活性化信号を出力し、一方、前記第１のモニタ電圧が前記基準電圧以上の場合には、第１の非活性化信号を出力する第１の比較増幅器と、
前記基準電圧と前記第２のモニタ電圧とを比較して、前記第２のモニタ電圧が前記基準電圧よりも低い場合には、第２の活性化信号を出力し、一方、前記第２のモニタ電圧が前記基準電圧以上の場合には第２の非活性化信号を出力する第２の比較増幅器と、
前記第１の活性化信号が入力された場合には、前記第１の昇圧回路を第１の昇圧能力で昇圧動作させ、また、前記第１の非活性化信号が入力され且つ前記第２の活性化信号が入力された場合には、前記第１の昇圧回路を前記第１の昇圧能力よりも低い第２の昇圧能力で昇圧動作させ、また前記第２の非活性化信号が入力された場合には、前記第１の昇圧回路を非活性化させる、制御クロック信号を前記第１の昇圧回路に出力する制御回路と、を有し、
前記制御回路は、
前記第１の比較増幅器の第１の活性化信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作を開始させてから規定期間経過後は、強制的に前記第２の比較増幅器の出力信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作させるように、前記制御クロック信号を出力することを特徴とする。

本発明に係る電源回路によれば、ＭＯＳトランジスタの絶縁破壊を抑制することができる。

以下、本発明に係る実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係る電源回路１００の要部の構成を示す図である。また、図２は、図１に示す電源回路１００に適用される第１の昇圧回路２の一例を示す回路図である。また、図３は、図１に示す電源回路１００に適用される制御回路９の一例を示す回路図である。

図１に示すように、電源回路１００は、出力端子１ａと、出力端子１ｂと、第１の昇圧回路２と、第２の昇圧回路３と、ｎＭＯＳトランジスタ４と、ダイオード５と、分圧回路６と、第１の比較増幅器７と、第２の比較増幅器８と、制御回路９と、を備える。

出力端子１ａは、出力電圧ＶＰＧＭを出力するためのものである。

出力端子１ｂは、出力電圧ＶＰＧＭよりも高かい出力電圧ＶＰＧＭＨを出力するためのものである。

第１の昇圧回路２は、電源ＶＣＣから供給された電圧を昇圧して電圧ＶＰＰを出力するようになっている。

ｎＭＯＳトランジスタ４は、第１の昇圧回路２の出力と出力端子１ａ、１ｂとの間に接続されている。電圧ＶＰＰがこのｎＭＯＳトランジスタ４で電圧降下して、出力端子１ｂから出力電圧ＶＰＧＭＨが出力される。このｎＭＯＳトランジスタ４には、例えば、高耐圧トランジスタが選択される。

ダイオード５は、例えば、ｎＭＯＳトランジスタをダイオード接続して構成されている。このｎＭＯＳトランジスタには、例えば、高耐圧トランジスタが選択される。

なお、電圧ＶＰＰが上記ｎＭＯＳトランジスタ４、ダイオード５で電圧降下して、出力端子１ａから出力電圧ＶＰＧＭが出力される。

また、出力電圧ＶＰＧＭＨと出力電圧ＶＰＧＭとは、このダイオード５を構成するｎＭＯＳトランジスタのしきい値電圧分だけ電位差がある。

また、第２の昇圧回路３は、第１の昇圧回路２が出力する電圧ＶＰＰを昇圧してｎＭＯＳトランジスタ４のゲートに出力するようになっている。この第２の昇圧回路３が出力する電圧が、ｎＭＯＳトランジスタのしきい値電圧まで上昇することにより、ｎＭＯＳトランジスタがオンする。これにより、第１の昇圧回路２が出力した電圧が、出力端子１ａ、１ｂへ供給されることになる。

分圧回路６は、出力端子１ａに一端が接続され、抵抗値Ｒ１を有する第１の分圧抵抗６ａと、この第１の分圧抵抗６ａの他端に一端が接続され、抵抗値Ｒ２を有する第２の分圧抵抗６ｂと、この第２の分圧抵抗６ｂの他端に一端が接続されるとともに接地に他端が接続され、抵抗値Ｒ３を有する第３の分圧抵抗６ｃと、を有する。

この分圧回路６は、出力端子１ａから出力される出力電圧ＶＰＧＭを第１の分圧比（Ｒ２＋Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）で分圧して第１のモニタ電圧Ｖｍｏｎ１を出力する。さらに、分圧回路６は、出力端子１ａから出力される出力電圧ＶＰＧＭを第１の分圧比よりも小さい第２の分圧比（Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）で分圧して第２のモニタ電圧Ｖｍｏｎ２を出力するようになっている。

第１の比較増幅器７は、基準電圧ＶＲＥＦと第１のモニタ電圧ＶＭＯＮ１とを比較する。この第１の比較増幅器７は、第１のモニタ電圧ＶＭＯＮ１が基準電圧ＶＲＥＦよりも低い場合には、第１の活性化信号Ｓ１（“Ｈｉｇｈ”レベル）を出力するようになっている。一方、第１の比較増幅器７は、第１のモニタ電圧ＶＭＯＮ１が基準電圧ＶＲＥＦ以上の場合には、第１の非活性化信号Ｓ１（“Ｌｏｗ”レベル）を出力するようになっている。

第２の比較増幅器８は、基準電圧ＶＲＥＦと第２のモニタ電圧ＶＭＯＮ２とを比較する。この第２の比較増幅器８は、第２のモニタ電圧ＶＭＯＮ２が基準電圧ＶＲＥＦよりも低い場合には、第２の活性化信号Ｓ２（“Ｈｉｇｈ”レベル）を出力するようになっている。一方、第２の比較増幅器８は、第２のモニタ電圧ＶＭＯＮ２が基準電圧ＶＲＥＦ以上の場合には第２の非活性化信号Ｓ２（“Ｌｏｗ”レベル）を出力するようになっている。

制御回路９は、第１の活性化信号Ｓ１（“Ｈｉｇｈ”レベル）が入力された場合には、第１の昇圧回路２を第１の昇圧能力Ａ１で昇圧動作させるように、制御クロック信号ＳＣＬＫを第１の昇圧回路２に出力する。

また、制御回路９は、第１の非活性化信号Ｓ１（“Ｌｏｗ”レベル）が入力され且つ第２の活性化信号Ｓ２（“Ｈｉｇｈ”レベル）が入力された場合には、第１の昇圧回路２を第１の昇圧能力Ａ１よりも低い第２の昇圧能力Ａ２で昇圧動作させるように、制御クロック信号ＳＣＬＫを第１の昇圧回路２に出力する。

また、制御回路９は、第２の非活性化信号Ｓ２（“Ｌｏｗ”レベル）が入力された場合には、第１の昇圧回路２を非活性化させるように、制御クロック信号ＳＣＬＫを第１の昇圧回路２に出力する。

特に、制御回路９は、第１の比較増幅器７の第１の活性化信号Ｓ１（“Ｈｉｇｈ”レベル）に応じて、制御クロック信号ＳＣＬＫを出力し、第１の昇圧回路２を第１の昇圧能力Ａ１で昇圧動作を開始させる。そして、制御回路９は、昇圧動作を開始してから規定期間Ｔの経過後は、強制的に第２の比較増幅器８の出力信号に応じて第１の昇圧回路２を第１の昇圧能力Ａ１で昇圧動作させるように、制御クロック信号ＳＣＬＫを出力するようになっている。

なお、例えば、制御回路９は、第１の昇圧回路２の昇圧能力を上げる場合には、制御クロック信号ＳＣＬＫの周波数を高くする。反対に、制御回路９は、第１の昇圧回路２の昇圧能力を下げる場合には、制御クロック信号ＳＣＬＫの周波数を低くする。したがって、第１の昇圧能力Ａ１のときよりも、第２の昇圧能力Ａ２のときの方が、制御クロック信号生ＳＣＬＫの周波数は、周波数が低く設定される。

なお、制御回路９は、第１の比較増幅器７の第１の活性化信号Ｓ１（“Ｈｉｇｈ”レベル）に応じて第１の昇圧回路２を第１の昇圧能力Ａ１で昇圧動作を開始させた後、初めて第１のモニタ電圧ＶＭＯＮ１が基準電圧ＶＲＥＦを超えてから規定期間Ｔの経過後は、強制的に第２の比較増幅器８の出力信号Ｓ２に応じて第１の昇圧回路２を第１の昇圧能力Ａ１で昇圧動作させるように、制御クロック信号ＳＣＬＫを出力してもよい。

ここで、図２に示すように、第１の昇圧回路２は、例えば、制御クロック信号ＳＣＬＫが入力され、反転したクロック信号ＣＬＫＢを出力するインバータ回路２ａと、電源ＶＣＣにソースが接続され、このソースとゲートとが接続されたＭＯＳトランジスタ２ｂと、このＭＯＳトランジスタ２ｂのドレインと出力端子１との間に直列にされソースとゲートとが接続されたＭＯＳトランジスタ２ｃ〜２ｆと、このＭＯＳトランジスタ２ｃ〜２ｆのソースにそれぞれ接続されたコンデンサ２ｇ〜２ｊと、を有する。

ここで、制御クロック信号ＳＣＬＫが、コンデンサ２ｇ、２ｉに入力されるとともに、インバータ回路２ａの出力が、コンデンサ２ｈ、２ｊに接続されている。これにより、例えば、制御クロック信号ＳＣＬＫが第１の昇圧回路２に入力されることにより、ＭＯＳトランジスタ２ｃないし２ｆがそれぞれ交互に動作し、コンデンサ２ｇないし２ｊが順次充電され昇圧される。そして、この昇圧された電圧が出力電圧ＶＰＰとして出力される。

なお、既述のように、この第１の昇圧回路２の昇圧動作性能を向上させるにはコンデンサ２ｇないしコンデンサ２ｊの容量を大きくすることにより達成可能である。また、図２で示された第１の昇圧回路２は例示的なものであり、本実施例に適用される昇圧回路は、電源ＶＣＣを制御クロック信号ＳＣＬＫの入力に基づいて昇圧して出力するものであればよい。

ここで、図３に示すように、制御回路９は、第１のＡＮＤ回路９ａと、第２のＡＮＤ回路９ｂと、第３のＡＮＤ回路９ｃと、ＯＲ回路９ｄと、信号端子９ｅと、を有する。

第１のＡＮＤ回路９ａと、イネーブル信号Ｅｎａｂｌｅおよび第１の比較増幅器７の出力信号Ｓ１が入力されるようになっている。

第２のＡＮＤ回路９ｂは、第１のクロック信号ＣＬＫ１および第１のＡＮＤ回路９ａの出力信号が入力されるようになっている。

第３のＡＮＤ回路９ｃは、第２のクロック信号ＣＬＫ２および第２比較増幅器８の出力信号Ｓ２が入力されている。

ＯＲ回路９ｄは、第２のＡＮＤ回路９ｂの出力信号および第３のＡＮＤ回路９ｃの出力信号が入力され、信号端子９ｄに出力が接続されている。

信号端子９ｅは、ＯＲ回路９ｄの出力信号を制御クロック信号ＳＣＬＫとして出力するようになっている。

なお、第２のクロック信号ＣＬＫ２は、該規定期間Ｔの経過前において、その周波数が第１のクロック信号の周波数よりも小さく設定される。さらに、第２のクロック信号ＣＬＫ２は、該規定期間Ｔの経過後において、その周波数が前記第１のクロック信号ＣＬＫ１と等しく設定される。

なお、本実施例において、出力端子１ａ、１ｂに接続される負荷には、ＮＡＮＤセル、 ＮＯＲセル、 ＤＩＮＯＲセル、ＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置や、電源ＶＣＣよりも昇圧された電圧が要求される回路などが含まれる。

また、ダイオード５および出力端子１ｂは、電源回路１００から省略されてもよい。

次に、上記のような構成を有する電源回路１００の昇圧動作について説明する。

図４は、本発明の実施例１に係る電源回路１００の昇圧動作を制御する各信号の波形と電源回路の出力との関係を示す波形図である。なお、各信号の波形（論理）は、一例であり、電源回路１００が同様の動作をするものであれば異なる論理であってもよい。

なお、初期状態では、イネーブル信号Ｅｎａｂｌｅは“Ｌｏｗ”レベルである。さらに、電圧ＶＰＰが０Ｖであるので、第１の比較増幅器７の出力信号Ｓ１は“Ｈｉｇｈ”レベル（第１の活性化信号）であり、第２の比較増幅器８の出力信号Ｓ２も“Ｈｉｇｈ”レベル（第２の活性化信号）である。

図４に示すように、先ず、時間ｔ１で、イネーブル信号Ｅｎａｂｌｅが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。制御回路９は、第１の活性化信号Ｓ１（“Ｈｉｇｈ”レベル）が入力されているので、第１の昇圧回路２を第１の昇圧能力Ａ１で昇圧動作を開始させるように、制御クロック信号ＳＣＬＫを第１の昇圧回路２に出力する（時間ｔ１〜ｔ２）。

これにより、時間ｔ１〜時間ｔ２の間、第１の昇圧回路２は、第１の昇圧能力Ａ１で昇圧動作する。したがって、電圧ＶＰＰが設定電圧Ｖ２の近傍の電圧Ｖ１まで急速に昇圧される。

次に、時間ｔ２において、電圧ＶＰＰが電圧Ｖ１と等しくなる（このとき、第１のモニタ電圧ＶＭＯＮ１と基準電圧ＶＲＥＦとが等しくなるものとする）。これにより、第１の比較増幅器７は、第１の非活性化信号Ｓ１（“Ｌｏｗ”レベル）を出力する。

これにより、時間ｔ２から時間ｔ３の間、制御回路９は、第１の非活性化信号Ｓ１（“Ｌｏｗ”レベル）が入力され且つ第２の活性化信号Ｓ２（“Ｈｉｇｈ”レベル）が入力されているので、第１の昇圧回路２を第１の昇圧能力Ａ１よりも低い第２の昇圧能力Ａ２で昇圧動作させるように、制御クロック信号ＳＣＬＫを第１の昇圧回路２に出力する。

一方、時間ｔ３において、電圧ＶＰＰが設定電圧Ｖ２と等しくなる。このとき、第２のモニタ電圧ＶＭＯＮ２と基準電圧ＶＲＥＦとが等しくなるものとする。これにより、第２の比較増幅器８は、第２の非活性化信号Ｓ２（“Ｌｏｗ”レベル）を出力する。

そして、制御回路９は、第２の非活性化信号Ｓ２（“Ｌｏｗ”レベル）が入力されると、第１の昇圧回路２を非活性化させるように、制御クロック信号ＳＣＬＫを第１の昇圧回路２に出力する（時間ｔ３〜ｔ４）。

なお、電圧ＶＰＰが設定電圧Ｖ２と等しくなるとき、出力端子１ａ、１ｂから所望の設定電圧が出力されるものとする。

以上のように、時間ｔ２〜時間ｔ４の間、第１の昇圧回路２は、電圧ＶＰＰが設定電圧Ｖ２の近傍では、第２の昇圧能力Ａ２で昇圧動作する。

したがって、第１の昇圧回路２の昇圧動作が第２の昇圧回路３の昇圧動作に比べて遅い場合であっても、例えば、０Vから高電圧（例えば２６V）まで昇圧したときに、該ｎＭＯＳトランジスタのゲートとソースとの間に大きな電位差が生じにくくなる。これにより、ｎＭＯＳトランジスタ４の絶縁破壊が抑制される。

次に、時間ｔ１から規定期間Ｔが経過した時間ｔ４において、イネーブル信号Ｅｎａｂｌｅが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。

そして、制御回路９は、このイネーブル信号Ｅｎａｂｌｅ（“Ｌｏｗ”レベル）に応じて、強制的に第２の比較増幅器８の出力信号Ｓ２に応じて第１の昇圧回路２を第１の昇圧能力Ａ１で昇圧動作させるように、制御クロック信号ＳＣＬＫを出力する。

これにより、時間ｔ４以降、第１の昇圧回路２は、第１の昇圧能力Ａ１で昇圧動作する。なお、この時間ｔ３以降は、第２の昇圧回路３の出力も十分昇圧されているため、既述のような絶縁破壊は、生じにくい。

ここで、既述のように、時間ｔ４以降、制御回路９は第１の昇圧回路２を高い第１の昇圧能力Ａ１で昇圧動作させている。このため、例えば、時間ｔ６において、ノイズ等により電圧ＶＰＰが大きく低下した場合であっても、電圧ＶＰＰは急峻に上昇して速やかに設定電圧Ｖ２近傍に復帰することとなる（時間ｔ６〜ｔ９）。

なお、時間ｔ７〜時間ｔ８の間、第１の比較増幅器７が第１の活性化信号Ｓ１（“Ｈｉｇｈ”レベル）を出力する。しかし、既述のように、イネーブル信号Ｅｎａｂｌｅが“Ｌｏｗ”レベルであるので、制御回路９は、この第１の活性化信号Ｓ１（“Ｈｉｇｈ”レベル）に拘わらず、第２の活性化信号Ｓ２（“Ｈｉｇｈ”レベル）に応じて、第１の昇圧回路２を第１の昇圧能力Ａ１で昇圧動作させる。

以上のように、本実施例に係る電源回路１００によれば、ＭＯＳトランジスタの絶縁破壊を抑制することができる。

次に、以上のような本実施例に係る電源回路１００をＮＡＮＤ型フラッシュメモリに適用した一例について説明する。

図５は、本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。

図５に示すように、ＮＡＮＤ型フラッシュメモリである半導体記憶装置２００には、メモリ手段としてのメモリセルアレイ２０１に対して、データ書き込み、読み出しを行うためのビット線制御回路２０２が設けられている。

ビット線制御回路２０２は、データ入出力バッファ２０６に接続されている。また、ビット線制御回路２０２は、アドレスバッファ２０４からのアドレス信号を受けるカラムコーダ２０３の出力を入力として受ける。

また、メモリセルアレイ２０１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ２０５が設けられ、メモリセルアレイ２０１が形成されるｐ型基板（又はｐ型ウェル）の電圧を制御するための基板電圧制御回路２０７が設けられている。

さらに、半導体記憶装置２００は、第１、第２のクロック信号ＣＬＫ１、ＣＬＫ２等のクロック信号を生成するクロック生成回路２０８と、本実施例に係る電源回路１００と、を備える。

電源回路１００は、出力電圧ＶＰＧＭをメモリセルアレイ２０１の読み出し／書き込み／消去時にビット線制御回路２０２、ロウデコーダ２０５、基板電圧制御回路２０７に供給する。なお、必要に応じて、電源回路１００から上記各構成に出力電圧ＶＰＧＭＨを供給するようにしてもよい。

電源回路１００は、既述のように、ＭＯＳトランジスタの絶縁破壊を抑制することができる。

したがって、本実施例に係るＮＡＮＤ型フラッシュメモリ２００によれば、ＭＯＳトランジスタの絶縁破壊を抑制することができる。

本発明の一態様である実施例１に係る電源回路１００の要部の構成を示す図である。 図１に示す電源回路１００に適用される第１の昇圧回路２の一例を示す回路図である。 図１に示す電源回路１００に適用される制御回路９の一例を示す回路図である。 本発明の実施例１に係る電源回路１００の昇圧動作を制御する各信号の波形と電源回路の出力との関係を示す波形図である。 本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。

符号の説明

１ａ、１ｂ 出力端子
２ 第１の昇圧回路
２ａ インバータ回路
２ｂ、２ｃ、２ｄ、２ｅ、２ｆ ＭＯＳトランジスタ
２ｇ、２ｈ、２ｉ、２ｊ 容量
３ 第２の昇圧回路
４ ｎＭＯＳトランジスタ
５ ダイオード
６ 分圧回路
７ 第１の比較増幅器
８ 第２の比較増幅器
９ 制御回路
９ａ 第１のＡＮＤ回路
９ｂ 第２のＡＮＤ回路
９ｃ 第３のＡＮＤ回路
９ｄ ＯＲ回路
９ｅ 信号端子
１００ 電源回路
２００ 半導体記憶装置
２０１ メモリセルアレイ
２０２ ビット線制御回路（センスアンプ/データラッチ回路）
２０３ カラムデコータ
２０４ アドレスバッファ
２０５ ロウデコーダ
２０６ データ入出力バッファ
２０７ 基板電圧制御回路
２０８ クロック生成回路

Claims (5)

1. 設定電圧を出力するための出力端子と、
   電源から供給された電圧を昇圧して出力する第１の昇圧回路と、
   前記第１の昇圧回路の出力と前記出力端子との間に接続されたｎＭＯＳトランジスタと、
   前記第１の昇圧回路が出力する電圧を昇圧して前記ｎＭＯＳトランジスタのゲートに出力する第２の昇圧回路と、
   前記出力端子から出力される電圧を第１の分圧比で分圧した第１のモニタ電圧を出力し、且つ、前記出力端子から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧した第２のモニタ電圧を出力する分圧回路と、
   基準電圧と前記第１のモニタ電圧とを比較して、前記第１のモニタ電圧が前記基準電圧よりも低い場合には、第１の活性化信号を出力する第１の比較増幅器と、
   前記基準電圧と前記第２のモニタ電圧とを比較して、前記第２のモニタ電圧が前記基準電圧よりも低い場合には、第２の活性化信号を出力し、一方、前記第２のモニタ電圧が前記基準電圧以上の場合には第２の非活性化信号を出力する第２の比較増幅器と、
   前記第１の活性化信号が入力された場合には、前記第１の昇圧回路を第１の昇圧能力で昇圧動作させ、また、前記第１の非活性化信号が入力され且つ前記第２の活性化信号が入力された場合には、前記第１の昇圧回路を前記第１の昇圧能力よりも低い第２の昇圧能力で昇圧動作させ、また前記第２の非活性化信号が入力された場合には、前記第１の昇圧回路を非活性化させる、制御クロック信号を前記第１の昇圧回路に出力する制御回路と、を備え、
   前記制御回路は、
   前記第１の比較増幅器の第１の活性化信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作を開始させてから規定期間経過後は、強制的に前記第２の比較増幅器の出力信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作させるように、前記制御クロック信号を出力する
   ことを特徴とする電源回路。
2. 設定電圧を出力するための出力端子と、
   電源から供給された電圧を昇圧して出力する第１の昇圧回路と、
   前記第１の昇圧回路の出力と前記出力端子との間に接続されたｎＭＯＳトランジスタと、
   前記第１の昇圧回路が出力する電圧を昇圧して前記ｎＭＯＳトランジスタのゲートに出力する第２の昇圧回路と、
   前記出力端子から出力される電圧を第１の分圧比で分圧した第１のモニタ電圧を出力し、且つ、前記出力端子から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧した第２のモニタ電圧を出力する分圧回路と、
   基準電圧と前記第１のモニタ電圧とを比較して、前記第１のモニタ電圧が前記基準電圧よりも低い場合には、第１の活性化信号を出力する第１の比較増幅器と、
   前記基準電圧と前記第２のモニタ電圧とを比較して、前記第２のモニタ電圧が前記基準電圧よりも低い場合には、第２の活性化信号を出力し、一方、前記第２のモニタ電圧が前記基準電圧以上の場合には第２の非活性化信号を出力する第２の比較増幅器と、
   前記第１の活性化信号が入力された場合には、前記第１の昇圧回路を第１の昇圧能力で昇圧動作させ、また、前記第１の非活性化信号が入力され且つ前記第２の活性化信号が入力された場合には、前記第１の昇圧回路を前記第１の昇圧能力よりも低い第２の昇圧能力で昇圧動作させ、また前記第２の非活性化信号が入力された場合には、前記第１の昇圧回路を非活性化させる、制御クロック信号を前記第１の昇圧回路に出力する制御回路と、を備え、
   前記制御回路は、
   前記第１の比較増幅器の第１の活性化信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作を開始させた後、初めて前記第１のモニタ電圧が前記基準電圧を超えてから規定期間経過後は、強制的に前記第２の比較増幅器の出力信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作させるように、前記制御クロック信号を出力する
   ことを特徴とする電源回路。
3. 前記制御回路は、イネーブル信号に応じて、強制的に前記第２の比較増幅器の出力信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作させるように、前記制御クロック信号を出力する
   ことを特徴とする請求項１または２に記載の電源回路。
4. 前記制御回路は、
   前記制御クロック信号を出力するための信号端子と、
   前記イネーブル信号および前記第１の比較増幅器の出力信号が入力される第１のＡＮＤ回路と、
   第１のクロック信号および前記第１のＡＮＤ回路の出力信号が入力される第２のＡＮＤ回路と、
   第２のクロック信号および前記第２比較増幅器の出力信号が入力される第３のＡＮＤ回路と、
   前記第２のＡＮＤ回路の出力信号および前記第３のＡＮＤ回路の出力信号が入力されるＯＲ回路と、を有し、
   前記第２のクロック信号は、前記規定期間経過前において、その周波数が前記第１のクロック信号の周波数よりも小さく設定され、前記規定期間経過後において、その周波数が前記第１のクロック信号と等しく設定される
   ことを特徴とする請求項３に記載の電源回路。
5. メモリセルアレイと、
   前記メモリセルアレイに対して、データ書き込み、読み出しを行うためのビット線制御回路２０２と、
   前記メモリセルアレイに対して、制御ゲート及び選択ゲートを制御するためにロウデコーダと、
   前記メモリセルアレイが形成された基板の電圧を制御するための基板電圧制御回路２０７と、
   電源から供給された電圧を昇圧して、前記ビット線制御回路、前記ロウデコーダ、および前記基板電圧制御回路に供給する電源回路と、を備え、
   前記電源回路は、
   設定電圧を出力するための出力端子と、
   前記電源から供給された電圧を昇圧して出力する第１の昇圧回路と、
   前記第１の昇圧回路の出力と前記出力端子との間に接続されたｎＭＯＳトランジスタと、
   前記第１の昇圧回路が出力する電圧を昇圧して前記ｎＭＯＳトランジスタのゲートに出力する第２の昇圧回路と、
   前記出力端子から出力される電圧を第１の分圧比で分圧した第１のモニタ電圧を出力し、且つ、前記出力端子から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧した第２のモニタ電圧を出力する分圧回路と、
   基準電圧と前記第１のモニタ電圧とを比較して、前記第１のモニタ電圧が前記基準電圧よりも低い場合には、第１の活性化信号を出力する第１の比較増幅器と、
   前記基準電圧と前記第２のモニタ電圧とを比較して、前記第２のモニタ電圧が前記基準電圧よりも低い場合には、第２の活性化信号を出力し、一方、前記第２のモニタ電圧が前記基準電圧以上の場合には第２の非活性化信号を出力する第２の比較増幅器と、
   前記第１の活性化信号が入力された場合には、前記第１の昇圧回路を第１の昇圧能力で昇圧動作させ、また、前記第１の非活性化信号が入力され且つ前記第２の活性化信号が入力された場合には、前記第１の昇圧回路を前記第１の昇圧能力よりも低い第２の昇圧能力で昇圧動作させ、また前記第２の非活性化信号が入力された場合には、前記第１の昇圧回路を非活性化させる、制御クロック信号を前記第１の昇圧回路に出力する制御回路と、を有し、
   前記制御回路は、
   前記第１の比較増幅器の第１の活性化信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作を開始させてから規定期間経過後は、強制的に前記第２の比較増幅器の出力信号に応じて前記第１の昇圧回路を前記第１の昇圧能力で昇圧動作させるように、前記制御クロック信号を出力する
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。

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