JP2008011629A - チャージポンプ回路 - Google Patents

Abstract

【課題】 チップ面積を増大させることなく、昇圧効率を高めることができるチャージポンプ回路を提供する。
【解決手段】 入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタと、スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサと、を備えるユニット回路３０を複数縦列に接続してなり、正電圧の電源電圧を正電圧方向に昇圧して出力する正電圧チャージポンプ回路１ａ、１ｃ、１ｄと、所定の負電圧を出力する負電圧チャージポンプ回路１ｂと、負電圧チャージポンプ回路１ｂから出力された負電圧の入力を受けて、電圧振幅の最大値と最小値が夫々電源電圧と負電圧に設定された昇圧クロックを生成する負電圧レベルシフタを備え、昇圧クロックを正電圧チャージポンプ回路１ａ、１ｃ、１ｄの昇圧用コンデンサの他方の電極に供給するクロック発生回路と、を同一半導体基板上に備える。
【選択図】 図１

Description

本発明は、チャージポンプ回路、特に、不揮発性半導体記憶装置等で用いられるチャージポンプ回路に関する。

フラッシュメモリ等の不揮発性半導体記憶装置では、メモリセルへのデータの書き込み及び消去のために、電源電圧より高い高電圧及び所定の負電圧を用いている。このような不揮発性半導体記憶装置では、高電圧を得るために、例えば、電源電圧より高い昇圧電圧を発生させる昇圧回路を用い、チップ内部で昇圧電圧を発生させて高電圧を得ている。昇圧回路としては、例えば、キャパシタを並列に接続して順次昇圧していくディクソンタイプのチャージポンプ回路が知られている。

先ず、従来技術に係る不揮発性半導体記憶装置の構造について図８〜図１４を基に説明する。ここでの不揮発性半導体記憶装置はフラッシュメモリであり、図８に示すように、メモリセルアレイ７、ロウデコーダ６、カラムデコーダ８、データレジスタ／センスアンプ９、複数のチャージポンプ回路１、及び、電圧切り替え回路５を備えて構成される。

メモリセルアレイ７は、フラッシュメモリセルをマトリクス状に配列してなり、複数のメモリブロックに分割された構成となっている。ここで、図９は、一般的なフラッシュメモリセル２０のセル構造を模式的に示している。このフラッシュメモリセル２０は、コントロールゲート２１、フローティングゲート２２、ソース２３、及び、ドレイン２４からなり、フローティングゲート２２における電子の多寡により２値（“１”、“０”）のデータを記憶可能である。メモリブロックは、フラッシュメモリセル２０がｍ×ｎ個マトリックス状に配列された構成となっている。各メモリブロックは、ｍ本のワード線を備え、このワード線１本あたりｎ個のフラッシュメモリセル２０のコントロールゲート２１が接続されている。同様に、各メモリブロックは、ｎ本のビット線を備え、このビット線１本あたりｍ個のフラッシュメモリセル２０のドレイン２４が接続されている。更に、メモリブロック内の全てのソース２３が共通接続されている。尚、各メモリブロックはソース２３が共通接続される構造であるため、後述するフラッシュメモリセル２０の消去動作は、１ビット毎ではなく、メモリブロック単位で一括して行なわれる。

チャージポンプ回路１は、リードＷＬ用電圧Ｖ_ＲＷを生成するリードＷＬ用ポンプ１ｆ、イレースＷＬ用電圧Ｖ_ＥＷを生成するイレースＷＬ用ポンプ１ｂ、プログラムＷＬ用電圧Ｖ_ＰＷを生成するプログラムＷＬ用ポンプ１ｇ、及び、ソース・カラム用電圧Ｖ_ＳＣを生成するソース・カラム用ポンプ１ｈの４つが設けられている。リードＷＬ用ポンプ１ｆ、プログラムＷＬ用ポンプ１ｇ及びソース・カラム用ポンプ１ｈは正電圧の電源電圧を正電圧方向に昇圧して出力する正電圧チャージポンプ回路であり、イレースＷＬ用ポンプ１ｂは所定の負電圧を出力する負電圧チャージポンプ回路である。リードＷＬ用ポンプ１ｆ、イレースＷＬ用ポンプ１ｂ及びプログラムＷＬ用ポンプ１ｇ夫々の出力は、電圧切り替え回路５に接続されており、ソース・カラム用ポンプ１ｈの出力は、カラムデコーダ８に接続されている。

正電圧チャージポンプ回路は、基本クロックオシレータ２、正電圧ポンプドライバ１１及び正電圧ポンプセル４を縦列接続して構成されている。より具体的には、リードＷＬ用ポンプ１ｆは、基本クロックオシレータ２ａ、正電圧ポンプドライバ１１ａ、正電圧ポンプセル４ａを縦列に接続して構成されている。プログラムＷＬ用ポンプ１ｇは、基本クロックオシレータ２ｃ、正電圧ポンプドライバ１１ｃ、正電圧ポンプセル４ｃを縦列に接続して構成されている。ソース・カラム用ポンプ１ｈは、基本クロックオシレータ２ｄ、正電圧ポンプドライバ１１ｄ、正電圧ポンプセル４ｄを縦列に接続して構成されている。ここで、図１０は、基本クロックオシレータ２の構成を示す回路図であり、図１１は、正電圧ポンプドライバ１１の構成を示す回路図であり、図１２は、正電圧ポンプセル４の構成を示す回路図である。

より具体的には、基本クロックオシレータ２は、図１０に示すように、多段構成のインバータからなるリングオシレータとなっており、通常１０ＭＨｚ程度の高周波のクロック信号ｏｓｃが生成される。このクロック信号ｏｓｃは正電圧ポンプドライバ１１に入力される。正電圧ポンプドライバ１１は、図１１に示すように、クロック信号ｏｓｃから所定の位相を持つクロック信号ｃｌｋ１〜ｃｌｋ４を生成する。

正電圧ポンプセル４は、図１２に示すように、１つのチャージポンプを備えるユニット回路３０の複数を縦列接続し、前段のユニット回路３０で正電圧方向に昇圧した電圧を後段のユニット回路３０で更に正電圧方向に昇圧する構成となっている。図１２に示す正電圧ポンプセル４は、ＮチャンネルＭＯＳトランジスタＮ１〜Ｎ８及びコンデンサＣ１〜Ｃ８を備えて構成され、４つのユニット回路３０が構築されている。各ユニット回路３０は、入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタ、スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサ、スイッチングトランジスタのゲート電圧を調整するための制御用トランジスタ及び制御用コンデンサを備えて構成されている。奇数段のユニット回路３０ａ、３０ｃの制御用コンデンサＣ１、Ｃ５にはクロック信号ｃｌｋ１が、昇圧用コンデンサＣ２、Ｃ６にはクロック信号ｃｌｋ２が、偶数段のユニット回路３０ｂ、３０ｄの制御用コンデンサＣ３、Ｃ７にはクロック信号ｃｌｋ３が、昇圧用コンデンサＣ４、Ｃ８にはクロック信号ｃｌｋ４が入力される構成となっている。

負電圧チャージポンプ回路であるイレースＷＬ用ポンプ１ｂは、高周波のクロック信号ｏｓｃを生成する基本クロックオシレータ２ｂ、クロック信号ｏｓｃから所定の位相を持つクロック信号ｃｌｋ１’〜ｃｌｋ４’を生成する負電圧ポンプドライバ１１ｂ、及び、所定の負電圧を生成する負電圧ポンプセル４ｂを縦列接続して構成されている。

基本クロックオシレータ２ｂの構成は、図１０に示す基本クロックオシレータ２と同様の回路構成である。負電圧ポンプドライバ１１ｂは、図１３に示すように、クロック信号ｏｓｃから所定の位相を持つクロック信号ｃｌｋ１’〜ｃｌｋ４’を生成する。

負電圧ポンプセル４ｂは、図１４に示すように、１つのチャージポンプを備えるユニット回路３０’の複数を縦列接続し、前段のユニット回路３０’で負電圧方向に昇圧した電圧を後段のユニット回路３０’で更に負電圧方向に昇圧する構成となっている。負電圧ポンプセル４ｂは、ＰチャンネルＭＯＳトランジスタＰ１〜Ｐ８及びコンデンサＣ１’〜Ｃ８’を備えて構成され、４つのユニット回路３０’が構築されている。各ユニット回路３０’は、入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタ、スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサ、スイッチングトランジスタのゲート電圧を調整するための制御用トランジスタ及び制御用コンデンサを備えて構成されている。奇数段のユニット回路３０ａ’、３０ｃ’の制御用コンデンサＣ１’、Ｃ５’にはクロック信号ｃｌｋ１’が、昇圧用コンデンサＣ２’、Ｃ６’にはクロック信号ｃｌｋ２’が、偶数段のユニット回路３０ｂ’、３０ｄ’の制御用コンデンサＣ３’、Ｃ７’にはクロック信号ｃｌｋ３’が、昇圧用コンデンサＣ４’、Ｃ８’にはクロック信号ｃｌｋ４’が入力される構成となっている。

電圧切り替え回路５は、入力されたリードＷＬ用電圧Ｖ_ＲＷ、イレースＷＬ用電圧Ｖ_ＥＷ及びプログラムＷＬ用電圧Ｖ_ＰＷから、メモリセルアレイ７中のフラッシュメモリセル２０のコントロールゲート２１に印加する電圧を選択し、ロウデコーダ６に出力する。ロウデコーダ６は、電圧切り替え回路５によって選択された電圧をフラッシュメモリセル２０のコントロールゲート２１に印加する。カラムデコーダ８は、フラッシュメモリセル２０のドレイン２４にソース・カラム用ポンプ１ｈから出力されたソース・カラム用電圧Ｖ_ＳＣを印加する。データレジスタ／センスアンプ９は、フラッシュメモリセル２０に記憶されているデータの判定を行い、外部に出力する。

次に、従来技術に係る不揮発性半導体記憶装置の動作について図１５〜図１７を基に説明する。

最初に、フラッシュメモリの読み出し処理、書き込み処理及び消去処理夫々について簡単に説明する。尚、図１５は、読み出し処理時、消去処理時及び書き込み処理時夫々におけるフラッシュメモリセル２０のコントロールゲート２１、ドレイン２４及びソース２３に与えられる電圧条件の一例を示している。

読み出し処理は、制御信号及びアドレス信号等からなる読み出し信号が外部から与えられたときに、該読み出し信号によって特定されるフラッシュメモリセル２０のコントロールゲート２１に高電圧（例えば５Ｖ）を、ドレイン２４に低電圧（例えば０．８Ｖ）を、ソース２３に低電圧（例えば０Ｖ）を印加して行なう。そして、読み出し対象のフラッシュメモリセル２０のソース２３−ドレイン２４間に流れる電流と、基準となるリファレンスメモリセルのソース２３−ドレイン２４間に流れる電流とをセンスアンプによって比較することで、読み出し対象のフラッシュメモリに記憶されたデータの“１”、“０”の判定を行い、データの判定結果を外部へ出力する。

書き込み処理は、書き込み動作及びベリファイ動作からなる。書き込み動作は、フラッシュメモリの外部から、制御信号、データ信号及びアドレス信号が与えられたときに、アドレス信号等によって特定されるフラッシュメモリセル２０のコントロールゲート２１に高電圧（例えば９Ｖ）を、ドレイン２４に高電圧（例えば５Ｖ）を、ソース２３に低電圧（例えば０Ｖ）を印加して行なう。この時、書き込み対象のフラッシュメモリセル２０のドレイン２４近傍で発生したホットエレクトロンは、コントロールゲート２１に印加された高電圧によりフローティングゲート２２に注入される。この後、書き込み対象のフラッシュメモリセル２０に対する書き込み動作が成功したか否かを判定するベリファイ動作を行い、ベリファイ成功なら書き込み完了となる。ベリファイ失敗なら、再度書き込み対象のフラッシュメモリセル２０に対し書き込み動作及びベリファイ動作を行う。そして、書き込み動作及びベリファイ動作をベリファイ成功まで繰り返し実施し、規定回数内にベリファイ成功とならなかった場合は、外部へ書き込みエラーのステータスを返す。

消去処理は、消去動作及びベリファイ動作からなり、メモリブロック単位で行われる。消去動作は、制御信号及びアドレス信号から成る制御信号及び消去データが外部から与えられたときに、アドレス信号によって特定されるメモリブロック内の全てのフラッシュメモリセル２０のコントロールゲート２１に負電圧（例えば−８Ｖ）を印加し、ドレイン２４をフローティング状態にし、ソース２３に高電圧（例えば５Ｖ）を印加して行なう。このような条件で電圧を印加すると、フローティングゲート２２−ソース２３間に高電界が発生し、トンネル現象を利用してフローティングゲート２２内の電子をソース２３に引き抜くことが出来る。この後、書き込み処理の場合と同様に、消去対象のフラッシュメモリセル２０に対する消去動作が成功したか否かを判定するベリファイ動作を行う。消去対象のメモリブロック内の全てのフラッシュメモリセル２０がベリファイ成功なら消去完了となる。ベリファイ失敗なら、再度消去対象のフラッシュメモリセル２０に対し消去動作及びベリファイ動作を行う。そして、書き込み処理の場合と同様に、消去動作及びベリファイ動作をベリファイ成功まで繰り返し実施し、規定回数内にベリファイ成功とならなかった場合は、外部へ消去エラーのステータスを返す。

続いて、従来のチャージポンプ回路１の動作について図１６及び図１７を基に説明する。図１６は、読み出し処理時、消去処理時及び書き込み処理時における各チャージポンプ回路１の動作状況を示す表である。ここで、消去処理は、前処理、本処理及び後処理の３つの処理で構成される。前処理では、過消去を防止するために、全てのメモリセルを書き込み状態にして閾値電圧を上げる処理を行なう。本処理では、前処理後、メモリブロック内の全てのメモリセルの閾値電圧を下げるための消去電圧の印加による消去動作と消去動作が成功したか否かを判定するベリファイ動作を行なう。後処理では、本処理後、閾値電圧の下がりすぎているメモリセルに対し、正常な消去状態の閾値電圧範囲に収めるための書き込みを行う。

図１７は、図１０に示す基本クロックオシレータ２で生成された信号ｏｓｃ、及び、図１１に示す正電圧ポンプドライバ１１から出力されるクロック信号ｃｌｋ１、ｃｌｋ２、ｃｌｋ３、ｃｌｋ４夫々の信号波形を示している。図１７に示すように、信号ｏｓｃは方形波であり、正電圧ポンプドライバ１１は、信号ｏｓｃのタイミングを異ならせて出力する。尚、クロック信号ｃｌｋ１及びクロック信号ｃｌｋ２は、同時にＨレベル（電源電圧レベル）となることがないようにタイミング設定されており、クロック信号ｃｌｋ３及びクロック信号ｃｌｋ４は、クロック信号ｃｌｋ１及びクロックｃｌｋ信号２と半周期ずれたタイミング設定がされている。また、図示しないが、図１３に示す負電圧ポンプドライバ１１ｂから出力されるクロック信号ｃｌｋ１’及びクロック信号ｃｌｋ２’は、同時にＬレベル（接地電圧レベル）となることがないようにタイミング設定されており、負電圧ポンプドライバ１１ｂから出力されるクロック信号ｃｌｋ３’及びクロック信号ｃｌｋ４’は、クロック信号ｃｌｋ１’及びクロック信号ｃｌｋ２’と半周期ずれたタイミング設定がされている。

ここで、簡単のために、図８のリードＷＬ用ポンプ１ｆを例に説明する。正電圧ポンプセル４ａは、初段のユニット回路３０ａ内のコンデンサＣ２から最終段のユニット回路３０ｄ内のコンデンサＣ８まで電荷を順に蓄えていき、所望の高電圧を得る。より具体的には、先ず、ユニット回路３０ａの昇圧用コンデンサＣ２に入力されるクロック信号ｃｌｋ３がグランドレベルから電源電圧レベルに変化することにより、入力電圧（電源電圧）を、電源電圧の電圧振幅にほぼ等しい電圧だけ昇圧させることができる。このとき、次段のユニット回路３０ｂの制御用コンデンサＣ３に入力されるクロック信号ｃｌｋ３をタイミング良くグランドレベルから電源電圧レベルに変化させることで、ユニット回路３０ｂの昇圧用コンデンサＣ４にユニット回路３０ａの昇圧用コンデンサＣ２で昇圧した昇圧電圧を受け渡す。クロック信号ｃｌｋ２及びｃｌｋ３を同相で変化させることにより、ユニット回路３０ａの出力ノードにおける電圧降下がユニット回路３０ｂに与える影響を抑える。その後、ユニット回路３０ｂの昇圧用コンデンサＣ４に入力されるクロック信号ｃｌｋ４をグランドレベルから電源電圧レベルにすることにより、ユニット回路３０ａの昇圧用コンデンサＣ２から受け渡された昇圧電圧を、電源電圧の電圧振幅にほぼ等しい電圧だけ昇圧させることができる。正電圧ポンプセル４ａ内の他のユニット回路３０についても同様に動作させ、順次、前段のユニット回路３０の出力電圧を後段のユニット回路３０で更に昇圧する。

しかし、近年、不揮発性半導体記憶装置で用いる電源電圧の低電圧化が進んでいることから、不揮発性半導体記憶装置で用いる高電圧と電源電圧の差が大きくなってきており、より昇圧度の大きいチャージポンプ回路が必要とされるようになってきている。チャージポンプ回路の昇圧度はチャージポンプ数に依存するため、不揮発性半導体記憶装置で用いる高電圧と電源電圧の差が大きくなるほど、必要なチャージポンプの段数が多くなる。従って、必要とされるチャージポンプの段数の増大により、チップ面積が増加するという問題が生じている。

チャージポンプ回路の昇圧効果を上げるための技術として、クロック信号の電圧振幅を増大させるためのブースト回路を設け、使用するクロック信号の電圧振幅を電源電圧幅より大きくすることで、昇圧効率を上げるチャージポンプ回路がある（例えば、特許文献１及び特許文献２参照）。

ここで、図１８は、上記ブースト回路を用いたチャージポンプ回路の一構成例を示している。このチャージポンプ回路１は、図１８に示すように、図８に記載のチャージポンプ回路１の各構成に加え、ポンプドライバ１１とポンプセル４の間にブースト回路１２を備えて構成される。図１９は、ブースト回路１２の概略構成例を示している。ブースト回路１２は、電源電圧Ｖｃｃ−ＮＭＯＳの閾値電圧Ｖｔｈの電圧レベルを用い、入力信号ｏｓｃでブーストして電圧振幅の最大値が電源電圧Ｖｃｃより高いクロック信号ｈｂｓｔを出力する。図２０は、入力信号ｏｓｃと出力信号ｈｂｓｔ（ｃｌｋ１、ｃｌｋ２、ｃｌｋ３、ｃｌｋ４）の関係を示す波形図である。ブースト回路１２の出力を用いたチャージポンプ回路１は、各ユニット回路３０において、昇圧用コンデンサに入力されるクロック信号の電圧振幅が増大することにより昇圧度が増大するため、図８に示す通常のチャージポンプ回路１より昇圧効率が高い。

特開平１１−２７３３７９号公報 特開平１１−４５９７８号公報

しかしながら、上記特許文献１及び特許文献２に記載のチャージポンプ回路では、各ユニット回路で使用するクロック信号を増幅するためのブースト回路を、ユニット回路毎に設ける必要があるため、チップ面積が増大するという問題があった。

本発明は上記の問題に鑑みてなされたものであり、その目的は、チップ面積を増大させることなく、昇圧効率を高めることができるチャージポンプ回路を提供する点にある。

上記目的を達成するための本発明に係るチャージポンプ回路は、入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタと、前記スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサと、を備えるユニット回路を複数縦列に接続してなるチャージポンプ回路であって、前記ユニット回路の前記昇圧用コンデンサの他方の電極に入力される昇圧クロックの電圧振幅の最大値と最小値が夫々所定の正電圧と負電圧に設定されていることを第１の特徴とする。

上記特徴の本発明に係るチャージポンプ回路は、前記昇圧クロックを生成するクロック発生回路が、前記正電圧及び前記負電圧の入力を受けて前記昇圧クロックを生成する負電圧レベルシフタを備えて構成されることを第２の特徴とする。

上記特徴の本発明に係るチャージポンプ回路は、前記負電圧レベルシフタに供給される前記正電圧は電源電圧であり、前記負電圧は負電圧方向の昇圧を行なう他のチャージポンプ回路の出力電圧であることを第３の特徴とする。

上記目的を達成するための本発明に係るチャージポンプ回路は、入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタと、前記スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサと、を備えるユニット回路を複数縦列に接続してなり、正電圧の電源電圧を正電圧方向に昇圧して出力する正電圧チャージポンプ回路と、所定の負電圧を出力する負電圧チャージポンプ回路と、前記負電圧チャージポンプ回路から出力された前記負電圧の入力を受けて、電圧振幅の最大値と最小値が夫々前記電源電圧と前記負電圧に設定された昇圧クロックを生成する負電圧レベルシフタを備え、前記昇圧クロックを前記正電圧チャージポンプ回路の前記昇圧用コンデンサの他方の電極に供給するクロック発生回路と、を同一半導体基板上に備えてなることを第４の特徴とする。

上記目的を達成するための本発明に係るチャージポンプ回路は、入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタと、前記スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサと、を備えるユニット回路を複数縦列に接続してなり、所定の負電圧を出力する負電圧チャージポンプ回路と、前記負電圧チャージポンプ回路から出力された前記負電圧の入力を受けて、電圧振幅の最大値と最小値が夫々正電圧の電源電圧と前記負電圧に設定された昇圧クロックを生成する負電圧レベルシフタを備え、前記昇圧クロックを前記負電圧チャージポンプ回路の前記昇圧用コンデンサの他方の電極に供給するクロック発生回路と、を同一半導体基板上に備えてなることを第５の特徴とする。

本発明によれば、チャージポンプ回路の各ユニット回路で使用する昇圧クロックの電圧振幅の最大値と最小値が夫々所定の正電圧と負電圧に設定されているので、既存の負電圧発生回路から負電圧を確保することにより、チップ面積の増加を抑えながら、チャージポンプ回路の昇圧効率を高めることが可能になる。

また、本発明において、同一半導体基板上に設けられた負電圧チャージポンプ回路から出力される負電圧を利用してクロック信号の電圧振幅を増幅することにより、特に、低電源電圧化した不揮発性半導体記憶装置等のメモリデバイスにおいて、チップ面積の増大を抑えながら必要な高電圧を得ることが可能になる。

以下、本発明に係るチャージポンプ回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
本発明回路の第１実施形態について、図１〜図５を基に説明する。ここで、図１は、本実施形態における本発明回路を用いた不揮発性半導体記憶装置の概略構成を示すブロック図であり、図２は、正電圧ポンプドライバ３の構成を示す回路図であり、図３は、負電圧レベルシフタ１０の概略構成例を示す回路図である。本実施形態では、不揮発性半導体記憶装置としてフラッシュメモリを想定して説明する。

本実施形態の不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ７、ロウデコーダ６、カラムデコーダ８、データレジスタ／センスアンプ９、複数のチャージポンプ回路１、及び、電圧切り替え回路５を備えて構成され、所定の負電圧を出力する負電圧チャージポンプ回路であるイレース用ＷＬ用ポンプ１ｂの出力電圧が、正電圧の電源電圧を正電圧方向に昇圧して出力する正電圧チャージポンプ回路であるリードＷＬ用ポンプ１ａ、プログラムＷＬ用ポンプ１ｃ及びソース・カラム用ポンプ１ｄの夫々に入力される構成となっている。

メモリセルアレイ７は、従来の不揮発性半導体記憶装置のメモリセルアレイ７と同様の構成となっている。具体的には、メモリセルアレイ７は、複数のメモリブロックからなり、各メモリブロックは、フラッシュメモリセル２０をｍ×ｎ個マトリックス状に配列した構成となっている。各メモリブロックは、ｍ本のワード線を備え、このワード線１本あたりｎ個のフラッシュメモリセル２０のコントロールゲート２１が接続されている。同様に、各メモリブロックは、ｎ本のビット線を備え、このビット線１本あたりｍ個のフラッシュメモリセル２０のドレイン２４が接続されている。更に、メモリブロック内の全てのソースが共通接続されている。

電圧切り替え回路５は、各チャージポンプ回路１からの出力を受けて、メモリセルアレイ７中のフラッシュメモリセル２０のコントロールゲート２１に印加する電圧を選択し、ロウデコーダ６に出力する。ロウデコーダ６は、電圧切り替え回路５によって選択された電圧をフラッシュメモリセル２０のコントロールゲート２１に印加する。カラムデコーダ８は、フラッシュメモリセル２０のドレイン２４にソース・カラム用ポンプ１ｄから出力されたソース・カラム用電圧Ｖ_ＳＣを印加する。データレジスタ／センスアンプ９は、フラッシュメモリセル２０に記憶されているデータの判定を行い、外部に出力する。

チャージポンプ回路１は、リードＷＬ用電圧Ｖ_ＲＷを生成するリードＷＬ用ポンプ１ａ、イレースＷＬ用電圧Ｖ_ＥＷを生成するイレースＷＬ用ポンプ１ｂ、プログラムＷＬ用電圧Ｖ_ＰＷを生成するプログラムＷＬ用ポンプ１ｃ、及び、ソース・カラム用電圧Ｖ_ＳＣを生成するソース・カラム用ポンプ１ｄの４つが設けられている。リードＷＬ用ポンプ１ａ、イレースＷＬ用ポンプ１ｂ及びプログラムＷＬ用ポンプ１ｃ夫々の出力は、電圧切り替え回路５に接続されている。ソース・カラム用ポンプ１ｄの出力は、カラムデコーダ８に接続されている。

正電圧チャージポンプ回路は、基本クロックオシレータ２、正電圧ポンプドライバ３、及び、正電圧ポンプセル４を縦列接続して構成されている。具体的には、リードＷＬ用ポンプ１ａは、基本クロックオシレータ２ａ、正電圧ポンプドライバ３ａ、正電圧ポンプセル４ａを縦列に接続して構成されている。プログラムＷＬ用ポンプ１ｃは、基本クロックオシレータ２ｃ、正電圧ポンプドライバ３ｃ、正電圧ポンプセル４ｃを縦列に接続して構成されている。ソース・カラム用ポンプ１ｄは、基本クロックオシレータ２ｄ、正電圧ポンプドライバ３ｄ、正電圧ポンプセル４ｄを縦列に接続して構成されている。尚、基本クロックオシレータ２及び正電圧ポンプセル４の回路構成は、従来技術における基本クロックオシレータ２（図１０参照）及び正電圧ポンプセル４（図１２参照）の構成と同じである。但し、図１２に示す正電圧ポンプセル４は４つのユニット回路３０で構成されるが、正電圧チャージポンプ回路のユニット回路３０の段数は、正電圧チャージポンプ回路毎に必要とされる昇圧電圧に応じて設定する。

正電圧ポンプドライバ３は、図２に示すように、イレース用ＷＬ用ポンプ１ｂ（負電圧チャージポンプ回路）から出力された負電圧ｈｎｅｇの入力を受けて、電圧振幅の最大値と最小値が夫々電源電圧Ｖｃｃと負電圧ｈｎｅｇに設定された昇圧クロックを生成する負電圧レベルシフタ１０を備えて構成されている。正電圧ポンプドライバ３は、基本クロックオシレータ２で生成された高周波の信号ｏｓｃと、イレースＷＬ用ポンプ１ｂで生成された負電圧ｈｎｅｇの入力を受けて、昇圧クロックとして所定の位相を有するクロック信号ｃｌｋ１〜ｃｌｋ４を生成し、正電圧ポンプセル４に出力する。

負電圧レベルシフタ１０は、図３に示すように、一般的な構成の負電圧レベルシフタであり、入力信号に応じて正電圧の電源電圧Ｖｃｃと負電圧ｈｎｅｇの何れかを出力することにより、電圧振幅の最大値が電源電圧Ｖｃｃ、最小値が負電圧ｈｎｅｇとなるクロック信号ｃｌｋ１〜ｃｌｋ４を生成する。

イレースＷＬ用ポンプ１ｂは、従来技術におけるイレースＷＬ用ポンプ１ｂと同様に、高周波のクロック信号ｏｓｃを生成する基本クロックオシレータ２ｂ、クロック信号ｏｓｃから所定の位相を持つクロック信号ｃｌｋ１’〜ｃｌｋ４’を生成する負電圧ポンプドライバ３ｂ、及び、所定の負電圧を生成する負電圧ポンプセル４ｂを縦列接続して構成されている。基本クロックオシレータ２、負電圧ポンプドライバ３ｂ及び負電圧ポンプセル４ｂの構成は、夫々、従来技術における基本クロックオシレータ２（図１０参照）、負電圧ポンプドライバ１１ｂ（図１３参照）及び負電圧ポンプセル４ｂ（図１４参照）の構成と同じである。但し、図１４に示す負電圧ポンプセル４ｂは４つのユニット回路３０’で構成されるが、負電圧チャージポンプ回路のユニット回路３０’の段数は必要とされる負電圧に応じて設定する。

次に、本実施形態における本発明回路の動作について図４及び図５を基に説明する。図４は、読み出し動作時、消去動作時及び書き込み動作時における各チャージポンプ回路１の動作状況を示している。本発明回路では、負電圧チャージポンプ回路であるイレースＷＬ用ポンプ１ｂが、図１６に示す従来技術に係るチャージポンプ回路では動作しない場合を含め常時動作する構成となっている。これによって、リードＷＬ用ポンプ１ａ、プログラムＷＬ用ポンプ１ｃ、及び、ソース・カラム用ポンプ１ｄの３つの正電圧チャージポンプに常時負電圧を供給することができ、リードＷＬ用ポンプ１ａ、プログラムＷＬ用ポンプ１ｃ、及び、ソース・カラム用ポンプ１ｄにおいて本発明回路を採用することができる。

図５は、正電圧ポンプドライバ３の入力信号ｏｓｃ及びクロック信号ｃｌｋ１〜ｃｌｋ４の信号波形、並びに、図１２に示す正電圧ポンプセル４のｎｏｄｅ６及びｎｏｄｅ８における信号波形を示している。

具体的には、時刻ｔ１では、昇圧用コンデンサＣ６に入力されるクロック信号ｃｌｋ２がＨレベル（電源電圧レベル）からＬレベル（負電圧レベル）に変化するため、ｎｏｄｅ６の電圧レベルは昇圧されない。更に、昇圧用コンデンサＣ８に入力されるクロック信号ｃｌｋ４がＬレベルからＨレベルに変化するため、ｎｏｄｅ８の電圧レベルは、電源電圧Ｖｃｃ−負電圧ｈｎｅｇの電圧差分だけ昇圧される。時刻ｔ１−時刻ｔ２間では、スイッチングトランジスタＮ８のコントロールゲートに制御用コンデンサＣ７を介して入力されるクロック信号ｃｌｋ３の電圧レベルがＬレベルであるため、ｎｏｄｅ６とｎｏｄｅ８の間で電荷転送は行なわれない。引き続き、時刻ｔ２では、昇圧用コンデンサＣ６に入力されるクロック信号ｃｌｋ２がＬレベルからＨレベルに変化するため、ｎｏｄｅ６の電圧レベルは、時刻ｔ１−時刻ｔ２間における電圧レベルから電源電圧Ｖｃｃ−負電圧ｈｎｅｇの電圧差分、昇圧される。時刻ｔ２−時刻ｔ３間では、スイッチングトランジスタＮ８のコントロールゲートに制御用コンデンサを介して入力されるクロック信号ｃｌｋ３の電圧レベルがＨレベルであるため、ｎｏｄｅ６からｎｏｄｅ８に向けて電荷転送が行われる。この間、ｎｏｄｅ８の電圧レベルはｎｏｄｅ６からの電荷転送により上昇する。引き続き、時刻ｔ３では、昇圧用コンデンサＣ８に入力されるクロック信号ｃｌｋ４がＬレベルからＨレベルに変化するため、時刻ｔ１の場合と同様に、ｎｏｄｅ８の電圧レベルは、時刻ｔ２−時刻ｔ３間に上昇した電圧レベルから電源電圧Ｖｃｃ−負電圧ｈｎｅｇの電圧差分、昇圧される。このようにして、前段のユニット回路３０によって昇圧された状態の出力電圧を更に昇圧する動作を繰り返すことで、最終的に所望の高電圧を得ることができる。

図１７に示す従来技術に係るチャージポンプ回路では、昇圧用コンデンサにおいて電源電圧Ｖｃｃ−接地電圧Ｖｓｓ分の昇圧動作を行なうのに対し、本発明回路では、昇圧用コンデンサにおいて電源電圧Ｖｃｃ−負電圧ｈｎｅｇ分の昇圧動作を行なうので、従来技術に係るチャージポンプ回路より効率よく昇圧することが可能となる。

〈第２実施形態〉
本発明回路の第２実施形態について、図６及び図７を基に説明する。本実施形態では、上記第１実施形態とは、負電圧チャージポンプ回路の構成が異なる場合について説明する。具体的には、上記第１実施形態では、チャージポンプ回路１ａ、１ｃ、１ｄで用いる負電圧は、他の負電圧チャージポンプ回路１ｂで生成された負電圧を利用する構成について説明したが、本実施形態では、負電圧チャージポンプ回路で生成した負電圧を当該負電圧チャージポンプ回路自身で利用する場合について説明する。

図６は、本実施形態における不揮発性半導体記憶装置の概略構成を示している。本実施形態の負電圧チャージポンプ回路であるイレースＷＬ用ポンプ１ｅは、高周波のクロック信号ｏｓｃを生成する基本クロックオシレータ２ｂ、クロック信号ｏｓｃから所定の位相を持つクロック信号ｃｌｋ１’〜ｃｌｋ４’を生成する負電圧ポンプドライバ３ｅ、及び、所定の負電圧を生成する負電圧ポンプセル４ｂを縦列接続して構成されている。尚、基本クロックオシレータ２ｂ及び負電圧ポンプセル４ｂの構成は、従来技術における基本クロックオシレータ２ｂ（図１０参照）及び負電圧ポンプセル４ｂ（図１４参照）と同じ構成である。尚、負電圧ポンプセル４ｂのユニット回路３０’の段数は、上記第１実施形態と同様に、必要とされる負電圧に応じて設定する。

負電圧ポンプドライバ３ｅは、図７に示すように、イレースＷＬ用ポンプ１ｅから出力された負電圧ｈｎｅｇの入力を受けて、電圧振幅の最大値と最小値が夫々電源電圧Ｖｃｃと負電圧ｈｎｅｇに設定された昇圧クロックを生成する負電圧レベルシフタ１０（１０ａ’〜１０ｄ’）を備えて構成されている。負電圧ポンプドライバ３ｅは、基本クロックオシレータ２で生成された高周波の信号ｏｓｃと、イレースＷＬ用ポンプ１ｅで生成された負電圧ｈｎｅｇの入力を受けて、昇圧クロックとして所定の位相を有するクロック信号ｃｌｋ１’〜ｃｌｋ４’を生成し、負電圧ポンプセル４ｂに出力する。負電圧レベルシフタ１０は、上記第１実施形態と同様に、一般的な構成の負電圧レベルシフタであり、入力信号である信号ｏｓｃに応じて電源電圧Ｖｃｃと負電圧ｈｎｅｇの何れかを出力することにより、電圧振幅の最大値が電源電圧Ｖｃｃ、最小値が負電圧ｈｎｅｇとなるクロック信号ｃｌｋ１’〜ｃｌｋ４’を生成する。

尚、負電圧ポンプドライバ３ｅで利用する負電圧ｈｎｅｇは、イレースＷＬ用ポンプ１ｅ自身の出力電圧であるため、動作開始直後は、イレースＷＬ用ポンプ１ｅの出力電圧が十分に負電圧方向に昇圧されず、電源電圧Ｖｃｃと負電圧ｈｎｅｇの電圧振幅差は小さくなる。しかし、電源電圧Ｖｃｃと負電圧ｈｎｅｇの電圧振幅差は、従来技術に係るチャージポンプ回路における電源電圧Ｖｃｃと接地電圧Ｖｓｓの電圧振幅差より大きいため、従来のチャージポンプ回路より高い昇圧効率を確保することができる。

〈別実施形態〉
〈１〉上記各実施形態では、全ての正電圧チャージポンプ回路に本発明を適用し、負電圧チャージポンプ回路から出力される負電圧ｈｎｅｇを全ての正電圧チャージポンプ回路で用いる構成としたが、これに限るものではなく、一部の正電圧チャージポンプ回路に対して本発明を適用し、該正電圧チャージポンプ回路に対してのみ負電圧ｈｎｅｇを供給するように構成しても良い。例えば、特に高い高電圧が必要とされる書き込み電圧Ｖ_ＰＷを生成するプログラムＷＬ用ポンプ１ｃに対して本発明を適用し、他の正電圧チャージポンプ回路については従来技術に係る正電圧チャージポンプ回路を用いるように構成しても良い。

〈２〉上記各実施形態では、基本クロックオシレータ２をチャージポンプ回路１毎に個別に設けたが、複数のチャージポンプ回路１で共通の基本クロックオシレータ２を利用するように構成しても良い。このように構成した場合には、チップ面積を抑えることが可能になる。

本発明のチャージポンプ回路は、半導体装置、特に、フラッシュメモリ等の昇圧電圧を利用する不揮発性半導体記憶装置に有用である。

本発明に係るチャージポンプ回路を備えた不揮発性半導体記憶装置の第１実施形態における概略構成を示す概略ブロック図 本発明に係るチャージポンプ回路の正電圧ポンプドライバの概略構成を示す回路図 本発明に係るチャージポンプ回路の負電圧レベルシフタの概略構成を示す回路図 本発明に係る不揮発性半導体記憶装置の各動作時におけるチャージポンプ回路の動作状況を示す説明図 本発明に係るチャージポンプ回路における基本クロックオシレータの出力信号及び正電圧ポンプセルに入力される各クロック信号の信号波形を示す波形図 本発明に係るチャージポンプ回路を備えた不揮発性半導体記憶装置の第２実施形態における概略構成を示す概略ブロック図 本発明に係るチャージポンプ回路の負電圧ポンプドライバの概略構成を示す回路図 従来技術に係る不揮発性半導体記憶装置の概略構成を示す概略ブロック図 フラッシュメモリのセル構造を示す模式図 従来技術に係る基本クロックオシレータの概略構成を示す回路図 従来技術に係る正電圧ポンプドライバの概略構成を示す回路図 従来技術に係る正電圧ポンプセルの概略構成を示す回路図 従来技術に係る負電圧ポンプドライバの概略構成を示す回路図 従来技術に係る負電圧ポンプセルの概略構成を示す回路図 従来技術に係る不揮発性半導体記憶装置の各動作時における電圧条件を示す説明図 従来技術に係る不揮発性半導体記憶装置の各動作時におけるチャージポンプ回路の動作状況を示す説明図 従来技術に係るチャージポンプ回路における基本クロックオシレータの出力信号及び正電圧ポンプセルに入力される各クロック信号の信号波形を示す波形図 従来技術に係る不揮発性半導体記憶装置の概略構成を示す概略ブロック図 従来技術に係るブースト回路の概略構成を示す回路図 従来技術に係るチャージポンプ回路における基本クロックオシレータの出力信号及び正電圧ポンプセルに入力される各クロック信号の信号波形を示す波形図

符号の説明

１ チャージポンプ回路
１ａ 本発明に係るリードＷＬ用ポンプ
１ｂ、１ｊ イレースＷＬ用ポンプ
１ｃ 本発明に係るプログラムＷＬ用ポンプ
１ｄ 本発明に係るソース・カラム用ポンプ
１ｅ 本発明に係るイレースＷＬ用ポンプ
１ｆ、１ｉ リードＷＬ用ポンプ
１ｇ、１ｋ プログラムＷＬ用ポンプ
１ｈ、１ｌ ソース・カラム用ポンプ
２ 基本クロックオシレータ
３ 本発明に係る正電圧ポンプドライバ
３ｂ、３ｅ 本発明に係る負電圧ポンプドライバ
４ 正電圧ポンプセル
４ｂ 負電圧ポンプセル
５ 電圧切り替え回路
６ ロウデコーダ
７ メモリセルアレイ
８ カラムデコーダ
９ データレジスタ／センスアンプ
１０ 負電圧レベルシフタ
１１ 従来技術に係るポンプドライバ
１２ ブースト回路
２０ メモリセル
２１ コントロールゲート
２２ フローティングゲート
２３ ソース
２４ ドレイン
３０ ユニット回路

Claims (5)

1. 入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタと、前記スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサと、を備えるユニット回路を複数縦列に接続してなるチャージポンプ回路であって、
   前記ユニット回路の前記昇圧用コンデンサの他方の電極に入力される昇圧クロックの電圧振幅の最大値と最小値が夫々所定の正電圧と負電圧に設定されていることを特徴とするチャージポンプ回路。
2. 前記昇圧クロックを生成するクロック発生回路が、前記正電圧及び前記負電圧の入力を受けて前記昇圧クロックを生成する負電圧レベルシフタを備えて構成されることを特徴とする請求項１に記載のチャージポンプ回路。
3. 前記負電圧レベルシフタに供給される前記正電圧は電源電圧であり、前記負電圧は負電圧方向の昇圧を行なう他のチャージポンプ回路の出力電圧であることを特徴とする請求項２に記載のチャージポンプ回路。
4. 入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタと、前記スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサと、を備えるユニット回路を複数縦列に接続してなり、正電圧の電源電圧を正電圧方向に昇圧して出力する正電圧チャージポンプ回路と、
   所定の負電圧を出力する負電圧チャージポンプ回路と、
   前記負電圧チャージポンプ回路から出力された前記負電圧の入力を受けて、電圧振幅の最大値と最小値が夫々前記電源電圧と前記負電圧に設定された昇圧クロックを生成する負電圧レベルシフタを備え、前記昇圧クロックを前記正電圧チャージポンプ回路の前記昇圧用コンデンサの他方の電極に供給するクロック発生回路と、を同一半導体基板上に備えてなることを特徴とするチャージポンプ回路。
5. 入力側から出力側に向かう方向にのみ電流を流すように構成されたスイッチングトランジスタと、前記スイッチングトランジスタの出力に一方の電極が接続された昇圧用コンデンサと、を備えるユニット回路を複数縦列に接続してなり、所定の負電圧を出力する負電圧チャージポンプ回路と、
   前記負電圧チャージポンプ回路から出力された前記負電圧の入力を受けて、電圧振幅の最大値と最小値が夫々正電圧の電源電圧と前記負電圧に設定された昇圧クロックを生成する負電圧レベルシフタを備え、前記昇圧クロックを前記負電圧チャージポンプ回路の前記昇圧用コンデンサの他方の電極に供給するクロック発生回路と、を同一半導体基板上に備えてなることを特徴とするチャージポンプ回路。