JP2008262669A

JP2008262669A - 半導体記憶装置

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Publication number: JP2008262669A
Application number: JP2008004660A
Authority: JP
Inventors: Takumi Abe; 巧阿部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-04-09
Filing date: 2008-01-11
Publication date: 2008-10-30
Also published as: US20080247237A1

Abstract

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、ダミーキャパシタを用いてセンスアンプのセンス時間を制御する場合に、より低い電圧レベルまでダミーキャパシタを定電流放電させることができるようにする。
【解決手段】たとえば、コア制御ロジック回路からのＳＴＡＲＴパルスがロウレベルからハイレベルに変化すると、ロジック回路３２１がハイレベルのゲートパルスＰＣＨを生成する。これにより、ｐＭＯＳトランジスタＭＰ１がオフされる。このとき、ゲートに与えられるＳＴＯＰパルスがハイレベルとなり、ｎＭＯＳトランジスタＭＮ１がオン状態となる。すると、センスノードＳＥＮおよびｎＭＯＳトランジスタＭＮ１を介して、ダミーキャパシタＣ１が定電流放電回路３２２の放電パス（ＤＭＢＬ）より定電流放電される。
【選択図】図４

Description

本発明は、半導体記憶装置に関するもので、たとえば、二重（積層）ゲート構造のＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによってメモリセルが構成されてなるＮＡＮＤ型フラッシュメモリに関する。

従来、ＮＡＮＤ型フラッシュメモリは、電気的にデータの書き換え（書き込みおよび消去）が可能で、高密度化および大容量化に適した不揮発性の半導体記憶装置として、よく知られている。また、このＮＡＮＤ型フラッシュメモリにおいては、センス時間（セル電流がセンスノードのキャパシタンスを放電する放電時間またはＳＴＢパルス幅）の制御が可能なセンスアンプを備えたものが提案されている（たとえば、特許文献１参照）。

ＮＡＮＤ型フラッシュメモリで用いられるセンスアンプのセンス方式としては、センス時間を回路により規定される固定値とする方法もある。その一方で、センスアンプを構成するトランジスタの温度依存によるセンス特性のバラツキを補償する１つの方法として、センス時間を制御することが行われている。

センスアンプのセンス時間を制御する方法として、ダミーのセンスアンプを用いる方法が考えられている。この方法は、本来（実際）のセンスアンプと同じ構成のダミーのセンスアンプを用意し、本来のセンスアンプのキャパシタと同じ容量のダミーキャパシタを、定電流放電回路によって定電流放電させる。そして、この定電流放電により、センスノードの電圧を受けるダミートランジスタ（たとえば、ｐＭＯＳトランジスタ）がオンするまでの時間によって、本来のセンスアンプのセンス時間を制御しようとするものである。

上記した方法の場合、センスノードの電圧を受けるダミートランジスタがオンするまで、ダミーキャパシタを定電流放電させ続ける必要がある。そのため、装置の内部動作電圧がある程度の低い電圧レベルでも、ダミーキャパシタを定電流放電させ続けられるだけの能力が、定電流放電回路には要求される。この要求は、内部動作電圧の低電圧化とともに強くなってきている。特に、本来のセンスアンプの、キャパシタの初期充電レベルおよびｐＭＯＳトランジスタのソース電位が低くなると、それにともなって、ダミートランジスタがオンするのに必要なゲートの電圧レベルも低下する。このため、定電流放電回路としては、より低い電圧レベルまでダミーキャパシタを定電流放電させることができる能力が必要であった。すなわち、ソース電位が低下したダミートランジスタをオンさせるためには、より低いゲート電位を発生できるようにする必要があった。

上記したように、ＮＡＮＤ型フラッシュメモリにおいては、内部動作電圧の低電圧化が図られている。そのため、センスアンプを構成するトランジスタの温度依存によるセンス特性のバラツキを補償するために、より低い電圧レベルまでダミーキャパシタを定電流放電させることが可能な定電流放電回路が求められていた。
米国特許第７，０２３，７３６号明細書

本発明は、上記の問題点を解決すべくなされたもので、内部動作電圧の低電圧化にともない、ダミーキャパシタを用いてセンスアンプのセンス時間を制御する場合にも、より低い電圧レベルまでダミーキャパシタを定電流放電させることができ、センスアンプを構成するトランジスタの温度依存によるセンス特性のバラツキを補償することが可能な半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの前記複数のメモリセルからそれぞれデータを読み出す複数のセンスアンプと、
前記複数のセンスアンプがそれぞれ備えるキャパシタと同等のサイズを有するダミーキャパシタ、前記ダミーキャパシタの一方の電極に接続された制御用トランジスタ、および、前記制御用トランジスタを制御して、前記ダミーキャパシタを定電流放電させる定電流放電回路を有する、前記複数のセンスアンプのセンス時間を制御するためのセンス時間生成回路と
を具備し、
前記定電流放電回路は、直列に接続された第１および第２のｎＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記第１および前記第２のｎＭＯＳトランジスタを最低電圧により飽和領域で動作させるためのゲート電圧を生成するミラー回路と、を有することを特徴とする半導体記憶装置が提供される。

また、本願発明の一態様によれば、複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの前記複数のメモリセルからそれぞれデータを読み出す複数のセンスアンプと、
前記複数のセンスアンプがそれぞれ備えるキャパシタと同等のサイズを有するダミーキャパシタ、前記ダミーキャパシタの一方の電極に接続された制御用トランジスタ、および、前記制御用トランジスタを制御して、前記ダミーキャパシタを定電流放電させる定電流放電回路を有する、前記複数のセンスアンプのセンス時間を制御するためのセンス時間生成回路と
を具備し、
前記定電流放電回路は、前記制御用トランジスタのソースにドレインが接続された第１のｎＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記第１のｎＭＯＳトランジスタのソースにドレインが接続された第２のｎＭＯＳトランジスタと、前記第１のｎＭＯＳトランジスタのゲートに接続された第１の電流源と、前記第２のｎＭＯＳトランジスタのゲートに接続された第２の電流源と、前記第１の電流源からの出力がゲートおよびドレインに供給される第３のｎＭＯＳトランジスタと、前記第１の電流源からの出力がゲートに供給され、前記第２の電流源からの出力がドレインに供給される第４のｎＭＯＳトランジスタと、前記第２の電流源からの出力がゲートに供給される第５のｎＭＯＳトランジスタと、を有することを特徴とする半導体記憶装置が提供される。

上記の構成により、内部動作電圧の低電圧化にともない、ダミーキャパシタを用いてセンスアンプのセンス時間を制御する場合にも、より低い電圧レベルまでダミーキャパシタを定電流放電させることができ、センスアンプを構成するトランジスタの温度依存によるセンス特性のバラツキを補償することが可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体記憶装置の基本構成を示すものである。本実施形態では、不揮発性の半導体記憶装置である、二重ゲート構造を有するＭＯＳトランジスタによってメモリセルが構成されてなるＮＡＮＤ型フラッシュメモリを例に説明する。

図１に示すように、このメモリチップは、メモリセルアレイ１１、ロウデコーダ部２１、センスアンプ部２２、コア制御駆動部２３、カラムデコーダ部２４、アドレス回路２５、高電圧発生回路２６、入出力（Ｉ／Ｏ）回路２７、および、制御回路３０を有している。メモリセルアレイ１１は複数のメモリセルトランジスタを有し、書き込みデータを不揮発に記憶するものである。メモリセルアレイ１１の詳細については、後述する。ロウデコーダ部２１は、アドレス回路２５からのブロック選択信号を受けて、そのブロック選択信号に対応するブロックをメモリセルアレイ１１より選択する。そして、その選択ブロックのワード線に動作に応じた適切な電位を供給するものである。

センスアンプ部２２は複数のセンスアンプ（Ｓ／Ａ）を有し、選択セルトランジスタの状態（保持データ）の読み出しを行うものである。コア制御駆動部２３は、このメモリチップのコア部分を制御するもので、メモリセルアレイ１１、ロウデコーダ部２１およびセンスアンプ部２２に、動作に応じた制御信号（制御パルス）および動作に応じた適切な電圧を供給するドライバ回路である。カラムデコーダ部２４は、アドレス回路２５からのカラム選択信号に応じて、メモリセルアレイ１１より選択されたカラム（センスアンプＳ／Ａ）とデータ線ＤＬとの接続を制御するものであって、入出力回路２７とセンスアンプＳ／Ａとの間で読み出しデータおよび書き込みデータの転送を行うものである。アドレス回路２５は、チップの外部より入力されるアドレス情報および動作に応じてブロック選択信号およびカラム選択信号を生成し、ブロック選択信号をロウデコーダ部２１に、カラム選択信号をカラムデコーダ部２４に、それぞれ供給するものである。

高電圧発生回路２６はチャージポンプ回路を含み、制御回路３０からの指示により動作に応じた電圧を発生させてコア制御駆動部２３に供給するものである。入出力回路２７は、制御回路３０からの指示により、ライト動作時には、チップのＩ／Ｏパッドから入力されたコマンド、アドレス情報、書き込みデータを取り込み、コマンドを制御回路３０に、アドレス情報をアドレス回路２５に、書き込みデータをデータ線ＤＬ上に、それぞれ出力するものである。また、リード動作時には、制御回路３０からの指示により、データ線ＤＬ上の読み出しデータをＩ／Ｏパッドに出力するものである。制御回路３０は、チップの外部より入力されるコントロール信号を受けて、コア制御駆動部２３、アドレス回路２５、高電圧発生回路２６、および、入出力（Ｉ／Ｏ）回路２７を制御するもので、後述するセンス時間生成回路を有して構成されている。なお、書き込みデータはセルトランジスタに書き込まれて保持データとなり、その保持データがセルトランジスタより読み出されて読み出しデータとなる。

図２は、上記したメモリチップのコア部分の構成を示すものである。本実施形態の場合、たとえば直列に接続された３２個のメモリセルトランジスタＣＴと、その両端に接続された選択トランジスタＳＴｄ，ＳＴｓとによって、それぞれＮＡＮＤセル列（ＮＡＮＤｓｔｒｉｎｇ）ＮＣＳが構成されている。ＮＡＮＤセル列ＮＣＳは、メモリセルアレイ１１の構成単位である。メモリセルトランジスタＣＴのそれぞれは、二重ゲート構造を有するＭＯＳトランジスタによって構成されている。メモリセルトランジスタＣＴの制御ゲート電極には、それぞれ、ワード線ＷＬ０〜ＷＬ３１が接続されている。

ＮＡＮＤセル列ＮＣＳの一端側の選択トランジスタＳＴｄは、ビット線ＢＬ０〜ＢＬｍのいずれかに接続されている。選択トランジスタＳＴｄのゲート電極には、選択信号線ＳＧＤが共通に接続されている。ＮＡＮＤセル列ＮＣＳの他端側の選択トランジスタＳＴｓはソース線（ＣＥＬＳＲＣ）に共通に接続されている。選択トランジスタＳＴｓのゲート電極には、選択信号線ＳＧＳが共通に接続されている。ワード線ＷＬ０〜ＷＬ３１および選択信号線ＳＧＤ，ＳＧＳは、ロウデコーダ部２１にそれぞれ接続されている。ビット線ＢＬ０〜ＢＬｍは、それぞれ、センスアンプＳ／Ａに接続されている。ワード線ＷＬ０〜ＷＬ３１および選択信号線ＳＧＤ，ＳＧＳを共有するｍ個のＮＡＮＤセル列ＮＣＳによって、各ブロック（一単位）ＢＬＫ０〜ＢＬＫｎが構成されている。

すなわち、メモリセルアレイ１１には、ｎ個のブロックＢＬＫ０〜ＢＬＫｎが設けられている。各ブロックＢＬＫ０〜ＢＬＫｎには、それぞれ、ビット線ＢＬ０〜ＢＬｍを共有するｍ個のＮＡＮＤセル列ＮＣＳが設けられている。各ブロックＢＬＫ０〜ＢＬＫｎのｍ個のＮＡＮＤセル列ＮＣＳは、ワード線ＷＬ０〜ＷＬ３１および選択信号線ＳＧＤ，ＳＧＳを共有している。

なお、データの書き込みおよび消去は、選択されたメモリセルトランジスタＣＴの浮遊ゲート電極に対して、ＦＮトンネル電流を用いて電子を出し入れすることにより行われる。

図３は、センスアンプのセンス時間を制御するためのセンス時間生成回路（制御部）の構成を示すものである。本実施形態の場合、センス時間生成回路３１は、制御回路３０内に設けられている。センス時間生成回路３１は、センスタイミング発生器３２とコア制御ロジック回路３３とから構成されている。

センスタイミング発生器３２は、コア制御ロジック回路３３からのＳＴＡＲＴパルスにしたがってＳＴＯＰパルスを生成し、そのＳＴＯＰパルスをコア制御ロジック回路３３に出力する。コア制御ロジック回路３３は、ＳＴＡＲＴパルスおよびセンスタイミング発生器３２からのＳＴＯＰパルスに応じてコア制御駆動部２３を制御する。つまり、コア制御ロジック回路３３は、ＳＴＡＲＴパルスおよびセンスタイミング発生器３２からのＳＴＯＰパルスにもとづいて、センスアンプ部２２の各センスアンプＳ／Ａを制御するためのＦＬＴパルスおよびＳＴＢパルスを生成し、コア制御駆動部２３に供給する。

なお、センスアンプＳ／Ａの構成およびセンスアンプＳ／Ａのセンス時間制御に関しては、たとえば米国特許第７，０２３，７３６号明細書に開示されているので、ここでの詳細な説明は割愛する。

図４は、センス時間生成回路３１を構成するセンスタイミング発生器３２の構成例を示すものである。センスタイミング発生器３２は、センスアンプＳ／Ａとほぼ同様の構成を有するダミーのセンスアンプＤＳＡ、ロジック回路３２１、および、定電流放電（ｓｉｎｋ）回路３２２を備えている。

ロジック回路３２１は、コア制御ロジック回路３３からのＳＴＡＲＴパルスの立ち上がりを検出し、ハイレベルのゲートパルスＰＣＨを生成する。定電流放電回路３２２は、センス時に、ダミーのセンスアンプＤＳＡが備えるダミーキャパシタＣ１を定電流放電させるためのものである。ダミーのセンスアンプＤＳＡは、ｐＭＯＳトランジスタＭＰ１，ＭＰ２（ダミートランジスタ）、ｎＭＯＳトランジスタＭＮ１，ＭＮ２、センスアンプＳ／Ａに設けられたキャパシタ（図示していない）と同等のサイズ（容量）を有するダミーキャパシタＣ１、および、インバータ回路ＩＮＶ１，ＩＮＶ２からなるラッチ回路Ｌａを有している。

すなわち、ｐＭＯＳトランジスタＭＰ１は、ゲートがロジック回路３２１に接続され、ソースにはメモリチップの内部動作電圧ＶＤＤが供給されている。ｐＭＯＳトランジスタＭＰ１のドレインは、ｎＭＯＳトランジスタＭＮ１のドレインに接続されている。ｎＭＯＳトランジスタＭＮ１は、ソースが定電流放電回路３２２の放電パス（ＤＭＢＬ）に接続されている。ｐＭＯＳトランジスタＭＰ１およびｎＭＯＳトランジスタＭＮ１の共通ドレイン（センスノードＳＥＮ）には、ｐＭＯＳトランジスタＭＰ２のゲートおよびキャパシタＣ１の一方の電極が接続されている。キャパシタＣ１の他方の電極およびｐＭＯＳトランジスタＭＰ２のソースには、それぞれ、内部動作電圧ＶＤＤが供給されている。ｐＭＯＳトランジスタＭＰ２のドレインは、ｎＭＯＳトランジスタＭＮ２のドレインに接続されている。ｎＭＯＳトランジスタＭＮ２は、ゲートが図示せぬリセット（ＲＳＴ）端子に接続され、ソースが接地（接地電位ＶＳＳに接続）されている。

ラッチ回路Ｌａは、インバータ回路ＩＮＶ１の入力端およびインバータ回路ＩＮＶ２の出力端が、ｐＭＯＳトランジスタＭＰ２およびｎＭＯＳトランジスタＭＮ２の共通ドレインに接続されている。ラッチ回路Ｌａの出力（ノードＬＡＴ）である、インバータ回路ＩＮＶ１の出力端およびインバータ回路ＩＮＶ２の入力端は、ｎＭＯＳトランジスタＭＮ１のゲートおよび定電流放電回路３２２に接続されている。また、このラッチ回路Ｌａの出力が、センスタイミング発生器３２の出力（ＳＴＯＰパルス）として外部に取り出されるようになっている。なお、ロジック回路３２１および定電流放電回路３２２には、コア制御ロジック回路３３からのＳＴＡＲＴパルスが供給されている。

図５は、上記したセンスタイミング発生器３２の動作を説明するために示すものである。たとえば、コア制御ロジック回路３３からのＳＴＡＲＴパルスがロウレベルからハイレベルに変化したとする。すると、ロジック回路３２１は、ハイレベルのゲートパルスＰＣＨを生成し、ｐＭＯＳトランジスタＭＰ１のゲートを制御する。これにより、ｐＭＯＳトランジスタＭＰ１はオフされる。このとき、ゲートに与えられるＳＴＯＰパルスがハイレベルとされて、ｎＭＯＳトランジスタＭＮ１はオン状態である。よって、センスノードＳＥＮおよびｎＭＯＳトランジスタＭＮ１を介して、ダミーキャパシタＣ１が定電流放電回路３２２の放電パス（ＤＭＢＬ）より定電流放電される。

しばらくして、センスノードＳＥＮの電位が徐々に低下し、ｐＭＯＳトランジスタＭＰ２のしきい値電圧に達すると、ｐＭＯＳトランジスタＭＰ２がオンする。すると、ラッチ回路Ｌａの出力が反転する。また、ＳＴＯＰパルスがロウレベルになるとともに、ｎＭＯＳトランジスタＭＮ１がオフする。これにより、ダミーキャパシタＣ１の定電流放電回路３２２による定電流放電は終了される。こうして、センスアンプＳ／Ａを構成するトランジスタの温度依存によるセンス特性のバラツキを補償するのに最適なセンス時間が、センスタイミング発生器３２によって間接的に求められる。すなわち、このセンスタイミング発生器３２によれば、ｐＭＯＳトランジスタＭＰ１をオフしてから、定電流放電によりｐＭＯＳトランジスタＭＰ２がオンするまでの時間が、最適なセンス時間として求められる。

本実施形態の場合、コア制御ロジック回路３３において、ＳＴＡＲＴパルスの立ち上がりをもとにＦＬＴパルス（ハイレベル）を、また、ＳＴＯＰパルスの立ち下がりをもとにＳＴＢパルス（ロウレベル）を、それぞれ生成する。これにより、センスアンプ部２２の各センスアンプＳ／Ａを最適なセンス時間によって駆動するための、ＦＬＴパルスおよびＳＴＢパルスが得られる。

ここで、定電流放電回路３２２としては、より低い電圧レベルまでダミーキャパシタＣ１を定電流放電できる能力が求められる。たとえば、メモリチップの内部動作電圧（ＶＤＤ）の低電圧化、または、センスアンプＳ／Ａのキャパシタの初期充電レベルの低下およびｐＭＯＳトランジスタＭＰ２のソース電位の低下により、ｐＭＯＳトランジスタＭＰ２がオンする電圧レベルが低下した場合にも、ｐＭＯＳトランジスタＭＰ２がオンするまではダミーキャパシタＣ１を定電流放電させ続けるための工夫が、定電流放電回路３２２には施されている。

図６は、上記した定電流放電回路３２２の構成例を示すものである。本実施形態の定電流放電回路３２２は、カレントミラー回路であって、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２およびｐＭＯＳトランジスタＭＰ１３，ＭＰ１４にそれぞれ流れるリファレンス電流Ｉｒｅｆを、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３によりミラーして、ｎＭＯＳトランジスタＭＮ１４，ＭＮ１５にＩｓｉｎｋ（＝Ｉｒｅｆ）なる放電電流が流れるように構成されている。なお、以下の説明においては、理解を容易なものとするために、ｎＭＯＳトランジスタＭＮ１１〜ＮＭ１５を同一のサイズ（しきい値電圧Ｖ_Tを一定）とした場合について説明する。

すなわち、ｐＭＯＳトランジスタＭＰ１１は、ドレインがｐＭＯＳトランジスタＭＰ１２のソースに接続されている。ｐＭＯＳトランジスタＭＰ１１のソースには、内部動作電圧ＶＤＤが与えられている。ｐＭＯＳトランジスタＭＰ１２のドレインは、ダイオード接続されたｎＭＯＳトランジスタＭＮ１１のドレインおよびゲートに接続されている。ｎＭＯＳトランジスタＭＮ１１のソースは接地されている。同様に、ｐＭＯＳトランジスタＭＰ１３は、ドレインがｐＭＯＳトランジスタＭＰ１４のソースに接続されている。ｐＭＯＳトランジスタＭＰ１３のソースには、内部動作電圧ＶＤＤが与えられている。

ｐＭＯＳトランジスタＭＰ１４のドレインは、ｎＭＯＳトランジスタＭＮ１２のドレインおよびｎＭＯＳトランジスタＭＮ１３，ＭＮ１５の各ゲートに接続されている。ｎＭＯＳトランジスタＭＮ１２のソースは、ｎＭＯＳトランジスタＭＮ１３のドレインに接続されている。ｎＭＯＳトランジスタＭＮ１２のゲートは、ｎＭＯＳトランジスタＭＮ１１のゲートおよびドレインに接続されるとともに、ｎＭＯＳトランジスタＭＮ１４のゲートに接続されている。ｎＭＯＳトランジスタＭＮ１４は、ソースがｎＭＯＳトランジスタＭＮ１５のドレインに接続され、ドレインが上記ｎＭＯＳトランジスタＭＮ１のソースにつながる放電パス（ＤＭＢＬ）となっている。

なお、ｎＭＯＳトランジスタＭＮ１３は、ソースがｎＭＯＳトランジスタＭＮ１６を介して接地され、ｎＭＯＳトランジスタＭＮ１５は、ソースがｎＭＯＳトランジスタＭＮ１７を介して接地されている。ｎＭＯＳトランジスタＭＮ１６，ＭＮ１７は、ゲートに内部動作電圧ＶＤＤがそれぞれ与えられ、スイッチとして機能するものである。また、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４の各ゲートは、ゲート電圧を発生するための回路（図示していない）に接続されている。この回路が、ＳＴＡＲＴパルスおよびＳＴＯＰパルスによって制御されることにより、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２およびｐＭＯＳトランジスタＭＰ１３，ＭＰ１４にそれぞれリファレンス電流Ｉｒｅｆが流れる。

定電流放電回路３２２において、ダミーキャパシタＣ１をより低い電圧レベルまで定電流放電させるためには、ｎＭＯＳトランジスタＭＮ１４，ＭＮ１５を五極管動作（飽和領域で動作）させる必要がある。そのためには、ノードＮａの電圧が２Ｖｏｖ以上でなければならない。ただし、Ｖｏｖは、ｎＭＯＳトランジスタＭＮ１４，ＭＮ１５を飽和領域で動作させるための最低電圧であり、下記数１の式（１）〜（４）によって与えられる。

なお、Ｖ_DSは、ｎＭＯＳトランジスタのソースドレイン電圧、Ｖ_GSは、ｎＭＯＳトランジスタのソースゲート電圧、β，β’は、ｎＭＯＳトランジスタのアスペクト比（ゲート幅）である。

すなわち、この定電流放電回路３２２は、ｎＭＯＳトランジスタＭＮ１４，ＭＮ１５を飽和領域で動作させる際に、その最低電圧Ｖｏｖにより動作させることができるようにしたものである。そのために、ｎＭＯＳトランジスタＭＮ１２のゲート電圧を生成するｎＭＯＳトランジスタＭＮ１１のサイズ（アスペクト比β’）が、ｎＭＯＳトランジスタＭＮ１２のサイズ（β）の１／４とされている。これにより、ｎＭＯＳトランジスタＭＮ１１を飽和領域で動作させるための最低電圧Ｖｏｖは、ｎＭＯＳトランジスタＭＮ１２を飽和領域で動作させるための最低電圧Ｖｏｖの２倍となる。よって、ノードＮｂの電圧はＶ_T＋２Ｖｏｖとなる（ノードＮｃの電圧はＶ_T＋Ｖｏｖ）。ゆえに、放電パス（ＤＭＢＬ）に接続される、ｎＭＯＳトランジスタＭＮ１４のゲート電圧はＶ_T＋２Ｖｏｖ、ｎＭＯＳトランジスタＭＮ１５のゲート電圧はＶ_T＋Ｖｏｖとなる。その結果、ｎＭＯＳトランジスタＭＮ１４，ＭＮ１５のソースドレイン電圧は、それぞれ、Ｖｏｖとなる。したがって、２つのｎＭＯＳトランジスタＭＮ１４，ＮＭ１５は、ともに、飽和領域での動作が可能となる。つまり、ｎＭＯＳトランジスタＭＮ１４のドレイン電圧（ノードＮａの電圧）が、２つのｎＭＯＳトランジスタＭＮ１４，ＮＭ１５のソースドレイン電圧の和である２Ｖｏｖまで下がったとしても、この放電パス（ＤＭＢＬ）は飽和領域で動作できることになる。

本実施形態の構成において、たとえばｎＭＯＳトランジスタＭＮ１１〜ＭＮ１５のトランジスタ特性をＶ_T＝０．７［Ｖ（ボルト）］，Ｖｏｖ＝０．１［Ｖ］とした場合について、以下に考察する。この定電流放電回路３２２の場合、たとえば図７に示すように、センスノードＳＥＮの電圧が０．２［Ｖ］程度に下がるまで、定電流放電のための動作特性を維持できるようになる。なぜならば、ｎＭＯＳトランジスタＭＮ１４，ＭＮ１５が飽和領域で動作する最低電圧は、０．２［Ｖ］となる。これにより、たとえ内部動作電圧ＶＤＤが低電圧化され、センスノードＳＥＮの初期充電レベルが下がったとしても、０．２［Ｖ］程度まではダミーキャパシタＣ１を定電流放電させ続けることが可能となる。要するに、仮に、内部動作電圧ＶＤＤを３［Ｖ］から２［Ｖ］に低電圧化した場合でも、３［Ｖ］用に設計されたＭＯＳトランジスタを、特性を変更することなしに安定に動作させることが可能となり、より低い電圧レベルまでダミーキャパシタＣ１を定電流放電できるものである。

上記したように、本実施形態の定電流放電回路は、より低い電圧レベルまでダミーキャパシタを定電流放電させることができるようにしている。すなわち、放電パスに接続されるｎＭＯＳトランジスタを飽和領域で動作させるための最低電圧ができるだけ小さくなるように、定電流放電回路を構成している。これにより、センスノードの電圧が低下したとしても、ダミートランジスタがオンするまで、ダミーキャパシタを定電流放電させ続けることが可能となる。したがって、センスアンプを構成するトランジスタの温度依存によるセンス特性のバラツキを補償するために、ダミーキャパシタを用いてセンスアンプのセンス時間を制御する場合にも、より低い電圧レベルまでダミーキャパシタを定電流放電させることが可能となる。その結果、ＮＡＮＤ型フラッシュメモリにおいて、センスアンプのセンス時間の制御性を格段に向上できるものである。

特に、本実施形態の定電流放電回路によれば、内部動作電圧が低電圧化された場合にも、低電圧化にともなってＭＯＳトランジスタを設計し直したりすることなしに、より低い電圧レベルまでダミーキャパシタを定電流放電させることが可能となるものである。

なお、上記した第１の実施形態においては、便宜上、定電流放電回路３２２のｎＭＯＳトランジスタＭＮ１１〜ＮＭ１５のしきい値電圧Ｖ_Tを一定とした場合について説明した。これに限らず、たとえばしきい値電圧Ｖ_Tが異なるｎＭＯＳトランジスタを用いて構成される定電流放電回路にも適用できる。

また、ｎＭＯＳトランジスタＭＮ１１のアスペクト比β’は、ｎＭＯＳトランジスタＭＮ１２のアスペクト比の１／４に限らず、たとえばｎＭＯＳトランジスタＭＮ１２のアスペクト比よりも小さければよい。

また、ダミーキャパシタＣ１の一端に接続される電源電圧は、内部動作電圧ＶＤＤに限定されるものではない。

また、ダミーキャパシタＣ１のサイズは、センスアンプＳ／Ａに設けられたキャパシタのサイズと同等でなくともよい。たとえば図４に示した構成において、一定電流によりダミーキャパシタＣ１を放電させる場合、ダミーキャパシタＣ１の容量をＣ、ｐＭＯＳトランジスタＭＰ２をオンさせるのに必要な電圧をＶ、放電電流をＩ、放電時間をｔとすると、電荷量ｑは、
ｑ＝ＣＶ＝Ｉｔ
となる。これより、
ｔ＝ＣＶ／Ｉ
となる。

すなわち、放電時間ｔを調整するにはＣ／Ｉを制御すればよいことになる。したがって、たとえばダミーキャパシタＣ１のサイズを、センスアンプＳ／Ａに設けられたキャパシタの２倍とした場合には、放電電流Ｉを２倍にすることによって、同じ放電時間ｔを作り出すことができる。

なお、請求項の記載に関連して、本発明の半導体記憶装置はさらに以下の態様をとり得る。たとえば、
１．複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの前記複数のメモリセルからそれぞれデータを読み出す複数のセンスアンプと、
前記複数のセンスアンプのセンス時間を制御するための、前記複数のセンスアンプがそれぞれ備えるキャパシタと同等のサイズを有するダミーキャパシタ、前記ダミーキャパシタの一方の電極に接続された制御用トランジスタ、および、前記制御用トランジスタを制御して、前記ダミーキャパシタを定電流放電させる定電流放電回路を含む、センス時間生成回路と
を具備し、
前記定電流放電回路は、直列に接続された第１および第２のｎＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記第１および前記第２のｎＭＯＳトランジスタを最低電圧により飽和領域で動作させるためのゲート電圧を生成するミラー回路と、を有する。

２．上記１において、前記ダミーキャパシタは他方の電極に装置の動作電圧が与えられて、センス時に定電流放電させられる。

３．上記１において、前記定電流放電回路の、前記第１のｎＭＯＳトランジスタのドレインは、前記制御用トランジスタのソースに接続され、前記第１のｎＭＯＳトランジスタのソースは、前記第２のｎＭＯＳトランジスタのドレインに接続されている。

４．上記１において、
前記ミラー回路は、
第１の電流源と、
第２の電流源と、
前記第１の電流源からの出力がゲートおよびドレインに供給される第３のｎＭＯＳトランジスタと、
前記第１の電流源からの出力がゲートに供給され、前記第２の電流源からの出力がドレインに供給される第４のｎＭＯＳトランジスタと、
前記第２の電流源からの出力がゲートに供給される第５のｎＭＯＳトランジスタと
を備える。

５．上記４において、前記第３のｎＭＯＳトランジスタはダイオード接続されている。

６．上記４において、前記第３のｎＭＯＳトランジスタは、アスペクト比が前記第４のｎＭＯＳトランジスタの１／４である。

７．上記１において、
前記ミラー回路は、
第１の電流源と、
第２の電流源と、
前記第１の電流源からの出力がゲートおよびドレインに供給される第３のｎＭＯＳトランジスタと、
前記第１の電流源からの出力がゲートに供給され、前記第２の電流源からの出力がドレインに供給される第４のｎＭＯＳトランジスタと、
前記第２の電流源からの出力がゲートに供給される第５のｎＭＯＳトランジスタと
を備え、
前記第１の電流源からの出力が前記第１のｎＭＯＳトランジスタのゲートに供給され、前記第２の電流源からの出力が前記第２のｎＭＯＳトランジスタのゲートに供給される。

８．上記７において、前記第１，前記第２，前記第３，前記第４および前記第５のｎＭＯＳトランジスタのしきい値をそれぞれＶ_Tとし、前記第３のｎＭＯＳトランジスタのアスペクト比を前記第４のｎＭＯＳトランジスタの１／４とすると、前記第１および前記第２のｎＭＯＳトランジスタには、前記第１の電流源からの出力および前記第２の電流源からの出力と等価な放電電流が流れる。

９．上記７において、前記第１，前記第２，前記第３，前記第４および前記第５のｎＭＯＳトランジスタのしきい値をそれぞれＶ_Tとし、前記第３のｎＭＯＳトランジスタのアスペクト比を前記第４のｎＭＯＳトランジスタの１／４とすると、前記第１および前記第２のｎＭＯＳトランジスタのソースドレイン間に、前記第１および前記第２のｎＭＯＳトランジスタを飽和領域で動作させるための最低電圧が印加される。

１０．上記１において、前記複数のメモリセルは、ＦＮトンネル電流を用いてデータの書き込みおよび消去が行われる積層ゲート構造のＭＯＳトランジスタであって、所定個ずつ接続されてＮＡＮＤ型セル列を構成する。

１１．上記１において、
前記定電流放電回路は、
前記制御用トランジスタのソースにドレインが接続された第１のｎＭＯＳトランジスタと、
前記第１のｎＭＯＳトランジスタのソースにドレインが接続された第２のｎＭＯＳトランジスタと、
前記第１のｎＭＯＳトランジスタのゲートに接続された第１の電流源と、
前記第２のｎＭＯＳトランジスタのゲートに接続された第２の電流源と、
前記第１の電流源からの出力がゲートおよびドレインに供給される第３のｎＭＯＳトランジスタと、
前記第１の電流源からの出力がゲートに供給され、前記第２の電流源からの出力がドレインに供給される第４のｎＭＯＳトランジスタと、
前記第２の電流源からの出力がゲートに供給される第５のｎＭＯＳトランジスタと
を備える。

１２．複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの前記複数のメモリセルからそれぞれデータを読み出す複数のセンスアンプと、
前記複数のセンスアンプのセンス時間を制御するための、前記複数のセンスアンプがそれぞれ備えるキャパシタと同等のサイズを有するダミーキャパシタ、前記ダミーキャパシタの一方の電極に接続された制御用トランジスタ、および、前記制御用トランジスタを制御して、前記ダミーキャパシタを定電流放電させる定電流放電回路を含む、センス時間生成回路と
を具備し、
前記定電流放電回路は、
前記制御用トランジスタのソースにドレインが接続された第１のｎＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
前記第１のｎＭＯＳトランジスタのソースにドレインが接続された第２のｎＭＯＳトランジスタと、
前記第１のｎＭＯＳトランジスタのゲートに接続された第１の電流源と、
前記第２のｎＭＯＳトランジスタのゲートに接続された第２の電流源と、
前記第１の電流源からの出力がゲートおよびドレインに供給される第３のｎＭＯＳトランジスタと、
前記第１の電流源からの出力がゲートに供給され、前記第２の電流源からの出力がドレインに供給される第４のｎＭＯＳトランジスタと、
前記第２の電流源からの出力がゲートに供給される第５のｎＭＯＳトランジスタと
を備える。

１３．上記１２において、前記ダミーキャパシタは他方の電極に装置の動作電圧が与えられて、センス時に定電流放電させられる。

１４．上記１２において、前記第１の電流源からの出力および前記第２の電流源からの出力は等しい。

１５．上記１２において、前記第３のｎＭＯＳトランジスタはダイオード接続されている。

１６．上記１２において、前記第３のｎＭＯＳトランジスタは、アスペクト比が前記第４のｎＭＯＳトランジスタの１／４である。

１７．上記１２において、前記第１，前記第２，前記第３，前記第４および前記第５のｎＭＯＳトランジスタのしきい値をそれぞれＶ_Tとし、前記第３のｎＭＯＳトランジスタのアスペクト比を前記第４のｎＭＯＳトランジスタの１／４とし、前記第１の電流源からの出力および前記第２の電流源からの出力が等しいとすると、前記第１および前記第２のｎＭＯＳトランジスタには、前記第１の電流源からの出力および前記第２の電流源からの出力と等価な放電電流が流れる。

１８．上記１２において、前記第１，前記第２，前記第３，前記第４および前記第５のｎＭＯＳトランジスタのしきい値をそれぞれＶ_Tとし、前記第３のｎＭＯＳトランジスタのアスペクト比を前記第４のｎＭＯＳトランジスタの１／４とし、前記第１の電流源からの出力および前記第２の電流源からの出力が等しいとすると、前記第１および前記第２のｎＭＯＳトランジスタのソースドレイン間に、前記第１および前記第２のｎＭＯＳトランジスタを飽和領域で動作させるための最低電圧が印加される。

１９．上記１２において、前記複数のメモリセルは、ＦＮトンネル電流を用いてデータの書き込みおよび消去が行われる積層ゲート構造のＭＯＳトランジスタであって、所定個ずつ接続されてＮＡＮＤ型セル列を構成する。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの構成例を示すブロック図。ＮＡＮＤ型フラッシュメモリのコア部分を取り出して示す構成図。センスアンプのセンス時間を制御するための制御部の構成例を示すブロック図。図３の制御部を構成するセンスタイミング発生器の構成例を示す回路図。センスタイミング発生器の動作を説明するために示すタイミングチャート。定電流放電回路の構成例を示す回路図。定電流放電回路の動作特性を説明するために示す波形図。

符号の説明

１１…メモリセルアレイ、２１…ロウデコーダ部、２２…センスアンプ部、２３…コア制御駆動部、３０…制御回路、３１…センス時間生成回路、３２…センスタイミング発生器、３３…コア制御ロジック回路、３２１…ロジック回路、３２２…定電流放電回路、ＤＳＡ…ダミーのセンスアンプ、Ｃ１…ダミーキャパシタ、ＭＮ１…ｎＭＯＳトランジスタ。

Claims

複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの前記複数のメモリセルからそれぞれデータを読み出す複数のセンスアンプと、
前記複数のセンスアンプがそれぞれ備えるキャパシタと同等のサイズを有するダミーキャパシタ、前記ダミーキャパシタの一方の電極に接続された制御用トランジスタ、および、前記制御用トランジスタを制御して、前記ダミーキャパシタを定電流放電させる定電流放電回路を有する、前記複数のセンスアンプのセンス時間を制御するためのセンス時間生成回路と
を具備し、
前記定電流放電回路は、直列に接続された第１および第２のｎＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記第１および前記第２のｎＭＯＳトランジスタを最低電圧により飽和領域で動作させるためのゲート電圧を生成するミラー回路と、を有することを特徴とする半導体記憶装置。
前記ミラー回路は、第１の電流源と、第２の電流源と、前記第１の電流源からの出力がゲートおよびドレインに供給される第３のｎＭＯＳトランジスタと、前記第１の電流源からの出力がゲートに供給され、前記第２の電流源からの出力がドレインに供給される第４のｎＭＯＳトランジスタと、前記第２の電流源からの出力がゲートに供給される第５のｎＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載の半導体記憶装置。
前記ミラー回路は、第１の電流源と、第２の電流源と、前記第１の電流源からの出力がゲートおよびドレインに供給される第３のｎＭＯＳトランジスタと、前記第１の電流源からの出力がゲートに供給され、前記第２の電流源からの出力がドレインに供給される第４のｎＭＯＳトランジスタと、前記第２の電流源からの出力がゲートに供給される第５のｎＭＯＳトランジスタと、を備え、
前記第１の電流源からの出力が前記第１のｎＭＯＳトランジスタのゲートに供給され、前記第２の電流源からの出力が前記第２のｎＭＯＳトランジスタのゲートに供給されることを特徴とする請求項１に記載の半導体記憶装置。
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの前記複数のメモリセルからそれぞれデータを読み出す複数のセンスアンプと、
前記複数のセンスアンプがそれぞれ備えるキャパシタと同等のサイズを有するダミーキャパシタ、前記ダミーキャパシタの一方の電極に接続された制御用トランジスタ、および、前記制御用トランジスタを制御して、前記ダミーキャパシタを定電流放電させる定電流放電回路を有する、前記複数のセンスアンプのセンス時間を制御するためのセンス時間生成回路と
を具備し、
前記定電流放電回路は、前記制御用トランジスタのソースにドレインが接続された第１のｎＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記第１のｎＭＯＳトランジスタのソースにドレインが接続された第２のｎＭＯＳトランジスタと、前記第１のｎＭＯＳトランジスタのゲートに接続された第１の電流源と、前記第２のｎＭＯＳトランジスタのゲートに接続された第２の電流源と、前記第１の電流源からの出力がゲートおよびドレインに供給される第３のｎＭＯＳトランジスタと、前記第１の電流源からの出力がゲートに供給され、前記第２の電流源からの出力がドレインに供給される第４のｎＭＯＳトランジスタと、前記第２の電流源からの出力がゲートに供給される第５のｎＭＯＳトランジスタと、を有することを特徴とする半導体記憶装置。
前記ダミーキャパシタは他方の電極に装置の動作電圧が与えられて、センス時に定電流放電させられることを特徴とする請求項１または請求項４に記載の半導体記憶装置。