JPH10302493A - チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置 - Google Patents
チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置Info
- Publication number
- JPH10302493A JPH10302493A JP9552598A JP9552598A JPH10302493A JP H10302493 A JPH10302493 A JP H10302493A JP 9552598 A JP9552598 A JP 9552598A JP 9552598 A JP9552598 A JP 9552598A JP H10302493 A JPH10302493 A JP H10302493A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- semiconductor substrate
- conductivity type
- discharge
- charge pumping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明の新規なチャージポンピング回路は複
数の伝達トランジスターを提供する。 【解決手段】 伝達トランジスターは各々半導体基板上
にフローティングされたｎ型ウェルに各々形成される。
フローティングされたウェルに各々形成される伝達トラ
ンジスターのスレショルド電圧は、ポンピング動作が遂
行される間に、いつもソースバルク電圧差である寄生ダ
イオードのスレショルド電圧に対応する電圧レベルに一
定に維持され、伝達トランジスターのスレショルド電圧
上昇による高電圧ポンピング動作が制限されなく、その
結果低い電源電圧でも安定に高電圧を発生することがで
きる。そして、チャージポンピング回路は、複数の放電
トランジスターを備え、前記トランジスターはポンピン
グ動作が遂行された後、上昇した前記各ウェル電位を半
導体基板の電圧レベルに早く放電させる。
数の伝達トランジスターを提供する。 【解決手段】 伝達トランジスターは各々半導体基板上
にフローティングされたｎ型ウェルに各々形成される。
フローティングされたウェルに各々形成される伝達トラ
ンジスターのスレショルド電圧は、ポンピング動作が遂
行される間に、いつもソースバルク電圧差である寄生ダ
イオードのスレショルド電圧に対応する電圧レベルに一
定に維持され、伝達トランジスターのスレショルド電圧
上昇による高電圧ポンピング動作が制限されなく、その
結果低い電源電圧でも安定に高電圧を発生することがで
きる。そして、チャージポンピング回路は、複数の放電
トランジスターを備え、前記トランジスターはポンピン
グ動作が遂行された後、上昇した前記各ウェル電位を半
導体基板の電圧レベルに早く放電させる。
Description
【０００１】
【発明が属する技術分野】本発明は半導体メモリ装置に
関するものであり、より詳しくはポンピング動作の間に
伝達トランジスターのスレショルド電圧が上昇すること
を抑制するためのチャージポンピング回路に関するもの
である。
関するものであり、より詳しくはポンピング動作の間に
伝達トランジスターのスレショルド電圧が上昇すること
を抑制するためのチャージポンピング回路に関するもの
である。
【０００２】最近、半導体工学の早い発展は多くの電子
製品の軽量、小型化を可能にさせたし、これにより電子
製品内に使用される半導体メモリ装置に対し、単一電源
及び低い動作電圧等、多くの要求がなされている。しか
し、半導体メモリ装置の種類によっては、フレッシメモ
リ（フラッシュメモリ）装置において、メモリセルのプ
ログラム及びプログラム検証動作する時、電源電圧Ｖｃ
ｃに比べて高くされている高電圧を使用するようにな
る。これにより、フラッシュメモリ装置は、一般的に高
電圧（Ｖｐｐ）が使用され、このためのチャージポンピ
ング回路及びブスティング回路（ｂｏｏｓｔｉｎｇ ｃ
ｉｒｃｕｉｔ）を持っている。
製品の軽量、小型化を可能にさせたし、これにより電子
製品内に使用される半導体メモリ装置に対し、単一電源
及び低い動作電圧等、多くの要求がなされている。しか
し、半導体メモリ装置の種類によっては、フレッシメモ
リ（フラッシュメモリ）装置において、メモリセルのプ
ログラム及びプログラム検証動作する時、電源電圧Ｖｃ
ｃに比べて高くされている高電圧を使用するようにな
る。これにより、フラッシュメモリ装置は、一般的に高
電圧（Ｖｐｐ）が使用され、このためのチャージポンピ
ング回路及びブスティング回路（ｂｏｏｓｔｉｎｇ ｃ
ｉｒｃｕｉｔ）を持っている。
【０００３】一般に動作電圧に比べて高い電圧を発生す
る構造は、ポンピング（ｐｏｍｐｉｎｇ）とブスティン
グ（ｂｏｏｓｔｉｎｇ）に多く分類される。昇圧能力か
ら言えば、ポンピング構造がブスティング構造に比べて
優秀である。反面、スタンバイ状態（ｓｔａｎｄｂｙ
ｓｔａｔｅ）で消耗される電流から言えば、ブスティン
グ構造ではスタンバイ電流はほとんど０マイクロアンペ
ア（０μＡ）であり、ポンピング構造は一定量以上消耗
される。ブスティング構造の一例がＩＥＥＥ１９９６Ｓ
ＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ
ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥ
ＲＳ“２．７Ｖのみの８Ｍｂ＊１６ＮＯＲフラッシュメ
モリ（Ａ ２．７Ｖｏｎｌｙ ８Ｍｂ＊１６ ＮＯＲ
Ｆｌａｓｈ Ｍｅｍｏｒｙ）”第１７２−１７３頁に掲
載された。そして、ポンピング構造による一例は、１９
７６年ＩＥＥＥ Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴ，ＶＯＬ．ＳＣ−１１“改善した電圧マルチプ
ライヤ技術を用いたＮＭＯＳ集積回路におけるオンチッ
プ高電圧発生（ＯＮーＣＨＩＰ ＨＩＧＨーＶＯＬＴＡ
ＧＥ ＧＥＮＥＲＡＴＩＯＮ ＩＮ ＮＭＯＳ ＩＮＴ
ＥＧＲＡＴＥＤＣＩＲＣＵＩＴ ＵＳＩＮＧ ＡＮ Ｉ
ＭＰＲＯＶＥＤ ＶＯＬＴＡＧＥ ＭＵＬＴＩＰＬＩＥ
Ｒ ＴＥＣＨＩＱＵＥ）”，第３７４−３７８頁に掲載
された。
る構造は、ポンピング（ｐｏｍｐｉｎｇ）とブスティン
グ（ｂｏｏｓｔｉｎｇ）に多く分類される。昇圧能力か
ら言えば、ポンピング構造がブスティング構造に比べて
優秀である。反面、スタンバイ状態（ｓｔａｎｄｂｙ
ｓｔａｔｅ）で消耗される電流から言えば、ブスティン
グ構造ではスタンバイ電流はほとんど０マイクロアンペ
ア（０μＡ）であり、ポンピング構造は一定量以上消耗
される。ブスティング構造の一例がＩＥＥＥ１９９６Ｓ
ＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ
ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥ
ＲＳ“２．７Ｖのみの８Ｍｂ＊１６ＮＯＲフラッシュメ
モリ（Ａ ２．７Ｖｏｎｌｙ ８Ｍｂ＊１６ ＮＯＲ
Ｆｌａｓｈ Ｍｅｍｏｒｙ）”第１７２−１７３頁に掲
載された。そして、ポンピング構造による一例は、１９
７６年ＩＥＥＥ Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴ，ＶＯＬ．ＳＣ−１１“改善した電圧マルチプ
ライヤ技術を用いたＮＭＯＳ集積回路におけるオンチッ
プ高電圧発生（ＯＮーＣＨＩＰ ＨＩＧＨーＶＯＬＴＡ
ＧＥ ＧＥＮＥＲＡＴＩＯＮ ＩＮ ＮＭＯＳ ＩＮＴ
ＥＧＲＡＴＥＤＣＩＲＣＵＩＴ ＵＳＩＮＧ ＡＮ Ｉ
ＭＰＲＯＶＥＤ ＶＯＬＴＡＧＥ ＭＵＬＴＩＰＬＩＥ
Ｒ ＴＥＣＨＩＱＵＥ）”，第３７４−３７８頁に掲載
された。
【０００４】図１は従来から言及されたポンピング構造
の一例として、チャージポンピング回路を示した回路図
であり、図２はポンピング回路に印加されるクロック信
号の波形を示す波形図である。そして、図３はソースバ
ルク電圧差によるスレショルド電圧の変化を示す図面で
ある。
の一例として、チャージポンピング回路を示した回路図
であり、図２はポンピング回路に印加されるクロック信
号の波形を示す波形図である。そして、図３はソースバ
ルク電圧差によるスレショルド電圧の変化を示す図面で
ある。
【０００５】図１を参照すると、従来チャージポンピン
グ回路はプリチャージトランジスターＭＮ０、プリチャ
ージトランジスターＭＮ０と高電圧Ｖｐｐを出力するた
めの出力端子Ｔ１の間に直列に接続される複数の伝達ト
ランジスターＭＮｉ（ｉ＝１，２，３，…，ｎ）、電圧
トランジスターＭＮｉに各々接続される複数のブスティ
ングキャパシターＣｉからなっている。プリチャージト
ランジスターＭＮ０は電源電圧Ｖｃｃが印加されると、
ノードＮ１を電圧ＶｃｃーＶｔｈのレベルにプリチャー
ジする。それのゲート及びドレーンには電源電圧Ｖｃｃ
が提供され、そして、それのソースはノードＮ１に接続
されている。
グ回路はプリチャージトランジスターＭＮ０、プリチャ
ージトランジスターＭＮ０と高電圧Ｖｐｐを出力するた
めの出力端子Ｔ１の間に直列に接続される複数の伝達ト
ランジスターＭＮｉ（ｉ＝１，２，３，…，ｎ）、電圧
トランジスターＭＮｉに各々接続される複数のブスティ
ングキャパシターＣｉからなっている。プリチャージト
ランジスターＭＮ０は電源電圧Ｖｃｃが印加されると、
ノードＮ１を電圧ＶｃｃーＶｔｈのレベルにプリチャー
ジする。それのゲート及びドレーンには電源電圧Ｖｃｃ
が提供され、そして、それのソースはノードＮ１に接続
されている。
【０００６】伝達トランジスターＭＮｉは各々それのゲ
ート及びドレーンが相互接続され、そして、ソースは次
の段に連結される伝達トランジスターのドレーンに接続
されている。トランジスターＭＮｉはｎチャンネルＭＯ
Ｓトランジスターからなっているし、それのバルクは接
地されている。
ート及びドレーンが相互接続され、そして、ソースは次
の段に連結される伝達トランジスターのドレーンに接続
されている。トランジスターＭＮｉはｎチャンネルＭＯ
Ｓトランジスターからなっているし、それのバルクは接
地されている。
【０００７】キャパシターＣｉ中、奇数番目ブスティン
グキャパシターＣｘ（ｘ＝１，３，５，…，等）の一端
子は第１パルス信号Ｐ１に駆動され、それの他の端子は
対応する奇数番目伝達トランジスターＭＮｘのゲートに
各々接続されている。そして、キャパシターＣｎ中、偶
数番目ブスティングキャパシターＣｙ（ｙ＝２，４，
６，…，等）の一つの端子は、第２パルス信号Ｐ２に駆
動され、そして、それの他の端子は対応する偶数番目伝
達トランジスターＭＮｙのゲートに接続されている。第
１及び第２パルス信号Ｐ１及びＰ２は、図２に図示され
ているように、相互重畳されない状態に順番にハイレベ
ル（ｈｉｇｈ ｌｅｖｅｌ）とローレベル（ｌｏｗ ｌ
ｅｖｅｌ）に印加される。
グキャパシターＣｘ（ｘ＝１，３，５，…，等）の一端
子は第１パルス信号Ｐ１に駆動され、それの他の端子は
対応する奇数番目伝達トランジスターＭＮｘのゲートに
各々接続されている。そして、キャパシターＣｎ中、偶
数番目ブスティングキャパシターＣｙ（ｙ＝２，４，
６，…，等）の一つの端子は、第２パルス信号Ｐ２に駆
動され、そして、それの他の端子は対応する偶数番目伝
達トランジスターＭＮｙのゲートに接続されている。第
１及び第２パルス信号Ｐ１及びＰ２は、図２に図示され
ているように、相互重畳されない状態に順番にハイレベ
ル（ｈｉｇｈ ｌｅｖｅｌ）とローレベル（ｌｏｗ ｌ
ｅｖｅｌ）に印加される。
【０００８】上述したようなチャージポンピング回路に
よると、各ブスティングキャパシターＣｉによりブステ
ィングされた電圧を伝達するための伝達トランジスター
ＭＮｉはポンピング動作が実行されると、各伝達トラン
ジスターＭＮｉのソースとバルクの間の電圧差ＶSBが漸
次的に大きくなる。それと共に、各伝達トランジスター
ＭＮｉのソースバルク電圧差ＶSBが大きければ大きいほ
ど、各伝達トランジスターＭＮｉのゲートソース電圧Ｖ
ｇｓも大きくなる。
よると、各ブスティングキャパシターＣｉによりブステ
ィングされた電圧を伝達するための伝達トランジスター
ＭＮｉはポンピング動作が実行されると、各伝達トラン
ジスターＭＮｉのソースとバルクの間の電圧差ＶSBが漸
次的に大きくなる。それと共に、各伝達トランジスター
ＭＮｉのソースバルク電圧差ＶSBが大きければ大きいほ
ど、各伝達トランジスターＭＮｉのゲートソース電圧Ｖ
ｇｓも大きくなる。
【０００９】図３に図示されているように、伝達トラン
ジスターＭＮｉのソースバルク電圧差ＶSBが大きくなる
ことによるボディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）によ
り、そのスレショルド電圧Ｖｔｈが高くなり、それ以上
の高電圧ポンピング動作ができなくなる問題点が生じて
しまう。
ジスターＭＮｉのソースバルク電圧差ＶSBが大きくなる
ことによるボディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）によ
り、そのスレショルド電圧Ｖｔｈが高くなり、それ以上
の高電圧ポンピング動作ができなくなる問題点が生じて
しまう。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
はポンピング動作を実行する場合でも、伝達トランジス
ターのソースバルク電圧差が一定に維持されるチャージ
ポンピング回路を持つ不揮発性メモリ装置を提供するこ
とである。
はポンピング動作を実行する場合でも、伝達トランジス
ターのソースバルク電圧差が一定に維持されるチャージ
ポンピング回路を持つ不揮発性メモリ装置を提供するこ
とである。
【００１１】本発明の他の目的はポンピング動作が遂行
された後、ウェル電位を早く要求される電位に放電させ
るためのチャージポンピング回路を持つ不揮発性メモリ
装置を提供することである。
された後、ウェル電位を早く要求される電位に放電させ
るためのチャージポンピング回路を持つ不揮発性メモリ
装置を提供することである。
【００１２】
【課題を解決するための手段】上述したような目的を達
成するための本発明の一つの特徴によると、供給電圧の
レベルに比べて高いレベルを持つ陽の高電圧を発生する
ためのチャージポンピング回路において、少なくとも一
つの主表面を持つ第１導電型の半導体基板と、前記供給
電圧を受け入れるための電源端子と、高電圧を出力する
ための出力端子と半導体基板に形成され、第１導電型と
相反される第２導電型を持って、そして、ポンピング動
作が遂行される間にフローティング状態に維持される複
数のウェル領域と、各ウェル領域に形成され、電源端子
と出力端子の間に直列に接続された複数の伝達トランジ
スター及び、各伝達トランジスターに各々連結される複
数のブスティングキャパシターを含むことを特徴とす
る。
成するための本発明の一つの特徴によると、供給電圧の
レベルに比べて高いレベルを持つ陽の高電圧を発生する
ためのチャージポンピング回路において、少なくとも一
つの主表面を持つ第１導電型の半導体基板と、前記供給
電圧を受け入れるための電源端子と、高電圧を出力する
ための出力端子と半導体基板に形成され、第１導電型と
相反される第２導電型を持って、そして、ポンピング動
作が遂行される間にフローティング状態に維持される複
数のウェル領域と、各ウェル領域に形成され、電源端子
と出力端子の間に直列に接続された複数の伝達トランジ
スター及び、各伝達トランジスターに各々連結される複
数のブスティングキャパシターを含むことを特徴とす
る。
【００１３】この実施例において、各伝達トランジスタ
ーは各々ソース、ドレーン及びゲートを持つＰＭＯＳト
ランジスターから構成され、各ＰＭＯＳトランジスター
のゲート及びドレーンは互いに連結されたダイオードと
して動作することを特徴とする。
ーは各々ソース、ドレーン及びゲートを持つＰＭＯＳト
ランジスターから構成され、各ＰＭＯＳトランジスター
のゲート及びドレーンは互いに連結されたダイオードと
して動作することを特徴とする。
【００１４】この実施例において、各ブスティングキャ
パシターは対応するＰＭＯＳトランジスターのゲートに
各々連結され、ブスティングキャパシター中、奇数番目
及び偶数番目キャパシターは重畳されない互いに相反さ
れた位相を持つ第１及び第２クロック信号により互いに
駆動されることを特徴とする。
パシターは対応するＰＭＯＳトランジスターのゲートに
各々連結され、ブスティングキャパシター中、奇数番目
及び偶数番目キャパシターは重畳されない互いに相反さ
れた位相を持つ第１及び第２クロック信号により互いに
駆動されることを特徴とする。
【００１５】この実施例において、出力端子に連結さ
れ、ポンピング前後に第１放電活性化信号に応答して高
電圧のレベルを持つ出力端子を高電圧に比べて低いレベ
ルを持つ第１電圧まで低くするための第１放電手段を付
加的に含むことを特徴する。
れ、ポンピング前後に第１放電活性化信号に応答して高
電圧のレベルを持つ出力端子を高電圧に比べて低いレベ
ルを持つ第１電圧まで低くするための第１放電手段を付
加的に含むことを特徴する。
【００１６】この実施例において、第１電圧は電源電圧
のレベルを持つことを特徴とする。この実施例におい
て、第１放電手段は、第１電圧と出力端子の間に形成さ
れる電流通路及び、第１放電活性化信号に制御されるゲ
ートを持つＰＭＯＳトランジスターを含むことを特徴と
する。
のレベルを持つことを特徴とする。この実施例におい
て、第１放電手段は、第１電圧と出力端子の間に形成さ
れる電流通路及び、第１放電活性化信号に制御されるゲ
ートを持つＰＭＯＳトランジスターを含むことを特徴と
する。
【００１７】この実施例において、半導体基板に形成さ
れ、第２放電活性化信号に応答してポンピング動作が遂
行される間、昇圧された各ウェル領域の電位を供給電圧
と接地電位の間の第２電圧へと低くするための複数の放
電トランジスターを付加的に含むことを特徴とする。
れ、第２放電活性化信号に応答してポンピング動作が遂
行される間、昇圧された各ウェル領域の電位を供給電圧
と接地電位の間の第２電圧へと低くするための複数の放
電トランジスターを付加的に含むことを特徴とする。
【００１８】この実施例において、放電トランジスター
は各々第２放電活性化信号に共通に制御されるゲート、
第２導電型の不純物をドープした領域に形成されたソー
ス及びドレーンを持つ複数のＮＭＯＳトランジスターを
含み、各ソースは対応するウェル領域に連結され、各ド
レーンには第２電圧が共通して提供されることを特徴と
する。
は各々第２放電活性化信号に共通に制御されるゲート、
第２導電型の不純物をドープした領域に形成されたソー
ス及びドレーンを持つ複数のＮＭＯＳトランジスターを
含み、各ソースは対応するウェル領域に連結され、各ド
レーンには第２電圧が共通して提供されることを特徴と
する。
【００１９】この実施例において、第２電圧は半導体基
板に提供されるバルク電圧のレベルをもつことを特徴と
する。
板に提供されるバルク電圧のレベルをもつことを特徴と
する。
【００２０】この実施例において、第２放電活性化信号
は第１放電活性化信号が活性化されることを特徴とす
る。
は第１放電活性化信号が活性化されることを特徴とす
る。
【００２１】本発明の他の特徴によると、供給電圧のレ
ベルに比べて、高いレベルを持つ陽の高電圧を発生する
ためのチャージポンピング回路において、少なくとも一
つの主表面を持つ第１導電型の半導体基板と、供給電圧
を受け入れるための電源端子と、高電圧を出力するため
の出力端子と、半導体基板に形成され、第１導電型と相
反される第２導電型を持ち、そして、ポンピング動作が
遂行される間にフローティング状態に維持される複数の
ウェル領域と、各ウェル領域に形成され、電源端子と出
力端子の間に直列に接続された複数の伝達トランジスタ
ー及び、各伝達トランジスターに各々連結されるブステ
ィングキャパシター及び、出力端子に連結され、ポンピ
ング前後に第１放電活性化信号に応答して高電圧のレベ
ルを持つ出力端子を高電圧に比べて低いレベルを持つ第
１電圧に低くするための第１放電手段を含むことを特徴
とする。
ベルに比べて、高いレベルを持つ陽の高電圧を発生する
ためのチャージポンピング回路において、少なくとも一
つの主表面を持つ第１導電型の半導体基板と、供給電圧
を受け入れるための電源端子と、高電圧を出力するため
の出力端子と、半導体基板に形成され、第１導電型と相
反される第２導電型を持ち、そして、ポンピング動作が
遂行される間にフローティング状態に維持される複数の
ウェル領域と、各ウェル領域に形成され、電源端子と出
力端子の間に直列に接続された複数の伝達トランジスタ
ー及び、各伝達トランジスターに各々連結されるブステ
ィングキャパシター及び、出力端子に連結され、ポンピ
ング前後に第１放電活性化信号に応答して高電圧のレベ
ルを持つ出力端子を高電圧に比べて低いレベルを持つ第
１電圧に低くするための第１放電手段を含むことを特徴
とする。
【００２２】本発明の他の特徴によると、供給電圧のレ
ベルに比べて高いレベルを持つ陽の高電圧を発生するた
めのチャージポンピング回路において、少なくとも一つ
以上の主表面を持つ第１導電型の半導体基板と、供給電
圧を受け入れるための電源端子と、高電圧を出力するた
めの出力端子と、半導体基板に形成され、第１導電型と
相反される第２導電型を持ち、そして、ポンピング動作
が遂行される間にフローティング状態に維持される複数
のウェル領域と、各ウェル領域に形成され、電源端子と
出力端子の間に直列に接続された複数の伝達トランジス
ターと、各伝達トランジスターに各々連結される複数の
ブスティングキャパシターと、出力端子に連結され、ポ
ンピング前後に第１放電活性化信号に応答して高電圧の
レベルを持つ出力端子を高電圧に比べて低いレベルを持
つ第１電圧に低くするための第１放電手段及び、半導体
基板に形成され、第２放電活性化信号に応答してポンピ
ング動作が遂行される間、昇圧された各ウェル領域の電
位を供給電圧と接地電位の間の第２電圧に低くするため
の複数の放電トランジスターを持つ第２放電手段を含む
ことを特徴とする。
ベルに比べて高いレベルを持つ陽の高電圧を発生するた
めのチャージポンピング回路において、少なくとも一つ
以上の主表面を持つ第１導電型の半導体基板と、供給電
圧を受け入れるための電源端子と、高電圧を出力するた
めの出力端子と、半導体基板に形成され、第１導電型と
相反される第２導電型を持ち、そして、ポンピング動作
が遂行される間にフローティング状態に維持される複数
のウェル領域と、各ウェル領域に形成され、電源端子と
出力端子の間に直列に接続された複数の伝達トランジス
ターと、各伝達トランジスターに各々連結される複数の
ブスティングキャパシターと、出力端子に連結され、ポ
ンピング前後に第１放電活性化信号に応答して高電圧の
レベルを持つ出力端子を高電圧に比べて低いレベルを持
つ第１電圧に低くするための第１放電手段及び、半導体
基板に形成され、第２放電活性化信号に応答してポンピ
ング動作が遂行される間、昇圧された各ウェル領域の電
位を供給電圧と接地電位の間の第２電圧に低くするため
の複数の放電トランジスターを持つ第２放電手段を含む
ことを特徴とする。
【００２３】本発明の他の特徴によると、陰の高電圧を
発生するためのチャージポンピング回路において、少な
くとも一つの主表面を持つ第１導電型半導体基板と、半
導体基板に形成される第１導電型と相反される第２導電
型ウェル領域と、陰の高電圧を出力するための出力端子
と、半導体基板に形成され、フローティング状態に維持
される第１導電型のウェル領域と、各ウェル領域に形成
され、接地電位と出力端子の間に直列に接続された複数
の伝達トランジスターと、各伝達トランジスターに各々
連結される複数のブスティングキャパシターと、第２導
電型のウェル領域に形成され、放電活性化信号に応答し
てポンピング動作が遂行される間に昇圧された各ウェル
領域の電位を半導体基板のバルク電圧に低くするための
複数の放電トランジスターを含むことを特徴とする。
発生するためのチャージポンピング回路において、少な
くとも一つの主表面を持つ第１導電型半導体基板と、半
導体基板に形成される第１導電型と相反される第２導電
型ウェル領域と、陰の高電圧を出力するための出力端子
と、半導体基板に形成され、フローティング状態に維持
される第１導電型のウェル領域と、各ウェル領域に形成
され、接地電位と出力端子の間に直列に接続された複数
の伝達トランジスターと、各伝達トランジスターに各々
連結される複数のブスティングキャパシターと、第２導
電型のウェル領域に形成され、放電活性化信号に応答し
てポンピング動作が遂行される間に昇圧された各ウェル
領域の電位を半導体基板のバルク電圧に低くするための
複数の放電トランジスターを含むことを特徴とする。
【００２４】本発明の他の特徴によると、主表面を持つ
半導体基板と、半導体基板に形成され、ローとカラムに
配列され、そして、各々が電流通路、電荷蓄積電極及び
制御電極を持つ電気的に消去及びプログラム可能な複数
のメモリセルと、ローに従って、すなわちロー方向に伸
張する複数のワードラインと、ワードライン中、一つを
アドレシングし、そして、アドレシングされたワードラ
インをプログラム／プログラム検証動作による電圧に駆
動するロー選択回路及び、ロー選択回路に電圧を印加す
るための電圧印加回路を含み、電圧印加回路は、半導体
基板に形成され、フローティングされた複数のウェル領
域と、各ウェル領域に形成され、接地電位とメモリセル
の制御電極の間に直列に接続された複数の伝達トランジ
スターと、各伝達トランジスターに各々連結される複数
のブスティングキャパシターと、半導体基板に形成さ
れ、放電活性化信号に応答してポンピング動作が遂行さ
れる間に昇圧される各ウェル領域の電位を半導体基板電
圧まで低くするための複数の放電トランジスターを含
む。
半導体基板と、半導体基板に形成され、ローとカラムに
配列され、そして、各々が電流通路、電荷蓄積電極及び
制御電極を持つ電気的に消去及びプログラム可能な複数
のメモリセルと、ローに従って、すなわちロー方向に伸
張する複数のワードラインと、ワードライン中、一つを
アドレシングし、そして、アドレシングされたワードラ
インをプログラム／プログラム検証動作による電圧に駆
動するロー選択回路及び、ロー選択回路に電圧を印加す
るための電圧印加回路を含み、電圧印加回路は、半導体
基板に形成され、フローティングされた複数のウェル領
域と、各ウェル領域に形成され、接地電位とメモリセル
の制御電極の間に直列に接続された複数の伝達トランジ
スターと、各伝達トランジスターに各々連結される複数
のブスティングキャパシターと、半導体基板に形成さ
れ、放電活性化信号に応答してポンピング動作が遂行さ
れる間に昇圧される各ウェル領域の電位を半導体基板電
圧まで低くするための複数の放電トランジスターを含
む。
【００２５】本発明の他の特徴によると、主表面を持つ
半導体基板と、半導体基板に形成され、ローとカラムに
配列され、そして、各々が電流通路、電荷蓄積電極及び
制御電極を持つ電気的に消去及びプログラム可能な複数
のメモリセルと、ローを従って伸張する複数のワードラ
インと、メモリセルを消去するための動作の間にワード
ラインを消去動作による電圧に駆動するカラム選択回路
及び、ロー選択回路に電圧を印加するための電圧印加回
路を含み、電圧印加回路は少なくとも主表面を持つ第１
導電型の半導体基板と、半導体基板に形成される第１導
電型と相反される第２導電型のウェル領域と、半導体基
板に形成され、フローティング状態に維持される第１導
電型のウェル領域と、各ウェル領域に形成され、接地電
位と電圧印加回路の間に直列に接続される複数の伝達ト
ランジスターと、各トランジスターに各々連結される複
数のブスティングキャパシターと、第２導電型ウェル領
域に形成され、放電活性化信号に応答してポンピング動
作が遂行される間に昇圧された各ウェル領域の電位を半
導体基板のバルク電圧に低くするための複数の放電トラ
ンジスターを含む。
半導体基板と、半導体基板に形成され、ローとカラムに
配列され、そして、各々が電流通路、電荷蓄積電極及び
制御電極を持つ電気的に消去及びプログラム可能な複数
のメモリセルと、ローを従って伸張する複数のワードラ
インと、メモリセルを消去するための動作の間にワード
ラインを消去動作による電圧に駆動するカラム選択回路
及び、ロー選択回路に電圧を印加するための電圧印加回
路を含み、電圧印加回路は少なくとも主表面を持つ第１
導電型の半導体基板と、半導体基板に形成される第１導
電型と相反される第２導電型のウェル領域と、半導体基
板に形成され、フローティング状態に維持される第１導
電型のウェル領域と、各ウェル領域に形成され、接地電
位と電圧印加回路の間に直列に接続される複数の伝達ト
ランジスターと、各トランジスターに各々連結される複
数のブスティングキャパシターと、第２導電型ウェル領
域に形成され、放電活性化信号に応答してポンピング動
作が遂行される間に昇圧された各ウェル領域の電位を半
導体基板のバルク電圧に低くするための複数の放電トラ
ンジスターを含む。
【００２６】（作用）このような装置により、ポンピン
グ動作を遂行する間に伝達トランジスターをフローティ
ングされたウェルに形成するにより、ポンピング動作が
遂行される間、伝達トランジスターのスレショルド電圧
を一定に維持することができる。
グ動作を遂行する間に伝達トランジスターをフローティ
ングされたウェルに形成するにより、ポンピング動作が
遂行される間、伝達トランジスターのスレショルド電圧
を一定に維持することができる。
【００２７】
【発明の実施の形態】以下、本発明の実施例による参照
図面図４ないし図９により詳細に説明する。後述する説
明では本発明のより徹底な理解を提供するため、特定の
詳細例に限定して説明するが、該当技術分野に通常の知
識を持つ人々によれば、本発明がこのような詳細な項目
がなくても前記した説明のみによっても実施できよう。
図面図４ないし図９により詳細に説明する。後述する説
明では本発明のより徹底な理解を提供するため、特定の
詳細例に限定して説明するが、該当技術分野に通常の知
識を持つ人々によれば、本発明がこのような詳細な項目
がなくても前記した説明のみによっても実施できよう。
【００２８】図４及び図５を参照すると、本発明の新規
なチャージポンピング回路１４０及び１５０には、複数
の伝達トランジスターＭＰｉ／ＭＮｉ（ここで、ｉ＝
１，２，３，…，ｎ）を提供し、伝達トランジスターＭ
Ｎｉは、各々半導体基板１に形成されるフローティング
されたｎ型ウェル２に各々形成される。フローティング
されたウェル２／１２に各々形成される伝達トランジス
ターＭＰｉ／ＭＮｉのスレショルド電圧は、ポンピング
動作が遂行される間にいつもソースバルク電圧差ＶSBで
ある寄生ダイオードのスレショルド電圧Ｖｔｄに対応す
る電圧レベルに一定に維持される。これにより、伝達ト
ランジスターＭＰｉ／ＭＮｉのスレショルド電圧上昇に
よる高電圧ポンピング動作が制限されなく、その結果、
低い電源電圧でも安定に高電圧Ｖｐｐを発生することが
できる。そして、チャージポンピング回路１４０及び１
５０は、複数の放電トランジスターＢＤＴｉを有し、ト
ランジスターＢＣＴｉはポンピング動作が遂行された
後、各ウェル２電位を半導体基板１の電圧レベルに早く
放電させるようにしている。
なチャージポンピング回路１４０及び１５０には、複数
の伝達トランジスターＭＰｉ／ＭＮｉ（ここで、ｉ＝
１，２，３，…，ｎ）を提供し、伝達トランジスターＭ
Ｎｉは、各々半導体基板１に形成されるフローティング
されたｎ型ウェル２に各々形成される。フローティング
されたウェル２／１２に各々形成される伝達トランジス
ターＭＰｉ／ＭＮｉのスレショルド電圧は、ポンピング
動作が遂行される間にいつもソースバルク電圧差ＶSBで
ある寄生ダイオードのスレショルド電圧Ｖｔｄに対応す
る電圧レベルに一定に維持される。これにより、伝達ト
ランジスターＭＰｉ／ＭＮｉのスレショルド電圧上昇に
よる高電圧ポンピング動作が制限されなく、その結果、
低い電源電圧でも安定に高電圧Ｖｐｐを発生することが
できる。そして、チャージポンピング回路１４０及び１
５０は、複数の放電トランジスターＢＤＴｉを有し、ト
ランジスターＢＣＴｉはポンピング動作が遂行された
後、各ウェル２電位を半導体基板１の電圧レベルに早く
放電させるようにしている。
【００２９】図４を参照すると、本発明によるチャージ
ポンピング回路を具備した不揮発性メモリ装置の構成を
示すブロック図が図示されている。本発明によるＮＯＲ
型不揮発性メモリ装置は、メモリセルアレイ（ｍｅｍｏ
ｒｙ ｃｅｌｌ ａｒｒａｙ）１００、ロー選択回路
（ｒｏｗ ｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１２
０，第１及び第２チャージポンピング回路（ｆｉｒｓｔ
ａｎｄ Ｓｅｃｏｎｄｃｈａｒｇｅ ｐｕｍｐｉｎｇ
ｃｉｒｃｕｉｔ）１４０及び１５０、カラム選択回路
（ｃｏｌｕｍｎ ｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉ
ｔ）１６０を含む。
ポンピング回路を具備した不揮発性メモリ装置の構成を
示すブロック図が図示されている。本発明によるＮＯＲ
型不揮発性メモリ装置は、メモリセルアレイ（ｍｅｍｏ
ｒｙ ｃｅｌｌ ａｒｒａｙ）１００、ロー選択回路
（ｒｏｗ ｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１２
０，第１及び第２チャージポンピング回路（ｆｉｒｓｔ
ａｎｄ Ｓｅｃｏｎｄｃｈａｒｇｅ ｐｕｍｐｉｎｇ
ｃｉｒｃｕｉｔ）１４０及び１５０、カラム選択回路
（ｃｏｌｕｍｎ ｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉ
ｔ）１６０を含む。
【００３０】メモリセルアレイ１００は、ローとカラム
のマトリックス形態に配列された複数のメモリセルＭｍ
ｎ（ｍ＝ｎ＝１，２，３，…，等）を持ち、本実施例で
各メモリセルＭｍｎは電気的に消去及びプログラム可能
なトランジスター、すなわち、フラッシュＥＥＰＲＯＭ
である。第１チャージポンピング回路１４０は、プログ
ラム動作及びプログラム検証動作の間に要求される高電
圧Ｖｐｐを発生し、第２チャージポンピング回路１５０
は、消去動作及び消去リペア動作の間に要求される陰の
高電圧Ｖｎｐｐを発生する。
のマトリックス形態に配列された複数のメモリセルＭｍ
ｎ（ｍ＝ｎ＝１，２，３，…，等）を持ち、本実施例で
各メモリセルＭｍｎは電気的に消去及びプログラム可能
なトランジスター、すなわち、フラッシュＥＥＰＲＯＭ
である。第１チャージポンピング回路１４０は、プログ
ラム動作及びプログラム検証動作の間に要求される高電
圧Ｖｐｐを発生し、第２チャージポンピング回路１５０
は、消去動作及び消去リペア動作の間に要求される陰の
高電圧Ｖｎｐｐを発生する。
【００３１】ロー選択回路１２０は、ローに対応するワ
ードラインＷＬｍ中、一つを選択し、そして、選択され
た一つのワードラインをチャージポンピング回路１４０
から提供される高電圧Ｖｐｐとする。ロー選択回路１２
０は、消去動作が遂行される間に同一なバルクに形成さ
れるメモリセルを同時に消去するためにメモリセルに対
応する全てのワードラインを第２チャージポンピング回
路１５０から提供される陰の高電圧Ｖｎｐｐに駆動す
る。カラム選択回路１６０はカラムに対応するビットラ
インＢＬｎ中、一つのビットラインを選択して、図面に
は図示されていないが、感知増幅回路に連結させる。
ードラインＷＬｍ中、一つを選択し、そして、選択され
た一つのワードラインをチャージポンピング回路１４０
から提供される高電圧Ｖｐｐとする。ロー選択回路１２
０は、消去動作が遂行される間に同一なバルクに形成さ
れるメモリセルを同時に消去するためにメモリセルに対
応する全てのワードラインを第２チャージポンピング回
路１５０から提供される陰の高電圧Ｖｎｐｐに駆動す
る。カラム選択回路１６０はカラムに対応するビットラ
インＢＬｎ中、一つのビットラインを選択して、図面に
は図示されていないが、感知増幅回路に連結させる。
【００３２】そして、第１チャージポンピング回路１４
０の出力段に連結されたＰＭＯＳトランジスター１４２
は信号に応答してポンピング前後に第１チャージポンピ
ング回路１４０の出力段を電圧ＶＯＤ１に放電する。こ
こで、電圧ＶＯＤは電源電圧Ｖｃｃのレベルである。
又、第２チャージポンピング回路１５０の出力段に連結
されたＮＭＯＳトランジスター１４４は、信号ＥＮ＿Ｏ
Ｄに応答してポンピング前後に第２チャージポンピング
回路１５０の出力段を接地電圧に放電する。
０の出力段に連結されたＰＭＯＳトランジスター１４２
は信号に応答してポンピング前後に第１チャージポンピ
ング回路１４０の出力段を電圧ＶＯＤ１に放電する。こ
こで、電圧ＶＯＤは電源電圧Ｖｃｃのレベルである。
又、第２チャージポンピング回路１５０の出力段に連結
されたＮＭＯＳトランジスター１４４は、信号ＥＮ＿Ｏ
Ｄに応答してポンピング前後に第２チャージポンピング
回路１５０の出力段を接地電圧に放電する。
【００３３】
（第１実施例）図５は本発明の望ましい第１実施例のチ
ャージポンピング回路を示した回路図である。そして、
図６は伝達トランジスターの構造を示した断面図であ
る。
ャージポンピング回路を示した回路図である。そして、
図６は伝達トランジスターの構造を示した断面図であ
る。
【００３４】再び、図５を参照すると、第１実施例によ
るチャージポンピング回路は、複数の伝達トランジスタ
ーＭＰｉ、複数のブスティングキャパシターＣｉ及び複
数の放電トランジスターＢＤＴｉからなっている。伝達
トランジスターＭＰｉのゲート及びドレーンは相互接続
され、それのソースはその前段に配列された各伝達トラ
ンジスターのドレーンに各々接続されたＰＭＯＳトラン
ジスターから構成されている。ただし、一番目伝達トラ
ンジスターＭＰ１のソースは電源電圧Ｖｃｃに連結され
ている。
るチャージポンピング回路は、複数の伝達トランジスタ
ーＭＰｉ、複数のブスティングキャパシターＣｉ及び複
数の放電トランジスターＢＤＴｉからなっている。伝達
トランジスターＭＰｉのゲート及びドレーンは相互接続
され、それのソースはその前段に配列された各伝達トラ
ンジスターのドレーンに各々接続されたＰＭＯＳトラン
ジスターから構成されている。ただし、一番目伝達トラ
ンジスターＭＰ１のソースは電源電圧Ｖｃｃに連結され
ている。
【００３５】図６で、各伝達トランジスターＭＮｉは半
導体基板１に形成されたフローティングされた複数のｎ
型ウェル領域２に各々形成されている。各伝達トランジ
スターＭＰｉのソース及びドレーン５及び４はチャンネ
ル領域３を制御するために一定間隔をおいて、対応する
ｎ型ウェル領域２に、Ｐ＋の不純物領域を各々形成する
ことで形成されている。そして、各伝達トランジスター
ＭＰｉのソース及びドレーン領域４及び５とｎ型ウェル
領域２は、図５に図示されているように、ソース及びド
レーン寄生ダイオードＤｉｓ及びＤｉｎとして動作す
る。図６で三つの伝達トランジスターＭＰ１ーＭＰ３と
それに対応する三つの放電トランジスターＢＤＴ１ーＢ
ＤＴ３だけを図示したが、余りの伝達及び放電トランジ
スターも同一な構造を持つ。
導体基板１に形成されたフローティングされた複数のｎ
型ウェル領域２に各々形成されている。各伝達トランジ
スターＭＰｉのソース及びドレーン５及び４はチャンネ
ル領域３を制御するために一定間隔をおいて、対応する
ｎ型ウェル領域２に、Ｐ＋の不純物領域を各々形成する
ことで形成されている。そして、各伝達トランジスター
ＭＰｉのソース及びドレーン領域４及び５とｎ型ウェル
領域２は、図５に図示されているように、ソース及びド
レーン寄生ダイオードＤｉｓ及びＤｉｎとして動作す
る。図６で三つの伝達トランジスターＭＰ１ーＭＰ３と
それに対応する三つの放電トランジスターＢＤＴ１ーＢ
ＤＴ３だけを図示したが、余りの伝達及び放電トランジ
スターも同一な構造を持つ。
【００３６】ブスティングキャパシターＣｉの一つの端
子は、対応する伝達トランジスターＭＰｉのゲートに接
続され、そして、その他の端子はパルス信号Ｐ１及びＰ
２により各々駆動される。すなわち、奇数番目ブスティ
ングキャパシターＣｘ（ｘ＝１，３，…，等）により各
々駆動される。ここで、信号Ｐ１及びＰ２の電圧レベル
は電源電圧のレベルである。パルス信号Ｐ１及びＰ２は
相互重畳されないように順番にハイレベルとローレベル
に印加される。
子は、対応する伝達トランジスターＭＰｉのゲートに接
続され、そして、その他の端子はパルス信号Ｐ１及びＰ
２により各々駆動される。すなわち、奇数番目ブスティ
ングキャパシターＣｘ（ｘ＝１，３，…，等）により各
々駆動される。ここで、信号Ｐ１及びＰ２の電圧レベル
は電源電圧のレベルである。パルス信号Ｐ１及びＰ２は
相互重畳されないように順番にハイレベルとローレベル
に印加される。
【００３７】放電トランジスターＢＤＴｉはポンピング
動作が完了された後、昇圧された各ウェル領域の電位を
半導体基板１の電位に放電させるために用いられ、ＮＭ
ＯＳトランジスターから構成されている。ＮＭＯＳトラ
ンジスターＢＤＴｉのソース及びドレーン領域７及び８
は、図６から知られるように、半導体基板１に形成され
た対応するウェル領域２の間に各々ｎ型不純物をドーピ
ングして形成されている。そして、それのソース領域７
は対応するウェル領域２に電気的に連結されているし、
それのドレーン領域８には、図５を参照すると、半導体
基板１のバルク電圧（ＶBD：０Ｖ）とされている。放電
トランジスターＢＤＴｉを構成するＮＭＯＳトランジス
ターのゲートは放電活性化信号（ＥＮ＿ＢＤ）によって
制御されている。
動作が完了された後、昇圧された各ウェル領域の電位を
半導体基板１の電位に放電させるために用いられ、ＮＭ
ＯＳトランジスターから構成されている。ＮＭＯＳトラ
ンジスターＢＤＴｉのソース及びドレーン領域７及び８
は、図６から知られるように、半導体基板１に形成され
た対応するウェル領域２の間に各々ｎ型不純物をドーピ
ングして形成されている。そして、それのソース領域７
は対応するウェル領域２に電気的に連結されているし、
それのドレーン領域８には、図５を参照すると、半導体
基板１のバルク電圧（ＶBD：０Ｖ）とされている。放電
トランジスターＢＤＴｉを構成するＮＭＯＳトランジス
ターのゲートは放電活性化信号（ＥＮ＿ＢＤ）によって
制御されている。
【００３８】図７は本発明の第１実施例による動作タイ
ミング図である。本発明の第１実施例によるポンピング
動作を、参照図面図５ないし図７に基づいて以下説明す
る。
ミング図である。本発明の第１実施例によるポンピング
動作を、参照図面図５ないし図７に基づいて以下説明す
る。
【００３９】図７を参照すると、信号（ｎＥＮ＿ＯＤ）
はポンピング前後にチャージポンピング回路１４０の出
力段を、電圧ＶＯＤに設定するためのローアクティブ信
号である。信号ｎＰＧＭｓはプログラム区間を知らせる
信号であり、そして、信号ｎＰＧＭｖｆはプログラム動
作が遂行された後、プログラム検証する（ｖｅｒｉｆ
ｙ）区間を知らせる信号である。そして、信号ＥＮ＿Ｂ
Ｄはプログラム動作が完了した後、フローティングウェ
ル領域２の放電動作を行わせるための信号である。
はポンピング前後にチャージポンピング回路１４０の出
力段を、電圧ＶＯＤに設定するためのローアクティブ信
号である。信号ｎＰＧＭｓはプログラム区間を知らせる
信号であり、そして、信号ｎＰＧＭｖｆはプログラム動
作が遂行された後、プログラム検証する（ｖｅｒｉｆ
ｙ）区間を知らせる信号である。そして、信号ＥＮ＿Ｂ
Ｄはプログラム動作が完了した後、フローティングウェ
ル領域２の放電動作を行わせるための信号である。
【００４０】まず、信号ｎＥＮ＿ＯＤがローレベルに維
持されている間、チャージポンピング回路１４０の出力
段は、それに制御されるＰＭＯＳトランジスター１４２
を通じて電圧ＶＯＤにチャージされる。ここで、電圧Ｖ
ＯＤは電源電圧Ｖｃｃのレベルを持つ。
持されている間、チャージポンピング回路１４０の出力
段は、それに制御されるＰＭＯＳトランジスター１４２
を通じて電圧ＶＯＤにチャージされる。ここで、電圧Ｖ
ＯＤは電源電圧Ｖｃｃのレベルを持つ。
【００４１】その次、プログラム動作を知らせる信号ｎ
ＰＧＭｓがハイレベルからローレベルに遷移され、その
結果図面には図示されていないが、発振器により生成さ
れるパルス信号Ｐ１がローレベルになり、そして、パル
ス信号Ｐ２がハイレベルになる。これにより、奇数番目
伝達トランジスターＭＰ１はターンオンされ、偶数番目
伝達トランジスターＭＰ２はターンオフされる。この
時、寄生ＰＮダイオードＤ１ｓを通じて伝達トランジス
ターＭＰ１のバルクノードＢ１は電圧Ｖcc −Ｖtd「Ｖ
ｔｄは寄生ＰＮダイオードＤ１ｓのスレショルド電圧」
となる。そして、ノードＮ１は、パルス信号Ｐ１により
ターンオンされた伝達トランジスターＭＰ１を通じて電
圧Ｖｃｃ−Ｖｔｐ１になる。
ＰＧＭｓがハイレベルからローレベルに遷移され、その
結果図面には図示されていないが、発振器により生成さ
れるパルス信号Ｐ１がローレベルになり、そして、パル
ス信号Ｐ２がハイレベルになる。これにより、奇数番目
伝達トランジスターＭＰ１はターンオンされ、偶数番目
伝達トランジスターＭＰ２はターンオフされる。この
時、寄生ＰＮダイオードＤ１ｓを通じて伝達トランジス
ターＭＰ１のバルクノードＢ１は電圧Ｖcc −Ｖtd「Ｖ
ｔｄは寄生ＰＮダイオードＤ１ｓのスレショルド電圧」
となる。そして、ノードＮ１は、パルス信号Ｐ１により
ターンオンされた伝達トランジスターＭＰ１を通じて電
圧Ｖｃｃ−Ｖｔｐ１になる。
【００４２】これにより、伝達トランジスターＭＰ１の
ドレーンとバルクの間に存在する寄生ＰＮダイオードＤ
１ｄには、電流が流れなくなるターンオフされる。なぜ
ならば、ＰＭＯＳトランジスターのスレショルド電圧Ｖ
ｔｐが、一般的にＰＮダイオードのスレショルド電圧Ｖ
ｔｄに比べて高いからである。それと共に、伝達トラン
ジスターＭＰ２はハイレベルのパルス信号Ｐ２が入力さ
れ、ターンオフされるので、ノードＮ１の電圧はそのま
ま維持される。
ドレーンとバルクの間に存在する寄生ＰＮダイオードＤ
１ｄには、電流が流れなくなるターンオフされる。なぜ
ならば、ＰＭＯＳトランジスターのスレショルド電圧Ｖ
ｔｐが、一般的にＰＮダイオードのスレショルド電圧Ｖ
ｔｄに比べて高いからである。それと共に、伝達トラン
ジスターＭＰ２はハイレベルのパルス信号Ｐ２が入力さ
れ、ターンオフされるので、ノードＮ１の電圧はそのま
ま維持される。
【００４３】その次にパルス信号Ｐ１がローレベルかハ
イレベルに遷移され、そして、パルス信号Ｐ２がハイレ
ベルからローレベルに遷移される。その結果、伝達トラ
ンジスターＭＰ１はターンオフされ、伝達トランジスタ
ーＭＰ２はターンオンされる。この時、ノードＮ１の電
圧は下記の数学式１のように表現される。
イレベルに遷移され、そして、パルス信号Ｐ２がハイレ
ベルからローレベルに遷移される。その結果、伝達トラ
ンジスターＭＰ１はターンオフされ、伝達トランジスタ
ーＭＰ２はターンオンされる。この時、ノードＮ１の電
圧は下記の数学式１のように表現される。
【００４４】
【数１】
【００４５】上記式中、記号Ｃ１’はノードＮ１のキャ
パシタンス（ｃａｐａｃｉｔａｎｃｅ）の値である。そ
して、ローレベルのパルス信号Ｐ２によりターンオンさ
れた伝達トランジスターＭＰ２を通じてノードＮ２は、
ノードＮ１の電圧でスレショルド電圧Ｖｔｐ２まで下げ
られた値にチャージされるが、式２には、ノードＮ２の
電圧レベルが表現されている。
パシタンス（ｃａｐａｃｉｔａｎｃｅ）の値である。そ
して、ローレベルのパルス信号Ｐ２によりターンオンさ
れた伝達トランジスターＭＰ２を通じてノードＮ２は、
ノードＮ１の電圧でスレショルド電圧Ｖｔｐ２まで下げ
られた値にチャージされるが、式２には、ノードＮ２の
電圧レベルが表現されている。
【００４６】
【数２】
【００４７】伝達トランジスターＭＰ1はハイレベルの
パルス信号Ｐ１によりターンオフされているので、ノー
ドＮ１の電圧は、そのチャンネルを通じて電源電圧Ｖcc
に流れない。この時、伝達トランジスターＭＰ２のバル
クノードＢ２は、ノードＮ１の電圧で寄生ＰＮダイオー
ドＤ２ｓのスレショルド電圧Ｖｔｄまで下がった値にチ
ャージされる。伝達トランジスターＭＮ２に対応するウ
ェル領域の電圧ＶB2は下記式３に表現される。
パルス信号Ｐ１によりターンオフされているので、ノー
ドＮ１の電圧は、そのチャンネルを通じて電源電圧Ｖcc
に流れない。この時、伝達トランジスターＭＰ２のバル
クノードＢ２は、ノードＮ１の電圧で寄生ＰＮダイオー
ドＤ２ｓのスレショルド電圧Ｖｔｄまで下がった値にチ
ャージされる。伝達トランジスターＭＮ２に対応するウ
ェル領域の電圧ＶB2は下記式３に表現される。
【００４８】
【数３】
【００４９】式２と式３からわかるように、ポンピング
動作が行われている間、伝達トランジスターＭＰｉのバ
ルク、すなわち、ウェル領域２とソース領域４の間の電
圧差ＶSBはいつも寄生ＰＮダイオードＤｉｓのスレショ
ルド電圧Ｖｔｎに一定に維持される。この結果、伝達ト
ランジスターＭＰｉのバルクとソースの間の電圧差ＶSB
により、すなわち、ボディ効果による各伝達トランジス
ターＭＰｉのスレショルド電圧はいつも寄生ＰＮダイオ
ードのスレショルド電圧Ｖｔｄに一定に維持される。そ
して、最終的に出力される高電圧Ｖｐｐは、式４のよう
に表現される。
動作が行われている間、伝達トランジスターＭＰｉのバ
ルク、すなわち、ウェル領域２とソース領域４の間の電
圧差ＶSBはいつも寄生ＰＮダイオードＤｉｓのスレショ
ルド電圧Ｖｔｎに一定に維持される。この結果、伝達ト
ランジスターＭＰｉのバルクとソースの間の電圧差ＶSB
により、すなわち、ボディ効果による各伝達トランジス
ターＭＰｉのスレショルド電圧はいつも寄生ＰＮダイオ
ードのスレショルド電圧Ｖｔｄに一定に維持される。そ
して、最終的に出力される高電圧Ｖｐｐは、式４のよう
に表現される。
【００５０】
【数４】
【００５１】以後、プログラム動作が完了すると、すな
わち、信号ｎＰＧＭｓがローレベルからハイレベルに遷
移されると、パルス信号Ｐ１及びＰ２は非活性化され
る。
わち、信号ｎＰＧＭｓがローレベルからハイレベルに遷
移されると、パルス信号Ｐ１及びＰ２は非活性化され
る。
【００５２】通常的に、ノア型フラッシュメモリ装置で
プログラム動作が遂行された後、プログラム結果を検証
するためのプログラム検証動作が続いて遂行される。こ
の時、プログラム動作で使用される高電圧Ｖｐｐのレベ
ル（すなわち１０Ｖ）はプログラム検証動作で使用され
るＶｐｐのレベル（すなわち６Ｖ）に比べて高い。一般
的に、プログラム動作が完了された後、プログラム検証
動作を遂行するためにチャージポンピング回路１４０の
出力段は、一定レベルとなると、１０ＶからＶｃｃに放
電れるようになる。これにため、プログラム動作が完了
された後、高電圧Ｖｐｐ：１０Ｖのレベルを持つチャー
ジポンピング回路１４０の出力段は信号ｎＥＮ＿ＯＤが
ハイレベルからローレベルに遷移すると、それに制御さ
れるＰＭＯＳトランジスター１４２により電圧（ＶＯ
Ｄ、すなわちＶｃｃ）に放電される。
プログラム動作が遂行された後、プログラム結果を検証
するためのプログラム検証動作が続いて遂行される。こ
の時、プログラム動作で使用される高電圧Ｖｐｐのレベ
ル（すなわち１０Ｖ）はプログラム検証動作で使用され
るＶｐｐのレベル（すなわち６Ｖ）に比べて高い。一般
的に、プログラム動作が完了された後、プログラム検証
動作を遂行するためにチャージポンピング回路１４０の
出力段は、一定レベルとなると、１０ＶからＶｃｃに放
電れるようになる。これにため、プログラム動作が完了
された後、高電圧Ｖｐｐ：１０Ｖのレベルを持つチャー
ジポンピング回路１４０の出力段は信号ｎＥＮ＿ＯＤが
ハイレベルからローレベルに遷移すると、それに制御さ
れるＰＭＯＳトランジスター１４２により電圧（ＶＯ
Ｄ、すなわちＶｃｃ）に放電される。
【００５３】これと共に、ポンピング動作が遂行される
間に昇圧されたウェル領域の電位を所定レベル（すなわ
ち、半導体基板電圧：ＶＢＤ）に低くしなければ、次に
遂行されるプログラム検証動作する時、必要とする高電
圧を得られない。万一、各ウェル領域２がプログラム動
作が遂行される間に昇圧された電位に維持されると、プ
ログラム検証動作のためのポンピング動作が遂行される
時、ウェル領域２の電位が対応する伝達トランジスター
ＭＰｉのソース電位に比べて高いので、ボディ効果によ
る伝達トランジスターＭＰｉのスレショルド電圧が昇圧
されてチャージポンピング回路１４０の効率が低下する
ようになる。これを防止するため、信号ｎＥＮ＿ＯＤに
制御される放電トランジスターＢＤＴｉが用いられる。
信号ｎＥＮ＿ＯＤが活性化され、所定の時間が経過した
後、信号ＥＮ＿ＢＤはローレベルからハイレベルに遷移
される。これにより、プログラム動作の間に昇圧された
電位を持つフローティングウェル領域２の電位は、信号
ＥＮ＿ＢＤにより活性化される放電トランジスターＢＤ
Ｔｉを通じて電圧ＶBDに放電される。
間に昇圧されたウェル領域の電位を所定レベル（すなわ
ち、半導体基板電圧：ＶＢＤ）に低くしなければ、次に
遂行されるプログラム検証動作する時、必要とする高電
圧を得られない。万一、各ウェル領域２がプログラム動
作が遂行される間に昇圧された電位に維持されると、プ
ログラム検証動作のためのポンピング動作が遂行される
時、ウェル領域２の電位が対応する伝達トランジスター
ＭＰｉのソース電位に比べて高いので、ボディ効果によ
る伝達トランジスターＭＰｉのスレショルド電圧が昇圧
されてチャージポンピング回路１４０の効率が低下する
ようになる。これを防止するため、信号ｎＥＮ＿ＯＤに
制御される放電トランジスターＢＤＴｉが用いられる。
信号ｎＥＮ＿ＯＤが活性化され、所定の時間が経過した
後、信号ＥＮ＿ＢＤはローレベルからハイレベルに遷移
される。これにより、プログラム動作の間に昇圧された
電位を持つフローティングウェル領域２の電位は、信号
ＥＮ＿ＢＤにより活性化される放電トランジスターＢＤ
Ｔｉを通じて電圧ＶBDに放電される。
【００５４】前記したように、ポンピング動作が遂行さ
れるにより、伝達トランジスターＭＰｉの各ノードＮｉ
の電圧が増加しても、伝達トランジスターＭＰｉのバル
ク、とすなわち、対応するウェル領域２とソース領域の
電圧差は寄生ＰＮダイオードＤｉｓのスレショルド電圧
Ｖｔｄに一定に維持されることになる。これにより、低
い電源電圧（ｌｏｗ Ｖｃｃ）でも高い高電圧Ｖｐｐを
得られることができる。
れるにより、伝達トランジスターＭＰｉの各ノードＮｉ
の電圧が増加しても、伝達トランジスターＭＰｉのバル
ク、とすなわち、対応するウェル領域２とソース領域の
電圧差は寄生ＰＮダイオードＤｉｓのスレショルド電圧
Ｖｔｄに一定に維持されることになる。これにより、低
い電源電圧（ｌｏｗ Ｖｃｃ）でも高い高電圧Ｖｐｐを
得られることができる。
【００５５】（第２実施例）図８は本発明の好ましい第
２実施例による陰の高電圧を発生するチャージポンピン
グ回路を示す回路図である。そして、図９は図８の構造
を示す断面図である。
２実施例による陰の高電圧を発生するチャージポンピン
グ回路を示す回路図である。そして、図９は図８の構造
を示す断面図である。
【００５６】第２実施例によるチャージポンピング回路
は、陰の高電圧Ｖｐｐを発生し、第１実施例のそれと同
一な構成を持つ。只、図９から知られるように、伝達ト
ランジスターＭＮｉもフローティングウェル領域１２に
形成されるが、各ウェル領域１２はｐ型半導体基板１０
に形成されたｎ型ウェル領域１１に形成されている。従
って、説明を重複しないため、第２実施例の回路構成及
び動作に対しての説明はここでは省略する。
は、陰の高電圧Ｖｐｐを発生し、第１実施例のそれと同
一な構成を持つ。只、図９から知られるように、伝達ト
ランジスターＭＮｉもフローティングウェル領域１２に
形成されるが、各ウェル領域１２はｐ型半導体基板１０
に形成されたｎ型ウェル領域１１に形成されている。従
って、説明を重複しないため、第２実施例の回路構成及
び動作に対しての説明はここでは省略する。
【００５７】以上で、本発明による回路の構成及び動作
を前記した説明及び図面により図示したが、これは例を
取って説明することにすぎず、本発明の技術的思想及び
範囲を外さない範囲内で多様な変化及び変更ができるこ
とは勿論である。
を前記した説明及び図面により図示したが、これは例を
取って説明することにすぎず、本発明の技術的思想及び
範囲を外さない範囲内で多様な変化及び変更ができるこ
とは勿論である。
【００５８】
【発明の効果】前記したように、伝達トランジスターの
バルク領域をフローティング状態に維持するにより、ポ
ンピング動作が進行されても、それのソースとバルクの
間の電圧差は寄生ＰＮダイオードのスレショルド電圧に
一定に維持される。これに、低い電源電圧でも高い高電
圧を得られることができるようになった。
バルク領域をフローティング状態に維持するにより、ポ
ンピング動作が進行されても、それのソースとバルクの
間の電圧差は寄生ＰＮダイオードのスレショルド電圧に
一定に維持される。これに、低い電源電圧でも高い高電
圧を得られることができるようになった。
【図１】従来技術によるチャージポンピング回路を示す
回路図
回路図
【図２】従来技術の動作タイミング図
【図３】ボディ効果による伝達トランジスターのスレシ
ョルド電圧変化を示す図面
ョルド電圧変化を示す図面
【図４】本発明による不揮発性メモリ装置の構成を示す
ブロック図
ブロック図
【図５】本発明の好ましい第１実施例によるチャージポ
ンピング回路を示す回路図
ンピング回路を示す回路図
【図６】本発明の好ましい第１実施例によるチャージポ
ンピング回路の構造を示す端面平面図
ンピング回路の構造を示す端面平面図
【図７】本発明による動作タイミング図
【図８】本発明の望ましい第２実施例によるチャージポ
ンピング回路を示す回路図
ンピング回路を示す回路図
【図９】本発明の望ましい第２実施例によるチャージポ
ンピング回路の構造を示す端面平面図
ンピング回路の構造を示す端面平面図
１００…メモリセルアレイ １２０…ロー選択回路 １４０…第１チャージポンピング回路 １５０…第２チャージポンピング回路 １６０…カラム選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スー，カング−デェオグ 大韓民国，キュンギ−ド，サングナム− シ，ブンダング−ク，イマエ−ドング，ア ルム−マウル，プーングリム アパートメ ント 511−703 (72)発明者 チョイ，キ−ワン 大韓民国，ソウル，ワナク−ク，ボンチュ ン６−ドング1690−109
Claims (22)
- 【請求項１】 供給電圧のレベルに比して高いレベルを
持つ陽の高電圧を発生させるためのチャージポンプ回路
において、 少なくとも一つの主表面を持つ第１導電型の半導体基板
と、 前記供給電圧を受け入れるための電源端子と、 前記高電圧を出力するための出力端子と、前記半導体基
板に形成され、前記第１導電型と相反する第２導電型を
持ち、ポンピング動作が遂行されている間、フーロティ
ング状態に維持される複数のウェル領域と、 前記各ウェル領域内に形成され、前記電源端子と前記出
力端子との間に直列に接続された複数の伝達トランジス
ターと、 前記各伝達トランジスタに各々連結される複数個のブス
ティングキャパシターと、を含むことを特徴とするチャ
ージポンピング回路。 - 【請求項２】 前記各伝達トランジスターは各々ソー
ス、ドレーン及びゲートを持つＰＭＯＳトランジスター
から構成され、各ＰＭＯＳトランジスターのゲート及び
ドレーンは互いに連結されたダイオードとして動作する
ことを特徴とする請求項１に記載のチャージポンピング
回路。 - 【請求項３】 前記各ブスティングキャパシターは対応
するＰＭＯＳトランジスターのゲートに各々連結され、
ブスティングキャパシター中、奇数番目及び偶数番目キ
ャパシターは重畳されない互いに相反された位相を持つ
第１及び第２クロック信号により互いに駆動されること
を特徴とする請求項２に記載のチャージポンピング回
路。 - 【請求項４】 前記出力端子に連結され、ポンピング前
後に第１放電活性化信号に応答して高電圧のレベルを持
つ前記出力端子を該高電圧に比べて低いレベルを持つ第
１電圧に低くするための第１放電手段を付加的に含むこ
とを特徴とする請求項２に記載のチャージポンピング回
路。 - 【請求項５】 前記第１電圧は電源電圧のレベルを持つ
ことを特徴とする請求項４に記載のチャージポンピング
回路。 - 【請求項６】 前記第１放電手段は前記第１電圧と前記
出力端子の間に形成される電流通路及び、前記第１放電
活性化信号に制御されるゲートを持つＰＭＯＳトランジ
スターを含むことを特徴とする請求項４に記載のチャー
ジポンピング回路。 - 【請求項７】 前記半導体基板に形成され、第２放電活
性化信号に応答して前記ポンピング動作が遂行される間
に昇圧された前記各ウェル領域の電位を前記供給電圧と
接地電位の間の第２電圧に低くするための複数の放電ト
ランジスターを付加的に含むことを特徴とする請求項４
に記載のチャージポンピング回路。 - 【請求項８】 前記放電トランジスターは各々前記第２
放電活性化信号に共通に制御されるゲート、前記第２導
電型の不純物の不純物に形成されたソース及びドレーン
を持つ複数のＮＭＯＳトランジスターを含み、前記各ソ
ースは対応する前記ウェル領域に連結され、そして、前
記各ドレーンは前記第２電圧を共通に提供してもらうこ
とを特徴とする請求項７に記載のチャージポンピング回
路。 - 【請求項９】 前記第２電圧は前記半導体基板に提供さ
れるバルク電圧のレベルを持つことを特徴とする請求項
８に記載のチャージポンピング回路。 - 【請求項１０】 前記第２放電活性化信号は前記第１放
電活性化信号が活性化された後、活性化されることを特
徴とするチャージポンピング回路。 - 【請求項１１】 供給電圧のレベルに比べて高いレベル
を持つ陽の高電圧を発生するためのチャージポンピング
回路において、 少なくとも一つの主表面を持つ第１導電型半導体基板
と、 前記供給電圧を受け入れるための電源端子と、 前記高電圧を出力するための出力端子と、 前記半導体基板に形成され、前記第１導電型と相反され
る第２導電型を持ち、そして、ポンピング動作が遂行さ
れる間にフローティング状態に維持される複数のウェル
領域と、 前記各ウェル領域に形成され、前記電源端子と前記出力
端子の間に直列に接続された複数の伝達トランジスター
と、 前記各伝達トランジスターに各々連結される複数のブス
ティングキャパシター及び、 前記出力端子に連結され、ポンピング前後に第１活性化
信号に応答して前記高電圧のレベルを持つ前記出力端子
を前記高電圧に比べて低いレベルを持つ第１電圧に低く
するための第１放電手段を含むことを特徴とするチャー
ジポンピング回路。 - 【請求項１２】 供給電圧のレベルにより高いレベルを
持つ陽の高電圧を発生するためのチャージポンピング回
路において、 少なくとも一つの主表面を持つ第１導電型半導体基板
と、 前記供給電圧を受け入れるための電源端子と、 前記高電圧を出力するための出力端子と、 前記半導体基板に形成され、前記第１導電型と相反され
る第２導電型を持ち、そして、ポンピング動作が遂行さ
れる間にフローティング状態に維持される複数のウェル
領域と、 前記各ウェル領域に形成され、前記電源端子と前記出力
端子の間に直列に接続された複数の伝達トランジスター
と、 前記各伝達トランジスターに各々連結される複数のブス
ティングキャパシターと、 前記出力端子に連結され、前記ポンピング前後に第１放
電活性化信号に応答して前記高電圧のレベル持つ前記出
力端子を前記高電圧に比べて低いレベルを持つ第１電圧
にひくくするための第１放電手段及び、 前記半導体基板に形成され、第２放電活性化信号に応答
してポンピング動作が遂行される間、昇圧された前記各
ウェル領域の電位を前記供給電圧と接地電位の間の第２
電圧に低くするための複数の放電トランジスターを持つ
第２放電手段を含むことを特徴とするチャージポンピン
グ回路。 - 【請求項１３】 前記各伝達トランジスターは各々ソー
ス、ドレーン及びゲートを持つＰＭＯＳトランジスター
から構成され、前記各ＰＭＯＳトランジスターのゲート
及びドレーンは互いに連結されたダイオードとして動作
することを特徴とする請求項１２に記載のチャージポン
ピング回路。 - 【請求項１４】 前記第１電圧は電源電圧のレベルを持
ち、前記供給電圧は前記電源電圧のレベルを持つ特徴と
する特徴とする請求項１２に記載のチャージポンピング
回路。 - 【請求項１５】 前記第１放電手段は前記第１電圧と前
記出力端子の間に形成される電流通路及び、前記第１放
電活性化信号に制御されるゲートをＰＭＯＳトランジス
ターを含むことを特徴とする請求項１２に記載のチャー
ジポンピング回路。 - 【請求項１６】 前記放電トランジスターは各々前記第
２放電活性化信号に共通に制御されるゲート、前記第２
導電型の不純物に形成されたソース及びドレーンを持
ち、前記各ソースは対応する前記ウェル領域に連結さ
れ、そして、前記各ドレーンは前記第２電圧を共通に提
供してもらうことを特徴とする請求項１２に記載のチャ
ージポンピング回路。 - 【請求項１７】 前記第２電圧は前記半導体基板に提供
されるバルク電圧のレベルを持つことを特徴とする請求
項１６に記載のチャージポンピング回路。 - 【請求項１８】 前記第２放電活性化信号は前記第１放
電活性化信号が活性化された後、活性化されることを特
徴とするチャージポンピング回路。 - 【請求項１９】 陰の高電圧を発生させるためのチャー
ジポンピング回路において、 少なくとも一つの主表面を持つ第１導電型半導体基板
と、 前記半導体基板に形成される前記第１導電型と相反され
る第２導電型のウェル領域と、 前記陰の高電圧を出力するための出力端子と、 前記半導体基板に形成され、フローティング状態に維持
される第１導電型のウェル領域と、 前記各ウェル領域に形成され、接地電位と前記出力端子
の間に直列に接続された複数の伝達トランジスターと、 前記各伝達トランジスターに各々連結される複数のブス
ティングキャパシターと、 前記第２導電型のウェル領域に形成され、放電活性化信
号に応答してポンピング動作が遂行される間に昇圧され
た前記各ウェル領域の電位を前記半導体基板のバルク電
圧に低くするための複数の放電トランジスターを含むこ
とを特徴とするチャージポンピング回路。 - 【請求項２０】 前記放電トランジスターは各々前記放
電活性化信号に共通に制御されるゲート、前記第２導電
型の不純物に形成されたソース及びドレーンを持つ複数
のＮＭＯＳトランジスターを含み、前記各ソースは対応
する前記ウェル領域に連結され、そして、前記各ドレー
ンは前記第２電圧を共通に提供してもらうことを特徴と
するチャージポンピング回路。 - 【請求項２１】 主表面を持つ半導体基板と、 前記半導体基板に形成され、ローとカラムに配列され、
そして、各々が電流通路、電荷蓄積電極及び制御電極を
持つ電気的に消去及びプログラム可能な複数のメモリセ
ルと、 前記ロー方向に伸張する複数のワードラインと、 前記ワードライン中、一つをアドレシングし、そして、
前記アドレシングされたワードラインをプログラム／プ
ログラム検証動作による電圧に駆動するロー選択回路及
び、 前記ロー選択回路に前記電圧を印加するための電圧印加
回路を含み、 前記電圧印加回路は、 前記半導体基板に形成され、フローティングされた複数
のウェル領域と、 前記各ウェル領域に形成され、接地電位と前記メモリセ
ルの制御電極の間に直列に接続された複数の伝達トラン
ジスターと、 前記各伝達トランジスターに各々伝達される複数のブス
ティングキャパシターと、前記半導体基板に形成され、
放電活性化信号に応答してポンピング動作が遂行される
間に、昇圧される前記各ウェル領域の電位を半導体基板
電圧に低くするための複数の放電トランジスターを含む
不揮発性メモリ装置。 - 【請求項２２】 主表面を持つ半導体基板と、 前記半導体基板に形成され、ローとカラムに配列され、
そして、各々が電流通路、電荷蓄積電極及び制御電極を
持つ電気的に消去及びプログラム可能な複数のメモリセ
ルと、 前記ロー方向に伸張する複数のワードラインと、 前記メモリセルを消去するための動作の間に前記ワード
ラインを前記消去動作による電圧に駆動するロー選択回
路及び、 前記ロー選択回路に前記電圧を印加するための電圧印加
回路を含み、 前記電圧印加回路は、少なくとも一つの主表面を持つ第
１導電型の半導体基板と、 前記半導体基板に形成される前記第１導電型と相反され
る第２導電型のウェル領域と、 前記半導体基板に形成され、フローティング状態に維持
される前記第１導電型のウェル領域と、 前記各ウェル領域に形成され、接地電位と前記電圧印加
回路の間に直列に接続された複数の伝達トランジスター
と、 前記各伝達トランジスターに各々連結される複数のブス
ティングキャパシターと、 前記第２導電型のウェル領域に形成され、放電活性化信
号に応答してポンピング動作が遂行される昇圧された前
記各ウェル領域の電位を前記半導体基板のバルク電圧に
低くするための複数の放電トランジスターを含む不揮発
性メモリ装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19970013426 | 1997-04-11 | ||
| KR97-13426 | 1997-12-29 | ||
| KR97-77268 | 1997-12-29 | ||
| KR1019970077268A KR100257866B1 (ko) | 1997-04-11 | 1997-12-29 | 챠아지 펌핑 회로를 가지는 불 휘발성 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10302493A true JPH10302493A (ja) | 1998-11-13 |
| JP3877426B2 JP3877426B2 (ja) | 2007-02-07 |
Family
ID=26632658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9552598A Expired - Lifetime JP3877426B2 (ja) | 1997-04-11 | 1998-04-08 | チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5986947A (ja) |
| JP (1) | JP3877426B2 (ja) |
| KR (1) | KR100257866B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191781A (ja) * | 2004-07-16 | 2006-07-20 | Seiko Instruments Inc | チャージポンプ回路 |
| JP2008113269A (ja) * | 2006-10-31 | 2008-05-15 | Sanyo Electric Co Ltd | チャージポンプ回路 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232826B1 (en) * | 1998-01-12 | 2001-05-15 | Intel Corporation | Charge pump avoiding gain degradation due to the body effect |
| US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US6147914A (en) * | 1998-08-14 | 2000-11-14 | Monolithic System Technology, Inc. | On-chip word line voltage generation for DRAM embedded in logic process |
| US6468855B2 (en) | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
| US6509595B1 (en) | 1999-06-14 | 2003-01-21 | Monolithic System Technology, Inc. | DRAM cell fabricated using a modified logic process and method for operating same |
| US6320797B1 (en) | 1999-02-24 | 2001-11-20 | Micron Technology, Inc. | Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same |
| US6160723A (en) | 1999-03-01 | 2000-12-12 | Micron Technology, Inc. | Charge pump circuit including level shifters for threshold voltage cancellation and clock signal boosting, and memory device using same |
| US6421262B1 (en) | 2000-02-08 | 2002-07-16 | Vlt Corporation | Active rectifier |
| US6233177B1 (en) * | 2000-06-22 | 2001-05-15 | Xilinx, Inc. | Bitline latch switching circuit for floating gate memory device requiring zero volt programming voltage |
| US6366158B1 (en) | 2000-12-27 | 2002-04-02 | Intel Corporation | Self initialization for charge pumps |
| US6661682B2 (en) | 2001-02-16 | 2003-12-09 | Imec (Interuniversitair Microelectronica Centrum) | High voltage generating charge pump circuit |
| US7180322B1 (en) | 2002-04-16 | 2007-02-20 | Transmeta Corporation | Closed loop feedback control of integrated circuits |
| US7941675B2 (en) * | 2002-12-31 | 2011-05-10 | Burr James B | Adaptive power control |
| FR2838861A1 (fr) * | 2002-04-23 | 2003-10-24 | St Microelectronics Sa | Memoire effacable et programmable electriquement comprenant un dispositif de gestion d'une tension d'alimentation interne |
| KR100432890B1 (ko) * | 2002-06-07 | 2004-05-22 | 삼성전자주식회사 | 안정적으로 승압 전압을 발생하는 승압 전압 발생 회로 및그 승압 전압 제어 방법 |
| US6642774B1 (en) * | 2002-06-28 | 2003-11-04 | Intel Corporation | High precision charge pump regulation |
| KR100462863B1 (ko) * | 2002-08-08 | 2004-12-17 | 삼성전자주식회사 | 고전압 발생회로 및 방법 |
| US6914791B1 (en) | 2002-11-06 | 2005-07-05 | Halo Lsi, Inc. | High efficiency triple well charge pump circuit |
| US7949864B1 (en) * | 2002-12-31 | 2011-05-24 | Vjekoslav Svilan | Balanced adaptive body bias control |
| US7228242B2 (en) | 2002-12-31 | 2007-06-05 | Transmeta Corporation | Adaptive power control based on pre package characterization of integrated circuits |
| US7953990B2 (en) * | 2002-12-31 | 2011-05-31 | Stewart Thomas E | Adaptive power control based on post package characterization of integrated circuits |
| US6878981B2 (en) * | 2003-03-20 | 2005-04-12 | Tower Semiconductor Ltd. | Triple-well charge pump stage with no threshold voltage back-bias effect |
| US7095653B2 (en) * | 2003-10-08 | 2006-08-22 | Micron Technology, Inc. | Common wordline flash array architecture |
| US7012461B1 (en) * | 2003-12-23 | 2006-03-14 | Transmeta Corporation | Stabilization component for a substrate potential regulation circuit |
| US7129771B1 (en) | 2003-12-23 | 2006-10-31 | Transmeta Corporation | Servo loop for well bias voltage source |
| US7692477B1 (en) | 2003-12-23 | 2010-04-06 | Tien-Min Chen | Precise control component for a substrate potential regulation circuit |
| US7649402B1 (en) | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
| US7774625B1 (en) | 2004-06-22 | 2010-08-10 | Eric Chien-Li Sheng | Adaptive voltage control by accessing information stored within and specific to a microprocessor |
| US7319357B2 (en) * | 2004-08-24 | 2008-01-15 | Texas Instruments Incorporated | System for controlling switch transistor performance |
| US7323379B2 (en) * | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
| US7385433B2 (en) | 2005-03-18 | 2008-06-10 | Stmicroelectronics, Inc. | Analog switch with reduced parasitic bipolar transistor injection |
| US20070069800A1 (en) * | 2005-09-23 | 2007-03-29 | Macronix International Co., Ltd. | Negative charge-pump with circuit to eliminate parasitic diode turn-on |
| KR100790997B1 (ko) | 2006-09-19 | 2008-01-03 | 삼성전자주식회사 | 승압전압 발생회로 |
| KR100806519B1 (ko) * | 2007-02-16 | 2008-02-21 | 한양대학교 산학협력단 | 전하 펌프 회로 |
| US20100052772A1 (en) * | 2008-08-29 | 2010-03-04 | Caleb Yu-Sheng Cho | Charge-Recycle Scheme for Charge Pumps |
| US8559229B2 (en) * | 2010-09-30 | 2013-10-15 | Samsung Electronics Co., Ltd. | Flash memory device and wordline voltage generating method thereof |
| US8710908B2 (en) | 2011-01-28 | 2014-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Charge pump and method of biasing deep N-well in charge pump |
| US11070128B2 (en) | 2019-01-23 | 2021-07-20 | Stmicroelectronics International N.V. | Charge pump regulation circuit to increase program and erase efficiency in nonvolatile memory |
| US11258358B2 (en) | 2019-01-23 | 2022-02-22 | Stmicroelectronics International N.V. | Charge pump regulation circuit to increase program and erase efficiency in nonvolatile memory |
-
1997
- 1997-12-29 KR KR1019970077268A patent/KR100257866B1/ko active IP Right Grant
-
1998
- 1998-04-08 JP JP9552598A patent/JP3877426B2/ja not_active Expired - Lifetime
- 1998-04-09 US US09/057,784 patent/US5986947A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191781A (ja) * | 2004-07-16 | 2006-07-20 | Seiko Instruments Inc | チャージポンプ回路 |
| JP2008113269A (ja) * | 2006-10-31 | 2008-05-15 | Sanyo Electric Co Ltd | チャージポンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5986947A (en) | 1999-11-16 |
| JP3877426B2 (ja) | 2007-02-07 |
| KR19980079556A (ko) | 1998-11-25 |
| KR100257866B1 (ko) | 2000-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10302493A (ja) | チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置 | |
| KR100252476B1 (ko) | 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법 | |
| US7336545B2 (en) | Semiconductor device having switch circuit to supply voltage | |
| US7408817B2 (en) | Voltage generating circuit, semiconductor memory device comprising the same, and voltage generating method | |
| US7372739B2 (en) | High voltage generation and regulation circuit in a memory device | |
| US6456541B2 (en) | Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases | |
| KR100395771B1 (ko) | 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 | |
| JPH06261538A (ja) | 高電圧チャ−ジ・ポンプ | |
| US6160440A (en) | Scaleable charge pump for use with a low voltage power supply | |
| JP2008269727A (ja) | 昇圧回路、半導体記憶装置およびその駆動方法 | |
| KR20070089781A (ko) | 반도체 장치 및 워드 라인 승압 방법 | |
| US11120881B2 (en) | Charge pump for use in non-volatile flash memory devices | |
| WO2001017097A1 (en) | Split clock buffers for a negative charge pump | |
| JP5808937B2 (ja) | 半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法 | |
| JP2008262669A (ja) | 半導体記憶装置 | |
| JP2003272396A (ja) | 半導体装置 | |
| JPH1186573A (ja) | 不揮発性半導体記憶装置 | |
| KR100607658B1 (ko) | 비휘발성 메모리 소자의 차지 펌프 회로 | |
| KR100560769B1 (ko) | 고전압 펌핑 회로 | |
| JP4895815B2 (ja) | 半導体装置及びワード線昇圧方法 | |
| JPH1139893A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051129 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060227 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060524 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061031 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |