JP2003272396A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】外部から高電圧を供給しても安定して動作し、
またメモリセルへの書き込み時間を短縮することができ
る半導体装置を提供する。 【解決手段】フローティングゲートとコントロールゲー
トを有し、電気的にデータが書き換えられるメモリセル
が複数個行列状に配列されたメモリセルアレイ１１と、
メモリセルアレイ１１内の同一行に配置された複数のメ
モリセルのコントロールゲートに共通に接続された複数
のワード線と、メモリセルアレイ１１内の同一列に配置
された複数のメモリセルのドレインに共通に接続された
複数のビット線と、外部からＶｐｐパッド１４に供給さ
れた外部電圧を降圧して、ワード線に供給するための電
圧を生成するＶｄｄｈ生成回路１３と、Ｖｐｐパッド１
４に供給された外部電圧を降圧して、ビット線に供給す
るための電圧を生成するＶｄｄｐ生成回路１５とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチ回路を備
えた半導体装置に関し、特に半導体記憶装置のワード線
あるいはビット線に電圧を供給するためのスイッチ回路
を含む半導体装置に関するものである。

【０００２】

【従来の技術】従来、半導体記憶装置の一つとして、電
気的に書き換え可能なフラッシュメモリが知られてい
る。図１６は、このフラッシュメモリにおける１つのメ
モリセルの素子断面構造を示している。図１６に示され
ているように、Ｐ型半導体基板１０１にはＮ型ウエル領
域１０２が形成されている。更に、このＮ型ウエル領域
１０２内には、Ｐ型ウエル領域１０３が形成されてい
る。このＰ型ウエル領域１０３には、各々ｎ+ 型領域か
らなるメモリセルのソース領域１０４及びドレイン領域
１０５が互いに離間して形成されている。また、このソ
ース領域１０４とドレイン領域１０５との間に形成され
るチャネル領域上には、図示しない絶縁膜を介してフロ
ーティングゲート１０６が形成されている。さらに、こ
のフローティングゲート１０６上には、図示しない絶縁
膜を介してコントロールゲート１０７が形成されてい
る。

【０００３】また、Ｐ型半導体基板１０１には、Ｐ+ 型
領域からなるコンタクト領域１０８が形成されている。
Ｎ型ウエル領域１０２には、ｎ+ 型領域からなるコンタ
クト領域１０９が形成されている。さらに、Ｐ型ウエル
領域１０３には、Ｐ+ 型領域からなるコンタクト領域１
１０が形成されている。

【０００４】このメモリセルの動作時には、コントロー
ルゲート１０７にゲート電圧Ｖｇが印加され、ドレイン
領域１０５にドレイン電圧Ｖｄ、ソース領域１０４にソ
ース電圧Ｖｓがそれぞれ印加される。また、Ｎ型ウエル
領域１０２のコンタクト領域１０９及びＰ型ウエル領域
１０３のコンタクト領域１１０には、ソース電圧Ｖｓと
同じ電圧が供給される。さらに、Ｐ型半導体基板１０１
のコンタクト領域１０８には、接地電圧の０Ｖが供給さ
れる。

【０００５】このメモリセルでは、フローティングゲー
ト１０６に蓄積される電子の数によってコントロールゲ
ート１０７から見たしきい値電圧が変わる。メモリセル
は、このしきい値電圧の変化を利用して、データの
“１”レベル、あるいは“０”レベルを記憶する。この
ようなメモリセルが複数個設けられることによって、メ
モリセルアレイが構成される。

【０００６】図１７は、ＮＯＲ型フラッシュメモリのメ
モリセルアレイを示す回路図である。図１７に示されて
いるように、複数のメモリセルＭＣが行列状に配置され
ている。同一行に配置されたメモリセルＭＣのコントロ
ールゲートは、複数のワード線ＷＬ０〜ＷＬｎのうち、
対応する１つのワード線に共通に接続されている。同一
列に配置されたメモリセルＭＣのドレイン領域は、複数
のビット線ＢＬ０〜ＢＬｍのうち、対応する１つのビッ
ト線に共通に接続されている。通常、メモリセルは複数
のブロックに分割されており、同じブロック内のメモリ
セルＭＣのソース領域は、複数のソース線ＳＬｉのう
ち、対応するブロックのソース線に共通に接続されてい
る。

【０００７】図１８は、メモリセルの動作時にコントロ
ールゲートに供給されるゲート電圧とメモリセルのドレ
インに流れるドレイン電流との関係を示した図である。
図１８に示されるように、フローティングゲートに蓄積
される電子の数が比較的多数の状態、すなわちメモリセ
ルのしきい値電圧Ｖｔが高い状態を“０”データとし、
逆にフローティングゲートに蓄積される電子の数が比較
的少ない状態、すなわちメモリセルのしきい値電圧Ｖｔ
が低い状態を“１”データとしている。

【０００８】図１９は、データの読み出し、書き込み及
び消去時のバイアス条件であり、動作時にメモリセルに
供給されるゲート電圧Ｖｇ，レイン電圧Ｖｄ，ソース電
圧Ｖｓの値の一例を示したものである。

【０００９】データの読み出しでは、ドレイン領域に所
定の電圧、例えばドレイン電圧Ｖｄ＝１Ｖを供給した状
態で、コントロールゲートにゲート電圧Ｖｇ＝Ｖｒｅａ
ｄ、例えば５Ｖを印加したとき、セル電流が流れるか否
かによって“０”データか“１”データかが判定され
る。この判定は、図示しないセンスアンプによって、読
み出すメモリセルのセル電流と、リファレンスセルに流
れるリファレンス電流Ｉrefとの比較により行われる。

【００１０】データの消去は、ソースとＰ型ウエル領域
を共有する複数のメモリセルで一括して行われる。この
消去時には、ゲート電圧Ｖｇは例えば−７Ｖにし、ソー
ス電圧Ｖｓは例えば１０Ｖに、またドレイン電圧Ｖｄは
フローティング状態にして、ファラウ・ノルトハイムト
ンネル現象（Ｆ・Ｎトンネル現象と称する）によってフ
ローティングゲートからＰ型ウエル領域に電子が流れ
る。これにより、消去対象のメモリセルは、全て“１”
データとされる。

【００１１】データの書き込みは、メモリセル１個毎、
すなわちビット毎に行われる。“０”データを書き込む
メモリセルのビット線を例えば５Ｖにバイアスして、チ
ャネルホットエレクトロン現象で発生した高エネルギー
の電子をフローティングゲートに注入する。元の“１”
データのままとしておきたいメモリセルのビット線は０
Ｖにされる。０Ｖにすることで、非書き込みのメモリセ
ルにおいては、フローティングゲートに対する電子の注
入が起こらず、しきい値電圧Ｖｔの変化は生じない。

【００１２】また、フラッシュメモリでは、書き込みや
消去の程度を確認するために書き込みベリファイや消去
ベリファイが行われる。書き込みベリファイ時には、図
１８に示されているように、コントロールゲートに供給
するゲート電圧を読み出し時の電圧Ｖread＝５Ｖよりも
高い、書き込みベリファイ電圧Ｖｐｖ＝７Ｖ程度に設定
して“０”データの読み出し動作を行う。そして、書き
込みと書き込みベリファイを交互に繰り返して行い、書
き込み対象のメモリセルのデータが全て“０”になった
ら書き込みが終了となる。

【００１３】また、消去ベリファイ時には、図１８に示
されているように、コントロールゲートに供給するゲー
ト電圧を読み出し時の電圧Ｖｒｅａｄ＝５Ｖよりも低
い、消去ベリファイ電圧Ｖｅｖ＝３．５Ｖ程度に設定し
て“１”データの読み出し動作を行う。そして、消去と
消去ベリファイを交互に繰り返して行い、消去対象のメ
モリセルのデータが全て“１”になったら消去が終了と
なる。これによって、十分なセル電流Ｉcellを確保する
ことができる。

【００１４】このように、フラッシュメモリのワード線
を介してコントロールゲートに供給されるゲート電圧Ｖ
ｇは、読み出し、消去あるいは書き込み時に電源電圧よ
りも高い電圧となる。ソース線に供給されるソース電圧
Ｖｓは、消去時に電源電圧よりも高い電圧となる。さら
に、ビット線を介してドレインに供給されるドレイン電
圧Ｖｄは、書き込み時に電源電圧よりも高い電圧とな
る。これらの電圧は、従来、外部から１２Ｖ程度の電圧
Ｖｐｐが入力されることにより供給されていた（例え
ば、非特許文献１参照）。図２０に、外部から供給され
る電圧Ｖｐｐ（１２Ｖ）を制御するスイッチ回路を示
す。図２０に示すように、スイッチ１１１は、Ｖｐｐパ
ッド１１２に印加された電圧Ｖｐｐ（１２Ｖ）をそのま
ま内部に転送している。

【００１５】また、他の手法として、チップ内に書き換
えのための高電圧を発生できる昇圧回路を備えた例が開
示されている（例えば、非特許文献２参照）。さらに、
前記昇圧回路を用いて単一電源化を行う例が開示されて
いる（例えば、非特許文献３参照）。

【００１６】

【非特許文献１】ISSCC digest of technical papers,
pp.76-77, 1987

【００１７】

【非特許文献２】J.F.Dickson,“On-Chip High-Voltage
Generation in MNOS IntegratedCircuits Using an Im
proved Voltage Multiplier Technique”, IEEE J.Soli
d-State Circuits, Vol.SC-11, No.3, pp.374-378, Ju
n., 1976

【００１８】

【非特許文献３】A.Umezawa et al.,“A 5V-Only Opera
tion 0.6μｍ Flash EEPROM withRow Decorder Scheme
in Triple-Well Structure,”IEEE J.Solid-State Circ
uits, Vol.27, No.11, pp.1540-1546, Nov., 1992

【００１９】

【発明が解決しようとする課題】近年、フラッシュメモ
リは低電圧化が進んでおり、ワード線やソース線に供給
される電圧はＶｄｄｈ＝０Ｖ〜１０Ｖ程度であり、ビッ
ト線に供給される電圧Ｖｄｄｐ＝０Ｖ〜５Ｖ程度であ
る。このため、チップ内部の素子の耐圧は１０Ｖ程度と
なっている。

【００２０】図２１に、１０Ｖ耐圧のＮ型トランジスタ
のＶｄ−Ｉｄ特性を示す。このような特性を示すトラン
ジスタに１２Ｖ程度の高電圧を印加すると、図２１に示
すようなスナップバック領域で動作することになり、安
定した動作ができないという問題があった。

【００２１】また、ワード線あるいはソース線に供給す
る電圧Ｖｄｄｈは昇圧回路を用いて内部で発生させ、ビ
ット線に供給する電圧Ｖｄｄｐのみ外部から入力される
Ｖｐｐ＝５Ｖ程度を利用した場合には、ワード線あるい
はソース線に供給する電圧を昇圧するのに時間がかか
る。このため、例えば工場から出荷する際に高速でデー
タを書き込みたいときにも、同時に多ビットを書き込む
ことができず、書き込みに時間がかかってしまうという
問題があった。

【００２２】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、外部から高電圧を供給しても安定して
動作し、またメモリセルへの書き込み時間を短縮するこ
とができる半導体装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、フローティングゲー
トとコントロールゲートを有し、電気的にデータが書き
換えられるメモリセルが複数個行列状に配列されたメモ
リセルアレイと、前記メモリセルアレイ内の同一行に配
置された前記複数のメモリセルのコントロールゲートに
共通に接続された複数のワード線と、前記メモリセルア
レイ内の同一列に配置された前記複数のメモリセルのド
レインに共通に接続された複数のビット線と、外部から
外部電圧が供給される外部電圧入力端子と、前記外部電
圧入力端子に供給された前記外部電圧を降圧して、前記
メモリセルのコントロールゲートに接続された前記ワー
ド線に供給するための電圧を生成する第１の電圧生成回
路と、前記外部電圧入力端子に供給された前記外部電圧
を降圧して、前記メモリセルのドレインに接続された前
記ビット線に供給するための電圧を生成する第２の電圧
生成回路とを具備することを特徴とする。

【００２４】また、この発明に係るスイッチ回路を備え
た半導体装置は、ドレインが第１の端子に接続され、ゲ
ートが第１の電圧で制御される第１導電型の第１のトラ
ンジスタと、ドレインが前記第１のトランジスタのソー
スに接続され、ソースが第２の端子に接続され、ゲート
が前記第１の電圧と異なる第２の電圧で制御される第１
導電型の第２のトランジスタとを具備し、動作時には、
前記第１の端子に印加された第３の電圧を降圧した第４
の電圧を前記第２の端子に出力し、非動作時には、前記
第１の電圧が前記第２の電圧より高く、かつ前記第３の
電圧が前記第１の電圧より高いことを特徴とする。

【００２５】

【発明の実施の形態】［第１の実施の形態］以下、図面
を参照して本発明の第１の実施の形態にかかる半導体装
置について説明する。図１は、第１の実施の形態にかか
るフラッシュメモリのブロック図である。

【００２６】図１に示すように、アドレスバッファ（Ad
dress buffer）１は、外部アドレスを受け取り、読み出
し、書き込みあるいは消去するメモリセルに対応した内
部アドレスを出力する。Ｉ／Ｏバッファ（I/O buffer）
２は、読み出し時にはセンスアンプ（Sense amp）３で
センスされたメモリセルに記憶されていたデータを外部
に出力し、書き込み時には書き込みデータを書き込み回
路（Program circuit）４に入力する。書き込み回路４
は、メモリセルアレイ１１内の対応するメモリセルのド
レインに、ビット線を介して書き込み電圧を供給する。

【００２７】コマンドレジスタ（Command register）５
は、書き込みや消去のときなどに入力されたコマンドを
保持する。コントローラ（Controller）６は、フラッシ
ュメモリ内の各回路を制御するための制御信号を発生す
る。ロウデコーダ（Row decorder）７は、アドレスバッ
ファ１から出力された内部アドレスに対応するワード線
を選択する。カラムデコーダ（Columun decorder）８
は、アドレスバッファ１から出力された内部アドレスに
対応してカラムゲート（Column gate）９を選択し、セ
ンスアンプ３あるいは書き込み回路４にビット線を接続
する。

【００２８】チャージポンプ回路（Charge pumps）１０
は、入力された電源電圧を昇圧して、読み出し、書き込
みあるいは消去のときにメモリセルアレイ（Memory cel
l array）１１内に供給される電圧を発生する。レギュ
レータ（Regulater）１２は電源電圧よりも高い電圧Ｖ
ｐｐを受け取り、制御された電圧Ｖｒｅｇを発生する。
この電圧Ｖｒｅｇは、ロウデコーダ７を介して選択され
たワード線に供給される。

【００２９】Ｖddh生成回路（Vddh generator）１３
は、書き込み時に、Ｖｐｐパッド１４から供給された電
圧Ｖｐｐを、メモリセルのコントロールゲートに接続さ
れたワード線に供給するためのワード線電源電圧Ｖｄｄ
ｈに変換する。このワード線電源電圧Ｖｄｄｈは、消去
時にはメモリセルのソースや共通ウエル領域に供給され
る。Ｖｄｄｐ生成回路（Vddp generator）１５は、書き
込み時に、Ｖｐｐパッド１４から供給された電圧Ｖｐｐ
を、メモリセルのドレインに接続されているビット線に
供給するためのビット線電源電圧Ｖｄｄｐに変換する。

【００３０】ソース／ウエルスイッチ（Source/well sw
itch）１６は、データの消去時に、ソース線を介して各
ブロックのソース、あるいはウエル領域に選択的に電圧
Ｖｄｄｈを供給する。

【００３１】図２（ａ）、図２（ｂ）、図２（ｃ）に、
本発明の第１の実施の形態にかかるＶｄｄｈ生成回路１
３に用いられるスイッチ回路の構成を示す。

【００３２】図２（ａ）に示すように、このスイッチ回
路は、ＮチャネルＭＯＳトランジスタＱＮ１、Ｐチャネ
ルＭＯＳトランジスタＱＰ１、及びＮチャネルＭＯＳト
ランジスタＱＮ２から構成されている。

【００３３】前記ＮＭＯＳトランジスタＱＮ１のドレイ
ンは、外部から電圧が供給される外部端子（図示せず）
に接続された端子Ｔ１に接続されている。ＮＭＯＳトラ
ンジスタＱＮ１のソースには、ＰＭＯＳトランジスタＱ
Ｐ１のソースとバックゲートが接続されている。ＮＭＯ
ＳトランジスタＱＮ２のドレインは、ＰＭＯＳトランジ
スタＱＰ１のドレインに接続され、ソースが出力端子Ｔ
２に接続されている。ＮＭＯＳトランジスタＱＮ２のし
きい値電圧は、ＮＭＯＳトランジスタＱＮ１のしきい値
電圧よりも高い。

【００３４】前記スイッチ回路がオフ状態の時には、図
２（ｂ）に示すように、例えば、ＮＭＯＳトランジスタ
ＱＮ１のゲートには電圧Ｖ３（＝Ｖｃｃ）が印加され、
ＮＭＯＳトランジスタＱＮ２のゲートには電圧Ｖ３と異
なる電圧Ｖ４（＝０Ｖ）、ＰＭＯＳトランジスタＱＰ１
のゲートには電圧Ｖ７（＝０Ｖ）が印加されている。こ
のとき、ＮＭＯＳトランジスタＱＮ１はしきい値電圧が
低いため、出力端子Ｔ２に接続されている回路（図示せ
ず）の電圧が端子Ｔ１側にリークしてしまう可能性があ
る。そこで、ＮＭＯＳトランジスタＱＮ１よりもしきい
値電圧の高いＮＭＯＳトランジスタＱＮ２により、余計
な電圧が端子Ｔ１側に流れないように、ＮＭＯＳトラン
ジスタＱＮ２をカットオフしている。

【００３５】前記スイッチ回路がオン状態の時には、図
２（ｃ）に示すように、端子Ｔ１には高電圧Ｖ１が印加
されている。ＮＭＯＳトランジスタＱＮ１のゲートに
は、この高電圧Ｖ１の供給された状態で、ＮＭＯＳトラ
ンジスタＱＮ１がオンするような電圧Ｖ５が印加されて
いる。ＮＭＯＳトランジスタＱＮ２のゲートには、出力
端子Ｔ２に電圧Ｖ２が出力されている状態で、ＮＭＯＳ
トランジスタＱＮ２がオンする電圧Ｖ６が印加されてい
る。ＰＭＯＳトランジスタＱＰ１のゲートには、ソース
側に高電圧Ｖ１が印加された時にオンし、一方ドレイン
側の電圧が電圧Ｖ２のときにオフするような電圧Ｖ８が
印加される。各ゲートに供給される電圧Ｖ５，Ｖ６，Ｖ
８をこのように設定することによって、スイッチ回路の
出力電圧Ｖ２が、電圧Ｖ２＜電圧Ｖ１となるように制御
される。したがって、外部から入力された高電圧を降圧
し、チップ内のトランジスタに安定して供給することが
可能となる。

【００３６】図３に、図２（ａ）、８Ｂ、８Ｃのスイッ
チ回路を含む本発明の第１の実施の形態にかかるＶｄｄ
ｈ生成回路とＶｄｄｐ生成回路の構成を示す。

【００３７】例えば、工場からの出荷時などで、高速に
データを書き込む必要がある場合に、Ｖｐｐパッド２１
に高電圧Ｖｐｐ＝１２Ｖ程度が与えられると、検知回路
２２が高電圧Ｖｐｐを検知し、ライトイネーブル信号Ｗ
Ｅが“Ｈ”になって、信号ＥＸＶＰＰ＝Ｈ、信号ＥＸＶ
ＰＰＢ＝Ｌを出力する。

【００３８】信号ＥＸＶＰＰＢ＝ＬがＶｄｄｈ昇圧回路
２３及びＶｄｄｐ昇圧回路２４に入力されている間は、
Ｖｄｄｈ昇圧回路２３及びＶｄｄｐ昇圧回路２４は動作
しない。

【００３９】一方、信号ＥＸＶＰＰ＝ＨがＶddhスイッ
チ回路２５内の発振回路（ＯＳＣ）２６に入力される
と、第１のゲートポンプ（gate pump）２７及び第２の
ゲートポンプ２８から１５Ｖ程度の電圧が発生し、ＮＭ
ＯＳトランジスタＱＮ１，ＱＮ２のゲートにそれぞれ入
力される。これにより、ＮＭＯＳトランジスタＱＮ１，
ＱＮ２がオンして、外部からＶｐｐパッド２１に供給さ
れた電圧Ｖｐｐが転送される。

【００４０】また、レギュレータ（regulator）２９に
信号ＥＸＶＰＰ＝Ｈが入力されると、負帰還がかかり、
ＰＭＯＳトランジスタＱＰ１からＮＭＯＳトランジスタ
ＱＮ２に転送される電圧は１０Ｖ程度になるように制御
される。この１０Ｖは、そのままＮＭＯＳトランジスタ
ＱＮ２によって転送されて、電圧Ｖｄｄｈ＝１０Ｖとし
て出力される。

【００４１】その後、出力された電圧Ｖｄｄｈ＝１０Ｖ
は、図１に示したレギュレータ１２に入力され、レギュ
レータ１２は制御された電圧Ｖｒｅｇ（＝９Ｖ程度）を
発生する。この電圧Ｖｒｅｇは、ロウデコーダ７を介し
て選択されたワード線に供給される。

【００４２】また、信号ＥＸＶＰＰ＝ＨがＶｄｄｐスイ
ッチ回路３０に入力されると、電圧Ｖｄｄｈ＝１０Ｖが
ＮＭＯＳトランジスタＱＮ１１のゲートに入力され、外
部から供給された電圧Ｖｐｐ＝１２ＶがＮＭＯＳトラン
ジスタＱＮ１１によって転送されて、ＮＭＯＳトランジ
スタＱＮ１１のしきい値落ちした電圧、例えば約７Ｖの
電圧Ｖｄｄｐがデータ線ＤＬに出力される。

【００４３】データ線ＤＬに供給された電圧Ｖｄｄｐ
（＝７Ｖ）は、書き込み回路３１に入力される。データ
線ＤＬは、書き込みデータＰＲＧＤＡＴＡに応じて、書
き込みパルス信号ＰＲＧＰＬＳ、ＰＲＧＰＬＳＢに基づ
いて制御され、電圧Ｖｄｄｐを最適な書き込みビット線
電圧にクランプするための制御電圧である信号ＶＳＷＢ
Ｓによってバイアスされる。書き込みデータＰＲＧＤＡ
ＴＡが“１”の場合は、信号ＶＳＷＢＳ＝０Ｖで、信号
ＰＲＧＰＬＳ＝Ｈ、すなわち信号ＰＲＧＰＬＳＢ＝Ｌで
もＮＭＯＳトランジスタＱＮ１２がオフするので、デー
タ線ＤＬはフローティング状態となり、メモリセルＭＣ
に書き込みは行われない。

【００４４】一方、書き込みデータＰＲＧＤＡＴＡが
“０”の場合には、信号ＶＳＷＢＳ＝７Ｖ程度で、信号
ＰＲＧＰＬＳ＝Ｈ、すなわち信号ＰＲＧＰＬＳＢ＝Ｌの
期間にＮＭＯＳトランジスタＱＮ１２がオンして、デー
タ線ＤＬが５Ｖ程度にバイアスされる。その後、カラム
ゲート３２を介してビット線ＢＬに前記５Ｖが供給され
て、メモリセルＭＣに書き込みが行われる。

【００４５】また、通常、書き込み動作の場合には、Ｖ
ｐｐパッド２１に低電圧、例えば電源電圧２Ｖ程度が供
給される。このとき、検知回路２２から信号ＥＸＶＰＰ
＝Ｌ、信号ＥＸＶＰＰＢ＝Ｈが出力される。信号ＥＸＶ
ＰＰＢ＝ＨがＮＭＯＳトランジスタＱＮ３のゲートに入
力されると、ＰＭＯＳトランジスタＱＰ１のソース−ド
レイン間がショートされ、ＰＭＯＳトランジスタＱＰ１
は電流が流れず、電圧を転送することができなくなる。
したがって、Ｖｄｄｈスイッチ回路２５は信号ＥＸＶＰ
ＰＢ＝Ｈの間は、動作しない。信号ＥＸＶＰＰＢ＝Ｈが
Ｖｄｄｈ昇圧回路２３に入力されると、Ｖｄｄｈチャー
ジポンプ（Vddh pump）３３が動作を開始し、これによ
って昇圧されたワード線電源電圧Ｖｄｄｈ（＝１０Ｖ）
がレギュレータ１２に出力される。レギュレータ１２
は、ワード線電源電圧Ｖｄｄｈ（＝１０Ｖ）を受け取
り、電圧Ｖｒｅｇ＝９Ｖを出力する。その後、この電圧
Ｖｒｅｇ（＝９Ｖ）がロウデコーダ７により選択された
ワード線に供給される。

【００４６】一方、信号ＥＸＶＰＰＢ＝ＨがＶｄｄｐ昇
圧回路２４に入力されると、Ｖｄｄｐチャージポンプ
（Vddp pump）３４が動作を開始し、ビット線電源電圧
Ｖｄｄｐ（＝５Ｖ）がデータ線ＤＬに出力される。その
後、書き込み回路３１及びカラムゲート３２を介して、
前記ビット線電源電圧Ｖｄｄｐ（＝５Ｖ）がビット線Ｂ
Ｌに供給され、メモリセルＭＣに書き込みが行われる。

【００４７】このように、工場からの出荷時などで、高
速にデータを書き込む必要があるときには、外部からＶ
ｐｐパッド２１を通して高電圧を印加し、電流通路の両
側をＮ型トランジスタＱＮ１，ＱＮ２で挟まれたＰ型ト
ランジスタＱＰ１で電圧制御させた電圧を供給する。通
常の書き込み動作の際には、内部で昇圧回路２３により
昇圧された電圧に切り換えて供給することにより、チッ
プ内のトランジスタを常に安定した領域で動作させるこ
とが可能となる。更に、高速で書き込み動作を行いたい
ときには外部から与えた高電圧を用いるので、内部で昇
圧する場合に比べてワード線の昇圧に時間がかからず、
書き込み時間を短縮することが可能である。

【００４８】図４に、更に詳細なＶｄｄｈスイッチ回路
の構成を示す。あらかじめ、内部で昇圧した電圧あるい
は外部から供給した電圧Ｖｄｄｒ＝５Ｖ程度が初期化回
路（initializer）４２に印加される。これにより、初
期化回路（initializer）４２は電源電圧Ｖｃｃ、例え
ば２Ｖ程度の出力動作をしており、これによって第１及
び第２のゲートポンプ２７，２８を初期化し、Ｖｄｄｈ
スイッチ回路２５を初期状態にしている。このときＮＭ
ＯＳトランジスタＱＮ１のゲート電圧Ｖｇ１は電源電圧
Ｖｃｃであり、ＮＭＯＳトランジスタＱＮ２のゲート電
圧Ｖｇ２は０Ｖである。Ｖｐｐパッド４１に高電圧Ｖｐ
ｐ＝１２Ｖ程度が与えられ、検知回路２２が高電圧を検
知して信号ＥＸＶＰＰ＝Ｈ、信号ＥＸＶＰＰＢ＝Ｌを出
力すると、発振回路（ＯＳＣ）２６より出力された０Ｖ
〜電源電圧Ｖｃｃの振幅のパルス信号が、図５に示すよ
うなクロック信号発生回路を介して、０Ｖ〜５Ｖの振幅
のパルス信号として、第１及び第２のポンプ回路４３，
４４のクロック信号ＣＬＫ，ＣＬＫＢに入力される。

【００４９】図５に示すように、クロック信号発生回路
は、ワード線電源電圧Ｖｄｄｈを電源ソースとしてお
り、０Ｖ〜電源電圧Ｖｃｃの振幅のパルス信号Ｐ１をレ
ベルシフタ４７に入力することで、内部で常時発生させ
ておく３Ｖ〜６Ｖ程度の電圧を用いて、例えば電圧Ｖｄ
ｄｒ＝５Ｖ程度の振幅のパルス信号に変換し、クロック
信号ＣＬＫ，ＣＬＫＢを発生している。

【００５０】Ｖｄｄｈスイッチ回路２５のＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２のゲート電圧Ｖｇ１，Ｖｇ２
は、Ｖｄｄｈスイッチ回路の動作時に１５Ｖ程度とな
る。このため、前記クロック信号ＣＬＫ，ＣＬＫＢを５
Ｖ振幅のクロック信号とすることにより、第１及び第２
のポンプ回路４３、４４のキャパシタ両端子間の電位差
は１０Ｖ程度となる。

【００５１】一般に、キャパシタは高耐圧のトランジス
タのゲート酸化膜と同じもので形成されている。チップ
内部の素子の耐圧は１０Ｖ程度であるため、もし、発振
回路２６の出力であるＶｃｃ振幅のパルス信号をクロッ
ク信号ＣＬＫ，ＣＬＫＢとして第１及び第２のポンプ回
路４３，４４に供給すると、キャパシタの両端子間の電
位差は１３Ｖとなるため、素子耐圧上問題がある。しか
し、本実施形態のようなクロック信号発生回路を用いる
ことによって、素子耐圧上問題なく第１及び第２のポン
プ回路４３、４４を動作させることが可能である。ま
た、クロック信号ＣＬＫ，ＣＬＫＢを生成する時に、電
圧Ｖｄｄｈを電源ソースとすることによって、電源電圧
Ｖｃｃを昇圧させて供給するよりも消費電流を少なくす
ることが可能である。

【００５２】クロック信号ＣＬＫ，ＣＬＫＢが第１及び
第２のポンプ回路４３，４４のキャパシタに入力され、
ワード線電源電圧Ｖｄｄｈを昇圧した電圧Ｖｇ１＝Ｖｇ
２＝１５Ｖ程度がＮＭＯＳトランジスタＱＮ１，ＱＮ２
のゲートに入力される。ＮＭＯＳトランジスタＱＮ１
は、初期状態でゲートが電源電圧Ｖｃｃ、しきい値電圧
が０Ｖ〜０．２Ｖ程度であるため、Ｖｐｐパッド４１に
接続されているソースに供給される電圧が電源電圧Ｖｃ
ｃから（Ｖｃｃ−０．２）となった状態から切り替え動
作が始まる。

【００５３】この結果、図６の１０Ｖ耐圧のＮ型トラン
ジスタのＶｄ−Ｉｄ特性に示すように、電源電圧Ｖｃｃ
分下がった電圧で動作することになる。これにより、ス
ナップバック領域で操作することなく、また、ゲートに
対するドレイン電圧に依存するサーフェイスブレイクダ
ウン耐圧を上げて安定した動作をすることが可能であ
る。

【００５４】ＮＭＯＳトランジスタＱＮ１はしきい値が
低いため、Ｖｄｄｈスイッチ回路を使用せずに内部で昇
圧されたワード線電源電圧Ｖｄｄｈを用いる通常書き込
み動作時には、この電圧ＶｄｄｈがＶｐｐパッド側にリ
ークしてしまう可能性がある。そこでＮＭＯＳトランジ
スタＱＮ２を設け、通常書き込み動作時にＶｄｄｈ昇圧
回路２３により昇圧された電圧ＶｄｄｈがＶｐｐパッド
側に流れないように、ＮＭＯＳトランジスタＱＮ２をカ
ットオフしている。

【００５５】ＰＭＯＳトランジスタＱＰ１は、レギュレ
ータ４５によって負帰還がかかり、出力電圧が１０Ｖ程
度になるようにゲートが制御されている。

【００５６】前記レギュレータ４５は、２個のコンパレ
ータ４８，４９、ＰＭＯＳトランジスタＱＰ２、ＮＭＯ
ＳトランジスタＱＮ４、ＮＭＯＳトランジスタＱＮ５、
電圧分割用の抵抗Ｒ１，Ｒ２とから構成されている。コ
ンパレータ４８，４９は、レギュレータ活性化信号ＲＥ
ＧＥによって活性化制御される。ＰＭＯＳトランジスタ
ＱＰ２は、ソースがＰＭＯＳトランジスタＱＰ１のソー
スに接続され、ゲートがＰＭＯＳトランジスタＱＰ１の
ゲートと共通接続され、ドレインが前記ゲートに接続さ
れて、ＰＭＯＳトランジスタＱＰ１と共にカレントミラ
ー回路を構成する。ＮＭＯＳトランジスタＱＮ４は、ド
レインがワード線電源電圧Ｖｄｄｈの供給ノード５０に
接続され、ソースが接地電圧のノードに接続され、ゲー
トにコンパレータ４８の出力が供給される。ＮＭＯＳト
ランジスタＱＮ５は、ドレインがＱＰ２のドレインに接
続され、ソースが接地電圧のノードに接続され、ゲート
にコンパレータ４９の出力が供給される。抵抗Ｒ１，Ｒ
２は、電圧Ｖｄｄｈの供給ノードと接地電圧のノードと
の間に、直列に配列されている。

【００５７】前記レギュレータ４５では、コンパレータ
４８、４９が抵抗Ｒ１とＲ２の直列接続ノードにおける
分割電圧と基準電圧Ｖｒｅｆとを比較し、この比較結果
に基づいてＮＭＯＳトランジスタＱＮ４，ＱＮ５がオン
／オフすることにより、ＰＭＯＳトランジスタＱＰ１の
ゲート電圧が制御され、ＰＭＯＳトランジスタＱＰ１の
出力が１０Ｖ程度になるように制御される。

【００５８】ＮＭＯＳトランジスタＱＮ３は、通常書き
込み動作時に、ＱＰ１のソース・ドレインに電圧がかか
らないようにＱＰ１のソース・ドレイン間をショートす
る目的で設けられている。

【００５９】書き込み動作及び書き込みベリファイ動作
が終了すると、放電回路（discharger）４６によりＮＭ
ＯＳトランジスタＱＮ１及びＮＭＯＳトランジスタＱＮ
２のゲートに印加されているゲート電圧Ｖｇ１＝Ｖｇ２
＝１５Ｖを放電する。その後、初期化状態にするため初
期化回路４２により初期化動作が行われる。この場合、
初期化回路４２が放電動作を行うことも可能である。

【００６０】次に、ビット線電源電圧Ｖｄｄｐ＝１０Ｖ
が供給されたデータ線ＤＬに接続されており、メモリセ
ルアレイ内の対応するドレインにビット線を介して書き
込み電圧を供給している書き込み回路について、図７及
び図８（ａ）、図８（ｂ）を参照して説明する。

【００６１】図７は書き込み回路、図８（ａ）、図８
（ｂ）は書き込み回路の動作波形を示す図である。メモ
リセルアレイのビット線ＢＬは、選択されたカラムアド
レスにしたがって、カラムゲートのＮＭＯＳトランジス
タＱＮ１３を介してデータ線ＤＬに接続されている。デ
ータ線ＤＬは、書き込み回路内の書き込みデータＰＲＧ
ＤＡＴＡに応じて、信号ＰＲＧＰＬＳＢのタイミングで
電圧ＶＳＷＢＳの電圧値によりバイアスされる。データ
を書き込む場合、Ｖｄｄｐチャージポンプ３４を用いて
内部昇圧する通常書き込み動作では、電源電圧が低下し
Ｖｄｄｐチャージポンプ３４の供給電流が減少する。こ
のため、同時に書き込めるビット数は、１ｗｏｒｄ＝４
ｂｉｔとされている。

【００６２】図７に示すように、１６ｂｉｔを書き込む
場合には、書き込みデータＰＲＧＤＡＴＡ１〜ＰＲＧＤ
ＡＴＡ１６を４つに分け、書き込みデータＰＲＧＤＡＴ
Ａ１〜ＰＲＧＤＡＴＡ４には書き込みパルスの反転信号
ＰＲＧＰＬＳＢ１、書き込みデータＰＲＧＤＡＴＡ５〜
ＰＲＧＤＡＴＡ８には書き込みパルスの反転信号ＰＲＧ
ＰＬＳＢ２、書き込みデータＰＲＧＤＡＴＡ９〜ＰＲＧ
ＤＡＴＡ１２には書き込みパルスの反転信号ＰＲＧＰＬ
ＳＢ３、書き込みデータＰＲＧＤＡＴＡ１３〜ＰＲＧＤ
ＡＴＡ１６には書き込みパルスの反転信号ＰＲＧＰＬＳ
Ｂ４を割り当てる。そして、図８（ａ）に示すように、
書き込みパルスＰＲＧＰＬＳＢ１〜ＰＲＧＰＬＳＢ４を
順次“Ｌ”、すなわちパルスＰＲＧＰＬＳ１〜ＰＲＧＰ
ＬＳ４を順次“Ｈ”にしていくことによって、１６ｂｉ
ｔを４ｂｉｔずつ４回に分けて書き込む。

【００６３】高速に書き込み動作を行うため、電圧Ｖｐ
ｐを外部から供給した場合には、Ｖｐｐパッドからの供
給能力はＶｄｄｐチャージポンプからの電圧供給に比べ
て高くワード線ＷＬに印加されるワード線電源電圧Ｖｄ
ｄｈの立ち上がりが早い。このため、同時に書き込める
ビット数を増やすことができる。したがって、図８
（ｂ）に示すように、書き込みパルスＰＲＧＰＬＳＢ１
〜ＰＲＧＰＬＳＢ４を同時に“Ｌ”、すなわちパルスＰ
ＲＧＰＬＳ１〜ＰＲＧＰＬＳ４を同時に“Ｈ”にするこ
とによって、１度に１ｗｏｒｄ＝１６ｂｉｔを書き込む
ことができる。これにより、書き込みパルス印加時間を
４分の１にすることが可能である。この結果、総書き込
み時間が大幅に短縮される。

【００６４】図９は、本発明の実施の形態のフラッシュ
メモリに用いる、Ｖｄｄｈ生成回路１３から発生した電
圧Ｖｄｄｈを、ロウデコーダを介して選択されたワード
線に供給するための制御電圧Ｖｒｅｇを生成する図１に
示されているレギュレータ（Regulater）１２の具体的
な構成である。

【００６５】このレギュレータ１２は、２個のコンパレ
ータ５１，５２、ＰＭＯＳトランジスタＱＰ２１、ＰＭ
ＯＳトランジスタＱＰ２２、ＮＭＯＳトランジスタＱＮ
２１、ＮＭＯＳトランジスタＱＮ２２、ＮＭＯＳトラン
ジスタＱＮ２３、ＮＭＯＳトランジスタＱＮ２４、及び
電圧分割用の抵抗Ｒ２１，Ｒ２２，Ｒ２３から構成され
ている。

【００６６】前記コンパレータ５１，５２は、レギュレ
ータ活性化信号ＲＥＧＥによって活性化制御される。Ｐ
ＭＯＳトランジスタＱＰ２１は、ソースがワード線電源
電圧Ｖｄｄｈの供給ノード５３に接続され、ゲートがド
レインに接続されている。ＰＭＯＳトランジスタＱＰ２
２は、ソースがワード線電源電圧Ｖｄｄｈの供給ノード
５４に接続され、ゲートがＰＭＯＳトランジスタＱＰ２
１のゲートと共通接続され、ドレインが制御電圧Ｖｒｅ
ｇの出力ノードに接続されて、ＰＭＯＳトランジスタＱ
Ｐ２１と共にカレントミラー回路を構成する。ＮＭＯＳ
トランジスタＱＮ２１は、ドレインがＰＭＯＳトランジ
スタＱＰ２１のドレインに接続され、ソースが接地電圧
のノードに接続され、ゲートにコンパレータ５１の出力
が供給される。ＮＭＯＳトランジスタＱＮ２２は、ドレ
インがＰＭＯＳトランジスタＱＰ２２のドレインに接続
され、ソースが接地電圧のノードに接続され、ゲートに
コンパレータ５２の出力が供給される。抵抗Ｒ２１，Ｒ
２２，Ｒ２３は、制御電圧Ｖｒｅｇの出力ノードと接地
電圧のノードとの間に直列に接続されている。ＮＭＯＳ
トランジスタＱＮ２３は、前記３個の抵抗Ｒ２１，Ｒ２
２，Ｒ２３のうち一番接地電圧のノードに近い位置に配
置されたＲ２３と接地電圧のノードとの間にソース・ド
レイン間が配置され、ゲートにベリファイ信号が供給さ
れる。ＮＭＯＳトランジスタＱＮ２４は、抵抗Ｒ２２と
Ｒ２３との直列接続ノード５５と、接地電圧のノードと
の間にソース・ドレイン間が配置され、ゲートに書き込
み信号ＰＲＯＧが供給されている。

【００６７】前記コンパレータ５１，５２が抵抗Ｒ２１
とＲ２２の直列接続ノードにおける分割電圧と基準電圧
Ｖｒｅｆとを比較し、この比較結果に基づいてＮＭＯＳ
トランジスタＱＮ２１，ＱＮ２２がＯＮ／ＯＦＦ制御さ
れ、出力ノードである電圧Ｖｒｅｇのノードが充放電さ
れる。これにより、出力電圧Ｖｒｅｇが常に書き込み電
圧Ｖｇ＝９Ｖになるように制御される。これによって、
ロウデコーダを介してメモリセルアレイのワード線ＷＬ
に書き込み電圧Ｖｇ＝９Ｖが供給される。

【００６８】図１０は、電圧Ｖｄｄｐを最適な書き込み
ビット線電圧にクランプするための制御電圧ＶＳＷＢＳ
を生成するＶＳＷＢＳレギュレータの構成を示してい
る。

【００６９】ＶＳＷＢＳレギュレータは、２個のコンパ
レータ６１，６２、ＰＭＯＳトランジスタＱＰ３１、Ｐ
ＭＯＳトランジスタＱＰ３２、ＮＭＯＳトランジスタＱ
Ｎ３１、ＮＭＯＳトランジスタＱＮ３２、ＮＭＯＳトラ
ンジスタＱＮ３３、ＮＭＯＳトランジスタＱＮ３４、及
び電圧分割用の抵抗Ｒ３１，Ｒ３２から構成されてい
る。

【００７０】前記コンパレータ６１，６２は、ライトイ
ネーブル信号ＷＥによって活性化制御される。ＰＭＯＳ
トランジスタＱＰ３１は、ソースがワード線電源電圧Ｖ
ｄｄｈの供給ノード６３に接続され、ゲートがドレイン
に接続される。ＰＭＯＳトランジスタＱＰ３２は、ソー
スがワード線電源電圧Ｖｄｄｈの供給ノード６４に接続
され、ゲートがＰＭＯＳトランジスタＱＰ３１のゲート
と共通接続され、ドレインが出力電圧ＶＳＷＢＳの出力
ノードに接続されて、ＰＭＯＳトランジスタＱＰ３１と
共にカレントミラー回路を構成する。ＮＭＯＳトランジ
スタＱＮ３１は、ドイレンがＰＭＯＳトランジスタＱＰ
３１のドレインに接続され、ソースが接地電圧のノード
に接続され、ゲートにコンパレータ６１の出力が供給さ
れる。ＮＭＯＳトランジスタＱＮ３２は、ドレインがＰ
ＭＯＳトランジスタＱＰ３２のドレインに接続され、ソ
ースが接地電圧のノードに接続され、ゲートにコンパレ
ータ６２の出力が供給される。ＮＭＯＳトランジスタＱ
Ｎ３４は、ゲートとドレインが出力電圧ＶＳＷＢＳの出
力ノードに接続されている。抵抗Ｒ３１，Ｒ３２は、Ｎ
ＭＯＳトランジスタＱＮ３４のソースとＮＭＯＳトラン
ジスタＱＮ３３のドレインとの間に直列に接続されてい
る。ＮＭＯＳトランジスタＱＮ３３は、ソースが接地電
圧のノードに接続され、ゲートにライトイネーブル信号
ＷＥが供給されている。

【００７１】前記コンパレータ６１，６２が抵抗Ｒ３１
とＲ３２の直列接続ノードにおける分割電圧と基準電圧
Ｖｒｅｆとを比較し、この比較結果に基づいてＮＭＯＳ
トランジスタＱＮ３１，ＱＮ３２がＯＮ／ＯＦＦ制御さ
れ、出力ノードである電圧ＶＳＷＢＳのノードが充放電
される。これにより、出力電圧ＶＳＷＢＳがＶＳＷＢＳ
＝７Ｖ程度になるように制御される。これによって、デ
ータ線ＤＬがバイアスされ、メモリセルへの書き込み動
作が行われる。

【００７２】図１１は、本発明の実施の形態にかかるＶ
ｄｄｈスイッチ回路を用いた時の動作波形を表したもの
である。ここで、信号Ｓ１は、書き込み動作及びベリフ
ァイ動作を制御する信号である。信号Ｓ２は、初期化動
作を制御する信号である。信号Ｓ３は、放電動作を制御
する信号であり、信号Ｓ４は、書き込み回路に入力さ
れ、ビット線ＢＬに電圧を印加するタイミングを制御す
る信号である。

【００７３】まず、Ｖｐｐパッド２１に高電圧、例えば
１２．６Ｖ程度が印加され、検知回路２２に検知される
と、ＥＸＶＰＰ＝Ｈとなる。ＥＸＶＰＰ＝ＨがＶｄｄｈ
スイッチ回路２５及びＶｄｄｐスイッチ回路３０に入力
されると、放電及び初期化動作が終了し、信号Ｓ２及び
Ｓ３が“Ｌ”になった後に、ＮＭＯＳトランジスタＱＮ
１，ＱＮ２のゲートに印加する電圧Ｖｇ１及びＶｇ２が
１５Ｖ程度にまで上昇する。また、ＮＭＯＳトランジス
タＱＮ１１のゲートには、Ｖｄｄｈ＝１０Ｖが印加され
る。

【００７４】電圧Ｖｇ１＝Ｖｇ２＝１５Ｖ程度になり、
電圧Ｖｄｄｈ＝９Ｖあるいは１０Ｖ，電圧Ｖｄｄｐ＝１
０Ｖ程度に上昇すると、レギュレータ１２により制御さ
れた電圧Ｖｒｅｇ＝９Ｖがワード線ＷＬに印加され、電
圧Ｖｄｄｈ＝１０ＶがＶｄｄｐスイッチ回路３０などの
電源として供給され、電圧Ｖｄｄｐ＝１０Ｖが書き込み
回路３１に供給される。これにより、カラムゲートを介
してビット線ＢＬに５Ｖが印加される。この結果、書き
込みパルス信号ＰＲＧＰＬＳのタイミングで、１６ｂｉ
ｔ同時に書き込み動作が開始される。

【００７５】その後、ワード線ＷＬの電圧を６．５Ｖ程
度、ビット線ＢＬの電圧を１Ｖ程度にして、書き込みが
終了したかどうかを検知する書き込みベリファイ動作を
行う。以上により、書き込み及び書き込みベリファイ動
作が終了する。

【００７６】書き込み及び書き込みベリファイ動作が終
了すると、信号Ｓ３がオンして放電動作がはじまり、そ
の後、信号Ｓ２がオンして初期化動作が開始される。

【００７７】図１２に、通常書き込み動作時の動作波形
を示す。この場合、電圧Ｖｐｐは内部のＶｄｄｈ昇圧回
路２３及びＶｄｄｐ昇圧回路２４で昇圧されているた
め、Ｖｐｐパッド２１は０Ｖ、検知回路２２の出力ＥＸ
ＶＰＰ＝Ｌ＝０Ｖである。電圧Ｖｄｄｈ及び電圧Ｖｄｄ
ｐが十分な電圧になると、ワード線ＷＬに９Ｖが印加さ
れる。さらに、書き込みパルス信号ＰＲＧＰＬＳＢ１〜
ＰＲＧＰＬＳＢ４のタイミングで、ビット線ＢＬの４ｂ
ｉｔずつに順次５Ｖが印加され、４ｂｉｔずつ書き込み
動作が行われる。

【００７８】［第２の実施の形態］次に、本発明の第２
の実施の形態にかかるスイッチ回路について、図１３
（ａ）、図１３（ｂ）、図１３（ｃ）を参照して説明す
る。

【００７９】図１３（ａ）に示すように、このスイッチ
回路は、ＮＭＯＳトランジスタＱＮ４１と、ＮＭＯＳト
ランジスタＱＮ４２とから構成されている。ＮＭＯＳト
ランジスタＱＮ４１は、外部からの電圧が供給される外
部端子（図示せず）に接続される端子Ｔ１にドレインが
接続されている。ＮＭＯＳトランジスタＱＮ４２は、Ｎ
ＭＯＳトランジスタＱＮ４１のソースにドレインが接続
され、ソースが出力端子Ｔ２に接続されている。ＮＭＯ
ＳトランジスタＱＮ４２は、しきい値電圧がＮＭＯＳト
ランジスタＱＮ４１よりも高い。

【００８０】このスイッチ回路がオフ状態の時には、図
１３（ｂ）に示すように、例えば、ＮＭＯＳトランジス
タＱＮ４１のゲートには電圧Ｖ３＝Ｖｃｃ、ＮＭＯＳト
ランジスタＱＮ４２のゲートには電圧Ｖ３と異なる電圧
Ｖ４＝０Ｖが印加されている。この時、ＮＭＯＳトラン
ジスタＱＮ４１はしきい値電圧が低いため、出力端子Ｔ
２に接続されている回路（図示せず）の電圧が端子Ｔ１
側にリークしてしまう可能性がある。そこで、ＮＭＯＳ
トランジスタＱＮ４１よりもしきい値電圧の高いＮＭＯ
ＳトランジスタＱＮ４２により、余計な電圧が端子Ｔ１
側に流れないように、ＮＭＯＳトランジスタＱＮ４２を
カットオフしている。

【００８１】このスイッチ回路がオン状態の時には、図
１３（ｃ）に示すように、端子Ｔ１には高電圧Ｖ１が印
加されており、ＮＭＯＳトランジスタＱＮ４１のゲート
には、この電圧Ｖ１の供給された状態で、ＮＭＯＳトラ
ンジスタＱＮ４１がオンするような電圧Ｖ５が印加され
る。さらに、ＮＭＯＳトランジスタＱＮ４２のゲートに
は、出力端子Ｔ２の電圧Ｖ２よりもしきい値電圧分だけ
高い電圧Ｖ６が印加される。各ゲートに供給される電圧
Ｖ５，Ｖ６をこのように設定することによって、スイッ
チ回路の出力電圧Ｖ２がＶ２＜Ｖ１となるように制御さ
れる。したがって、第１の実施の形態と同様に、外部か
ら入力された高電圧を降圧し、チップ内のトランジスタ
に安定して供給することが可能となる。前記スイッチ回
路は、ＰＭＯＳトランジスタを用いずに実現することが
できるので、回路面積を縮小することが可能である。

【００８２】次に、図１３（ａ）のスイッチ回路が含ま
れた本発明の第２の実施の形態にかかる半導体装置につ
いて、図１４を参照して説明する。前記半導体装置のそ
の他の構成は、前記第１の実施の形態と同様である。

【００８３】図１４は、本発明の第２の実施の形態にか
かるＶｄｄｈスイッチ回路を示した図である。

【００８４】本発明の第２の実施の形態にかかるＶｄｄ
ｈスイッチ回路は、発振回路（ＯＳＣ）７２、第１及び
第２のゲートポンプ７３，７４、ＮＭＯＳトランジスタ
ＱＮ４１、ＮＭＯＳトランジスタＱＮ４２、及びＮＭＯ
ＳトランジスタＱＮ４３を具備している。

【００８５】前記発振回路（ＯＳＣ）７２は、検知回路
の出力信号ＥＸＶＰＰにより、動作を開始する。第１及
び第２のゲートポンプ７３，７４は、発振回路７２の出
力を受けて１５Ｖ程度の電圧を出力する。ＮＭＯＳトラ
ンジスタＱＮ４１は、ゲートに第１のゲートポンプ７３
の出力が接続され、ドレインがＶｐｐパッド７１に接続
されている。ＮＭＯＳトランジスタＱＮ４２は、ＮＭＯ
ＳトランジスタＱＮ４１と直列接続されており、ゲート
に第２のゲートポンプ７４の出力が接続されている。Ｎ
ＭＯＳトランジスタＱＮ４３は、ゲート及びドレインが
第２のゲートポンプ７４に接続されている。

【００８６】Ｖｐｐパッド７１と電圧Ｖｄｄｈの出力ノ
ードとの間に直列接続されている２つのＮＭＯＳトラン
ジスタＱＮ４１，ＱＮ４２のうち、Ｖｐｐパッド７１に
近い場所に位置しているＮＭＯＳトランジスタＱＮ４１
のゲート電圧Ｖｇ４１は、通常書き込み動作時にはＶｃ
ｃとなり、Ｖｐｐｈスイッチ回路２５を用いて高速書き
込み動作する時には１５Ｖ程度の電圧となる。これによ
り、電圧Ｖｐｐ＝１２Ｖ程度をＮＭＯＳトランジスタＱ
Ｎ４２に転送する。ＮＭＯＳトランジスタＱＮ４２のゲ
ート電圧Ｖｇ４２は、通常書き込み動作時は０Ｖであ
り、ＮＭＯＳトランジスタＱＮ４２は、通常書き込み動
作時に、Ｖｄｄｈ昇圧回路により昇圧された電圧Ｖｄｄ
ｈが、Ｖｐｐパッド７１側に流れないようにカットオフ
される。また、高速書き込み動作時には、ＮＭＯＳトラ
ンジスタＱＮ４２と同一のトランジスタであるＮＭＯＳ
トランジスタＱＮ４３のソース・ドレイン間の電圧が電
圧Ｖｄｄｈ＝１０Ｖになるように帰還をかけることによ
って、ゲート電圧Ｖｇ４２の電圧値を制御する。これに
より、ＮＭＯＳトランジスタＱＮ４３は電圧Ｖｄｄｈ＝
１０Ｖを出力する。

【００８７】これによって、ＰＭＯＳトランジスタを用
いることなく、電圧Ｖｐｐ＝１２Ｖから電圧Ｖｄｄｈ＝
１０Ｖを生成することが可能になる。この結果、更に書
き込み動作の高速化をはかることができ、また回路面積
も縮小することができる。

【００８８】［第３の実施の形態］次に、本発明の第３
の実施の形態にかかる半導体装置について、図１５
（ａ）、図１５（ｂ）を参照して説明する。前記半導体
装置のその他の構成は、前記第１の実施の形態と同様で
ある。

【００８９】図１５（ａ）、図１５（ｂ）は、本発明の
第３の実施の形態にかかるＶｄｄｐスイッチ回路を示し
た図である。

【００９０】図１５（ａ）に示されているように、本発
明の第３の実施の形態にかかるＶｄｄｐスイッチ回路
は、Ｖｐｐパッド８１に直列接続されており、ゲート同
士が接続されている２つのトランジスタＴｒ１，Ｔｒ２
と、トランジスタＴｒ２と電圧Ｖｄｄｐの出力ノードと
の間に直列に接続されているトランジスタＴｒ３とを具
備している。

【００９１】Ｖｐｐパッド８１に外部から電圧Ｖｐｐ＝
１２Ｖが供給されると、書き込み動作及びベリファイ動
作を制御する信号Ｓ１によってトランジスタＴｒ１，Ｔ
ｒ２のゲートにワード線電源電圧Ｖｄｄｈ＝１０Ｖがイ
ンバータ８２，８２を介して共通に入力される。これに
より、トランジスタＴｒ１，Ｔｒ２及びＴｒ３は、電圧
Ｖｐｐ＝１２Ｖから降圧した電圧を電圧Ｖｄｄｐの出力
ノードへ転送し、電圧Ｖｄｄｐの出力ノードより電圧Ｖ
ｄｄｐ＝７Ｖ程度が出力される。この時、トランジスタ
Ｔｒ３は、通常書き込み動作時に、Ｖｄｄｐ昇圧回路２
４により昇圧された電圧Ｖｄｄｐが、Ｖｐｐパッド８１
側に流れないようにカットオフするために設けられてい
る。

【００９２】図１５（ｂ）は、本発明の第３の実施の形
態にかかるＶｄｄｐスイッチ回路の変形例である。

【００９３】図１５（ｂ）に示すように、Ｖｄｄｐスイ
ッチ回路は、図１５（ｂ）に示したトランジスタＴｒ
１，Ｔｒ２が１つのトランジスタＴｒ４で構成されてお
り、また、電圧Ｖｄｄｈ＝１０ＶがトランジスタＴｒ４
のゲートに直接入力されている。

【００９４】図１５（ａ）及び２１Ｂに示したＶｄｄｐ
スイッチ回路では、Ｖｐｐパッド８１から供給された高
電圧を転送するトランジスタのゲートに電圧Ｖｄｄｈを
印加することによって、内部で昇圧するポンプ回路を用
いずに電圧Ｖｄｄｐを生成することができる。これによ
り、電圧の転送時間を短くすることができ、書き込み動
作時間を短縮することが可能である。

【００９５】尚、本発明の実施の形態にかかる半導体装
置は、上記第１乃至第３の実施の形態にかかるＶｄｄｈ
スイッチ回路あるいはＶｄｄｐスイッチ回路を適宜組み
合わせて適用することが可能である。したがって、例え
ば、第１の実施の形態にかかるＶｄｄｈスイッチ回路と
第３の実施の形態にかかるＶｄｄｐスイッチ回路とを同
一チップ内に配置することも可能であり、第２の実施の
形態にかかるＶｄｄｈスイッチ回路と第３の実施の形態
にかかるＶｄｄｐスイッチ回路とを組み合わせて用いる
ことも可能である。

【００９６】また、本発明の実施の形態にかかる半導体
装置は、ＮＯＲ型フラッシュメモリに適用するだけでな
く、ＤＩＮＯＲ型フラッシュメモリに適用することも可
能である。さらに、本発明の実施の形態に限定されず、
外部から入力された電圧をチップ内に降圧して供給する
スイッチ回路として適用することが可能である。

【００９７】本発明の実施の形態によれば、高速でデー
タを書き込みたい場合に、外部から供給された電圧を電
圧制御してチップ内に転送することによって、チップ内
のトランジスタを安定した領域で動作させることが可能
である。また、外部から電圧を供給するので、ワード線
電圧の昇圧を高速化することができ、書き込み動作時間
を短縮することが可能である。

【００９８】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。

【００９９】さらに、前述した各実施の形態には種々の
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。

【０１００】

【発明の効果】以上述べたようにこの発明によれば、外
部から高電圧を供給しても安定して動作し、またメモリ
セルへの書き込み時間を短縮することができる半導体装
置を提供することが可能である。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態のフラッシュメモ
リのブロック図である。

【図２】 前記第１の実施の形態にかかるスイッチ回路
の構成を示す回路図である。

【図３】 前記第１の実施の形態にかかるＶｄｄｈ生成
回路及びＶｄｄｐ生成回路の構成を示す回路図である。

【図４】 前記第１の実施の形態にかかるＶｄｄｈスイ
ッチ回路の構成を示す回路図である。

【図５】 前記第１の実施の形態にかかるクロック信号
発生回路の構成を示す回路図である。

【図６】 前記第１の実施の形態にかかるＮ型トランジ
スタにおけるＶｄ−Ｉｄの特性図である。

【図７】 前記第１の実施の形態にかかる書き込み回路
の構成を示す回路図である。

【図８】 前記第１の実施の形態にかかる書き込み回路
の書き込み動作時の動作波形図である。

【図９】 前記第１の実施の形態にかかるＶｒｅｇレギ
ュレータの構成を示す回路図である。

【図１０】 前記第１の実施の形態にかかるＶＳＷＢＳ
レギュレータの構成を示す回路図である。

【図１１】 前記第１の実施の形態のフラッシュメモリ
におけるＶｄｄｈスイッチ回路及びＶｄｄｐスイッチ回
路使用時の動作波形図である。

【図１２】 前記第１の実施の形態のフラッシュメモリ
における通常書き込み動作時の動作波形図である。

【図１３】 本発明の第２の実施の形態にかかるスイッ
チ回路の構成を示す回路図である。

【図１４】 前記第２の実施の形態にかかるＶｄｄｈス
イッチ回路の構成を示す回路図である。

【図１５】 本発明の第３の実施の形態にかかるＶｄｄ
ｐスイッチ回路の構成を示す回路図である。

【図１６】 フラッシュメモリにおける一つのメモリセ
ルの素子断面構造を示す断面図である。

【図１７】 ＮＯＲ型フラッシュメモリセルアレイの構
成を示す回路図である。

【図１８】 メモリセルのコントロールゲートに供給さ
れるゲート電圧とメモリセルのドレインに流れるドレイ
ン電流との関係を示す特性図である。

【図１９】 データの読み出し、書き込み及び消去時の
バイアス条件を示す図表である。

【図２０】 従来のＶｐｐスイッチ回路の回路図であ
る。

【図２１】 従来の１０Ｖ耐圧のＮ型トランジスタにお
けるＶｄ−Ｉｄの特性図である。

【符号の説明】

１…アドレスバッファ、２…Ｉ／Ｏバッファ、３…セン
スアンプ、４…書き込み回路、５…コマンドレジスタ、
６…コントローラ、７…ロウデコーダ、８…カラムデコ
ーダ、９…カラムゲート、１０…チャージポンプ回路、
１１…メモリセルアレイ、１２…レギュレータ、１３…
Ｖddh生成回路、１４…Ｖｐｐパッド、１５…Ｖｄｄｐ
生成回路、１６…ソース／ウエルスイッチ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｇ１１Ｃ 17/00 ６３２Ａ 29/788 ６３２Ｃ 29/792 ６３１ Ｈ０２Ｍ 3/07 ６１２Ｚ Ｈ０１Ｌ 29/78 ３７１ Ｆターム(参考） 5B025 AA01 AC01 AD04 AD08 AD09 AD10 AE05 5F083 EP02 EP23 EP77 EP78 ER22 GA01 GA11 5F101 BD33 BE07 5H730 AS04 BB02 DD04

Claims (20)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートとコントロールゲ
   ートを有し、電気的にデータが書き換えられるメモリセ
   ルが複数個行列状に配列されたメモリセルアレイと、 前記メモリセルアレイ内の同一行に配置された前記複数
   のメモリセルのコントロールゲートに共通に接続された
   複数のワード線と、 前記メモリセルアレイ内の同一列に配置された前記複数
   のメモリセルのドレインに共通に接続された複数のビッ
   ト線と、 外部から外部電圧が供給される外部電圧入力端子と、 前記外部電圧入力端子に供給された前記外部電圧を降圧
   して、前記メモリセルのコントロールゲートに接続され
   た前記ワード線に供給するための電圧を生成する第１の
   電圧生成回路と、 前記外部電圧入力端子に供給された前記外部電圧を降圧
   して、前記メモリセルのドレインに接続された前記ビッ
   ト線に供給するための電圧を生成する第２の電圧生成回
   路と、 を具備することを特徴とする半導体装置。
2. 【請求項２】 前記第１の電圧生成回路は、 ドレインが前記外部電圧入力端子に接続された第１導電
   型の第１のトランジスタと、 ソースが前記第１のトランジスタのソースに接続された
   第２導電型の第３のトランジスタと、 ドレインが前記第３のトランジスタのドレインに接続さ
   れた第１導電型の第２のトランジスタと、 を具備することを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】 前記第１の電圧生成回路は、 ドレインが前記外部電圧入力端子に接続された第１導電
   型の第１のトランジスタと、 ドレインが前記第１のトランジスタのソースに接続され
   た第１導電型の第２のトランジスタと、 を有することを特徴とする請求項１に記載の半導体装
   置。
4. 【請求項４】 前記第１の電圧生成回路及び前記第２の
   電圧生成回路は、スイッチ回路を各々具備し、前記スイ
   ッチ回路は、 ドレインが前記外部電圧入力端子に接続され、ゲートが
   第１の信号で制御される第１導電型の第１のトランジス
   タと、 ドレインが前記第１のトランジスタのソースに接続さ
   れ、ソースが出力端子に接続され、ゲートが前記第１の
   信号と異なる第２の信号で制御される第１導電型の第２
   のトランジスタと、 を有することを特徴とする請求項１に記載の半導体装
   置。
5. 【請求項５】 前記第１の電圧生成回路は、第１のスイ
   ッチ回路を具備し、 前記第１のスイッチ回路は、ドレインが前記外部入力端
   子に接続され、ゲートが第１の信号で制御される第１導
   電型の第１のトランジスタと、ソースが第１の出力端子
   に接続され、ゲートが前記第１の信号と異なる第２の信
   号で制御される第１導電型の第２のトランジスタと、ソ
   ースが前記第１のトランジスタのソースに接続され、ド
   レインが前記第２のトランジスタのドレインに接続さ
   れ、ゲートが前記第３の信号で制御される第２導電型の
   第３のトランジスタとを有し、 前記第２の電圧生成回路は、第２のスイッチ回路を具備
   し、 前記第２のスイッチ回路は、ドレインが前記外部入力端
   子に接続され、ゲートが第３の信号で制御される第１導
   電型の第４のトランジスタと、ドレインが前記第４のト
   ランジスタのソースに接続され、ソースが第２の出力端
   子に接続され、ゲートが前記第３の信号と異なる第４の
   信号で制御される第１導電型の第５のトランジスタと、 を有することを特徴とする請求項１に記載の半導体装
   置。
6. 【請求項６】 前記第１のトランジスタの前記ゲートに
   接続された第１のポンプ回路と、 前記第２のトランジスタの前記ゲートに接続された第２
   のポンプ回路と、 前記第３のトランジスタの前記ゲートに接続されたレギ
   ュレータと、 をさらに具備することを特徴とする請求項２に記載の半
   導体装置。
7. 【請求項７】 前記第１及び第２のポンプ回路には、こ
   の第１及び第２のポンプ回路の動作を初期化する初期化
   回路と、前記第１及び第２のトランジスタの前記ゲート
   に印加されている電圧を放電する放電回路とが備えられ
   ていることを特徴とする請求項６に記載の半導体装置。
8. 【請求項８】 前記外部入力端子に第１の電圧が印加さ
   れている期間には、前記第１のトランジスタのゲートに
   前記第１の電圧よりも高い第２の電圧が印加され、前記
   第２のトランジスタのゲートには前記第１の電圧よりも
   高い第３の電圧が印加され、前記第２のトランジスタの
   ソースは前記第１の電圧よりも低い第５の電圧を出力す
   ることを特徴とする請求項２に記載の半導体装置。
9. 【請求項９】 前記外部入力端子に第１の電圧が印加さ
   れている期間には、前記第３のトランジスタのゲートに
   は前記第１の電圧よりも低い第４の電圧が印加されるこ
   とを特徴とする請求項８に記載の半導体装置。
10. 【請求項１０】 前記外部入力端子に接地電圧が印加さ
    れている期間には、前記第１のトランジスタのゲートに
    前記接地電圧よりも高い第６の電圧が印加され、前記第
    ２のトランジスタのゲートには前記接地電圧が印加され
    ることを特徴とする請求項８に記載の半導体装置。
11. 【請求項１１】 前記第５の電圧を電源として前記第６
    の電圧の振幅を持つパルス信号を、前記第６の電圧より
    も高い第７の電圧の振幅を持つパルス信号に変換し前記
    第１及び第２のポンプ回路に入力するクロック信号発生
    回路を具備することを特徴とする請求項１０に記載の半
    導体装置。
12. 【請求項１２】 ソースが前記第３のトランジスタのソ
    ースに接続されており、ドレインが前記第３のトランジ
    スタのドレインに接続されている第１導電型の第６のト
    ランジスタをさらに具備することを特徴とする請求項２
    に記載の半導体装置。
13. 【請求項１３】 前記第５の電圧の分割電圧を発生する
    分割回路と、基準電圧と前記分割電圧を比較増幅し前記
    第３の電圧を出力する増幅回路とを具備することを特徴
    とする請求項８に記載の半導体装置。
14. 【請求項１４】 前記第１のトランジスタのゲートに接
    続された第１のポンプ回路と、 前記第２のトランジスタのゲートに接続された第２のポ
    ンプ回路と、 前記第２のポンプ回路の出力がゲート及びソースに接続
    されている第１導電型の第４のトランジスタと、 この第４のトランジスタのソースから出力される電圧を
    分割した分割電圧を発生する分割回路と、 基準電圧と前記分割電圧とを比較増幅し前記第２のポン
    プ回路に出力する増幅回路と、 を具備することを特徴とする請求項３に記載の半導体装
    置。
15. 【請求項１５】 前記メモリセルアレイを複数のブロッ
    クに分割したときの同一ブロック内の前記複数のメモリ
    セルのソースに共通に接続されたソース線をさらに具備
    することを特徴とする請求項１乃至１４のいずれか１つ
    に記載の半導体装置。
16. 【請求項１６】 前記第２の電圧生成回路の出力電圧が
    入力され、選択された前記ビット線に書き込み電圧を供
    給する書き込み回路をさらに具備することを特徴とする
    請求項１乃至１５のいずれか１つに記載の半導体装置。
17. 【請求項１７】 前記第１の電圧は、前記メモリセルに
    記憶されているデータの消去時に、選択された前記ソー
    ス線に供給されることを特徴とする請求項１５に記載の
    半導体装置。
18. 【請求項１８】 前記第１の電圧は、前記メモリセルに
    記憶されているデータの消去時に、選択された前記メモ
    リセルのソース及びドレインが形成されているウエル領
    域に印加されることを特徴とする請求項１５に記載の半
    導体装置。
19. 【請求項１９】 ドレインが第１の端子に接続され、ゲ
    ートが第１の電圧で制御される第１導電型の第１のトラ
    ンジスタと、 ドレインが前記第１のトランジスタのソースに接続さ
    れ、ソースが第２の端子に接続され、ゲートが前記第１
    の電圧と異なる第２の電圧で制御される第１導電型の第
    ２のトランジスタとを具備し、 動作時には、前記第１の端子に印加された第３の電圧を
    降圧した第４の電圧を前記第２の端子に出力し、非動作
    時には、前記第１の電圧が前記第２の電圧より高く、か
    つ前記第３の電圧が前記第１の電圧より高いことを特徴
    とするスイッチ回路を備えた半導体装置。
20. 【請求項２０】 ドレインが第１の端子に接続され、ゲ
    ートが第１の電圧で制御される第１導電型の第１のトラ
    ンジスタと、 ソースが第２の端子に接続され、ゲートが前記第１の電
    圧と異なる第２の電圧で制御される第１導電型の第２の
    トランジスタと、 ソースが前記第１のトランジスタのソースに接続され、
    ドレインが前記第２のトランジスタのドレインに接続さ
    れ、ゲートが第３の電圧で制御される第２導電型の第３
    のトランジスタとを具備し、 動作時には、前記第１の端子に印加された第４の電圧を
    降圧した第５の電圧を前記第２の端子に出力し、非動作
    時には、前記第１の電圧が前記第２の電圧より高く、か
    つ前記第４の電圧が前記第１の電圧より高いことを特徴
    とするスイッチ回路を備えた半導体装置。