JP2014106990A - 集積回路装置、振動デバイスおよび電子機器 - Google Patents

Abstract

【課題】 高電圧用の専用端子を不要にし、サイズやコストを増加させずに不揮発性メモリーへの書き込みが可能な集積回路装置、振動デバイスおよび電子機器等を提供する。
【解決手段】 接地電圧とは異なる第１の電圧と、前記第１の電圧よりも高い第２の電圧と、を含む複数の電圧を受け取る電源端子Ｐ１と、前記電源端子が前記第２の電圧を受け取る場合にデータの書き込みを行い、前記第１の電圧を受け取る場合に前記書き込み以外の処理を行う不揮発性記憶部１０と、前記電源端子が前記第１の電圧を受け取る場合に通常動作を行う、前記不揮発性記憶部とは異なる第１の回路（レギュレーター３）と、を含む。
【選択図】図１

Description

本発明は、集積回路装置、振動デバイスおよび電子機器等に関する。

近年、例えばアナログ回路のキャリブレーションの用途等で、小容量で安価なＯＴＰ（One Time Programmable）メモリーへの需要がある。ＯＴＰメモリーは１回だけ書き込みが可能な不揮発性メモリーである。例えば、ＦＡＭＯＳ（Floating gate Avalanche injection Metal Oxide Semiconductor）は、不揮発性メモリーの一種であって、紫外線により書き込み情報の消去が可能である。しかし、紫外線照射用窓のない一般に用いられるＩＣパッケージで覆われた後は、小容量のＯＴＰメモリーとして使用可能である。

ここで、不揮発性メモリーはデータを書き込むために高電圧が必要になる。例えば、特許文献１の発明は、集積回路装置（Integrated Circuit、IC）の電源端子（ＶＣＣ）とは別に高電圧用端子（ＶＰＰ１）を設けている。

特開昭６１−１４８６９７号公報 特開昭５９−１１２６３９号公報

しかし、特許文献１の発明のように、ＯＴＰメモリーでは１回しか使用されない高電圧用端子を用意することは、大きくサイズ、コストを増大させるという問題がある。例えば温度補償型発振器（Temperature Compensated X'tal Oscillator、以下ではＴＣＸＯ）等の発振デバイスに用いられる場合、端子数が４〜６程度であることも多く、さらに高電圧用の専用端子が増えることは影響が大きい。

そこで、特許文献２の発明では、集積回路装置の内部に昇圧回路を含むことで専用端子が増えることを回避する。特許文献２の発明は、集積回路装置の電源電圧（５Ｖ）から昇圧回路で不揮発性メモリーの書き込み用の高電圧（１５Ｖ）を生成する。しかし、専用端子は不要になるが、昇圧回路を備えることによってサイズ、コストが増大してしまう。

本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、高電圧用の専用端子を不要にし、サイズやコストを増加させずに不揮発性メモリーへの書き込みが可能な集積回路装置、振動デバイスおよび電子機器等を提供することができる。

（１）本発明は、集積回路装置であって、接地電圧とは異なる第１の電圧と、前記第１の電圧よりも高い第２の電圧と、を含む複数の電圧を受け取る電源端子と、前記電源端子が前記第２の電圧を受け取る場合にデータの書き込みを行い、前記第１の電圧を受け取る場合に前記書き込み以外の処理を行う不揮発性記憶部と、前記電源端子が前記第１の電圧を受け取る場合に通常動作を行う、前記不揮発性記憶部とは異なる第１の回路と、を含む。

本発明の集積回路装置は電源端子と、不揮発性記憶部と、第１の回路とを含む。電源端子は複数の電圧を受け取る。つまり、電源端子は１つの端子でありながら複数の電圧レベ
ルを受け取ることが可能である。この複数の電圧には、少なくとも、接地電圧（例えば０Ｖ）とは異なる第１の電圧（例えば３Ｖ）と、第１の電圧よりも高い第２の電圧（例えば７Ｖ）とが含まれる。

不揮発性記憶部は、不揮発性メモリーであって少なくとも１回のデータの書き込み（以下、ライト）が行われる。つまり、不揮発性記憶部はＯＴＰメモリーであってもよいし、電気的に消去可能な不揮発性メモリーであってもよい。不揮発性記憶部は、ライト以外にも、例えばデータの読み出し動作（以下、リード）といった処理を行う。

不揮発性記憶部はライト時に高い電圧を必要とする。本発明の集積回路装置では、電源端子が第２の電圧を受け取る場合に不揮発性記憶部はライトを行い、電源端子が第１の電圧を受け取る場合に不揮発性記憶部はライト以外の処理（例えばリード）を行う。

本発明の集積回路装置には、不揮発性記憶部とは異なる第１の回路が含まれている。第１の回路は、電源端子が第１の電圧を受け取る場合に通常動作を行う。つまり、電源端子が第１の電圧を受け取る場合には、不揮発性記憶部はライト以外の処理を行い、第１の回路は通常動作を行う。ここで、不揮発性記憶部のデータは通常更新されることはないので、第１の電圧は集積回路装置の通常動作に対応した電源電圧である。

すると、本発明の集積回路装置は、通常の電源電圧（第１の電圧）と不揮発性記憶部のライト用の高電圧（第２の電圧）とを１つの電源端子で受け取るので、高電圧用の専用端子を不要にする。また、集積回路装置の外部から高電圧（第２の電圧）を受け取るので、内部の昇圧回路が不要になり、サイズやコストを増加させずに不揮発性記憶部への書き込みが可能である。

（２）この集積回路装置において、前記第１の回路は、前記通常動作として、前記電源端子が受け取る前記第１の電圧に基づいて、前記第１の電圧よりも低い内部電圧を生成するレギュレーターを含んでいてもよい。

本発明の集積回路装置の第１の回路はレギュレーターを含む。レギュレーターは通常動作として、第１の電圧に基づいて第１の電圧よりも低い内部電圧を生成してもよい。このとき、集積回路装置に含まれる内部電圧で動作する回路は、第１の電圧から第２の電圧へと変化しても影響を受けない。また、内部電圧は第１の電圧よりも低いため、これらの回路の消費電力を低く抑えることができる。

（３）この集積回路装置において、前記不揮発性記憶部は、スイッチを介して前記電源端子または前記レギュレーターと電気的に接続され、前記書き込みを行う場合に、前記電源端子と接続されて前記第２の電圧が供給され、前記書き込み以外の処理を行う場合に、前記レギュレーターと接続されて前記内部電圧が供給されてもよい。

本発明の集積回路装置はスイッチを含み、不揮発性記憶部に供給する電圧を切り換えることができる。つまり、ライト以外の処理（例えばリード）を行う場合には、不揮発性記憶部はレギュレーターと接続されて内部電圧が供給されている。そして、ライトの場合にだけ、不揮発性記憶部は電源端子と接続されて前記第２の電圧が供給されるように制御される。

このとき、不揮発性記憶部のうちライトに関する必要な回路についてだけ、電源電圧がスイッチと連動して変化するようにできる。したがって、不揮発性記憶部の全ての回路を第２の電圧以上の耐圧を有する素子で構成する必要がないので、さらに回路規模を抑えることが可能である。

（４）この集積回路装置において、前記第１の回路は、前記電源端子と電気的に接続され、前記第２の電圧以上の耐圧を有する素子を含んでいてもよい。

（５）この集積回路装置において、前記第２の電圧を、前記不揮発性記憶部が前記書き込みを行うことができる下限の電圧としてもよい。

これらの発明の集積回路装置は、電源端子と電気的に接続されている。このとき、第１の回路には、第１の電圧よりも高い第２の電圧が供給される。そのため、第１の回路は第２の電圧以上の耐圧を有する素子を含んでいてもよい。なお、第１の回路であっても、第２の電圧が供給され得る部分以外の素子の耐圧は、第２の電圧以上である必要はない。

そして、第１の回路は、不揮発性記憶部でデータの書き込みが可能な下限の電圧を第２の電圧としてもよい。電源端子から第２の電圧が供給され得る回路を構成する素子について、必要な耐圧ができるだけ低くなるように、第２の電圧を可能な限り低くする。

（６）この集積回路装置において、前記不揮発性記憶部は、前記データを不揮発に記憶しソースに対して前記第１の電圧または前記接地電圧が供給される第１のトランジスターと、前記第１のトランジスターの選択に用いられる第２のトランジスターと、を含むメモリーセルと、前記メモリーセルから前記データをリードする場合に、前記第２のトランジスターのゲートに対してゲート電圧を与えるリミッター回路とを含み、前記リミッター回路が供給する前記第２のトランジスターのゲート電圧は前記第１のトランジスターのソース電圧に対して前記第２のトランジスターの閾値電圧に基づく所定の電圧差を有してもよい。

（７）この集積回路装置において、前記不揮発性記憶部は、フローティングゲート構造の前記第１のトランジスターを有する前記メモリーセルを含んでもよい。

（８）この集積回路装置において、前記不揮発性記憶部は、ＭＯＮＯＳ構造の前記第１のトランジスターを有する前記メモリーセルを含んでもよい。

これらの発明の集積回路装置は、不揮発性記憶部にメモリーセルとリミッター回路とを含む。メモリーセルは、不揮発性の記憶素子である第１のトランジスターと、第１のトランジスターの選択用の第２のトランジスターと、を含む。例えば、第１のトランジスターはＦＡＭＯＳ（Floating gate Avalanche injection Metal Oxide Semiconductor）構造のトランジスターであってもよいし、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のトランジスターであってもよいし、その他のメモリートランジスターであってもよい。例えば、第２のトランジスターはＭＯＳ構造のトランジスターであって、第１のトランジスターと直列に接続されてもよい。

リミッター回路は、電圧リミッター回路であって、例えばダイオード接続されたトランジスター、ダイオード、抵抗等で構成されていてもよい。不揮発性記憶部は、リミッター回路を含むことで、第１のトランジスターのソース電圧（第１の電圧または接地電圧が供給される）に対して所定の電圧差を有するゲート電圧を第２のトランジスターに与える。ここで、所定の電圧差は、第２のトランジスターの閾値電圧に基づいて定められており、例えば第１のトランジスターのデータをリードして“０”であるか“１”であるかを判断するのに必要十分な値であってもよい。

なお、“０”と“１”は２進数や論理を示す表記であるが、以下においてはデジタル回路の電圧レベルとも対応させており、ローレベルが“０”に、ハイレベルが“１”に対応
するものとする。

ここで、不揮発性記憶部のリードは、電源端子が第１の電圧（例えば３Ｖ）を受け取る場合に行われる。従来の集積回路装置の不揮発性記憶部では、データをリードする場合に、例えば第１のトランジスターのソース電圧に対して例えば３Ｖの電圧差が生じるように、第２のトランジスターのゲート電圧を与えていた。このとき、電圧差の大きいゲート電圧を用いるため、第１のトランジスターの絶縁膜に電荷が蓄積される可能性が高まり、誤った書き込み（リードディスターブ）が発生しやすかった。

しかし、本発明の集積回路装置の不揮発性記憶部では、リード時に、第１のトランジスターのソース電圧に対して所定の電圧差を有するゲート電圧を第２のトランジスターに与える。この所定の電圧差は、第２のトランジスターの閾値電圧に基づいて定められ例えば３Ｖに比べて十分に小さい。そのため、リードディスターブの発生を抑制することができる。

このように、これらの発明の集積回路装置は、高電圧用の専用端子を不要にし、サイズやコストを増加させずに不揮発性記憶部への書き込みが可能であるだけでなく、リードディスターブの発生も抑制できる。

（９）本発明は、前記の集積回路装置を含む振動デバイスである。

（１０）本発明は、前記の集積回路装置を含む電子機器である。

これらの発明は、高電圧用の専用端子を不要にし、サイズやコストを増加させない集積回路装置を含む。そのため、小型でコストを抑えた振動デバイス、電子機器を実現できる。

第１実施形態の集積回路装置のブロック図。 第１実施形態の集積回路装置の電圧の変化を示す図。 第１実施形態の不揮発性記憶部の説明図。 第１実施形態のリミッター回路の構成を説明する図。 第１実施形態のリミッター回路の出力について説明する図。 第１実施形態のメモリーセルのリード動作を説明する図。 第１実施形態の動作モードと印加する電圧との関係を示す図。 第１実施形態の変形例のリミッター回路の構成を説明する図。 第１実施形態の変形例のメモリーセルのリード動作を説明する図。 第１実施形態の変形例の動作モードと印加する電圧との関係を示す図。 第２実施形態の集積回路装置のブロック図。 第２実施形態の集積回路装置の電圧の変化を示す図。 図１３（Ａ）〜図１３（Ｂ）は、振動デバイスの構成例を示す図。 前記実施形態の集積回路装置を含む電子機器のブロック図。 図１５（Ａ）〜図１５（Ｂ）は電子機器の外観を例示する図。 第１実施形態のレギュレーターの構成例を示す図。 第１実施形態の別の変形例の集積回路装置のブロック図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．集積回路装置（第１実施形態）
１．１．集積回路装置の構成
図１は、本実施形態の集積回路装置１の構成を示すブロック図である。集積回路装置１は、電源端子Ｐ１を介して供給される電圧（以下、外部電圧）で動作する不揮発性記憶部１０を含む。また、集積回路装置１は、外部電圧に基づいて内部電圧Ｖ_INT（例えば１．８Ｖ）を生成するレギュレーター３、内部電圧Ｖ_INTで動作するデータ処理部９を含む。なお、集積回路装置１は接地されており、接地電位（例えば０Ｖ）は全ての機能ブロックに供給されるものとする。

集積回路装置１は、外部電圧として、Ｖ_DD（例えば３Ｖ、本発明の第１の電圧に対応）とＶ_DDよりも高いＨＶ_DD（例えば７Ｖ、本発明の第２の電圧に対応）とを１つの電源端子Ｐ１で排他的に受け取る。

ここで、レギュレーター３は、電源端子Ｐ１を介してＶ_DDを受け取り、内部電圧Ｖ_INTを生成することを通常の動作とする。つまり、レギュレーター３は、本発明の第１の回路に対応する。

不揮発性記憶部１０は、ＯＴＰメモリーであり１回だけライトされる。そのため、ライト以外の動作（例えばリード）が通常の動作となる。そして、不揮発性記憶部１０は、ライト時にはＨＶ_DDが必要であるが、ライト以外の動作ではＶ_DDが供給されればよい。

このように、集積回路装置１の通常の動作では、電源電圧はＶ_DDが供給されればよいが、不揮発性記憶部１０のライト用にＨＶ_DDも必要である。集積回路装置１は、高電圧（ＨＶ_DD）用の専用端子を持たず、通常の電源電圧（Ｖ_DD）用の端子（電源端子Ｐ１）と兼用している。そのため、集積回路装置１は端子数を減らすことができる。

データ処理部９は、例えばアナログ部５とロジック部７とを含む。アナログ部５は、集積回路装置１の外部からアナログ入力データＤ_aiを受け取り、所定の処理を実行してアナログ出力データＤ_aoを出力する。なお、アナログ出力データＤ_aoはアナログ入力データＤ_aiと直接の関係がないデータであってもよい。ロジック部７は、集積回路装置１の外部からデジタル入力データＤ_diを受け取り、所定の処理を実行してデジタル出力データＤ_doを出力する。なお、デジタル出力データＤ_doはデジタル入力データＤ_diと直接の関係がないデータであってもよい。そして、アナログ部５とロジック部７とは相互にデータのやりとりを行ってもよい。

ここで、不揮発性記憶部１０はアナログ部５の設定値Ｐ_aおよびロジック部７の設定値Ｐ_dを記憶しているものとする。設定値Ｐ_a、Ｐ_dはそれぞれアナログ部５、ロジック部７の処理に影響を与える値であり、キャリブレーション用のデータであってもよいし、使用環境に応じた演算補正用のデータであってもよい。不揮発性記憶部１０は、さらにレギュレーター３用の設定値Ｐ_rを記憶していてもよい。

なお、不揮発性記憶部１０は、制御信号ＷＣに基づいて１回だけ設定値Ｐ_a、Ｐ_d、Ｐ_rのライトを行う。不揮発性記憶部１０の内部においてライト、リードなどの動作モードは後述する信号ＲＤおよび信号ＷＲで制御されるが、信号ＲＤおよび信号ＷＲは制御信号ＷＣに基づいて変化する。集積回路装置１では、制御信号ＷＣは外部から与えられるが、集積回路装置１の内部で生成されてもよい。制御信号ＷＣは、電源端子Ｐ１にＨＶ_DDが供給されている場合に、不揮発性記憶部１０の動作モードがライトとなるように変化する。

図２は、本実施形態の集積回路装置１の電圧の変化を示す図である。なお、図１と同じ
要素には同じ符号を付しており説明を省略する。また、図２では接地電位を０Ｖ、Ｖ_DDを３Ｖ、ＨＶ_DDを７Ｖ、Ｖ_INTを１．８Ｖと具体的な数値で示しているが、これらの数値に限るものではない。また、以下の説明では適宜Ｖ_DD、ＨＶ_DD等と言い換えて説明する。

図２のように、集積回路装置１には、時刻ｔ₀で電源端子Ｐ１に外部電源の３Ｖ（Ｖ_DD）が供給される。時刻ｔ₀が集積回路装置１の電源投入時であり、時刻ｔ₀以降にレギュレーター３、不揮発性記憶部１０が動作可能になる。そして、時刻ｔ₀から少し経過した時刻ｔ₁で、レギュレーター３が生成する内部電圧は１．８Ｖ（Ｖ_INT）で安定する。そして、時刻ｔ₁以降にデータ処理部９（アナログ部５、ロジック部７）が動作可能になる。

時刻ｔ₂〜時刻ｔ₃では、電源端子Ｐ１に外部電源の７Ｖ（ＨＶ_DD）が供給される。そして、時刻ｔ₂〜時刻ｔ₃の期間内に制御信号ＷＣがアクティブになり、不揮発性記憶部１０は設定値Ｐ_a、Ｐ_d、Ｐ_rのライトを行う。

集積回路装置１の構成においては、データ処理部９にはレギュレーター３からの内部電圧が供給される。そのため、電源端子Ｐ１にＨＶ_DDが供給されることは、データ処理部９に影響を与えない。しかし、レギュレーター３、不揮発性記憶部１０については、外部電圧を受け取ることによる影響を考慮する必要がある。このことについて、以下に説明する。

１．２．レギュレーター
レギュレーター３は、高電圧のＨＶ_DDを受け取ることから、入力電圧の最大定格がＨＶ_DD以上でなければならない。ここで、ＨＶ_DDは不揮発性記憶部１０のメモリーセルにデータをライトすることができる十分に高い電圧でなければならない。しかし、レギュレーター３の入力電圧の最大定格に影響することを考慮すると、ＨＶ_DDは低い方がよい。そのため、ＨＶ_DDは不揮発性記憶部１０のメモリーセルにデータをライトすることができる下限の電圧であることが好ましい。なお、この下限の電圧は、集積回路装置１の設計段階においても例えばシミュレーション等から得られる。また、既に同じメモリーセルの不揮発性メモリーが製造されていれば、その評価に基づいて得ることもできる。

本実施形態では、ＨＶ_DDは７Ｖであって、レギュレーター３は入力電圧の最大定格を７Ｖとするものを用いている。図１６は、レギュレーター３の構成を示す図である。レギュレーター３は、入力電圧の最大定格に注意を必要とするが、その構成は特殊なものではなく、簡単に説明すると以下のとおりである。

図１６のように、レギュレーター３は入力電圧ｖ_in、接地電圧ｖ_ssから出力電圧ｖ_outを生成する。ここで、図１の電源端子Ｐ１介して供給される電圧が入力電圧ｖ_inに対応し、内部電圧Ｖ_INTが出力電圧ｖ_outに対応する。なお、図１では接地電圧ｖ_ssについては省略している。

図１６のレギュレーター３で、誤差増幅器（エラーアンプＥＡ）は、出力電圧ｖ_outを帰還抵抗Ｒ_sとＲ_fによって抵抗分割した電圧Ｖ_fbと、基準電圧Ｖ_refとを比較する。エラーアンプＥＡによる比較によって、入力電圧ｖ_inの変化に影響を受けずに一定の出力電圧ｖ_outを生成する。なお、基準電圧Ｖ_refは、例えばツェナーダイオードを含んで構成される基準電圧回路３０と、ツェナーダイオードに電流を供給する定電流源３２によって生成される。また、出力トランジスター１３６は入力と出力の電圧差に基づいて熱変換を行い、出力電圧ｖ_outを安定させる。

レギュレーター３はさらに、負荷の短絡による過電流を防止する過電流保護回路、温度上昇を検知して出力を遮断する過熱保護回路等を含んでいてもよい。

１．３．不揮発性記憶部
１．３．１．全体構成
図３は、不揮発性記憶部１０の構成を示す図である。図１〜図２と同じ要素には同じ符号を付しており説明を省略する。不揮発性記憶部１０は、不揮発性記憶素子であるＦＡＭＯＳ（Floating gate Avalanche injection Metal Oxide Semiconductor）構造のトランジスター（ＦＡＭＯＳトランジスターＦＴｒ）を含むメモリーセルＭＣを複数含んでいる。不揮発性記憶部１０は、内部電圧ではなく外部電圧が供給されるため、リードディスターブの問題を解決するために、以下のような構成をとる。

不揮発性記憶部１０は、メモリーセルＭＣを図３のＹ方向（以下、行方向）および図３のＸ方向（以下、列方向）にアレイ状に配置している。本実施形態の不揮発性記憶部１０は、行方向にｍ個（ｍは自然数）、列方向にｎ個（ｎは自然数）のメモリーセルＭＣを並べた構造になっている。

また、メモリーセルＭＣは、ソース線ＳＬ、ワード線ＷＬ₁〜ＷＬ_m、ビット線ＢＬ₁〜ＢＬ_nと図３のように接続している。ワード線ＷＬ₁〜ＷＬ_mがアクティブか、非アクティブかは、それぞれ図外の制御部からのワード線制御信号ＷＩ₁〜ＷＩ_mに基づいて定まる。なお、ワード線制御信号ＷＩ₁〜ＷＩ_mはアクティブ・ハイの信号である。

ここで、ワード線調整部ＣＴは、ワード線ＷＬ₁〜ＷＬ_mの電圧を調整する。ワード線調整部ＣＴは、それぞれワード線制御信号ＷＩ₁〜ＷＩ_mが入力されるインバーターＩＶ₁〜ＩＶ_mを含む。インバーターＩＶ₁〜ＩＶ_mはそれぞれワード線ＷＬ₁〜ＷＬ_mと接続されている。そして、ワード線調整部ＣＴは、共通のリミッター回路ＬＣを含む。リミッター回路ＬＣは、インバーターＩＶ₁〜ＩＶ_mの出力電圧を調整できる。

なお、図３は不揮発性記憶部１０の一部を示したものであり、不揮発性記憶部１０の全ての構成要素を図示したものではない。また、以下において、全てのメモリーセルＭＣに共通な構造や制御については、ｉ行（１≦ｉ≦ｍ、ｉは自然数）、ｊ列（１≦ｊ≦ｎ、ｊは自然数）のメモリーセルＭＣ_ijについてのみ説明や図示を行うものとする。また、ワード線調整部ＣＴについても、構造や制御について、その一部であるワード線調整部ＣＴ_iについてのみ説明や図示を行うものとする。

メモリーセルＭＣ_ijは、ワード線ＷＬ_iとビット線ＢＬ_jとによって選択されて、書き込み（ライト）および読み出し（リード）が行われる。なお、ビット線ＢＬ_jについても、図外の制御部によって電圧制御されるものとする。

メモリーセルＭＣ_ijは、フローティングゲートＦＧを含むＦＡＭＯＳトランジスターＦＴｒ（本発明の第１のトランジスターに対応）とワード線ＷＬ_iによって選択される選択トランジスターＣＴｒ（本発明の第２のトランジスターに対応）が直列に接続された構造となっている。

ここで、フローティングゲートＦＧに電荷が注入された状態では、読み出しされた時に電流が流れるので、このことを検出してメモリーセルＭＣ_ijの値が“０”であるとする。また、フローティングゲートＦＧに電荷が注入されていない状態では、読み出しされた時に電流が流れないので、このことを検出してメモリーの値が“１”であるとする。例えば、書き込み（すなわち、フローティングゲートＦＧへの電荷の注入）をしていない初期のメモリーセルＭＣ_ijを読み出す時の期待値は“１”である。

図３のように、メモリーセルＭＣ_ijにおいて、ＦＡＭＯＳトランジスターＦＴｒ、選択
トランジスターＣＴｒはＰ型トランジスターであるが、Ｐ型トランジスターでなくＮ型トランジスターで構成することもできる。なお、ソース線ＳＬは共通であって、全てのメモリーセルＭＣのＦＡＭＯＳトランジスターＦＴｒのソースと接続される。

１．３．２．リミッター回路の構成
図４は、リミッター回路ＬＣの詳細な構成を示す図である。図３で示したワード線調整部ＣＴの構造は各ワード線で共通であるため、リミッター回路ＬＣを含む一部であるワード線調整部ＣＴ_iについてのみ図示して説明する。なお、ワード線ＷＬ_iに接続されるメモリーセルＭＣ_ij以外のメモリーセルＭＣについては、メモリーセルＭＣ_ijと構造、制御が同じであるため図示と説明を省略している。また、図１〜図３と同じ要素には同じ符号を付しており説明を省略する。

図４のワード線調整部ＣＴ_iには、外部からＶ_DD（本発明の第１の電圧に対応、例えば３Ｖ）とＧＮＤ（本発明の接地電圧に対応、例えば０Ｖ）が供給されている。ワード線調整部ＣＴ_iは、ワード線制御信号ＷＩ_iが入力され、出力がワード線ＷＬ_iに接続されているインバーターＩＶ_iを含む。

ここで、図外の制御部によってアクティブ・ハイであるワード線制御信号ＷＩ_iが“０”（ローレベル）とされた場合には、メモリーセルＭＣ_ijのＰ型の選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iの電圧はＶ_DDとなる。そのため、選択トランジスターＣＴｒはオフ状態となる。つまり、ワード線制御信号ＷＩ_iが“０”（ローレベル）である場合、メモリーセルＭＣ_ijは選択されず、ワード線ＷＬ_iは非アクティブである。

一方、ワード線制御信号ＷＩ_iが“１”（ハイレベル）である場合には、ワード線ＷＬ_iの電圧はノードＮ₃の電圧になる。ノードＮ₃の電圧は、リミッター回路ＬＣの出力電圧である。そこで、以下にリミッター回路ＬＣの構成を説明し、不揮発性記憶部の動作モードが“リード”であるとしてノードＮ₃の電圧を求める。

リミッター回路ＬＣは、多段に接続された複数の回路素子（以下、回路素子群Ｌ₁）と、一端がノードＮ₃に接続された抵抗Ｒを含む。リミッター回路ＬＣは、図外の制御部から動作モードによって値が変化する信号ＲＤおよび信号ＷＲを受け取る。動作モードがリード（メモリーセルＭＣ_ijからデータをリードする場合）であれば、信号ＲＤは“１”（ハイレベル）であり、信号ＷＲは“０”（ローレベル）である。

動作モードがリードであるとすると、信号ＲＤは“１”であるため、抵抗Ｒの他端は接地されることになる。ここで、回路素子群Ｌ₁の一端のノードＮ₁の電圧はＶ_DDである。そして、回路素子群Ｌ₁の他端のノードＮ₂については、動作モードがリードで信号ＷＲが“０”であるため、ノードＮ₃と電気的に接続される。すなわち、動作モードがリードの場合、ノードＮ₃の電圧は、ノードＮ₂の電圧となる。

図４のように、回路素子群Ｌ₁は、回路素子として２つのダイオード接続されたＰ型のトランジスター（トランジスターＬ₁₀およびトランジスターＬ₁₁）を含む。そして、トランジスターＬ₁₀とトランジスターＬ₁₁とは直列に接続されている。そのため、このＰ型のトランジスターの閾値電圧をＶ_thpとすると、ノードＮ₂の電圧は最終的におおよそＶ_DD−２×｜Ｖ_thp｜となる。したがって、動作モードがリードであって、ワード線制御信号ＷＩ_iが“１”である場合には、ワード線ＷＬ_iの電圧はＶ_DD−２×｜Ｖ_thp｜になると考えることができる。

ここで、抵抗Ｒは、トランジスターＬ₁₀、Ｌ₁₁よりも弱い電流能力をもつ高抵抗である
。動作モードがリードの場合、リミッター回路ＬＣに含まれる抵抗ＲはノードＮ₃の電圧（ここではノードＮ₂の電圧と同じ）をおおよそＶ_DD−２×｜Ｖ_thp｜に安定させる機能を有する。

図５は、ノードＮ₃の電圧に対して、トランジスターＬ₁₀およびトランジスターＬ₁₁を流れる電流Ｉ_L1と、抵抗Ｒを流れる電流Ｉ_Rとを示したものである。ノードＮ₃の電圧が例えばＶ_DD−２×｜Ｖ_thp｜よりも高いＶ_x1になった場合を考える。このとき、トランジスターＬ₁₀およびトランジスターＬ₁₁には電流は流れない（電流Ｉ_L1）が、抵抗Ｒには電流が流れる（電流Ｉ_R）。そのため、ノードＮ₃の電圧はＶ_x1から図５の矢印ａ₁の向きに変化していく。すなわち、ノードＮ₃の電圧は徐々に低下することになる。

次に、ノードＮ₃の電圧が例えばＶ_DD−２×｜Ｖ_thp｜よりも低いＶ_x0になった場合を考える。このとき、トランジスターＬ₁₀およびトランジスターＬ₁₁に電流が流れ（電流Ｉ_L1）、抵抗Ｒにも電流が流れる（電流Ｉ_R）。抵抗Ｒは、トランジスターＬ₁₀、Ｌ₁₁よりも弱い電流能力をもつ高抵抗であるため、ノードＮ₃の電圧はＶ_x0から図５の矢印ａ₀の向きに変化していく。すなわち、ノードＮ₃の電圧は徐々に上昇することになる。

そして、ノードＮ₃の電圧が、図５の矢印ａ₀または矢印ａ₁の向きに変化して、電流Ｉ_L1と電流Ｉ_Rの交点Ｂ₀まで達すると、トランジスターＬ₁₀、Ｌ₁₁を流れる電流と抵抗Ｒを流れる電流とが等しいので安定する。ここで、交点Ｂ₀に対応するノードＮ₃の電圧は、おおよそＶ_DD−２×｜Ｖ_thp｜である。そのため、リミッター回路ＬＣは抵抗Ｒを含むことで、最終的におおよそＶ_DD−２×｜Ｖ_thp｜の電圧を生成することができる。したがって、不揮発性記憶部１０は、動作モードがリードであって、ワード線制御信号ＷＩ_iが“１”である場合には、ワード線ＷＬ_iの電圧を安定的にＶ_DD−２×｜Ｖ_thp｜とすることができる。

１．３．３．リード動作の詳細
ここで、ワード線ＷＬ_iの電圧をＶ_DD−２×｜Ｖ_thp｜に制限することで、リードディスターブの発生を抑制できることを、図６を参照して説明する。図６は、メモリーセルＭＣ_ijについて、ソース線ＳＬの電圧をＶ_DDとし、ビット線ＢＬ_jの電圧をＧＮＤとして、メモリーセルＭＣ_ijのデータをリードしている様子を示している。このとき、ビット線ＢＬ_jを流れるリード信号の電流ＩＲ_Pによって、メモリーセルＭＣ_ijのデータが“０”であるか“１”であるかを判断する。

選択トランジスターＣＴｒのゲートに接続されたワード線ＷＬ_iの電圧がＶ_DD−２×｜Ｖ_thp｜であるので、図６のノードＮ_pの電圧はＶ_DD−｜Ｖ_thp｜以上でなければリードできない。つまり、ノードＮ_pの電圧がＶ_DD−｜Ｖ_thp｜より低いと、選択トランジスターＣＴｒについて｜Ｖ_gs｜＜｜Ｖ_thp｜となり、選択トランジスターＣＴｒはオフ状態になる。なお、Ｖ_gsはゲート−ソース間の電圧である。また、Ｖ_thpはＰ型のトランジスターの閾値電圧であり、トランジスターＬ₁₀およびトランジスターＬ₁₁についての閾値電圧と同じである。

すると、メモリーセルＭＣ_ijのデータをリードする条件は、ノードＮ_pの電圧がＶ_DD−｜Ｖ_thp｜以上となることであるが、この条件は、ＦＡＭＯＳトランジスターＦＴｒに加わるドレイン−ソース間の電圧の大きさ｜Ｖ_ds｜が｜Ｖ_thp｜に制限されることを意味する。

例えば、従来の不揮発性メモリーは、データをリードする場合に、例えば第１のトランジスターのソース電圧（Ｖ_DD）に対してＶ_DD−ＧＮＤ間に等しい電圧差が生じるようなゲート電圧（ＧＮＤ）を第２のトランジスターに与える。このとき、ＦＡＭＯＳトランジス
ターＦＴｒに加わるドレイン−ソース間の電圧の大きさ｜Ｖ_ds｜は｜Ｖ_DD−Ｖ_thp｜にもなり得るため、リードディスターブが発生しやすかった。

一方、ＦＡＭＯＳトランジスターＦＴｒに加わるドレイン−ソース間の電圧の大きさ｜Ｖ_ds｜が｜Ｖ_thp｜に制限される本実施形態の不揮発性記憶部１０は、｜Ｖ_thp｜が｜Ｖ_DD−Ｖ_thp｜に比べて小さな値であるため、リードディスターブの発生を抑制することができる。

このように、不揮発性記憶部１０は、選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iのリード時の電圧をＶ_DD−２×｜Ｖ_thp｜にすることで、ＦＡＭＯＳトランジスターＦＴｒに加わる電圧の大きさを｜Ｖ_thp｜に制限して、リードディスターブの発生を抑制することができる。

１．３．４．他の動作モード
図７は、本実施形態の不揮発性記憶部１０における動作モードと印加する電圧との関係をまとめたものである。前記のように動作モードがリードの場合には、リミッター回路ＬＣの出力としてＶ_DD−２×｜Ｖ_thp｜という電圧が得られる。そして、この電圧はワード線ＷＬ_iに印加され、ソース線ＳＬの電圧をＶ_DDとし、ビット線ＢＬ_jの電圧をＧＮＤとすることで、メモリーセルＭＣ_ijのデータをリードできる。

動作モードがライトの場合には、不揮発性記憶部１０にＨＶ_DDが供給されている。そして、信号ＲＤは“０”であり、信号ＷＲは“１”である。そのため、ノードＮ₃の電圧はＧＮＤとなる（図４参照）。よって、ワード線ＷＬ_iの電圧はＧＮＤであり、ソース線ＳＬの電圧をＧＮＤ、ビット線ＢＬ_jの電圧をＨＶ_DDにすることで、メモリーセルＭＣ_ijにデータをライトすることができる。なお、ビット線ＢＬ_jの電圧をＧＮＤとすれば、データのライトは行われない。

動作モードがリードでもライトでもない場合（この例では待機状態とする）には、信号ＲＤと信号ＷＲはともに“０”である。このとき、抵抗Ｒに電流は流れず、リミッター回路ＬＣの出力（ノードＮ₃）の電圧はＶ_DD−２×｜Ｖ_thp｜以上となる（図４参照）。また、ワード線ＷＬ_iの電圧はＶ_DD（非アクティブ）であり、ソース線ＳＬの電圧をＶ_DD、ビット線ＢＬ_jの電圧をＶ_DDにすることで、メモリーセルＭＣ_ijは待機状態となる。

このように、不揮発性記憶部１０は、従来の不揮発性メモリーと同じようにリード、ライト、待機状態という動作モードを有する。そして、前記のように、選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iのリード時の電圧をＶ_DD−２×｜Ｖ_thp｜にすることで、ＦＡＭＯＳトランジスターＦＴｒに加わる電圧の大きさを｜Ｖ_thp｜に制限して、リードディスターブの発生を抑制することができる。

１．４．不揮発性記憶部（変形例）
不揮発性記憶部１０のメモリーセルＭＣが含む第１のトランジスターは、ＦＡＭＯＳ構造のトランジスターに限らず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のトランジスターであってもよい。以下にこの変形例について説明する。なお、重複説明を避けるために、全体構成やノードＮ₃の電圧と電流の関係の説明については省略する。

１．４．１．リミッター回路の構成
図８は、変形例のリミッター回路ＬＣの詳細な構成を示す図である。なお、ワード線ＷＬ_iに接続されるメモリーセルＭＣ_ij以外のメモリーセルＭＣについては、メモリーセルＭＣ_ijと構造、制御が同じであるため図示と説明を省略している。また、図１〜図７と同
じ要素には同じ符号を付しており説明を省略する。なお、書込ワード線ＷＬ_iwについても、ワード線ＷＬ_iと同じ電圧が与えられるように不図示の書込ワード線調整部ＣＴ_w（構成はワード線調整部ＣＴと同じ）による制御が行われるものとし、以下の説明を省略する。

図外の制御部によってアクティブ・ローであるワード線制御信号ｎＷＩ_iが“１”（ハイレベル）とされた場合には、メモリーセルＭＣ_ijのＮ型の選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iの電圧はＧＮＤとなる。そのため、選択トランジスターＣＴｒはオフ状態となる。つまり、ワード線制御信号ｎＷＩ_iが“１”（ハイレベル）である場合、メモリーセルＭＣ_ijは選択されず、ワード線ＷＬ_iは非アクティブである。

一方、ワード線制御信号ｎＷＩ_iが“０”（ローレベル）である場合には、ワード線ＷＬ_iの電圧はノードＮ₃の電圧になる。ノードＮ₃の電圧は、リミッター回路ＬＣの出力電圧である。

リミッター回路ＬＣは、多段に接続された複数の回路素子（以下、回路素子群Ｌ₂）と、一端がノードＮ₃に接続された抵抗Ｒを含む。リミッター回路ＬＣは、図外の制御部から動作モードによって値が変化する信号ｎＲＤおよび信号ｎＷＲを受け取る。動作モードがリード（メモリーセルＭＣ_ijからデータをリードする場合）であれば、信号ｎＲＤは“０”（ローレベル）であり、信号ｎＷＲは“１”（ハイレベル）である。

動作モードがリードであるとすると、信号ｎＲＤは“０”であるため、抵抗Ｒの他端の電圧はＶ_DDになる。ここで、回路素子群Ｌ₂の一端のノードＮ₁の電圧はＧＮＤである。そして、回路素子群Ｌ₂の他端のノードＮ₂については、動作モードがリードで信号ｎＷＲが“１”であるため、ノードＮ₃と電気的に接続される。すなわち、動作モードがリードの場合、ノードＮ₃の電圧は、ノードＮ₂の電圧となる。

図８のように、回路素子群Ｌ₂は、回路素子として２つのダイオード接続されたＮ型のトランジスター（トランジスターＬ₂₀およびトランジスターＬ₂₁）を含む。そして、トランジスターＬ₂₀とトランジスターＬ₂₁とは直列に接続されている。そのため、このＮ型のトランジスターの閾値電圧をＶ_thnとすると、ノードＮ₂の電圧は最終的におおよそ２×Ｖ_thnとなる。したがって、動作モードがリードであって、ワード線制御信号ｎＷＩ_iが“０”である場合には、ワード線ＷＬ_iの電圧は２×Ｖ_thnになると考えることができる。

ここで、抵抗Ｒは、トランジスターＬ₂₀、Ｌ₂₁よりも弱い電流能力をもつ高抵抗である。動作モードがリードの場合、リミッター回路ＬＣに含まれる抵抗ＲはノードＮ₃の電圧（ここではノードＮ₂の電圧と同じ）をおおよそ２×Ｖ_thnに安定させる機能を有するが、図５を用いた説明と同様であるため詳細は省略する。

１．４．２．リード動作の詳細
ワード線ＷＬ_iの電圧を２×Ｖ_thnに制限することで、リードディスターブの発生を抑制できることを、図９を参照して説明する。図９は、メモリーセルＭＣ_ijについて、ソース線ＳＬの電圧をＧＮＤとし、ビット線ＢＬ_jの電圧をＶ_DDとして、メモリーセルＭＣ_ijのデータをリードしている様子を示している。このとき、ビット線ＢＬ_jを流れるリード信号の電流ＩＲ_Pによって、メモリーセルＭＣ_ijのデータが“０”であるか“１”であるかを判断する。

選択トランジスターＣＴｒのゲートに接続されたワード線ＷＬ_iの電圧が２×Ｖ_thnであるので、図９のノードＮ_nの電圧はＶ_thn以下でなければリードできない。つまり、ノードＮ_nの電圧がＶ_thnより高いと、選択トランジスターＣＴｒについてＶ_gs＜Ｖ_thnとなり、選択トランジスターＣＴｒはオフ状態になる。なお、Ｖ_gsはゲート−ソース間の電圧であ
る。また、Ｖ_thnはＮ型のトランジスターの閾値電圧であり、トランジスターＬ₂₀およびトランジスターＬ₂₁についての閾値電圧と同じである。また、このときＭＯＮＯＳトランジスターＭＴｒのゲートに接続された書込ワード線ＷＬ_iwの電圧も２×Ｖ_thnである。

すると、メモリーセルＭＣ_ijのデータをリードする条件は、ノードＮ_nの電圧がＶ_thn以下となることであるが、この条件は、ＭＯＮＯＳトランジスターＭＴｒに加わるドレイン−ソース間の電圧の大きさＶ_dsがＶ_thnに制限されることを意味する。

このように、不揮発性記憶部１０は、選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iのリード時の電圧を２×Ｖ_thnにすることで、ＭＯＮＯＳトランジスターＭＴｒに加わる電圧の大きさを、比較的小さな値であるＶ_thnに制限して、リードディスターブの発生を抑制することができる。

１．４．３．他の動作モード
図１０は、本実施形態の不揮発性記憶部１０における動作モードと印加する電圧との関係をまとめたものである。前記のように動作モードがリードの場合には、リミッター回路ＬＣの出力として２×Ｖ_thnという電圧が得られる。そして、この電圧はワード線ＷＬ_iに印加され、ソース線ＳＬの電圧をＧＮＤとし、ビット線ＢＬ_jの電圧をＶ_DDとすることで、メモリーセルＭＣ_ijのデータをリードできる。なお、書込ワード線ＷＬ_iwについても、ワード線ＷＬ_iと同じ電圧２×Ｖ_thnとする。

動作モードがライトの場合には、不揮発性記憶部１０にＨＶ_DDが供給されている。そして、信号ｎＲＤは“１”であり、信号ｎＷＲは“０”である。そのため、ノードＮ₃の電圧はＨＶ_DDとなる（図８参照）。よって、ワード線ＷＬ_i（および書込ワード線ＷＬ_iw）の電圧はＨＶ_DDであり、ソース線ＳＬの電圧をＨＶ_DD、ビット線ＢＬ_jの電圧をＧＮＤにすることで、メモリーセルＭＣ_ijにデータをライトすることができる。なお、ビット線ＢＬ_jの電圧をＶ_DDとすれば、データのライトは行われない。

動作モードがリードでもライトでもない場合（この例では待機状態とする）には、信号ｎＲＤと信号ｎＷＲはともに“１”である。このとき、抵抗Ｒに電流は流れず、リミッター回路ＬＣの出力（ノードＮ₃）の電圧は２×Ｖ_thn以下となる（図８参照）。また、ワード線ＷＬ_iおよび書込ワード線ＷＬ_iwの電圧はＧＮＤ（非アクティブ）であり、ソース線ＳＬの電圧をＧＮＤ、ビット線ＢＬ_jの電圧をＧＮＤにすることで、メモリーセルＭＣ_ijは待機状態となる。

このように、不揮発性記憶部１０は、従来の不揮発性メモリーと同じようにリード、ライト、待機状態という動作モードを有する。そして、前記のように、選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iのリード時の電圧を２×Ｖ_thnにすることで、ＭＯＮＯＳトランジスターＭＴｒに加わる電圧の大きさをＶ_thnに制限して、リードディスターブの発生を抑制することができる。

つまり、本実施形態の集積回路装置１は、高電圧用の専用端子を不要にし、サイズやコストを増加させずに不揮発性記憶部１０への書き込みが可能である。さらに、リミッター回路を備えた不揮発性記憶部１０を用いることで、外部電圧を用いることによるリードディスターブの発生も抑制できる。

１．５．その他の変形例
図１７は、本実施形態の別の変形例の集積回路装置１のブロック図である。なお、図１〜図１０、図１６と同じ要素には同じ符号を付しており説明を省略する。また、第１実施形態と異なる事項についてのみ説明する。

図１７の集積回路装置１のように、レギュレーター３を省略して、データ処理部９が外部電圧を受け取るようにしてもよい。このとき、レギュレーター３を含まないことで、さらに回路規模を小さくすることが可能になる。なお、図１７の構成の集積回路装置１では、データ処理部９が本発明の第１の回路に対応する。

ただし、データ処理部９のうち電源電圧がＨＶ_DDに切り換わる部分の回路素子は、最大定格がＨＶ_DD以上である必要がある。

２．集積回路装置（第２実施形態）
図１１は、本実施形態の集積回路装置１の構成を示すブロック図である。本実施形態の集積回路装置１では、第１実施形態のように内部にリミッター回路を備えた不揮発性記憶部１０が使用できない場合（すなわち、従来の不揮発性メモリーを使用する場合）でも、リードディスターブの発生を抑制することができる。なお、図１〜図１０、図１６、図１７と同じ要素には同じ符号を付しており説明を省略する。また、第１実施形態と異なる事項についてのみ説明する。

本実施形態の集積回路装置１は、第１実施形態と異なり、不揮発性記憶部１０が外部電圧と内部電圧とを切り換えることを可能にするスイッチＳＷを含む。スイッチＳＷは、制御信号ＷＣに基づいて変化する。

不揮発性記憶部１０は、ライト以外の処理（例えばリード）を行う場合には、スイッチＳＷは図１１の（ａ）側に接続されて、レギュレーター３からの内部電圧Ｖ_INTを用いる。そして、ライトを行う場合にだけ、スイッチＳＷは図１１の（ｂ）側に接続されて、ＨＶ_DD（７Ｖ）である外部電圧を用いる。

このとき、不揮発性記憶部１０も通常の動作で内部電圧Ｖ_INTを用いるため、リードディスターブに対する特別の対策は不要であり、例えば従来の不揮発性メモリーを用いることが可能である。また、不揮発性記憶部１０のうち、電源電圧がＨＶ_DDに切り換わる部分の回路素子だけについて最大定格を上げればよいので、サイズやコストをさらに低減できる可能性がある。

ただし、不揮発性記憶部１０のメモリーセルからリードを開始できるのは、内部電圧Ｖ_INTが安定してからであるため、本実施形態の集積回路装置１は、レギュレーター用の設定値Ｐ_rを不揮発性記憶部１０に記憶していない。

図１２は、本実施形態の集積回路装置１の電圧の変化を示す図である。なお、図１〜図１１と同じ要素には同じ符号を付しており説明を省略する。図１２のように、集積回路装置１には、時刻ｔ₀で電源端子Ｐ１に外部電源の３Ｖ（Ｖ_DD）が供給される。時刻ｔ₀が集積回路装置１の電源投入時であり、時刻ｔ₀以降にレギュレーター３が動作する。そして、時刻ｔ₀から少し経過した時刻ｔ₁で、レギュレーター３が生成する内部電圧は１．８Ｖ（Ｖ_INT）で安定する。そして、時刻ｔ₁以降にデータ処理部９（アナログ部５、ロジック部７）が動作可能となる。

ここで、図１２のｎ_vの電圧は、スイッチＳＷで選択された不揮発性記憶部１０の電源電圧を表す（図１１参照）。ｎ_vの電圧についても時刻ｔ₁で１．８Ｖとなっており、不揮発性記憶部１０も時刻ｔ₁以降に動作可能となる。なお、初期の設定として、スイッチＳＷは図１１の（ａ）側に接続されているとする。

時刻ｔ₂〜時刻ｔ₃では、電源端子Ｐ１に外部電源の７Ｖ（ＨＶ_DD）が供給される。そし
て、時刻ｔ₂〜時刻ｔ₃の期間内である時刻ｔ_b0〜時刻ｔ_b1において、スイッチＳＷは図１１の（ｂ）側に接続される。このとき、不揮発性記憶部１０は、ＨＶ_DD（７Ｖ）である外部電圧を用いて、設定値Ｐ_a、Ｐ_dのライトを行う。

本実施形態の集積回路装置１は、高電圧用の専用端子を不要にし、サイズやコストを増加させずに不揮発性記憶部１０への書き込みが可能である。さらに、不揮発性記憶部１０の電源電圧を選択するスイッチを備えることで、リードディスターブの発生も抑制し、サイズやコストをさらに低減できる可能性がある。なお、その他の事項については第１実施形態と同じであり説明を省略する。

３．振動デバイス
集積回路装置１（第１実施形態、第２実施形態および各変形例を含む）は、振動デバイス２００用の集積回路装置１であってもよい。なお、以下に説明する振動デバイス２００は、集積回路装置１を含むものとして説明するが、振動デバイス２００の全体、または一部が集積回路装置（ＩＣ）として提供されてもよい。

振動デバイス２００は、集積回路装置１を含み、電圧制御型の発振回路と、当該発振回路により発振する発振素子（振動体）とを含むものである。振動デバイスとしては、例えば、発振素子として振動子を備えた発振器や発振素子として振動型のセンシング素子を備えた物理量センサー等が挙げられる。

図１３（Ａ）に、振動デバイスの一例である発振器の構成例を示す。なお、図１〜図１２、図１６、図１７と同じ要素については同じ符号を付しており説明を省略する。図１３（Ａ）に示す振動デバイス２００（発振器）は、温度補償型発振器（ＴＣＸＯ）であり、集積回路装置１と、発振回路２１０と、温度センサー２２０と、水晶振動子等の発振素子２３０とを含む。

発振回路２１０は、温度センサー２２０の出力信号に応じた周波数制御電圧Ｖｃを内部で生成することで、温度変化に応じて可変容量素子の容量値を変化させ、発振素子２３０の周波数温度特性を補償しながら一定の周波数で発振させる。そして、集積回路装置１は、不揮発性記憶部１０に記憶されたテーブルに基づいて、温度センサー２２０の出力信号に応じて発振回路２１０からの信号を補正し、精度のよい発振信号を出力する。

本実施形態の振動デバイスである発振器としては、温度補償型発振器（ＴＣＸＯ）の他にも、電圧制御型発振器（ＶＣＸＯやＶＣＳＯ等）、電圧制御温度補償型発振器（ＶＣ−ＴＣＸＯ）、恒温型発振器（ＯＣＸＯ等）等が挙げられる。また、このような発振器は、発振素子の材質や励振手段によらず、圧電発振器（水晶発振器等）、ＳＡＷ発振器、シリコン発振器、原子発振器等であってもよい。

図１３（Ｂ）に、振動デバイスの一例である物理量センサーの構成例を示す。なお、図１〜図１２、図１６、図１７と同じ要素については同じ符号を付しており説明を省略する。図１３（Ｂ）に示す振動デバイス２００（物理量センサー）は、集積回路装置１と、発振回路２１０と、温度センサー２２０と、水晶等を材料とするセンサー素子２４０と、検出回路２５０とを含む。

発振回路２１０は、温度センサー２２０の出力信号に応じた周波数制御電圧Ｖｃを内部で生成することで、温度変化に応じて可変容量素子の容量値を変化させ、センサー素子２４０の周波数温度特性を補償しながら一定の周波数で発振させる。

センサー素子２４０は、一定の周波数で振動しながら、加わった物理量（例えば、角速
度や加速度等）の大きさに応じた検出信号を出力する。

検出回路２５０は、センサー素子２４０の検出信号の検波や直流化を行い、センサー素子２４０に加わった物理量の大きさに応じた信号を生成する。

そして、集積回路装置１は、不揮発性記憶部１０に記憶されたテーブルに基づいて、温度センサー２２０の出力信号に応じて、検出回路２５０からの出力を調整する。例えば、集積回路装置１は、回路素子の温度特性やセンサー素子２４０の温度特性を補償し、振動レベルを調整した物理量信号を生成して出力してもよい。

本実施形態の振動デバイスである物理量センサーとしては、角速度センサー（ジャイロセンサー）や加速度センサー等が挙げられる。

振動デバイス２００は、高電圧用の専用端子を不要にし、サイズやコストを増加させない集積回路装置１を含む。そのため、端子数を増やさず、小型でコストを抑えた振動デバイス２００を実現できる。

４．電子機器
集積回路装置１（第１実施形態、第２実施形態および各変形例を含む）は、電子機器３００の一部であってもよい。電子機器３００について、図１４〜図１５（Ｂ）を用いて説明する。なお、図１〜図１３（Ｂ）、図１６、図１７と同じ要素については同じ符号を付しており説明を省略する。

図１４は、電子機器３００の機能ブロック図である。電子機器３００は、不揮発性記憶部１０を含む集積回路装置１、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、音出力部３８０を含んで構成されている。なお、電子機器３００は、図１４の構成要素（各部）の一部を省略または変更してもよいし、他の構成要素を付加した構成としてもよい。

集積回路装置１は、不揮発性記憶部１０を含み、ＣＰＵ３２０からのコマンドに応じて各種の処理を行う。例えば、不揮発性記憶部１０に記憶されたパラメーターに基づいて、得られたデータを補正したり、データのフォーマットを変換したりしてもよい。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、例えば集積回路装置１からのデータ等を用いて各種の計算を行う。また、ＣＰＵ３２０は、各種の制御処理を行う。例えばＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理、音出力部３８０に各種の音を出力させる処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムにしたがって実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。

そして、音出力部３８０は、スピーカー等の音を出力する装置である。

電子機器３００は、高電圧用の専用端子を不要にし、サイズやコストを増加させない集積回路装置１を含む。そのため、小型でコストを抑えた電子機器３００を実現できる。

電子機器３００としては種々の電子機器が考えられる。例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、テレビ、ビデオカメラ、ビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

図１５（Ａ）は、電子機器３００の一例であるスマートフォンの外観の一例を示す図である。電子機器３００であるスマートフォンは、操作部３３０としてボタンを、表示部３７０としてＬＣＤを備えている。そして、電子機器３００であるスマートフォンは、前記の不揮発性記憶部１０を含む集積回路装置１を用いることで、小型でコストを抑えることができる。

図１５（Ｂ）は、電子機器３００の一例であるドライブレコーダー（車両用の計器の一例）を表す図である。ドライブレコーダーは自動車４００に搭載され、例えば自動車４００に取り付けられた前方カメラ２０１や後方カメラ２０３の映像を処理して必要な情報を記憶する装置である。

そして、電子機器３００であるドライブレコーダーは、前記の不揮発性記憶部１０を含む集積回路装置１を用いることで、小型でコストを抑えることができる。

５．その他
本発明は、実施形態および変形例で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１ 集積回路装置、３ レギュレーター、５ アナログ部、７ ロジック部、９ データ
処理部、１０ 不揮発性記憶部、３０ 基準電圧回路、３２ 定電流源、１３６ 出力トランジスター、２００ 振動デバイス、２０１ 前方カメラ、２０３ 後方カメラ、２１０ 発振回路、２２０ 温度センサー、２３０ 発振素子、２４０ センサー素子、２５０ 検出回路、３００ 電子機器、３３０ 操作部、３６０ 通信部、３７０ 表示部、３８０ 音出力部、４００ 自動車、ＢＬ₁〜ＢＬ_n，ＢＬ_j ビット線、ＣＴ，ＣＴ_i ワード線調整部、ＣＴ_w 書込ワード線調整部、ＣＴｒ 選択トランジスター、Ｄａｉ アナログ入力データ、Ｄａｏ アナログ出力データ、Ｄｄｉ デジタル入力データ、Ｄｄｏ
デジタル出力データ、ＥＡ エラーアンプ、ＦＧ フローティングゲート、ＦＴｒ ＦＡＭＯＳトランジスター、Ｌ₁ 回路素子群、Ｌ₁₀ トランジスター、Ｌ₁₁ トランジスター、Ｌ₂ 回路素子群、Ｌ₂₀ トランジスター、Ｌ₂₁ トランジスター、ＬＣ リミッター回路、ＭＣ メモリーセル、ＭＣ_ij メモリーセル、ＭＴｒ ＭＯＮＯＳトランジスター、Ｎ１ ノード、Ｎ２ ノード、Ｎ３ ノード、Ｎｎ ノード、Ｎｐ ノード、Ｐ１
電源端子、Ｒ 抵抗、Ｒｆ，Ｒｓ 帰還抵抗、ＳＬ ソース線、ＳＷ スイッチ、ＷＣ
制御信号、ＷＩ₁〜ＷＩ_m，ＷＩ_i ワード線制御信号、ＷＬ₁〜ＷＬ_m，ＷＬ_i ワード線、ＷＬ_iw 書込ワード線、ｎＷＩ_i ワード線制御信号

Claims (10)

1. 接地電圧とは異なる第１の電圧と、前記第１の電圧よりも高い第２の電圧と、を含む複数の電圧を受け取る電源端子と、
   前記電源端子が前記第２の電圧を受け取る場合にデータの書き込みを行い、前記第１の電圧を受け取る場合に前記書き込み以外の処理を行う不揮発性記憶部と、
   前記電源端子が前記第１の電圧を受け取る場合に通常動作を行う、前記不揮発性記憶部とは異なる第１の回路と、を含む集積回路装置。
2. 請求項１に記載の集積回路装置において、
   前記第１の回路は、
   前記通常動作として、前記電源端子が受け取る前記第１の電圧に基づいて、前記第１の電圧よりも低い内部電圧を生成するレギュレーターを含む集積回路装置。
3. 請求項１乃至２のいずれか１項に記載の集積回路装置において、
   前記不揮発性記憶部は、
   スイッチを介して前記電源端子または前記レギュレーターと電気的に接続され、
   前記書き込みを行う場合に、前記電源端子と接続されて前記第２の電圧が供給され、
   前記書き込み以外の処理を行う場合に、前記レギュレーターと接続されて前記内部電圧が供給される集積回路装置。
4. 請求項１乃至３のいずれか１項に記載の集積回路装置において、
   前記第１の回路は、
   前記電源端子と電気的に接続され、
   前記第２の電圧以上の耐圧を有する素子を含む集積回路装置。
5. 請求項１乃至４のいずれか１項に記載の集積回路装置において、
   前記第２の電圧を、
   前記不揮発性記憶部が前記書き込みを行うことができる下限の電圧とする集積回路装置。
6. 請求項１乃至５のいずれか１項に記載の集積回路装置において、
   前記不揮発性記憶部は、
   前記データを不揮発に記憶しソースに対して前記第１の電圧または前記接地電圧が供給される第１のトランジスターと、前記第１のトランジスターの選択に用いられる第２のトランジスターと、を含むメモリーセルと、
   前記メモリーセルから前記データをリードする場合に、前記第２のトランジスターのゲートに対してゲート電圧を与えるリミッター回路とを含み、
   前記リミッター回路が供給する前記第２のトランジスターのゲート電圧は前記第１のトランジスターのソース電圧に対して前記第２のトランジスターの閾値電圧に基づく所定の電圧差を有することを特徴とする集積回路装置。
7. 請求項６に記載の集積回路装置において、
   前記不揮発性記憶部は、
   フローティングゲート構造の前記第１のトランジスターを有する前記メモリーセルを含む集積回路装置。
8. 請求項７に記載の集積回路装置において、
   前記不揮発性記憶部は、
   ＭＯＮＯＳ構造の前記第１のトランジスターを有する前記メモリーセルを含む集積回路
   装置。
9. 請求項１乃至８のいずれか１項に記載の集積回路装置を含む振動デバイス。
10. 請求項１乃至８のいずれか１項に記載の集積回路装置を含む電子機器。

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