JP2017228337A - 電圧供給回路及び半導体記憶装置 - Google Patents
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Abstract
Description
Vd=(R2・VDDL)/(R1+R2)
トランジスタQ1及びQ2各々のソース端は、トランジスタQ3のドレイン端に接続されている。トランジスタQ3のゲート端には固定のバイアス電圧VBが供給されており、そのソース端には接地電位VSS(例えば0ボルト)が印加されている。トランジスタQ1のドレイン端は、ラインL1を介して、トランジスタQ4のドレイン端及びゲート端と、トランジスタQ5のゲート端と、トランジスタQ6のゲート端とに接続されている。トランジスタQ4及びQ5各々のソース端には電源電圧VDDが印加されている。トランジスタQ5のドレイン端はラインL2を介してトランジスタQ2のドレイン端に接続されている。トランジスタQ6のソース端には電源電圧VDDが供給されており、ドレイン端は、出力ラインLOTを介して、抵抗R1の一端及びコンデンサCNの一端に接続されている。抵抗R1の他端は帰還ラインLfを介して抵抗R2の一端及びトランジスタQ2のゲート端に接続されている。抵抗R2及びコンデンサCN各々の他端には接地電位VSSが印加されている。ここで、降圧回路11のトランジスタQ1は、参照電圧VRの電圧値に対応した大きさの電流をラインL1に流す。この際、ラインL1の電圧PGに基づき、トランジスタQ6は、出力ラインLOTの電圧値が参照電圧VRと等しくなるように、ドレイン電流を出力ラインLOTに送出する。
VMON=(VPP・r2)/(r1+r2)
コンパレータ152の非反転入力端子には、昇圧動作を実行するか否かを判定する閾値となる基準電圧VREFが印加されている。コンパレータ152は、モニタ電圧VMONの電圧値と基準電圧VREFの電圧値とを大小比較する。この際、コンパレータ152は、モニタ電圧VMONの電圧値が基準電圧VREF以上である場合には論理レベル0、モニタ電圧VMONの電圧値が基準電圧VREF未満である場合には論理レベル1を有するフラグ信号FLGを制御回路13に供給する。
11 昇圧回路
12 降圧回路
100 電圧生成部
Claims (8)
- 電源電圧に基づき出力電圧を生成して出力する電圧供給回路であって、
前記電源電圧を降圧して前記電源電圧の電圧値よりも低い一定の電圧値を有する降圧電圧を生成する降圧回路と、
前記降圧電圧を昇圧して前記電源電圧の電圧値よりも高い電圧値を有する電圧を前記出力電圧として生成する昇圧回路と、を有することを特徴とする電圧供給回路。 - 前記電源電圧は、所定の最小電圧値から所定の最大電圧値の範囲内の電圧値を有し、
前記降圧電圧は、前記最小電圧値以下の一定電圧値を有することを特徴とする請求項1記載の電源供給回路。 - 前記昇圧回路は、
自身のゲート端及びソース端同士が接続されている第1〜第k(kは2以上の整数)のトランジスタが縦続接続されているトランジスタ群と、
前記降圧電圧を前記第1のトランジスタのソース端に供給する電圧供給トランジスタと、
前記降圧電圧に対応した振幅を有するクロック信号に応じて前記第1〜第kのトランジスタのうちの奇数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧すると共に、前記クロック信号の位相を反転させた反転クロック信号に応じて前記第1〜第kのトランジスタのうちの偶数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧する第1〜第kの容量素子と、を含み、
前記第kのトランジスタのドレイン端の電圧を前記出力電圧として出力することを特徴とする請求項1又は2記載の電源供給回路。 - 前記出力電圧の電圧値が所定の基準電圧未満となる場合には論理レベル0の状態及び論理レベル1の状態を交互に繰り返す信号を前記クロック信号として生成する一方、前記出力電圧の電圧値が前記基準電圧以上となる場合には前記クロック信号の生成を停止する制御回路を有することを特徴とする請求項3記載の電源供給回路。
- 複数のメモリセルを含むメモリセルアレイと、
データ書込時に書込電圧を前記メモリセルアレイに供給するメモリ駆動部と、
電源電圧に基づき出力電圧を生成し、前記出力電圧を前記書込電圧として前記メモリ駆動部に供給する電圧供給回路と、を含む半導体記憶装置であって、
前記電圧供給回路は、
前記電源電圧を降圧して前記電源電圧の電圧値よりも低い一定の電圧値を有する降圧電圧を生成する降圧回路と、
前記降圧電圧を昇圧して前記電源電圧の電圧値よりも高い電圧値を有する電圧を前記出力電圧として生成する昇圧回路と、を有することを特徴とする半導体記憶装置。 - 前記電源電圧は、所定の最小電圧値から所定の最大電圧値の範囲内の電圧値を有し、
前記降圧電圧は、前記最小電圧値以下の一定電圧値を有することを特徴とする請求項5記載の半導体記憶装置。 - 前記昇圧回路は、
自身のゲート端及びソース端同士が接続されている第1〜第k(kは2以上の整数)のトランジスタが縦続接続されているトランジスタ群と、
前記降圧電圧を前記第1のトランジスタのソース端に供給する電圧供給トランジスタと、
前記降圧電圧に対応した振幅を有するクロック信号に応じて前記第1〜第kのトランジスタのうちの奇数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧すると共に、前記クロック信号の位相を反転させた反転クロック信号に応じて前記第1〜第kのトランジスタのうちの偶数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧する第1〜第kの容量素子と、を含み、
前記第kのトランジスタのドレイン端の電圧を前記出力電圧として出力することを特徴とする請求項6又は7記載の半導体記憶装置。 - 前記出力電圧の電圧値が所定の基準電圧未満となる場合には論理レベル0の状態及び論理レベル1の状態を交互に繰り返す信号を前記クロック信号として生成する一方、前記出力電圧の電圧値が前記基準電圧以上となる場合、又は前記データ書込時以外のときには前記クロック信号の生成を停止する制御回路を有することを特徴とする請求項7記載の半導体記憶装置。
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