JP2013225561A - 半導体装置及び制御システム - Google Patents

Abstract

【課題】半導体装置の安全性を高める。
【解決手段】本半導体装置（Ｕ１〜Ｕ６）は、外部から供給された電源電圧（ＶＣＣ）に基づいて内部電源電圧（ＶＤＤ）を生成するレギュレータ部と、前記内部電源電圧を電源として動作する内部回路（Ｂ４）と、前記内部回路に供給される電源電流を監視する電流検出部（Ｂ２）と、前記内部回路の動作を制御するための制御部（Ｂ３）とを有する。前記半導体装置は、前記電流検出部によって前記電源電流が所定の閾値以上になったことを検出したら、前記制御部により前記内部回路の動作を制限する。
【選択図】図３

Description

本発明は、半導体装置及び制御システムに関し、特に、高い安全性が要求される半導体装置に適用して有効な技術に関する。

携帯電話、ＩＣカード、自動車、及び産業機械等の機器には、マイクロコントローラ（以下単に「マイコン」とも称する。）が組み込まれている。マイコンは、メモリに記憶されているプログラムにしたがって処理を行うことで、それぞれの機器の制御を行う半導体装置である。マイコンは、用途に応じた安全性が要求される。例えば、情報の暗号化と認証機能を持つＩＣカードに組み込まれるマイコンは、データの不正使用、改ざん、及び誤動作等を防止するため、高い安全性が要求される。例えば、ＩＣカード等に搭載される高セキュリティが要求されるマイクロコントローラ（以下、「セキュアマイコン」とも称する。）は、様々な手法でセキュリティ情報を引き出す攻撃がなされても誤動作しないことが求められており、製品としての生命線でもある。このような攻撃の手法の１つとして、例えば、レーザアタックがある。レーザアタックは、セキュアマイコン等の半導体装置にレーザ光を局所的に照射することで、例えばＣＰＵやメモリ等を含む内部回路の誤動作を発生させようとするものである。

レーザアタック対策のための従来技術として、例えば特許文献１に開示がある。特許文献１には、レーザが照射されると電流経路が形成されるように、ドープ領域（Ｎウェル）から成る保護シールドを半導体基板の内部の深くに設けておき、前記電流経路の電流を検出することでレーザアタックを検出する技術が開示されている。

その他に、半導体装置の安全性を高めるための従来技術として、例えば特許文献２に開示がある。特許文献２には、内部回路の動作用の電源と内部回路が形成されるＮウェルの電源とを分離し、ラッチアップ時にＮウェルに流れ込む電流の増加を検出回路によって検出することでラッチアップを検出する技術が開示されている。

特開２００９−２５３２９７号公報 特開２００９−３８１８６号公報

半導体装置のプロセスの微細化に伴い、半導体装置に対するレーザ照射によりラッチアップが発生する問題を、本願発明者は新たに見出した。ラッチアップが発生すると、ＩＣチップの内部回路が誤動作したり、ＩＣチップが破壊されたりする可能性がある。特に、セキュアマイコンとしては、ラッチアップが発生した場合でも誤動作しないことが求められる。

特許文献１の技術では、レーザ照射による電流増加を想定しているため、異常電流の電流経路が限定されてしまう。すなわち、前記保護シールドを介さずに流れてしまう異常電流を検出することができないので、ラッチアップのように多様な電流経路が存在する場合に対応できない。また、前記保護シールドを基板内部に設けることで基板電位用の電源電圧と回路動作用の電源電圧とを分離するため、電源配線が二重に必要となり、チップ面積の増大を招く。

特許文献２の技術は、半導体装置のプロセスに起因する内部回路の各ウェルと拡散層との電位関係により発生するラッチアップを回避するための技術であるため、レーザ照射等による局所的に発生したラッチアップを検知できない可能性が高い。局所的に発生したラッチアップを検出するために、検出回路を半導体チップ内のＮウェル毎に多数配置する方法も考えられるが、チップ面積が増大するため好適な手法とは言えない。

近年、セキュアマイコンを含む半導体装置に対する更なる安全性の向上が求められていることから、ラッチアップに限らず半導体装置が異常状態に陥ったときに誤動作を起こさないような、安全性を高めるための技術が必要であると本願発明者は考えた。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。

すなわち、本半導体装置は、外部から供給された電源電圧に基づいて内部電源電圧を生成するレギュレータ部と、前記内部電源電圧を電源として動作する内部回路と、前記内部回路に供給される電源電流を監視する電流検出部と、前記内部回路の動作を制御するための制御部とを有する。前記半導体装置は、前記電流検出部によって前記電源電流が所定の閾値以上になったことを検出したら、前記制御部により前記内部回路の動作を制限する。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、半導体装置の安全性を高めることができる。

図１は、実施の形態１に係る接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。 図２は、半導体装置Ｕ１を搭載したＩＣカードＵ０の構造を例示する説明図である。 図３は、半導体装置Ｕ１の詳細な内部構成を例示するブロック図である。 図４は、ＰＭＯＳトランジスタＭ１及びＭ２のレイアウト配置を例示する説明図である。 図５は、異常電流検出時の半導体装置Ｕ１の動作例を示す説明図である。 図６は、実施の形態２に係る接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。 図７は、半導体装置Ｕ２の詳細な内部構成を例示するブロック図である。 図８は、制御回路Ｂ１３の内部構成を例示するブロック図である。 図９は、異常電流検出時の制御回路Ｂ１３の動作例を示す説明図である。 図１０は、実施の形態３に係る接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。 図１１は、半導体装置Ｕ３の詳細な内部構成を例示するブロック図である。 図１２は、制御回路Ｂ１４の内部構成を例示するブロック図である。 図１３は、異常電流検出時の制御回路Ｂ１４の動作例を示す説明図である。 図１４は、半導体装置Ｕ４の詳細な内部構成を例示するブロック図である。 図１５は、実施の形態５に係る接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。 図１６は、半導体装置Ｕ５の詳細な内部構成を例示するブロック図である。 図１７は、ＰＭＯＳトランジスタＭ１に流れる電流ＩＡと電流検出回路Ｂ１７の電流検出レベルＩＤとの関係を例示する説明図である。 図１８は、実施の形態６に係る接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。 図１９は、半導体装置Ｕ６の詳細な内部構成を例示するブロック図である。 図２０は、異常電流を検出する機能を備える半導体装置を搭載した制御システムを例示するブロック図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕（内部回路の異常電流を検出し、内部回路の動作を制御する半導体装置）
本願の代表的な実施の形態に係る半導体装置（Ｕ１〜Ｕ６）は、外部から供給された電源電圧（ＶＣＣ）に基づいて内部電源電圧（ＶＤＤ）を生成するレギュレータ部（Ｂ１）と、前記内部電源電圧を電源として動作する内部回路（Ｂ４）と、前記内部回路に供給される電源電流を監視する電流検出部（Ｂ２）と、前記内部回路の動作を制御するための制御部（Ｂ３）とを有する。前記内部回路は、プログラムを実行するデータ処理部（Ｂ６、Ｂ７、Ｂ８）を含む。前記電流検出部は、前記電源電流が所定の閾値以上になったことを検出したら、そのことを示す検出結果を出力する。前記制御部は、前記検出結果に応じて前記内部回路の動作を制限する。

内部回路で異常が発生すると、多くの場合、内部回路に供給される電源電流が急増する。例えば、内部回路内の何れかの領域でラッチアップが発生すると非常に大きな電流が流れるため、内部回路の電源電流が急増する。その他にも、データの不正取得や改ざんを目的として、ＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）加工等によって半導体装置内の回路間の接続を変更すると、短絡電流等が流れて内部回路の電源電流が増加する可能性がある。項１の半導体装置によれば、内部回路に供給された電源電流を監視するから、内部回路にラッチアップ等の異常が発生したことを検知することができる。また、前記電源電流が所定の閾値以上になったことを検出したら前記内部回路の動作を制限するので、前記内部回路の誤動作を防止することができる。

〔２〕（検出用ＭＯＳ）
項１の半導体装置において、前記レギュレータ部は、前記内部回路に前記内部電源電圧を供給する第１ＭＯＳトランジスタ（Ｍ１）と、前記第１ＭＯＳトランジスタのゲート電圧を調整することにより前記内部電源電圧が一定になるように制御するアンプ部（Ｂ１２）とを有する。また、前記電流検出部は、ゲート電圧が前記第１ＭＯＳトランジスタのゲート電圧と等しくなるように構成された第２ＭＯＳトランジスタ（Ｍ２）と、前記第２ＭＯＳトランジスタに流れる電流に基づいて前記電源電流が所定の閾値以上になったか否かを判別する判別部（Ｉ１、Ａ２〔Ｒ３、Ａ３〕）とを有する。

これによれば、内部回路に供給される電源電流の変化を容易に検出することができる。特に、接触用ＩＣカードに搭載されるマイクロコントローラのように、安定した外部電源が供給されるマイクロコントローラのレギュレータ部分に適用して有効である。また、第１ＭＯＳトランジスタＭ１から内部回路に至る電流経路に検出のための回路を挿入しないので、電源電圧が低いアプリケーションにも対応することができる。

〔３〕（内部回路停止：レギュレータの停止）
項１又は２の半導体装置（Ｕ１、Ｕ４、Ｕ５）において、前記制御部は、前記内部回路への電源供給を停止させることにより、前記内部回路の動作を制限する。

これによれば、内部回路への電流の供給が停止するので、内部回路の誤動作を防止することができる。また、これによれば、内部回路に異常電流が流れ続ける状態から速やかに脱することができるから、異常電流による発熱等によって内部回路等を構成する回路素子や配線が劣化することを防止することが可能となる。

〔４〕（内部回路停止：所定期間だけレギュレータを停止：図５）
項３の半導体装置において、前記制御部は、前記レギュレータ部の動作を所定期間（Ｔ１）停止させることにより、前記内部回路に対する電源供給を停止させる。

これによれば、異常電流が流れたことにより内部回路に対する電源供給が停止しても、前記所定期間の経過後には電源供給が再開されるので、電源管理に係るシステム設計が容易となる。

〔５〕（閾値設定用のレジスタに応じて電流検出レベルを調整）
項１乃至４の何れかの半導体装置（Ｕ５）は、前記データ処理部によってアクセス可能とされ、制御情報が設定されるレジスタ部（Ｂ１６）を更に有する。前記半導体装置において、前記判別部は、前記レジスタ部に設定された制御情報にしたがって前記所定の閾値を変更する。

これによれば、内部回路に発生した異常電流の検出レベルを容易に変更することができる。例えば、内部回路の動作モードに応じて、動的に異常電流の検出レベルを調整することが可能となる。

〔６〕（動作クロック周波数に応じて電流検出レベルを調整）
項５の半導体装置は、前記データ処理部は、前記内部回路の動作クロック周波数に応じて、前記制御情報を変更する。

これによれば、内部回路の動作クロック周波数の変更に伴って消費電流が変動しても、異常電流の検出感度の変動を抑えることができる。

〔７〕（コプロセッサの動作の有無に応じて電流検出レベルを調整）
項５又は６の半導体装置において、前記データ処理部は、中央処理装置（Ｂ６）と、記憶部（Ｂ７）と、前記中央処理装置からの指示に応じて信号処理を実行する信号処理部（Ｂ８）とを含む。前記中央処理装置は、前記信号処理部による信号処理の実行の有無に応じて、前記制御情報を変更する。

これによれば、信号処理部による信号処理の実行の有無により内部回路の消費電流が変動しても、異常電流の検出感度の変動を抑えることができる。

〔８〕（内部回路停止：クロック信号の供給停止）
項１乃至７の何れかの半導体装置（Ｕ２）において、前記制御部は、前記内部回路に対する動作クロック信号（ＣＬＫ＿２）の供給を停止することにより、前記内部回路の動作を制限する。

これによれば、内部回路に異常電流が流れたときに、前記内部回路を停止状態に遷移させることができるから、容易に内部回路の誤動作を防止することできる。

〔９〕（内部回路停止：リセット）
項１乃至８の何れかの半導体装置（Ｕ３）において、前記制御部は、前記内部回路をリセットすることにより、前記内部回路の動作を制限する。

これによれば、内部回路に異常電流が流れたときに、前記内部回路を停止状態に遷移させることができるから、容易に内部回路の誤動作を防止することできる。

〔１０〕（エラーの通知）
項１乃至９の何れかの半導体装置は、信号の送受信を行うための通信端子（ＰＩＯ）を更に有する。前記半導体装置において、前記制御部は、前記検出結果に応じて、異常が発生したことを示すエラー信号（Ｓ４）を前記通信端子に出力する。

これによれば、内部回路に異常が発生したことを外部に通知することが可能となる。

〔１１〕（内部回路停止：外部との通信を停止させる）
項１０の半導体装置（Ｕ６）において、前記制御部は、前記内部回路による前記通信端子を介した通信を遮断することにより、前記内部回路の動作を制限する。

これによれば、内部回路が異常状態であるときに外部装置と内部回路との間で行われているデータの送受信を停止することができるから、異常状態でのデータの不正取得や改ざん等を防止することができる。

〔１２〕（検出用ＭＯＳ＜出力段ＭＯＳ：図４）
項２乃至１１の何れかの半導体装置において、前記第２ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタよりも電流能力が小さくなるように構成される。

これによれば、内部回路に流れる異常電流よりも小さい電流を用いて、異常電流の有無を監視することができる。

〔１３〕（単位ＭＯＳトランジスタ：図４）
項２又は１２の半導体装置において、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、所定のゲート長とゲート幅を有する単位ＭＯＳトランジスタ（Ｍ０）を含んで構成される。また、前記第２ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタの個数は、前記第１ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタの個数よりも少ない。

これによれば、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタをゲート長及びゲート幅を変更して別個に形成する場合に比べて、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタのサイズ比のずれを小さくすることができるから、電流の検出精度の悪化を抑止することができる。

〔１４〕（同一の素子形成領域内に出力段ＭＯＳと検出用ＭＯＳを形成：図４）
項１３の半導体装置において、前記第１ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタは、夫々の単位ＭＯＳトランジスタのゲートに対するドレイン及びソースの向きが同一になるように、同一の素子形成領域（１００）内に形成される。

これによれば、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの相対誤差を更に小さくすることができ、電流の検出精度の悪化を更に抑止することができる。

〔１５〕（検出用ＭＯＳを分散して配置：図４）
項１４の半導体装置において、前記第２ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタは、前記素子形成領域内に、分散して配置される。

これによれば、第２ＭＯＳトランジスタを前記素子形成領域内の所定箇所に集中して配置する場合に比べて、前記素子形成領域内の配置に伴うトランジスタ特性のずれによる前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの相対誤差を小さくすることができ、電流の検出精度の悪化を更に抑止することができる。

〔１６〕（電流検出部：電流比較）
項２乃至１５の何れかの半導体装置において、前記判別部は、前記第２ＭＯＳトランジスタのドレイン側に接続され、前記所定の閾値に対応する基準電流を生成する電流源（Ｉ１、Ｉｘ）と、電流源と前記第２ＭＯＳトランジスタとが接続されるノードの電圧に基づいて、前記第２ＭＯＳトランジスタに流れる電流と前記基準電流との大きさを比較する比較回路（Ａ２）と、を有する。前記比較回路は、前記基準電流よりも前記第２ＭＯＳトランジスタに流れる電流の方が大きい場合には、前記検出結果を出力する。

これによれば、異常電流の検出を簡素な回路構成で実現することができる。

〔１７〕（電流検出部：電圧比較）
項２乃至１５の何れかの半導体装置において、前記判別部は、前記第２ＭＯＳトランジスタに流れる電流を電圧に変換する抵抗素子（Ｒ３）と、前記抵抗素子によって変換された電圧と前記所定の閾値に対応する基準電圧とを比較する比較回路（Ａ３）と、を有する。前記比較回路は、前記変換された電圧の方が大きい場合には、前記検出結果を出力する。

これによれば、より精度良く、異常電流を検出することができる。

〔１８〕（制御システム：エラーが検出されたら電源供給停止）
本願の代表的な実施の形態に係る制御システム（Ｕ３０）は、項１０乃至１７の何れかの半導体装置（Ｕ１〜Ｕ６）と、前記半導体装置に対する電源電圧の供給を制御するとともに、前記半導体装置との間で信号の送受信を行う制御装置（Ｕ２１）と、を含む。前記制御装置は、前記エラー信号が出力されたら、前記エラー信号を出力した前記半導体装置に対する電源供給を停止する。

これによれば、内部回路に異常電流が流れた場合には、前記制御装置が内部回路のみならず半導体装置全体に対する電源供給を停止するから、半導体装置に異常電流が流れ続ける状態を回避することができ、システム全体として、より安全な状態に遷移させることができる。

〔１９〕（制御システム：エラーが検出されたらバックアップ用の半導体装置と切替え）
項１８の制御システムは、前記半導体装置を複数有する。複数の前記半導体装置は、主端末として動作する第１半導体装置（Ｕ１Ａ）と、副端末として動作する単数又は複数の第２半導体装置（Ｕ１Ｂ）とを含む。前記制御装置は、前記第１半導体装置から前記エラー信号が出力されたら、前記第２半導体装置のうち１つを主端末として動作させる。

これによれば、主端末である前記第１半導体装置が異常な状態に陥ったとしても、システムを停止させることなく、処理を継続することが可能となる。

〔２０〕（ホスト装置：半導体装置は着脱可能）
項１８又は１９の制御システムにおいて、複数の前記半導体装置が装着され、前記半導体装置と前記制御装置とを電気的に接続するためのソケット（Ｕ２３、Ｕ２４）を更に有する。前記複数の前記半導体装置は、前記ソケットに着脱可能にされる。

これによれば、一度でも異常電流が流れた半導体装置を継続して使用せずに、別の半導体装置に交換することが容易となる。システムを安全な状態に保つためのメンテナンスの観点で特に有効である。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図１は、本実施の形態に係る、接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。同図に示される半導体装置Ｕ１は、例えばセキュアマイコンである。特に限定はされないが、半導体装置Ｕ１は、公知の半導体集積回路の製造技術によって、単結晶シリコン等のような１個の半導体基板上に形成される。半導体装置Ｕ１は、内部回路に異常電流が流れたことを検出し、内部回路の動作を制限する機能を備える。

半導体装置Ｕ１は、レギュレータ回路（ＲＥＧ）Ｂ１、電流検出回路（ＬＵＰＤＥＴ）Ｂ２、制御回路（ＣＮＴ）Ｂ３、内部回路（ＩＮ＿ＣＩＲ）Ｂ４、Ｉ／Ｏ回路（Ｉ／Ｏ＿ＣＩＲ）Ｂ５、クロック生成部（ＣＬＫ＿ＧＥＮ）Ｂ１０、及びリセット回路（ＲＳＴ＿ＣＩＲ）Ｂ１１を有し、電源電圧ＶＣＣ（参照符号ＶＣＣは、外部電源電圧のみならず、電源端子Ｐ１に接続される電源ラインをも表すものとする。）の供給を受ける電源端子Ｐ１、グラウンド電圧の供給を受けるグラウンド端子Ｐ２、及び信号入出力端子ＰＩＯ＿０〜ＰＩＯ＿ｎ（ｎは１以上の整数）を有している。なお、信号入出力端子ＰＩＯ＿０〜ＰＩＯ＿ｎを総称する場合には、単に、信号入出力端子ＰＩＯと表記する。

図２に、半導体装置Ｕ１を搭載したＩＣカードＵ０の構造を例示する。ＩＣカードＵ０は、樹脂モールドされたプリント基板Ｕ１１によってカードの形態を成し、半導体装置Ｕ１が搭載される。半導体装置Ｕ１における外部との接触端子（電源端子Ｐ１、グラウンド端子Ｐ２、及び信号入出力端子ＰＩＯ）はＩＣカードＵ０の表面上に分離して形成された複数の金属端子Ｕ１２によって構成される。

図１において、内部回路Ｂ４は、内部電源ラインＶＤＤ（参照符号ＶＤＤは、電源ラインのみならず、当該電源ラインに供給された内部電源電圧をも表す）からの給電により動作する。内部回路Ｂ４は、中央処理装置（ＣＰＵ）Ｂ６、メモリ（ＭＲＹ）Ｂ７、コプロセッサ（Ｃｏ−Ｐｒｏ）Ｂ８、及びアナログ回路（ＡＮＬＧ＿ＣＩＲ）Ｂ９から構成される。中央処理装置Ｂ６は、信号入出力端子ＰＩＯを介して、外部装置との間でＩ／Ｏ回路Ｂ５を介して情報信号の送受信を行うとともに、外部装置からの命令に応じた演算を実行する。その際、情報データや送信データの記録などにはメモリＢ７が利用され、特殊な演算の実行にはコプロセッサＢ８が利用される。コプロセッサＢ８は、例えば暗号演算を行うための専用演算処理回路であり、中央処理装置Ｂ６からの指示に応じて演算処理を実行する。アナログ回路Ｂ９は、例えばクロック信号の生成など、他の回路の動作に必要な信号の生成などを行う。

クロック生成部Ｂ１０は、各種のクロック信号を生成する。例えば、生成されたクロック信号の少なくとも１つは、内部回路Ｂ４の動作クロック信号ＣＬＫ＿１として供給される。クロック生成部Ｂ１０の動作電源は、外部電源電圧ＶＣＣと内部電源電圧ＶＤＤのどちらでも良く、特に制限されない。リセット回路Ｂ１１は、内部回路Ｂ４に供給するリセット信号ＲＳＴ＿１を生成する。リセット回路Ｂ１１は、例えば、パワーオンリセット信号や各種リセット信号等に基づいて、リセット信号ＲＳＴ＿１を生成する。リセット回路Ｂ１１は、外部電源電圧ＶＣＣを動作電源として動作する。

図３は、半導体装置Ｕ１の詳細な内部構成を例示するブロック図である。ここでは、説明を明確にするために、半導体装置Ｕ１におけるレギュレータ回路Ｂ１、電流検出回路Ｂ２、内部回路Ｂ４、制御回路Ｂ３、電源端子Ｐ１が図示される。

図３において、レギュレータ回路Ｂ１は、電源端子Ｐ１から電源ラインＶＣＣに供給された電圧を所定の電圧値に抑制して内部電源電圧を生成する。レギュレータ回路Ｂ１は、例えば、Ｐチャンネル型ＭＯＳトランジスタ（以下単にＰＭＯＳトランジスタとも記す）Ｍ１と、電源制御回路Ｂ１２とから構成される。ＰＭＯＳトランジスタＭ１は、電源端子Ｐ１と内部電源ラインＶＤＤとの間に接続され、ゲート端子には電圧制御回路Ｂ１２によって生成される制御信号Ｎ１が入力される。

電圧制御回路Ｂ１２は、次の回路により構成される。内部電源ラインＶＤＤとグランドラインＶＳＳとの間に、分圧抵抗Ｒ１及び分圧抵抗Ｒ２が設けられる。これら分圧抵抗Ｒ１とＲ２の接続点に得られる分圧電圧は、演算増幅回路Ａ１の非反転入力端子（＋）に供給される。この演算増幅回路Ａ１の反転入力端子（−）とグランドラインＶＳＳとの間には基準電圧源Ｖ１が接続される。電圧制御回路Ｂ１２の動作電源は電源電圧端子Ｐ１から供給された外部電源電圧ＶＣＣとされる。以上の構成により、電圧制御回路Ｂ１２は、分圧抵抗Ｒ１とＲ２の接続点に得られる分圧電圧と基準電圧源Ｖ１の出力電圧との差分に比例した電圧を生成し、この電圧を制御信号Ｎ１として出力する。制御信号Ｎ１を受けるＰＭＯＳトランジスタＭ１は、抵抗Ｒ１，Ｒ２による分圧電圧が基準電圧Ｖ１に等しくなるようにそのゲート電圧が制御されて、レギュレータとしての動作が行われる。これにより、ＰＭＯＳトランジスタＭ１に流れる電流を制御し、内部電源ラインＶＤＤに供給する電圧が所定の電圧値に維持される。生成された内部電源電圧ＶＤＤは、前述したように、内部回路Ｂ４の動作電源となる。

電流検出回路Ｂ２は、内部回路Ｂ４に供給される電源電流を監視し、通常動作時の内部回路Ｂ４の消費電流を超える異常電流が流れたことを検出したら、その検出結果を出力する。具体的には、電流検出回路Ｂ２は、ＰＭＯＳトランジスタＭ２、電流源Ｉ１、及び２値化回路Ａ２を含んで構成される。ＰＭＯＳトランジスタＭ２は、電圧制御回路Ｂ２から出力された制御信号Ｎ１をゲート端子に入力し、電源電圧ＶＤＤをソース端子に入力する。これにより、ＰＭＯＳトランジスタＭ１及びＭ２のゲート・ソース間電圧が等しくされ、ＰＭＯＳトランジスタＭ２には、ＰＭＯＳトランジスタＭ１のドレイン電流ＩＡに比例するドレイン電流ＩＢが流れる。ＰＭＯＳトランジスタＭ１及びＭ２の詳細については後述する。

電流源Ｉ１は、内部回路Ｂ４に異常電流が流れたか否かを判定するための基準となる基準電流Ｉ１（参照符号Ｉ１は、電流源のみならず基準電流をも表す）を生成する。２値化回路Ａ２は、ＰＭＯＳトランジスタＭ２のドレイン電流ＩＢと基準電流Ｉ１の大きさを比較した結果を２値化し、検出信号Ｓ１として出力する。例えば、ドレイン電流ＩＢが基準電流Ｉ１よりも大きい場合には、ハイレベル（ＶＣＣ）の信号を出力し、ドレイン電流ＩＢが基準電流Ｉ１よりも小さい場合には、ローレベル（ＶＳＳ）の信号を出力する。異常電流が流れているか否かを判別するための閾値となる電流検出レベルは、ＰＭＯＳトランジスタＭ１及びＭ２の素子サイズ比と基準電流Ｉ１とに基づいて決定される。例えば、ＰＭＯＳトランジスタＭ２のサイズ比（Ｗ／Ｌ）が、ＰＭＯＳトランジスタＭ１のサイズ比の１／Ｎ倍であるとすると、ＰＭＯＳトランジスタＭ１のドレイン電流ＩＡとして基準電流Ｉ１のＮ倍の電流が流れれば、検出信号Ｓ１の信号レベルがハイレベルに切り替わる。すなわち、電流検出レベルは“Ｎ×Ｉ１”となる。また、ＰＭＯＳトランジスタＭ１のドレイン電流ＩＡは、分圧抵抗Ｒ１、Ｒ２に流れる電流と内部回路Ｂ４の電源電流（回路電流）ＩＤＤとの和であるが、分圧抵抗Ｒ１、Ｒ２に流れる電流に比べて内部回路Ｂ４の電源電流ＩＤＤが十分に大きいとすると、ＩＡ≒ＩＤＤとみなすことができる。そこで、電圧検出レベル“Ｎ×Ｉ１”を通常動作時の内部回路Ｂ４の消費電流よりも大きい値になるように設定しておく。これにより、電流検出回路Ｂ２からの検出信号Ｓ１がハイレベルになったら、内部回路Ｂ４に通常動作時の消費電流よりも大きい異常電流が流れていると判断することができる。

図４に、ＰＭＯＳトランジスタＭ１及びＭ２のレイアウト配置を例示する。同図には、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２のサイズ比を１９：２とした場合が例示される。

図４に示されるように、ＰＭＯＳトランジスタＭ１及びＭ２は、所定のゲート長とゲート幅を持つ単位ＭＯＳトランジスタＭ０によって構成され、ＰＭＯＳトランジスタＭ１及びＭ２のサイズ比は、単位ＭＯＳトランジスタＭ０の個数によって調整することが望ましい。これによれば、トランジスタのゲート幅やゲート長を変更して別個にＰＭＯＳトランジスタＭ１及びＭ２を形成する場合に比べて、ＭＯＳトランジスタの特性の差異を小さくすることができ、ＰＭＯＳトランジスタＭ１及びＭ２のサイズ比がずれを小さくすることができる。これにより、電流の検出精度の悪化を抑止することができる。

また、ＰＭＯＳトランジスタＭ１とＭ２は同一方向に近接配置することが望ましい。例えば、図４に示されるように、夫々の単位ＭＯＳトランジスタＭ０のゲートに対するドレイン及びソースの向きが同一になるように、同一の素子形成領域１００内に、ＰＭＯＳトランジスタＭ１及びＭ２を形成する。これによれば、ＰＭＯＳトランジスタＭ１及びＭ２の相対誤差を更に小さくすることができ、電流の検出精度の悪化を更に抑止することができる。

更に、図４のようにＰＭＯＳトランジスタＭ１に比べてＰＭＯＳトランジスタＭ２を構成する単位ＭＯＳトランジスタＭ０の個数が大幅に少ない場合は、ＰＭＯＳトランジスタＭ１を形成するトランジスタ領域にＰＭＯＳトランジスタＭ２の単位ＭＯＳトランジスタＭ０を分散して配置することが望ましい。このように配置することで、ＰＭＯＳトランジスタＭ２を素子形成領域１００内の一ヶ所に集中して配置する場合に比べて、素子の相対誤差が抑制され、電流の検出精度の悪化を更に抑止することができる。

以上のように電流検出回路Ｂ２を構成することで、内部回路Ｂ４に供給される電源電流の変化を容易に検出することができる。特に、接触用ＩＣカードに搭載されるマイクロコントローラのように、安定した外部電源が供給されるマイクロコントローラのレギュレータ部分に適用すると有効である。また、電流検出回路Ｂ２によれば、ＰＭＯＳトランジスタＭ１から内部回路Ｂ４に至る電流経路に、検出のための回路を挿入しないので、電源電圧が低いアプリケーションにも対応することができる。

制御回路Ｂ３は、内部回路Ｂ４の動作を制御するための機能部である。制御回路Ｂ３は、外部電源電圧ＶＣＣを電源として動作する。具体的には、制御回路Ｂ３は、電流検出部Ｂ２から出力された検出信号Ｓ１に応じて、レギュレータ回路Ｂ１を制御することにより内部回路Ｂ４の動作を制御する。例えば、制御回路Ｂ３は、検出信号Ｓ１がローレベルである場合、制御信号Ｓ２の信号レベルをローレベルにすることでレギュレータ回路Ｂ１をイネーブル状態に制御し、内部回路Ｂ４に対して内部電源ＶＤＤを供給させる。一方、検出信号Ｓ１がハイレベルである場合（内部回路Ｂ４に異常電流が流れた場合）、制御回路Ｂ３は制御信号Ｓ２の信号レベルをハイレベルにすることでレギュレータ回路Ｂ１をディセーブル状態に制御し、内部回路Ｂ４に対する内部電源電圧ＶＤＤの供給を停止させる。レギュレータ回路Ｂ１のディセーブル状態への遷移は、例えば、制御信号Ｓ２に応じて演算増幅回路Ａ１の動作を停止させるとともに、制御信号Ｎ１をＶＣＣレベルにすることでＰＭＯＳトランジスタＭ１をオフさせることにより実現される。

内部電源ラインＶＤＤには図示されない安定化容量や寄生容量が存在するため、上記のようにレギュレータ回路Ｂ１をディセーブル状態に遷移させたとしても、前記安定化容量や寄生容量から内部回路Ｂ４に電流が供給される。そこで、電源ラインＶＤＤとグラウンドラインＶＳＳとの間にＮ型ＭＯＳトランジスタ（以下単にＮＭＯＳトランジスタとも記す）Ｍ３を設ける。制御信号Ｓ２がハイレベルになったらＮＭＯＳトランジスタＭ３をオンさせることで、前記安定化容量や寄生容量を放電させる。これにより、より速やかに、内部回路Ｂ４に対する電流供給を停止させることができる。なお、分圧抵抗Ｒ１及びＲ２が比較的低い抵抗値で構成されること等により、分圧抵抗Ｒ１及びＲ２を介した前記安定化容量等の放電によって内部電源ラインＶＤＤの放電時間が短くなる場合には、ＮＭＯＳトランジスタＭ３を設けなくても良い。

また、制御回路Ｂ３は、電流検出部Ｂ２からの検出信号Ｓ１がハイレベルになったら、所定時間Ｔ１だけ制御信号Ｓ２の信号レベルをハイレベルに維持する。所定時間Ｔ１は、内部電源ラインＶＤＤを放電するのに十分な時間であれば良い。所定時間Ｔ１の計時は、例えば、制御回路Ｂ３に設けられたタイマ回路によって行われる。前記タイマ回路は、ＣＲの時定数を利用した遅延回路であってもよいし、カウンタを用いた回路であってもよく、特に制限されない。

図５に、異常電流検出時の半導体装置Ｕ１の動作例を示す。同図には、異常電流を検出してレギュレータ回路Ｂ１を一時停止させ、所定時間Ｔ１が経過した後に自動的にレギュレータ回路Ｂ１を再起動する場合が例示される。

図５に示されるように、タイミングｔ１においてＰＭＯＳトランジスタＭ１に異常電流が流れると、電流検出回路Ｂ２がそれを検出し、制御信号Ｓ１の信号レベルがハイレベル（“１”）になる。これにより、制御回路Ｂ３が制御信号Ｓ２の信号レベルをハイレベル（“１”）にする。この制御信号Ｓ２によって、レギュレータ回路Ｂ１が停止（Ｄｉｓａｂｌｅ）し、ＭＯＳトランジスタＭ３がオンするため、内部電源電圧ＶＤＤは放電され、０Ｖになる。その後、所定の時間Ｔ１が経過したタイミングｔ２において、制御回路Ｂ３は制御信号Ｓ２をローレベル（“０”）に戻し、レギュレータ回路Ｂ１は再度、イネーブル状態にされる。これにより、内部電源ＶＤＤが生成され、内部回路Ｂ４への電源供給が再開される。以上のように制御することにより、ＰＭＯＳトランジスタＭ１に異常電流が流れる時間は、電流検出回路Ｂ２が異常電流を検出してから内部電源ラインＶＤＤが放電されるまでの極めて短い時間に抑えることができる。これにより、異常電流による発熱等によって内部回路Ｂ４等を構成する回路素子や配線等が劣化することを防止することが可能になる。また、異常電流が流れたことにより内部回路に対する電源供給が停止しても、所定期間Ｔ１の経過後には電源供給が再開されるので、電源管理に係るシステム設計が容易となる。

以上、実施の形態１に係る半導体装置によれば、内部回路において異常が発生したことを検知することができる。例えば、内部回路でラッチアップが発生して異常電流が流れた場合や、データの不正取得や改ざんを目的としてＦＩＢ加工等によって半導体装置内の回路間の接続が変更されることにより短絡電流等が流れた場合等の異常状態を検知することができる。また、異常電流を検知したら内部回路の動作を制限するので、内部回路の誤動作を防止することができる。更に、電流検出回路Ｂ２を上記のような簡素な回路構成とすることで、異常電流の検出機能を追加したことによる回路規模の増大を抑えることができる。

≪実施の形態２≫
図６は、実施の形態２に係る、接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。同図に示される半導体装置Ｕ２は、内部回路Ｂ４の異常電流を検出したら内部回路Ｂ４に対する動作クロック信号ＣＬＫ＿２の供給を停止する。図６において、実施の形態１に係る半導体装置Ｕ１と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

図７は、半導体装置Ｕ２の詳細な内部構成を例示するブロック図である。ここでは、説明を明確にするために、半導体装置Ｕ２におけるレギュレータ回路Ｂ１、電流検出回路Ｂ２、内部回路Ｂ４、制御回路Ｂ１３、及び電源端子Ｐ１が図示される。同図に示される制御回路Ｂ１３は、電流検出回路Ｂ２が異常電流を検出したら、内部回路Ｂ４に対する動作クロック信号ＣＬＫ＿２の供給を停止する。制御回路Ｂ１３の動作電源は、外部電源電圧ＶＣＣと内部電源電圧ＶＤＤのどちらでも良く、特に制限されない。

図８は、制御回路Ｂ１３の内部構成を例示するブロック図である。同図に示されるように、制御回路Ｂ１３は、例えば論理積回路ＡＮＤ及びインバータ回路ＩＮＶから構成される。論理積回路ＡＮＤの一方の入力端子には、クロック生成部Ｂ１０から出力されたクロック信号ＣＬＫ＿１が供給され、他方の入力端子には、検出信号Ｓ１がインバータ回路ＩＮＶを介して入力される。論理積回路ＡＮＤの出力信号が、動作クロック信号ＣＬＫ＿２として内部回路Ｂ４に供給される。

図９に、異常電流検出時の制御回路Ｂ１３の動作例を示す。図９に示されるように、タイミングｔ３においてＰＭＯＳトランジスタＭ１に異常電流が流れると、電流検出回路Ｂ２がそれを検出し、制御信号Ｓ１の信号レベルがハイレベルになる。これにより、制御回路Ｂ１３が動作クロック信号ＣＬＫ＿２の信号レベルをローレベルにする。このように、制御信号Ｓ１の信号レベルがローレベル（“０”）であれば動作クロック信号ＣＬＫ＿２が内部回路Ｂ４に供給され、制御信号Ｓ１の信号レベルがハイレベル“１”であれば動作クロック信号ＣＬＫ＿２はローレベルに固定される。

以上実施の形態２に係る半導体装置によれば、内部回路に異常電流が流れたときに、動作クロック信号を停止させて内部回路を停止状態に遷移させることができるから、容易に内部回路の誤動作を防止することできる。

≪実施の形態３≫
図１０は、実施の形態３に係る、接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。同図に示される半導体装置Ｕ３は、内部回路Ｂ４の異常電流を検出したら内部回路Ｂ４をリセットする。図１０において、半導体装置Ｕ１及びＵ２と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

図１１は、半導体装置Ｕ３の詳細な内部構成を例示するブロック図である。ここでは、説明を明確にするために、半導体装置Ｕ３におけるレギュレータ回路Ｂ１、電流検出回路Ｂ２、内部回路Ｂ４、制御回路Ｂ１４、及び電源端子Ｐ１が図示される。同図に示される制御回路Ｂ１４は、電流検出回路Ｂ３が異常電流を検出したら、内部回路Ｂ４をリセットする。制御回路Ｂ１４の動作電源は、外部電源電圧ＶＣＣと内部電源電圧ＶＤＤのどちらでも良く、特に制限されない。

図１２に、制御回路Ｂ１４の内部構成の一例を示す。同図に示されるように、制御回路Ｂ１４は、例えば論理和回路ＯＲから構成される。論理和回路ＯＲの一方の入力端子には、リセット回路Ｂ１１から出力されたリセット信号ＲＳＴ＿１が供給され、他方の入力端子には検出信号Ｓ１が入力される。論理和回路ＯＲの出力信号が、リセット信号ＲＳＴ＿２として内部回路Ｂ４に供給される。

図１３に、異常電流検出時の制御回路Ｂ１４の動作例を示す。図１３に示されるように、検出信号Ｓ１がローレベルの状態でリセット信号ＲＳＴ＿１が解除されると、タイミングｔ４でリセット信号ＲＳＴ＿２がローレベルとなり、内部回路Ｂ４のリセット状態が解除され、内部回路Ｂ４が動作を開始する。その後、タイミングｔ５においてＰＭＯＳトランジスタＭ１に異常電流が流れると、電流検出回路Ｂ２がそれを検出し、制御信号Ｓ１の信号レベルがハイレベルになる。これにより、制御回路Ｂ１４は、リセット信号ＲＳＴ＿２をハイレベルにする。このように、制御信号Ｓ１の信号レベルがハイレベル“１”であればリセット信号ＲＳＴ＿２をハイレベルに固定し、内部回路Ｂ４をリセット状態に遷移させることができる。

以上実施の形態３に係る半導体装置によれば、内部回路に異常電流が流れたときに、内部回路をリセット状態に遷移させることができるから、容易に内部回路の誤動作を防止することできる。

≪実施の形態４≫
図１４は、実施の形態４に係る半導体装置の詳細な内部構成を例示するブロック図である。同図に示される半導体装置Ｕ４は、実施の形態１に係る半導体装置Ｕ１の電流検出回路Ｂ２の代わりに電流検出回路Ｂ１５を備える。その他の回路構成は半導体装置Ｕ１と同様とし、同一の構成要素には同一の参照符号を付してその詳細な説明を省略する。

図１４に示されるように、電流検出回路Ｂ１５は、ＰＭＯＳトランジスタＭ２、抵抗Ｒ３、及びコンパレータ回路Ａ３を含んで構成される。ＰＭＯＳトランジスタＭ２は、電圧検出回路Ｂ２のそれと同様であり、前述した図４のように構成される。

抵抗Ｒ３は、ＰＭＯＳトランジスタＭ２のドレイン端子とグラウンド端子ＶＳＳとの間に設けられ、ＰＭＯＳトランジスタＭ２のドレイン電流ＩＢを電圧“Ｒ３×ＩＢ”に変換する。コンパレータ回路Ａ３は、抵抗Ｒ３によって変換された検出電圧“Ｒ３×ＩＢ”と、内部回路Ｂ４に異常電流が流れたか否かを判定するための基準となる基準電圧Ｖ２とを比較し、比較結果を検出信号Ｓ１として出力する。例えば、検出電圧“Ｒ３×ＩＢ”が基準電流Ｖ２よりも大きい場合には、ハイレベル（ＶＣＣ）の信号を出力し、検出電圧“Ｒ３×ＩＢ”が基準電圧Ｖ２よりも小さい場合には、ローレベル（ＶＳＳ）の信号を出力する。

異常電流が流れているか否かを判別するための閾値となる電流検出レベルは、ＰＭＯＳトランジスタＭ１及びＭ２の素子サイズ比と、基準電圧Ｖ２と、抵抗Ｒ３とに基づいて決定される。例えば、ＰＭＯＳトランジスタＭ２のサイズ比（Ｗ／Ｌ）が、ＰＭＯＳトランジスタＭ１のサイズ比の１／Ｎ倍であるとすると、ＰＭＯＳトランジスタＭ１のドレイン電流ＩＡとして検出電流Ｖ２／Ｒ３のＮ倍の電流が流れれば、検出信号Ｓ１の信号レベルがハイレベルに切り替わる。すなわち、電流検出レベルは“Ｎ×Ｖ２／Ｒ３”となる。電圧検出レベル“Ｎ×Ｖ２／Ｒ３”は、通常動作時の内部回路Ｂ４の消費電流よりも大きい値になるように設定される。これにより、電流検出回路Ｂ２からの検出信号Ｓ１がハイレベルになったら、内部回路Ｂ４に通常動作時の消費電流よりも大きい異常電流が流れていると判断することができる。

以上、実施の形態４に係る半導体装置によれば、実施の形態１と同様に、内部回路Ｂ４においてラッチアップ等の異常が発生したことを検知することができ、内部回路の誤動作を防止することができる。また、電流検出回路Ｂ１５を抵抗Ｒ３とコンパレータ回路Ａ３とを用いて構成することで、異常電流の検出精度を向上させることができる。

≪実施の形態５≫
図１５は、実施の形態５に係る、接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。同図に示される半導体装置Ｕ５は、実施の形態１に係る半導体装置Ｕ１の機能に加え、電流検出回路の電流検出レベルを切り替える機能を有する。具体的には、レジスタ回路Ｂ１６を更に有する。なお、図１５において、半導体装置Ｕ１と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

図１６は、半導体装置Ｕ５の詳細な内部構成を例示するブロック図である。ここでは、説明を明確にするために、半導体装置Ｕ５におけるレギュレータ回路Ｂ１、電流検出回路Ｂ１７、内部回路Ｂ４、レジスタ回路Ｂ１６、制御回路Ｂ３、及び電源端子Ｐ１が図示される。

レジスタ回路Ｂ１６は、電流検出レベルを決定するための情報を格納するための記憶領域を有し、中央処理装置Ｂ６によってアクセス可能とされる。レジスタ回路Ｂ１６に設定された値は、制御信号Ｓ３として出力される。前記電流検出レベルを決定するための情報は、例えば、内部回路Ｂ４の動作モードに応じた消費電流を示す値である。レジスタ回路Ｂ１６の設定値は、詳細は後述するが、内部回路Ｂ４の動作モードの切り替わりに応じて中央処理装置Ｂ６によって更新される。

電流検出回路Ｂ１７は、前述の電流検出回路Ｂ２の電流源Ｉ２の代わりに、可変電流源Ｉｘを有する。可変電流源Ｉｘは、レジスタ回路Ｂ１６から出力される制御信号Ｓ３に応じて、基準電流Ｉｘの値が制御される。すなわち、電流検出回路Ｂ２による電流検出レベルは制御信号Ｓ３によって制御される。

図１７は、ＰＭＯＳトランジスタＭ１に流れる電流ＩＡと電流検出回路Ｂ１７の電流検出レベルＩＤとの関係を例示する説明図である。同図において、横軸は内部回路Ｂ４の動作クロック周波数を表し、縦軸は内部回路Ｂ４の消費電流を表している。

内部回路Ｂ４の消費電流は、内部回路Ｂ４の動作クロック周波数に比例する。したがって、同図に示されるように、ＰＭＯＳトランジスタＭ１に流れる電流ＩＡは動作クロック周波数に比例した電流となる。そこで、例えば、動作クロック周波数が“Ｆ１”の場合は、電流検出回路Ｂ１７の電流検出レベルＩＤをＩＤ１に設定し、クロック周波数が“Ｆ２”の場合は、電流検出レベルＩＤをＩＤ２に設定する。具体的には、動作クロック周波数を“Ｆ１”とする第１動作モードで内部回路Ｂ４が動作する場合には、中央処理装置Ｂ６が、第１動作モードでの内部回路Ｂ４の消費電流（ＩＡ１）を示す値をレジスタ回路Ｂ１６に設定する。これにより、第１動作モードに応じた電流検出レベル“ＩＤ１”となるような基準電流Ｉｘが生成される。また、動作クロック周波数を“Ｆ２”とする第２動作モードに切り替える場合には、中央処理装置Ｂ６が、内部回路Ｂ４の第２動作モードでの消費電流（ＩＡ２）を示す値をレジスタ回路Ｂ１６に設定する。これにより、第２動作モードに応じた電流検出レベル“ＩＤ２”となるような基準電流Ｉｘが生成される。

その他に、コプロセッサＢ８によるデータ処理の実行の有無に応じて内部回路Ｂ４の消費電流が変化するため、コプロセッサＢ８がデータ処理を実行する動作モードへの切り替わりに応じてレジスタ回路Ｂ１６の設定値を変えることも有効である。例えば、コプロセッサＢ８による暗号演算を行わない動作モードでは、電流検出レベルが低くなるようにレジスタ回路Ｂ１６に値を設定し、コプロセッサＢ８による暗号演算を行う動作モードでは、電流検出レベルが高くなるようにレジスタ回路Ｂ１６に値を設定する。

以上、実施の形態５に係る半導体装置によれば、実施の形態１と同様に、内部回路においてラッチアップ等の異常が発生したことを検知することができ、内部回路の誤動作を防止することができる。また、レジスタ回路Ｂ１６により電流検出レベルを調整することが容易となる。例えば、上述したように内部回路Ｂ４の動作モードに応じて電流検出レベルを調整することで、動作モードに応じた内部回路Ｂ４の消費電流の変化によらず、ＰＭＯＳトランジスタＭ１に流れる電流ＩＡと電流検出レベルＩＤとの差を小さく維持することができ、異常電流の検出感度の変動を抑えることができる。

≪実施の形態６≫
図１８は、実施の形態６に係る、接触用ＩＣカード用の半導体装置の基本構成を例示するブロック図である。同図に示される半導体装置Ｕ６は、内部回路Ｂ４の異常電流を検出したら、内部回路Ｂ４と外部装置との間の通信を停止させる。図１８において、半導体装置Ｕ１と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

図１９は、半導体装置Ｕ６の詳細な内部構成を例示するブロック図である。ここでは、説明を明確にするために、電源端子Ｐ１、信号入出力端子ＰＩＯ、レギュレータ回路Ｂ１、電流検出回路Ｂ２、内部回路Ｂ４、制御回路Ｂ１８、及びＩ／Ｏ回路Ｂ５と、外部制御装置Ｕ２０が図示される。外部制御装置Ｕ２０は、半導体装置Ｕ６に対する電源電圧ＶＣＣの供給を制御するとともに、半導体装置Ｕ６の内部回路Ｂ４との間で信号の送受信を行う装置であり、半導体装置Ｕ６の外部に設けられる。

内部回路Ｂ４と外部制御装置Ｕ２０との間の通信は、Ｉ／Ｏ回路Ｂ５と制御回路Ｂ１８とを介して行われる。制御回路Ｂ１８は、電流検出回路Ｂ２から出力される検出信号Ｓ１に応じて、内部回路Ｂ４と外部制御装置Ｕ２０との間の通信を許可するか否かを制御する。具体的に、制御回路Ｂ１８は、検出信号Ｓ１が異常電流を検出したことを示していない場合（検出信号Ｓ１がローレベルの場合）、内部回路Ｂ４と外部制御装置Ｕ２０との間のデータの送受信を許可する。この場合、制御回路Ｂ１８は単なるバッファとして機能し、内部回路Ｂ４は、Ｉ／Ｏ回路Ｂ５及び制御回路Ｂ１８を介して外部制御装置との間でデータの送受信を行うことができる。具体的には、制御回路Ｂ１８は、外部から信号入出力端子ＰＩＯを介して入力されたデータ信号の信号レベルを外部電源電圧ＶＣＣから内部電源電圧ＶＤＤに変換して内部回路Ｂ４に出力する。また、内部回路Ｂ４から供給されたデータ信号の信号レベルを内部電源電圧ＶＤＤから外部電源電圧ＶＣＣに変換し、Ｉ／Ｏ回路Ｂ５を介して信号入出力端子ＰＩＯに出力する。一方、検出信号Ｓ１が異常電流を検出したことを示している場合（検出信号Ｓ１がハイレベルの場合）、制御回路Ｂ１８は、内部回路Ｂ４と外部制御装置Ｕ２０との間のデータ送受信を遮断するとともに、異常電流が発生したことを通知するためのエラー信号Ｓ４をＩ／Ｏ回路Ｂ５を介して信号入出力端子ＰＩＯに出力する。これによれば、内部回路Ｂ４に異常電流が流れたときに、内部回路Ｂ４と外部制御装置Ｕ２０との間の通信を停止させることができるから、異常状態でのデータの不正取得や改ざん等を防止することができる。

更に、外部制御装置Ｕ２０が信号入出力端子ＰＩＯからエラー信号Ｓ４を受け取った場合には、外部制御装置Ｕ２０が、半導体装置Ｕ１に対する電源電圧ＶＣＣの供給を停止する。これによれば、半導体装置Ｕ６に異常電流が流れ続ける状態を回避することができるから、内部回路Ｂ４の誤動作を防止することができ、且つ、内部回路Ｂ４のみの電源供給を停止させる場合に比べて、システム全体としてより安全な状態に遷移させることができる。また、外部制御装置Ｕ２０が、半導体装置Ｕ６に対する電源供給を停止し、所定の時間が経過した後に電源供給を再開させるように制御することで、電源管理に係るシステム設計を容易にすることができる。

≪実施の形態７≫
図２０は、異常電流を検出する機能を備える半導体装置を搭載した制御システムを例示するブロック図である。同図に示される制御システムＵ３０は、例えば自動車のエンジン制御のような、車載用の制御システムである。同図における半導体装置Ｕ１Ａと複数の半導体装置Ｕ１Ｂは、前述の半導体装置Ｕ１乃至Ｕ６のように、内部回路Ｂ４の異常状態を検出する機能を備えたマイクロコントローラである。ここでは、半導体装置Ｕ１Ａ、Ｕ１Ｂが、異常電流が検出されたことを外部に通知する機能を備えた半導体装置Ｕ６である場合を一例として説明する。

図２０において、制御システムＵ３０は、モジュール基板Ｕ２２に設置された制御装置Ｕ２１とソケットＵ２３、Ｕ２４とを含んで構成される。半導体装置Ｕ１ＡはソケットＵ２３に載置される。また、半導体装置Ｕ１Ｂは、対応するソケット２４に夫々載置される。同図では、説明の便宜上、１対の半導体装置Ｕ１Ｂとソケット２４が図示されている。半導体装置Ｕ１Ａ、Ｕ１Ｂは、ソケットＵ２３、Ｕ２４と着脱可能に接続され、ソケットＵ２３、Ｕ２４及びモジュール基板Ｕ２２を介して制御装置Ｕ２１に電気的に接続される。

制御装置Ｕ２１は、半導体装置Ｕ１Ａ、Ｕ１Ｂに対する電源電圧ＶＣＣＡ、ＶＣＣＢの供給を制御するとともに、半導体装置Ｕ１Ａ、Ｕ１Ｂの内部回路Ｂ４との間で信号の送受信を行う。また、制御装置Ｕ２１は、半導体装置Ｕ１Ａを主端末として動作させ、半導体装置Ｕ１Ｂを半導体装置Ｕ１Ａのバックアップ（副端末）として動作させ、夫々の端末との間でデータの送受信を行う。なお、バックアップとしての半導体装置Ｕ１Ｂの数量に特に制限はなく、例えば１個でも良い。

制御装置Ｕ２１は、半導体装置Ｕ１Ａに異常が発生した場合には、半導体装置Ｕ１Ｂを主端末として使用するように切替える機能を有する。例えば、制御装置Ｕ２１が起動すると、制御装置Ｕ２１は、内部に設けられたＩ／Ｏ回路を介して半導体装置Ｕ１Ａに電源電圧ＶＣＣＡの供給を開始するとともに、半導体装置Ｕ１Ａとの間でデータ信号Ｓ６Ａの送受信を行う。これと共に、制御装置Ｕ２１は、半導体装置Ｕ１Ｂにも電源電圧ＶＣＣＢの供給を開始し、半導体装置Ｕ１Ｂとの間でデータ信号Ｓ６Ｂの送受信を行い、半導体装置Ｕ１Ａのバックアップ動作を開始させる。その後、半導体装置Ｕ１Ａを構成する内部回路Ｂ４で異常電流が発生したとすると、半導体装置Ｕ１Ａから、異常状態を示すエラー信号がデータ信号Ｓ６Ａとして制御装置Ｕ２１に通知され、制御装置Ｕ２１は半導体装置Ｕ１Ａの異常を検知する。そして、制御装置Ｕ２１は、半導体装置Ｕ１Ｂを主端末に切替える。この場合、異常が発生した半導体装置Ｕ１Ａに故障がなければ、制御装置Ｕ２１は、電源電圧ＶＣＣＡの供給を一時停止し、再起動することで再度動作させても良い。また、再起動した半導体装置Ｕ１Ａを半導体装置Ｕ１Ｂのバックアップとして利用することも可能である。

以上実施の形態７の制御システムによれば、例えば半導体装置Ｕ１Ａの内部回路に異常電流が流れた場合には、制御装置Ｕ２１が内部回路のみならず半導体装置Ｕ１Ａ全体に対する電源供給を停止するから、半導体装置に異常電流が流れ続ける状態を回避することができ、システム全体として、より安全な状態に遷移させることができる。また、主端末である半導体装置Ｕ１Ａが異常な状態に陥ったとしても、システムを停止させることなく、処理を継続することが可能となり、より安定したシステムを実現することができる。更に、半導体装置Ｕ１Ａ、Ｕ１ＢをソケットＵ２３、Ｕ２４と着脱可能に接続することで、一度でも異常電流が流れてしまった半導体装置を継続して使用せずに別の半導体装置に交換することが容易となり、システムを安全な状態に保つためのメンテナンスの観点で特に有効である。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、半導体装置Ｕ１〜Ｕ３、Ｕ５、Ｕ６における電流検出回路Ｂ２の代わりに、電流検出回路Ｂ１５を用いることも可能である。例えば半導体装置Ｕ５に電流検出回路Ｂ１５を適用した場合、レジスタ回路Ｂ１６の設定値に応じて抵抗Ｒ３の抵抗値を変更できるように構成することで、実施の形態５のように電流検出レベルを調整することが可能となる。

実施の形態２に係る制御回路Ｂ１３と実施の形態３に係る制御回路Ｂ１４を半導体装置Ｕ２、Ｕ３に内蔵することも可能である。これによれば、異常電流を検出した場合に、動作クロック信号の供給停止と内部回路のリセットの双方を行うことができ、より安全に内部回路を停止させることができる。

異常電流が検出されたことを外部に通知する機能は、半導体装置Ｕ６のみならず、半導体装置Ｕ１〜Ｕ５に追加することも可能である。

また、異常電流が検出された場合に、そのことを別途用意した記憶装置に書き込んでおくことも可能である。例えば、半導体装置Ｕ１において、内部回路の異常電流が検出された場合、制御回路Ｂ３がレギュレータ回路Ｂ１の動作を停止させるとともに、電源電圧ＶＣＣで動作するラッチ回路に“１”を書き込む。そして、内部回路Ｂ４の再起動後、中央処理装置Ｂ６が前記ラッチ回路を参照することで、内部回路Ｂ４が異常状態に陥ったことを把握することができる。

実施の形態１乃至７では、半導体装置Ｕ１〜Ｕ６を接触用ＩＣカードに搭載されるセキュアマイコンに適用する場合を例示したが、これに限られず、接触型ＩＣカードと非接触型ＩＣカードとの機能を兼用できるデュアルウェイＩＣカードに搭載されるセキュアマイコンにも適用することができる。この場合、接触端子に供給された電源から内部電源を生成するレギュレータ回路に、本実施の形態に係る異常電流検出機能を追加すると、特に有効である。その他に、車載用のマイコンや認証用のセキュアマイコンにも適用することができる。

内部回路の異常電流を検出するための回路は、内部回路Ｂ４の電源電流が検出可能な回路構成であれば良く、電流検出回路Ｂ３、Ｂ１５、Ｂ１９の回路構成に限られない。

Ｕ１ 半導体装置
Ｂ１ レギュレータ回路（ＲＥＧ）
Ｂ２ 電流検出回路（ＬＵＰＤＥＴ）
Ｂ３ 制御回路（ＣＮＴ）
Ｂ４ 内部回路（ＩＮ＿ＣＩＲ）
Ｂ５ Ｉ／Ｏ回路（Ｉ／Ｏ＿ＣＩＲ）
Ｂ６ 中央処理装置（ＣＰＵ）
Ｂ７ メモリ（ＭＲＹ）
Ｂ８ コプロセッサ（Ｃｏ−Ｐｒｏ）
Ｂ９ アナログ回路（ＡＮＬＧ＿ＣＩＲ）
Ｂ１０ クロック生成部（ＣＬＫ＿ＧＥＮ）
Ｂ１１ リセット回路（ＲＳＴ＿ＣＩＲ）
Ｐ１ 電源端子
Ｐ２ グラウンド端子
ＰＩＯ＿０〜ＰＩＯ＿ｎ、ＰＩＯ 信号入出力端子
ＣＬＫ＿１ クロック信号
ＲＳＴ＿１ リセット信号
Ｕ０ ＩＣカード
Ｕ１１ プリント基板
Ｕ１２ 金属端子
ＶＣＣ 外部電源電圧、電源ライン
ＶＤＤ 内部電源電圧、内部電源ライン
ＶＳＳ グラウンド電圧、グラウンドライン
Ｍ１、Ｍ２ ＰＭＯＳトランジスタ
Ｒ１、Ｒ２ 分圧抵抗
Ｖ１ 基準電圧
Ｓ１ 検出信号
Ｓ２、Ｎ１ 制御信号
Ｉ１ 電流源
Ａ２ ２値化回路
ＩＡ Ｍ１のドレイン電流
ＩＢ Ｍ２のドレイン電流
ＩＤＤ 内部回路Ｂ４の電源電流
Ｍ０ 単位ＭＯＳトランジスタ
１００ 素子形成領域
Ｔ１ 所定時間
ｔ１〜ｔ５ タイミング
Ｕ２ 半導体装置
Ｂ１３ 制御回路
ＣＬＫ＿２ クロック信号
ＡＮＤ 論理積回路
ＩＮＶ インバータ
Ｕ３ 半導体装置
Ｂ１４ 制御回路
ＲＳＴ＿２ リセット信号
ＯＲ 論理和回路
Ｕ４ 半導体装置
Ｂ１５ 電流検出回路
Ａ３ コンパレータ回路
Ｒ３ 抵抗
Ｕ５ 半導体装置
Ｂ１６ レジスタ回路
Ｂ１７ 電流検出回路
Ｉｘ 可変電流源
Ｓ３ 制御信号
Ｆ１、Ｆ２ 周波数
ＩＡ１ 周波数Ｆ１のときのＰＭＯＳトランジスタＭ１の電流
ＩＡ２ 周波数Ｆ２のときのＰＭＯＳトランジスタＭ１の電流
ＩＤ１ 周波数Ｆ１のときの電流検出レベル
ＩＤ２ 周波数Ｆ２のときの電流検出レベル
Ｕ６ 半導体装置
Ｂ１８ 制御回路
Ｓ４ エラー信号
Ｕ２０ 外部制御装置
Ｕ３０ 制御システム
Ｕ２２ モジュール基板
Ｕ２１ 制御装置
Ｕ２３、Ｕ２４ ソケット
Ｕ１Ａ、Ｕ１Ｂ 半導体装置

Claims (20)

1. 外部から供給された電源電圧に基づいて内部電源電圧を生成するレギュレータ部と、
   前記内部電源電圧を電源として動作する内部回路と、
   前記内部回路に供給される電源電流を監視する電流検出部と、
   前記内部回路の動作を制御するための制御部と、を有し、
   前記内部回路は、プログラムを実行するデータ処理部を含み、
   前記電流検出部は、前記電源電流が所定の閾値以上になったことを検出したら、そのことを示す検出結果を出力し、
   前記制御部は、前記検出結果に応じて、前記内部回路の動作を制限する半導体装置。
2. 前記レギュレータ部は、
   前記内部回路に前記内部電源電圧を供給する第１ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタのゲート電圧を調整することにより前記内部電源電圧が一定になるように制御するアンプ部と、を有し、
   前記電流検出部は、ゲート電圧が前記第１ＭＯＳトランジスタのゲート電圧と等しくなるように構成された第２ＭＯＳトランジスタと、
   前記第２ＭＯＳトランジスタに流れる電流に基づいて、前記電源電流が所定の閾値以上になったか否かを判別する判別部と、を有する請求項１に記載の半導体装置。
3. 前記制御部は、前記内部回路への電源供給を停止させることにより、前記内部回路の動作を制限する請求項２に記載の半導体装置。
4. 前記制御部は、前記レギュレータ部の動作を所定期間停止させることにより、前記内部回路に対する電源供給を停止させる請求項３に記載の半導体装置。
5. 前記データ処理部によってアクセス可能とされ、制御情報が設定されるレジスタ部を更に有し、
   前記判別部は、前記レジスタ部に設定された制御情報にしたがって前記所定の閾値を変更する請求項３に記載の半導体装置。
6. 前記データ処理部は、前記内部回路の動作クロック周波数に応じて、前記制御情報を変更する請求項５に記載の半導体装置。
7. 前記データ処理部は、中央処理装置と、記憶部と、前記中央処理装置からの指示に応じて信号処理を実行する信号処理部とを含み、
   前記中央処理装置は、前記信号処理部による信号処理の実行の有無に応じて、前記制御情報を変更する請求項５に記載の半導体装置。
8. 前記制御部は、前記内部回路に対する動作クロック信号の供給を停止することにより、前記内部回路の動作を制限する請求項２に記載の半導体装置。
9. 前記制御部は、前記内部回路をリセットすることにより、前記内部回路の動作を制限する請求項２に記載の半導体装置。
10. 信号の送受信を行うための通信端子を更に有し、
    前記制御部は、前記検出結果に応じて、異常が発生したことを示すエラー信号を前記通信端子に出力する請求項２に記載の半導体装置。
11. 前記制御部は、前記内部回路による前記通信端子を介した通信を遮断することにより、前記内部回路の動作を制限する請求項１０に記載の半導体装置。
12. 前記第２ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタよりも電流能力が小さくなるように構成される請求項２に記載の半導体装置。
13. 前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、所定のゲート長とゲート幅を有する単位ＭＯＳトランジスタを含んで構成され、
    前記第２ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタの個数は、前記第１ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタの個数よりも少ない請求項１２に記載の半導体装置。
14. 前記第１ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタは、夫々の単位ＭＯＳトランジスタのゲートに対するドレイン及びソースの向きが同一になるように、同一の素子形成領域内に形成される請求項１３に記載の半導体装置。
15. 前記第２ＭＯＳトランジスタを構成する前記単位ＭＯＳトランジスタは、前記素子形成領域内に、分散して配置される請求項１４に記載の半導体装置。
16. 前記判別部は、
    前記第２ＭＯＳトランジスタのドレイン側に接続され、前記所定の閾値に対応する基準電流を生成する電流源と、
    電流源と前記第２ＭＯＳトランジスタとが接続されるノードの電圧に基づいて、前記第２ＭＯＳトランジスタに流れる電流と前記基準電流との大きさを比較する比較回路と、を有し、
    前記比較回路は、前記基準電流よりも前記第２ＭＯＳトランジスタに流れる電流の方が大きい場合には、前記検出結果を出力する請求項２に記載の半導体装置。
17. 前記判別部は、
    前記第２ＭＯＳトランジスタに流れる電流を電圧に変換する抵抗素子と、
    前記抵抗素子によって変換された電圧と前記所定の閾値に対応する基準電圧とを比較する比較回路と、を有し、
    前記比較回路は、前記変換された電圧の方が大きい場合には、前記検出結果を出力する請求項２に記載の半導体装置。
18. 請求項１０に記載の半導体装置と、
    前記半導体装置に対する電源電圧の供給を制御するとともに、前記半導体装置との間で信号の送受信を行う制御装置と、を含み、
    前記制御装置は、前記エラー信号が出力されたら、前記エラー信号を出力した前記半導体装置に対する電源供給を停止する制御システム。
19. 前記半導体装置を複数有し、
    複数の前記半導体装置は、主端末として動作する第１半導体装置と、副端末として動作する単数又は複数の第２半導体装置とを含み、
    前記制御装置は、前記第１半導体装置から前記エラー信号が出力されたら、前記第２半導体装置のうち１つを主端末として動作させる請求項１８に記載の制御システム。
20. 複数の前記半導体装置が装着され、前記半導体装置と前記制御装置とを電気的に接続するためのソケットを更に有し、
    前記複数の前記半導体装置は、前記ソケットに着脱可能にされる請求項１８に記載の制御システム。

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