JP5258490B2 - 半導体集積回路及びそれを用いたicカード - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
項1の半導体集積回路とを有し、前記半導体集積回路のアンテナ端子が前記コイルに接続され、前記半導体集積回路の電源端子及びグランド端子が所定の金属端子に接続される。
実施の形態について更に詳述する。
図1は、本発明の半導体集積回路及びICカードの第1の実施の形態を示す基本構成のブロック図である。
図8は、実施の形態2の半導体集積回路に搭載される電源電圧入力制御回路U4の他の構成を示す基本構成図である。ここでは、本発明の説明を明確にするために、半導体集積回路U2に搭載される非接触用電源回路U3、接触/非接触判定回路U5、接触端子U12を構成する電源電圧端子VDD及びグランド端子VSSを記載している。
図9は、実施の形態3の半導体集積回路に搭載される電源電圧入力制御回路U4の他の構成を示す基本構成図である。ここでは、本発明の説明を明確にするために、半導体集積回路U2に搭載される非接触用電源回路U3、接触/非接触判定回路U5、接触端子U12を構成する電源電圧端子VDD及びグランド端子VSSを記載している。
A2、A3…電圧比較回路
B1…基板電位制御回路
B2…電圧制御回路
B3…プルアップ回路
B4…ゲート端子制御回路
B5…プルダウン回路
B6、B10、B13…インバータ回路
B7…スイッチ回路
B8、B9、B11、B12…スイッチ基本回路
C1…共振容量
I1〜I4…電流源回路
L1…アンテナ
LA、LB…アンテナ接続端子
M1〜M17…MOSトランジスタ
PIO…信号入出力端子
R1、R2…抵抗
S1、S3、S4…制御信号
S2…判定信号
T1、T2、T4、T5、T7…入力端子
T3、T6…出力端子
U1…ICカード
U2…半導体集積回路
U3…非接触動作用電源回路
U4…電源電圧入力制御回路
U5…接触/非接触判定回路
U6…内部回路
U7…受信回路
U8…送信回路
U9…制御回路
U10…メモリ
U11…I/O回路
U12…外部接続端子
U13…プリント基板
U14…コイル
U15…ICチップ
U16…金属端子
U17…リーダ・ライタ
V1…基準電圧源
VDD…電源電圧端子
VDDA…内部電源ライン
VDDC、VDDH…電圧ライン
VSS…グランド端子
Claims (14)
- アンテナに接続されるアンテナ端子と、
前記アンテナから前記アンテナ端子に与えられる交流信号を整流及び平滑化して第1の電源ラインに直流電圧を得る第1の電源回路と、
外部から電源が入力される電源端子及びグランド端子と、
前記電源端子と前記第1の電源ラインとの間に配置された第1のMOSトランジスタ、及び前記第1のMOSトランジスタのゲート端子電圧を制御する電圧制御回路から成る第2の電源回路と、
前記第1のMOSトランジスタの基板電圧を制御する基板電位制御回路と、を備え、
前記第1の電源回路で生成する電圧を電源に用いるときには前記第1のMOSトランジスタが遮断されることで前記電源端子と前記第1の電源ラインとを分離し、
外部端子からの電源を用いる場合には前記電圧制御回路が前記第1のMOSトランジスタを制御して前記電源端子及び前記グランド端子から供給される電圧を所定の電圧に抑制し、前記第1の電源ラインに出力する、半導体集積回路。 - 前記第1の電源回路で生成する電圧を電源に用いるとき前記第1のMOSトランジスタの基板電圧とゲート電圧を導通させ、外部端子からの電源を用いる場合には非導通とする第2のMOSトランジスタを更に有する、請求項1記載の半導体集積回路。
- 前記基板電位制御回路は、前記第1のMOSトランジスタの遮断状態において前記第1の電源ラインの電圧を前記基板電圧として出力し、前記第1のMOSトランジスタの非遮断状態において前記電源端子の電圧を前記基板電圧として出力する、請求項2記載の半導体集積回路。
- 前記基板電位制御回路は、前記基板電圧の出力端子と前記電源端子との間に配置された第3のMOSトランジスタと、前記基板電圧の出力端子と前記第1の電源ラインとの間に配置された第4のMOSトランジスタと、前記第3のMOSトランジスタ及び第4のMOSトランジスタのゲート端子電圧を制御するゲート電圧制御回路とを有し、
前記ゲート電圧制御回路は、前記電源端子の電位が前記第1の電源ラインの電位よりも高いときには前記第3のMOSトランジスタをオン状態とし、前記電源端子の電位が前記第1の電源ラインの電位よりも低いときには前記第4のMOSトランジスタをオン状態として、前記第1のMOSトランジスタの基板電圧を前記第1のMOSトランジスタのソース端子の電位と同電位にする、請求項3記載の半導体集積回路。 - 前記第3のMOSトランジスタ及び第4のMOSトランジスタは、夫々の基板が前記基板電圧の出力端子と同電位にされるPチャンネル型MOSトランジスタであり、
前記ゲート電圧制御回路は、前記第3のMOSトランジスタのゲートを前記第1の電源ラインに接続する配線と、前記第4のMOSトランジスタのゲートを前記電源端子に接続する配線とから成る、請求項4記載の半導体集積回路。 - 前記電源端子と前記グランド端子の間にプルダウン回路と、
検出回路と、を有し、
前記検出回路が前記交流信号に基づく電源の形成を検出することに基づいて、前記プルダウン回路は電源端子とグランド端子の間の抵抗値を小さくする、請求項1記載の半導体集積回路。 - 前記検出回路は、第1のMOSトランジスタの基板端子に入力される電圧を電源電圧として動作する、請求項6記載の半導体集積回路。
- 前記第1の電源ラインに供給される電圧を電源電圧として動作される内部回路を有する、請求項1記載の半導体集積回路。
- アンテナを構成するコイルと、
接続端子を構成する複数の金属端子と、
請求項1記載の半導体集積回路と、を有し、
前記半導体集積回路のアンテナ端子が前記コイルに接続され、
前記半導体集積回路の電源端子及びグランド端子が所定の金属端子に接続された、ICカード。 - アンテナからアンテナ端子に与えられる交流信号を整流及び平滑化して第1の電源ラインに直流電圧を得る第1の電源回路と、
外部から電源が入力される電源端子と前記第1の電源ラインとの間に配置された第1のMOSトランジスタのゲート端子電圧を制御する電圧制御回路を有する第2の電源回路と、
前記第1のMOSトランジスタのソース電圧を基板電圧として形成する基板電位制御回路と、
前記第1の電源回路で生成する電圧を電源に用いるとき前記第1のMOSトランジスタの基板電圧とゲート電圧を導通させ、外部端子からの電源を用いる場合には非導通とする第2のMOSトランジスタと、を有する半導体集積回路。 - 前記基板電位制御回路は、前記第1のMOSトランジスタの遮断状態において前記第1の電源ラインの電圧を前記基板電圧として出力し、前記第1のMOSトランジスタの非遮断状態において前記電源端子の電圧を前記基板電圧として出力する、請求項10記載の半導体集積回路。
- 前記基板電位制御回路は、前記基板電圧の出力端子と前記電源端子との間に配置された第3のMOSトランジスタと、前記基板電圧の出力端子と前記第1の電源ラインとの間に配置された第4のMOSトランジスタと、前記第3のMOSトランジスタ及び第4のMOSトランジスタのゲート端子電圧を制御するゲート電圧制御回路とを有し、
前記ゲート電圧制御回路は、前記電源端子の電位が前記第1の電源ラインの電位よりも高いときには前記第3のMOSトランジスタをオン状態とし、前記電源端子の電位が前記第1の電源ラインの電位よりも低いときには前記第4のMOSトランジスタをオン状態として、前記第1のMOSトランジスタの基板電圧を前記第1のMOSトランジスタのソース端子の電位と同電位にする、請求項11記載の半導体集積回路。 - 前記第3のMOSトランジスタ及び第4のMOSトランジスタは、夫々の基板が前記基板電圧の出力端子と同電位にされるPチャンネル型MOSトランジスタであり、
前記ゲート電圧制御回路は、前記第3のMOSトランジスタのゲートを前記第1の電源ラインに接続する配線と、前記第4のMOSトランジスタのゲートを前記電源端子に接続する配線とから成る、請求項12記載の半導体集積回路。 - アンテナを構成するコイルと、
接続端子を構成する複数の金属端子と、
請求項10記載の半導体集積回路と、を有し、
前記半導体集積回路のアンテナ端子が前記コイルに接続され、
前記半導体集積回路の電源端子及びグランド端子が所定の金属端子に接続された、ICカード。
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