JP2009004979A - インダクタンス負荷駆動装置、及び、フライバック電圧検出回路 - Google Patents

Abstract

【課題】フライバック電圧検出回路がフライバック電圧ＶＺを検出するときの精度が向上するインダクタンス負荷駆動装置を提供する。
【解決手段】インダクタンス負荷Ｌは、バッテリー電圧を供給する電源ＶＢＡＴと出力用ノードＮｏｕｔとの間に接続されている。スイッチＭＯは、出力用ノードＮｏｕｔと電源ＧＮＤとの間に接続され、制御信号Ｓｃ１、Ｓｃ２に応じてそれぞれオン、オフする。クランプ回路Ｄ１、Ｄ２は、スイッチＭＯがオフしたときに、フライバック電圧ＶＺを発生する。フライバック電圧検出回路２０は、電源ＶＢＡＴと検出用ノードＮｄとの間に接続された負荷抵抗ＲＬと、検出用ノードＮｄと電源ＧＮＤとの間に接続されたトランジスタＭＳとを具備している。そのトランジスタＭＳは、出力用ノードＮｏｕｔに供給される電圧を監視し、フライバック電圧ＶＺの有無を表すフライバック電圧検出信号ＦＢを検出用ノードＮｄに出力する。
【選択図】図５

Description

本発明は、インダクタンス負荷を駆動するインダクタンス負荷駆動装置に関する。

従来、自動車のエンジンを制御するエンジンコントロールユニットの一つとして、燃料噴射弁（インジェクタ）が用いられている。図１に示されるように、インジェクタ２００は、バルブ２０１と、機械的なバネ（図示しない）と、インダクタンス負荷Ｌとを具備している。インダクタンス負荷Ｌは、コイル（電磁石）であり、バッテリー電圧を供給する第１電源（ＶＢＡＴ）と、バッテリー電圧よりも低い電圧として接地電圧を供給する第２電源（ＧＮＤ）との間に接続されている。バルブ２０１は、バネの機械的な力によって閉じられる。インダクタンス負荷Ｌに電流が流れることにより、コイルの電磁力によりバネが引っ張られて、バルブ２０１が開く。そのとき、バルブ２０１からエンジンにガソリンが噴射される。

また、自動車電装用のコントロールユニットとして、マイクロコンピュータからの指示によりインジェクタ２００を駆動する駆動回路１１０が用いられている。駆動回路１１０は、インダクタンス負荷Ｌと第２電源（ＧＮＤ）との間に接続されている。この駆動回路１１０には、無接点化を目的として、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体デバイスが内蔵されている。

また、自動車電装用のコントロールユニットとして、インジェクタ２００を保護するための診断を行い、その診断結果をマイクロコンピュータに通知する保護回路が用いられている。保護回路としては、電流制限回路、過熱検出回路、断線検出回路が挙げられる。以下、断線検出回路について説明する。

例えば、図２に示されるように、断線検出回路は、インダクタンス負荷Ｌと第２電源（ＧＮＤ）との間に接続されている。この断線検出回路としては、インダクタンス負荷Ｌに発生するフライバック電圧を検出するフライバック電圧検出回路が挙げられる。フライバック電圧検出回路がフライバック電圧を検出することにより、マイクロコンピュータが、第１電源（ＶＢＡＴ）とインダクタンス負荷Ｌとの間の配線（ワイヤーハーネス）２１１や、インダクタンス負荷Ｌと駆動回路１１０との間の配線２１２が断線しているか否かを調べることができる。

図３は、従来のインダクタンス負荷駆動装置の構成を示し、特開２００６−２２００６９号公報と特開２００６−１５２９８７号公報に記載された電磁弁駆動装置を簡略化したものである。従来のインダクタンス負荷駆動装置は、インダクタンス負荷Ｌと、駆動回路１１０と、フライバック電圧検出回路１２０と、マイクロコンピュータ１３０とを具備している。

インダクタンス負荷Ｌは、第１電源（ＶＢＡＴ）と出力用ノードＮｏｕｔとの間に接続されている。

駆動回路１１０について説明する。この駆動回路１１０は、トランジスタＭＯと、抵抗素子ＲＧ１、ＲＧ２と、フライバック電圧発生回路とを具備している。

トランジスタＭＯは、Ｎチャネル型のパワーＭＯＳＦＥＴであり、出力用ノードＮｏｕｔと第２電源（ＧＮＤ）との間に接続されている。トランジスタＭＯのゲートには、第１又は第２制御信号として制御信号Ｓｃ１又はＳｃ２がマイクロコンピュータ１３０から供給される。制御信号Ｓｃ１、制御信号Ｓｃ２の信号レベルは、それぞれ、ハイレベル（アクティブ状態）、ロウレベル（インアクティブ状態）を表している。したがって、トランジスタＭＯは、制御信号Ｓｃ１に応じてオンし、制御信号Ｓｃ２に応じてオフする。

フライバック電圧発生回路は、出力用ノードＮｏｕｔとトランジスタＭＯのゲートとの間に接続され、ダイオードＤ１、Ｄ２を備えたクランプ回路（Ｄ１、Ｄ２）を具備している。ダイオードＤ１は、そのカソードが出力用ノードＮｏｕｔに接続されている。ダイオードＤ２は、そのアノードがダイオードＤ１のアノードに接続され、そのカソードがトランジスタＭＯのゲートに接続されている。クランプ回路（Ｄ１、Ｄ２）は、トランジスタＭＯがオフしたときに、インダクタンス負荷Ｌに蓄えられたエネルギー（電流Ｉｏｕｔ）を強制的に消費させるフライバック電圧ＶＺを発生する。

抵抗素子ＲＧ２は、ダイオードＤ２のカソードとトランジスタＭＯのゲートとの間に接続されている。この場合、抵抗素子ＲＧ２は、その一端がダイオードＤ２のカソードに接続され、その他端がトランジスタＭＯのゲートに接続されている。

抵抗素子ＲＧ１は、その一端がマイクロコンピュータ１３０に接続され、その他端がダイオードＤ２のカソードと抵抗素子ＲＧ２の一端とに接続されている。

フライバック電圧検出回路１２０について説明する。このフライバック電圧検出回路１２０は、第１〜第４抵抗素子として抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４とコンパレータＣＯＭＰとを具備している。

抵抗素子Ｒ１と抵抗素子Ｒ２は、出力用ノードＮｏｕｔと第２電源（ＧＮＤ）との間で直列接続され、出力用ノードＮｏｕｔに供給される電圧を分圧する。この場合、抵抗素子Ｒ１は、出力用ノードＮｏｕｔと分圧用ノードＮｐ１との間に接続されている。抵抗素子Ｒ２は、分圧用ノードＮｐ１と第２電源（ＧＮＤ）との間に接続されている。

抵抗素子Ｒ３と抵抗素子Ｒ４は、第１電源（ＶＢＡＴ）と第２電源（ＧＮＤ）との間で直列接続され、第１電源（ＶＢＡＴ）から供給されるバッテリー電圧を分圧する。この場合、抵抗素子Ｒ３は、第１電源（ＶＢＡＴ）と分圧用ノードＮｐ２との間に接続されている。抵抗素子Ｒ４は、分圧用ノードＮｐ２と第２電源（ＧＮＤ）との間に接続され、基準電圧ＶＲＥＦを生成する。

コンパレータＣＯＭＰは、その入力が分圧用ノードＮｐ１と分圧用ノードＮｐ２とに接続され、その出力がマイクロコンピュータ１３０に接続されている。コンパレータＣＯＭＰは、分圧用ノードＮｐ１に供給される電圧と、分圧用ノードＮｐ２に供給される基準電圧ＶＲＥＦとを比較する。コンパレータＣＯＭＰは、その比較結果に基づいて、フライバック電圧ＶＺが発生しているか否かを表すフライバック電圧検出信号ＦＢをマイクロコンピュータ１３０に出力する。

図４は、従来のインダクタンス負荷駆動装置の動作を示すタイミングチャートである。

マイクロコンピュータ１３０は、制御信号Ｓｃ１（ハイレベル）と制御信号Ｓｃ２（ロウレベル）とを交互に出力する。この場合、トランジスタＭＯは、上述のように、制御信号Ｓｃ１に応じてオンし、制御信号Ｓｃ２に応じてオフする。マイクロコンピュータ１３０が制御信号Ｓｃ２を出力したとき、トランジスタＭＯがオフするため、クランプ回路（Ｄ１、Ｄ２）は、フライバック電圧ＶＺを発生し、インダクタンス負荷Ｌに蓄えられた電流Ｉｏｕｔを強制的に消費させる。

エンジンの回転数は毎分８０００回転に達するため、制御信号Ｓｃ１と制御信号Ｓｃ２とが出力される周期は１５ｍｓ程度となる。また、制御信号Ｓｃ１と制御信号Ｓｃ２とのデューティーはアクセルの開き具合により、５％から９９％まで変化する。このようにインダクタンス負荷Ｌに蓄える電流Ｉｏｕｔを高速でスイッチングさせる必要がある。

しかし、トランジスタＭＯがオフすると、インダクタンス負荷Ｌに流れていた電流Ｉｏｕｔが減少するため、インダクタンス負荷Ｌにはフライバック電圧ＶＺとしてＬ×ｄｉ／ｄｔが発生する。そこで、第１電源（ＶＢＡＴ）が供給するバッテリー電圧を１４Ｖとした場合、ダイオードＤ１、Ｄ２の耐圧を１１５Ｖ程度に設定しておく。これにより、トランジスタＭＯがオフしたときに、出力用ノードＮｏｕｔに供給される電圧が約１１５Ｖ程度にクランプされ、電流Ｉｏｕｔが数十μｓ以内に０Ａになるように急激に減少する。

出力用ノードＮｏｕｔに供給される電圧は、抵抗素子Ｒ１、Ｒ２により分圧される。その分圧された分圧電圧は、分圧用ノードＮｐ１に供給される。コンパレータＣＯＭＰは、分圧用ノードＮｐ１に供給される分圧電圧と、分圧用ノードＮｐ２に供給される基準電圧ＶＲＥＦとを比較する。比較の結果、上記の分圧電圧が基準電圧ＶＲＥＦ以上である場合、コンパレータＣＯＭＰは、フライバック電圧ＶＺが発生していることを表すフライバック電圧検出信号ＦＢをマイクロコンピュータ１３０に出力する。一方、比較の結果、上記の分圧電圧が基準電圧ＶＲＥＦより低い場合、コンパレータＣＯＭＰは、フライバック電圧ＶＺが発生していないことを表すフライバック電圧検出信号ＦＢをマイクロコンピュータ１３０に出力する。

マイクロコンピュータ１３０は、上記の制御信号Ｓｃ２を出力したときに、フライバック電圧検出信号ＦＢをコンパレータＣＯＭＰから受け取る。このとき、フライバック電圧検出信号ＦＢがフライバック電圧ＶＺの発生を表している場合、マイクロコンピュータ１３０は、第１電源（ＶＢＡＴ）と出力用ノードＮｏｕｔ間が断線していないことを検知する。

このように、従来のインダクタンス負荷駆動装置では、フライバック電圧検出回路１２０が、インダクタンス負荷Ｌに発生するフライバック電圧を検出することにより、マイクロコンピュータ１３０は、第１電源（ＶＢＡＴ）と出力用ノードＮｏｕｔ間として、第１電源（ＶＢＡＴ）とインダクタンス負荷Ｌとの間の配線や、インダクタンス負荷Ｌと駆動回路１１０との間の配線が断線しているか否かを調べることができる。

ここで、特開２００６−２２００６９号公報と特開２００６−１５２９８７号公報の他に、フライバック電圧に関連する技術を紹介する。特開２０００−１８４５８２号公報には、ソレノイド駆動装置が記載されている。このソレノイド駆動装置では、ソレノイドへの通電を遮断したときに、逆起電力に伴う電流を環流回路内に環流させ、フライバック電圧を吸収させる。そこで、ソレノイド駆動装置では、フライバック電圧を監視して、環流回路の断線を検出している。

特開２００６−２２００６９号公報 特開２００６−１５２９８７号公報 特開２０００−１８４５８２号公報

従来のインダクタンス負荷駆動装置によれば、上述のように、フライバック電圧検出回路１２０は、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４とコンパレータＣＯＭＰとを具備している。コンパレータＣＯＭＰは、出力用ノードＮｏｕｔに供給される電圧を抵抗素子Ｒ１、Ｒ２で分圧した電圧と、第１電源（ＶＢＡＴ）から供給されるバッテリー電圧を抵抗素子Ｒ３、Ｒ４で分圧した基準電圧ＶＲＥＦとを比較することにより、フライバック電圧ＶＺが発生しているか否かを表すフライバック電圧検出信号ＦＢをマイクロコンピュータ１３０に出力している。しかし、基準電圧ＶＲＥＦは、バッテリー電圧を抵抗素子Ｒ３、Ｒ４で分圧して生成されるため、フライバック電圧検出信号ＦＢはバッテリー電圧（電源電圧）の影響を大きく受けてしまう。即ち、基準電圧ＶＲＥＦは、バッテリー電圧に比例しているため、電源電圧にバラツキが生じている場合、基準電圧ＶＲＥＦにもバラツキが生じてしまう。基準電圧ＶＲＥＦがばらつくことにより、フライバック電圧検出回路１２０がフライバック電圧ＶＺを検出するときの精度は低下してしまう。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のインダクタンス負荷駆動装置は、インダクタンス負荷（Ｌ）と、スイッチ（ＭＯ）と、フライバック電圧発生回路（Ｄ１、Ｄ２）と、フライバック電圧検出回路（２０）とを具備している。
インダクタンス負荷（Ｌ）は、バッテリー電圧を供給する第１電源（ＶＢＡＴ）と出力用ノード（Ｎｏｕｔ）との間に接続されている。
スイッチ（ＭＯ）は、出力用ノード（Ｎｏｕｔ）とバッテリー電圧よりも低い電圧を供給する第２電源（ＧＮＤ）との間に接続され、第１制御信号（Ｓｃ１）に応じてオンし、第２制御信号（Ｓｃ２）に応じてオフする。
フライバック電圧発生回路（Ｄ１、Ｄ２）は、スイッチ（ＭＯ）がオフしたときに、インダクタンス負荷（Ｌ）に蓄えられたエネルギー（Ｉｏｕｔ）を瞬時に消費させるフライバック電圧（ＶＺ）を発生する。
フライバック電圧検出回路（２０）は、第１電源（ＶＢＡＴ）と出力用ノード（Ｎｏｕｔ）間の断線を調べるために、フライバック電圧（ＶＺ）を検出する。このフライバック電圧検出回路（２０）は、負荷抵抗（ＲＬ）と、電圧検出用トランジスタ（ＭＳ）とを具備している。
負荷抵抗（ＲＬ）は、第１電源（ＶＢＡＴ）と検出用ノード（Ｎｄ）との間に接続されている。
電圧検出用トランジスタ（ＭＳ）は、検出用ノード（Ｎｄ）と第２電源（ＧＮＤ）との間に接続されている。この電圧検出用トランジスタ（ＭＳ）は、出力用ノード（Ｎｏｕｔ）に供給される電圧を監視して、フライバック電圧（ＶＺ）が発生しているか否かを表すフライバック電圧検出信号（ＦＢ）を検出用ノード（Ｎｄ）に出力する。

［効果］
このように、本発明のインダクタンス負荷駆動装置によれば、第１の効果として、フライバック電圧検出回路（２０）が、インダクタンス負荷（Ｌ）に発生するフライバック電圧を検出することにより、マイクロコンピュータ（３０）は、第１電源（ＶＢＡＴ）と出力用ノード（Ｎｏｕｔ）間の配線が断線しているか否かを調べることができる。

従来のインダクタンス負荷駆動装置のフライバック電圧検出回路（１２０）では、第１〜第４抵抗素子（Ｒ１、Ｒ２、Ｒ３、Ｒ４）とコンパレータ（ＣＯＭＰ）とを具備しているのに対して、フライバック電圧検出回路（２０）では、第１、第２抵抗素子（Ｒ１、Ｒ２）とフライバック電圧検出用インバータ（２１）｛負荷抵抗（ＲＬ）と電圧検出用トランジスタ（ＭＳ）｝とを具備している。このため、本発明のインダクタンス負荷駆動装置によれば、第２の効果として、部品数が従来よりも低減される。

本発明のインダクタンス負荷駆動装置によれば、フライバック電圧検出回路（２０）は、上述のように、第１、第２抵抗素子（Ｒ１、Ｒ２）と、負荷抵抗（ＲＬ）と電圧検出用トランジスタ（ＭＳ）とで構成されたフライバック電圧検出用インバータ（２１）とを具備している。フライバック電圧検出用インバータ（２１）は、出力用ノード（Ｎｏｕｔ）に供給される電圧を第１、第２抵抗素子（Ｒ１、Ｒ２）で分圧した分圧電圧と、フライバック電圧検出用インバータ（２１）の閾値電圧（インバータ閾値電圧）とを比較することにより、フライバック電圧（ＶＺ）が発生しているか否かを表すフライバック電圧検出信号（ＦＢ）を、検出用ノード（Ｎｄ）を介してマイクロコンピュータ（３０）に出力している。従来のインダクタンス負荷駆動装置のフライバック電圧検出回路（１２０）では、基準電圧（ＶＲＥＦ）がバッテリー電圧に比例しているのに対して、フライバック電圧検出回路（２０）では、インバータ閾値電圧（基準電圧）は、電圧検出用トランジスタ（ＭＳ）と負荷抵抗（ＲＬ）とバッテリー電圧とによって決定され、バッテリー電圧のルートに比例している。

ここで、バッテリー電圧をＶＢＡＴとし、第１抵抗素子（Ｒ１）、第２抵抗素子（Ｒ２）、負荷抵抗（ＲＬ）の抵抗値を、それぞれ、Ｒ１、Ｒ２、ＲＬとし、電圧検出用トランジスタ（ＭＳ）における電子の移動度、酸化膜の単位面積当たりの容量、チャネル幅、チャネル長、閾値電圧を、それぞれ、μ、Ｃｏｘ、Ｗ、Ｌ、Ｖｔｎとし、出力用ノード（Ｎｏｕｔ）に供給される電圧をＶｏｕｔとする。この場合、フライバック電圧検出信号（ＦＢ）がフライバック電圧（ＶＺ）の発生を表すとき、出力用ノード（Ｎｏｕｔ）に供給される電圧は、数１により表される。

例えば、フライバック電圧検出回路（２０）は、バラツキ防止用トランジスタ（ＭＤＧ）を更に具備しているものとする。このバラツキ防止用トランジスタ（ＭＤＧ）は、電圧検出用トランジスタ（ＭＳ）の閾値電圧のバラツキを防止するために、第２抵抗素子（Ｒ２）と第２電源（ＧＮＤ）との間に接続されている。そこで、バッテリー電圧をＶＢＡＴとし、第１抵抗素子（Ｒ１）、第２抵抗素子（Ｒ２）、負荷抵抗（ＲＬ）の抵抗値を、それぞれ、Ｒ１、Ｒ２、ＲＬとし、電圧検出用トランジスタ（ＭＳ）における電子の移動度、酸化膜の単位面積当たりの容量、チャネル幅、チャネル長、閾値電圧を、それぞれ、μ、Ｃｏｘ、Ｗ、Ｌ、Ｖｔｎとし、出力用ノード（Ｎｏｕｔ）に供給される電圧をＶｏｕｔとする。この場合、フライバック電圧検出信号（ＦＢ）がフライバック電圧（ＶＺ）の発生を表すとき、出力用ノード（Ｎｏｕｔ）に供給される電圧は、数２により表される。

このように、本発明のインダクタンス負荷駆動装置によれば、フライバック電圧検出回路（２０）は、負荷抵抗（ＲＬ）と電圧検出用トランジスタ（ＭＳ）とで構成されたフライバック電圧検出用インバータ（２１）を具備することにより、フライバック電圧検出信号（ＦＢ）がフライバック電圧（ＶＺ）の発生を表すときの電圧（Ｖｏｕｔ）は、バッテリー電圧（ＶＢＡＴ）のルートに比例する。このため、本発明のインダクタンス負荷駆動装置によれば、第３の効果として、バッテリー電圧（ＶＢＡＴ）にバラツキが生じても、インバータ閾値電圧（基準電圧）のバラツキは従来よりも低減される。基準電圧のバラツキが低減されることにより、フライバック電圧検出回路（２０）がフライバック電圧（ＶＺ）を検出するときの精度は従来よりも向上する。

以下に添付図面を参照して、本発明のインダクタンス負荷駆動装置について詳細に説明する。

（第１実施例）
［構成］
図５は、本発明の第１実施例によるインダクタンス負荷駆動装置の構成を示している。そのインダクタンス負荷駆動装置は、インダクタンス負荷Ｌと、駆動回路１０と、フライバック電圧検出回路２０と、マイクロコンピュータ３０とを具備している。

インダクタンス負荷Ｌは、コイル（電磁石）であり、バッテリー電圧を供給する第１電源（ＶＢＡＴ）と、出力用ノードＮｏｕｔとの間に接続されている。インダクタンス負荷Ｌは、インジェクタに設けられ、そのインジェクタは、インダクタンス負荷Ｌの他に、バルブと、機械的なバネとを具備している。バルブは、バネの機械的な力によって閉じられる。インダクタンス負荷Ｌに電流が流れることにより、コイルの電磁力によりバネが引っ張られて、バルブが開く。そのとき、バルブからエンジンにガソリンが噴射される。

駆動回路１０について説明する。この駆動回路１０は、トランジスタＭＯと、抵抗素子ＲＧ１、ＲＧ２と、フライバック電圧発生回路とを具備している。

トランジスタＭＯは、Ｎチャネル型のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、出力用ノードＮｏｕｔと、バッテリー電圧よりも低い電圧として接地電圧を供給する第２電源（ＧＮＤ）との間に接続されている。トランジスタＭＯのゲートには、第１又は第２制御信号として制御信号Ｓｃ１又はＳｃ２がマイクロコンピュータ３０から供給される。制御信号Ｓｃ１、制御信号Ｓｃ２の信号レベルは、それぞれ、ハイレベル（アクティブ状態）、ロウレベル（インアクティブ状態）を表している。したがって、トランジスタＭＯは、制御信号Ｓｃ１に応じてオンし、制御信号Ｓｃ２に応じてオフする。

フライバック電圧発生回路は、出力用ノードＮｏｕｔとトランジスタＭＯのゲートとの間に接続され、ダイオードＤ１、Ｄ２を備えたクランプ回路（Ｄ１、Ｄ２）を具備している。ダイオードＤ１は、そのカソードが出力用ノードＮｏｕｔに接続されている。ダイオードＤ２は、そのアノードがダイオードＤ１のアノードに接続され、そのカソードがトランジスタＭＯのゲートに接続されている。クランプ回路（Ｄ１、Ｄ２）は、トランジスタＭＯがオフしたときに、インダクタンス負荷Ｌに蓄えられたエネルギー（電流Ｉｏｕｔ）を強制的に消費させるフライバック電圧ＶＺを発生する。

抵抗素子ＲＧ２は、ダイオードＤ２のカソードとトランジスタＭＯのゲートとの間に接続されている。この場合、抵抗素子ＲＧ２は、その一端がダイオードＤ２のカソードに接続され、その他端がトランジスタＭＯのゲートに接続されている。

抵抗素子ＲＧ１は、その一端がマイクロコンピュータ１３０に接続され、その他端がダイオードＤ２のカソードと抵抗素子ＲＧ２の一端とに接続されている。

フライバック電圧検出回路２０について説明する。このフライバック電圧検出回路２０は、第１、第２抵抗素子として抵抗素子Ｒ１、Ｒ２とフライバック電圧検出用インバータ２１とを具備している。

抵抗素子Ｒ１と抵抗素子Ｒ２は、出力用ノードＮｏｕｔと第２電源（ＧＮＤ）との間で直列接続され、出力用ノードＮｏｕｔに供給される電圧を分圧する。この場合、抵抗素子Ｒ１は、出力用ノードＮｏｕｔと分圧用ノードＮｐとの間に接続されている。抵抗素子Ｒ２は、分圧用ノードＮｐと第２電源（ＧＮＤ）との間に接続されている。

フライバック電圧検出用インバータ２１は、第１電源（ＶＢＡＴ）と出力用ノードＮｏｕｔ間の断線を調べる。このフライバック電圧検出用インバータ２１は、負荷抵抗ＲＬと電圧検出用トランジスタＭＳとを具備している。

負荷抵抗ＲＬは、第１電源（ＶＢＡＴ）と検出用ノードＮｄとの間に接続されている抵抗素子であり、一定の電流を生成する。

電圧検出用トランジスタＭＳは、Ｎチャネル型のパワーＭＯＳＦＥＴであり、検出用ノードＮｄと第２電源（ＧＮＤ）との間に接続されている。この電圧検出用トランジスタＭＳは、出力用ノードＮｏｕｔに供給される電圧を監視する。そこで、電圧検出用トランジスタＭＳが、出力用ノードＮｏｕｔに供給される電圧を監視するために、電圧検出用トランジスタＭＳのゲートには、分圧用ノードＮｐが接続されている。電圧検出用トランジスタＭＳは、分圧用ノードＮｐに供給される電圧に応じて、フライバック電圧ＶＺが発生しているか否かを表すフライバック電圧検出信号ＦＢを、検出用ノードＮｄを介してマイクロコンピュータ３０に出力する。

［動作］
図６は、本発明のインダクタンス負荷駆動装置の動作を示すタイミングチャートである。

マイクロコンピュータ３０は、制御信号Ｓｃ１（ハイレベル）と制御信号Ｓｃ２（ロウレベル）とを交互に出力する。この場合、トランジスタＭＯは、上述のように、制御信号Ｓｃ１に応じてオンし、制御信号Ｓｃ２に応じてオフする。マイクロコンピュータ３０が制御信号Ｓｃ２を出力したとき、トランジスタＭＯがオフするため、クランプ回路（Ｄ１、Ｄ２）は、フライバック電圧ＶＺを発生し、インダクタンス負荷Ｌに蓄えられた電流Ｉｏｕｔを強制的に消費させる。

エンジンの回転数は毎分８０００回転に達するため、制御信号Ｓｃ１と制御信号Ｓｃ２とが出力される周期は１５ｍｓ程度となる。また、制御信号Ｓｃ１と制御信号Ｓｃ２とのデューティーはアクセルの開き具合により、５％から９９％まで変化する。このようにインダクタンス負荷Ｌに蓄える電流Ｉｏｕｔを高速でスイッチングさせる必要がある。

しかし、トランジスタＭＯがオフすると、インダクタンス負荷Ｌに流れていた電流Ｉｏｕｔが減少するため、インダクタンス負荷Ｌにはフライバック電圧ＶＺとしてＬ×ｄｉ／ｄｔが発生する。そこで、第１電源（ＶＢＡＴ）が供給するバッテリー電圧を１４Ｖとした場合、ダイオードＤ１、Ｄ２の耐圧を１１５Ｖ程度に設定しておく。これにより、トランジスタＭＯがオフしたときに、出力用ノードＮｏｕｔに供給される電圧が１１５Ｖ程度にクランプされ、電流Ｉｏｕｔが数十μｓ以内に０Ａになるように急激に減少する。

出力用ノードＮｏｕｔに供給される電圧は、抵抗素子Ｒ１、Ｒ２により分圧される。その分圧された分圧電圧は、分圧用ノードＮｐを介して、負荷抵抗ＲＬと電圧検出用トランジスタＭＳとにより構成されたフライバック電圧検出用インバータ２１に供給される。

フライバック電圧検出用インバータ２１の閾値電圧（インバータ閾値電圧）は、電圧検出用トランジスタＭＳにおける電子の移動度、酸化膜の単位面積当たりの容量、チャネル幅、チャネル長、閾値電圧と、負荷抵抗ＲＬの抵抗値と、バッテリー電圧とによって決定される。インバータ閾値電圧は、バッテリー電圧のルートに比例している。これについては後述する。

出力用ノードＮｏｕｔに供給される電圧は、抵抗素子Ｒ１と抵抗素子Ｒ２とにより分圧され、その分圧された分圧電圧が分圧用ノードＮｐに供給される。電圧検出用トランジスタＭＳは、分圧用ノードＮｐに供給される分圧電圧が、フライバック電圧検出用インバータ２１の閾値電圧以上である場合、電圧検出用トランジスタＭＳは、フライバック電圧ＶＺが発生していることを表すフライバック電圧検出信号ＦＢを、検出用ノードＮｄを介してマイクロコンピュータ３０に出力する。一方、電圧検出用トランジスタＭＳは、上記の分圧電圧が上記のインバータ閾値電圧より低い場合、フライバック電圧ＶＺが発生していないことを表すフライバック電圧検出信号ＦＢを、検出用ノードＮｄを介してマイクロコンピュータ３０に出力する。

マイクロコンピュータ３０は、上記の制御信号Ｓｃ２を出力したときに、フライバック電圧検出信号ＦＢをコンパレータＣＯＭＰから受け取る。このとき、フライバック電圧検出信号ＦＢがフライバック電圧ＶＺの発生を表している場合、マイクロコンピュータ１３０は、第１電源（ＶＢＡＴ）と出力用ノードＮｏｕｔ間が断線していないことを検知する。

［効果］
このように、本発明の第１実施例によるインダクタンス負荷駆動装置によれば、第１の効果として、フライバック電圧検出回路２０が、インダクタンス負荷Ｌに発生するフライバック電圧を検出することにより、マイクロコンピュータ３０は、第１電源（ＶＢＡＴ）と出力用ノードＮｏｕｔ間の配線が断線しているか否かを調べることができる。

従来のインダクタンス負荷駆動装置のフライバック電圧検出回路１２０では、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４とコンパレータＣＯＭＰとを具備しているのに対して、フライバック電圧検出回路２０では、抵抗素子Ｒ１、Ｒ２とフライバック電圧検出用インバータ２１｛負荷抵抗ＲＬと電圧検出用トランジスタＭＳ｝とを具備している。このため、本発明の第１実施例によるインダクタンス負荷駆動装置によれば、第２の効果として、部品数が従来よりも低減される。

本発明の第１実施例によるインダクタンス負荷駆動装置によれば、上述のように、フライバック電圧検出回路２０は、抵抗素子Ｒ１、Ｒ２と、負荷抵抗ＲＬと電圧検出用トランジスタＭＳとで構成されたフライバック電圧検出用インバータ２１とを具備している。フライバック電圧検出用インバータ２１は、出力用ノードＮｏｕｔに供給される電圧を抵抗素子Ｒ１、Ｒ２で分圧した分圧電圧と、フライバック電圧検出用インバータ２１の閾値電圧（インバータ閾値電圧）とを比較することにより、フライバック電圧ＶＺが発生しているか否かを表すフライバック電圧検出信号ＦＢを、検出用ノードＮｄを介してマイクロコンピュータ３０に出力している。従来のインダクタンス負荷駆動装置のフライバック電圧検出回路１２０では、基準電圧ＶＲＥＦがバッテリー電圧に比例しているのに対して、フライバック電圧検出回路２０では、インバータ閾値電圧（基準電圧）は、電圧検出用トランジスタＭＳと負荷抵抗ＲＬとバッテリー電圧とによって決定され、バッテリー電圧のルートに比例している。このため、本発明の第１実施例によるインダクタンス負荷駆動装置によれば、第３の効果として、バッテリー電圧（電源電圧）にバラツキが生じても、基準電圧のバラツキは従来よりも低減される。基準電圧のバラツキが低減されることにより、フライバック電圧検出回路２０がフライバック電圧ＶＺを検出するときの精度は従来よりも向上する。

［実証］
第３の効果について、数式を用いて、詳細に説明する。

上記のインバータ閾値電圧を求める。

まず、電圧検出用トランジスタＭＳのドレイン電流を求める。バッテリー電圧をＶＢＡＴとし、電圧検出用トランジスタＭＳにおける電子の移動度、酸化膜の単位面積当たりの容量、チャネル幅、チャネル長、閾値電圧を、それぞれ、μ、Ｃｏｘ、Ｗ、Ｌ、Ｖｔｎとし、電圧検出用トランジスタＭＳのゲート・ソース間電圧をＶｇｓとし、電圧検出用トランジスタＭＳのドレイン電流をＩｄとする。この場合、ドレイン電流Ｉｄは、数３により表される。

次に、負荷抵抗ＲＬが生成する電流を求める。負荷抵抗ＲＬの抵抗値をＲＬとし、負荷抵抗ＲＬが生成する電流をＩＲＬとする。図７は、フライバック電圧検出用インバータ２１における電流Ｉと電圧Ｖとの関係を示している。この場合、図７に示されるように、フライバック電圧検出用インバータ２１の出力電圧（インバータ出力電圧）が電源電圧（バッテリー電圧ＶＢＡＴ）の２分の１、すなわちＶＢＡＴ／２であるとき、電流ＩＲＬは、数４により表される。

インバータ閾値電圧をＶＴＨとする。この場合、インバータ閾値電圧ＶＴＨは、インバータ出力電圧が電源電圧の２分の１になるときと定義すると、数５に示されるように、数３と数４が等しいものとすることができる。この数５は数６に展開されることにより、インバータ閾値電圧ＶＴＨは、数７により表される。

このように、フライバック電圧検出回路２０では、インバータ閾値電圧ＶＴＨ（基準電圧）は、電圧検出用トランジスタＭＳと負荷抵抗ＲＬとバッテリー電圧ＶＢＡＴとによって決定され、バッテリー電圧ＶＢＡＴのルートに比例している。

次に、出力用ノードＮｏｕｔに供給される電圧を求める。

抵抗素子Ｒ１、抵抗素子Ｒ２の抵抗値をそれぞれＲ１、Ｒ２とし、出力用ノードＮｏｕｔに供給される電圧をＶｏｕｔとする。この場合、数８に示されるように、抵抗素子Ｒ１と抵抗素子Ｒ２で分圧された分圧電圧が、上記のインバータ閾値電圧ＶＴＨと等しいものとする。この数８に数７が代入され、数８は数９に展開される。

したがって、フライバック電圧検出信号ＦＢがフライバック電圧ＶＺの発生を表すとき、出力用ノードＮｏｕｔに供給される電圧Ｖｏｕｔは、数１０により表される。

従来のインダクタンス負荷駆動装置では、基準電圧ＶＲＥＦがバッテリー電圧ＶＢＡＴに比例しているため、フライバック電圧検出信号ＦＢがフライバック電圧ＶＺの発生を表すときの電圧Ｖｏｕｔもバッテリー電圧ＶＢＡＴに比例している。これに対して、本発明の第１実施例によるインダクタンス負荷駆動装置によれば、インバータ閾値電圧ＶＴＨ（基準電圧）は、バッテリー電圧ＶＢＡＴのルートに比例しているため、フライバック電圧検出信号ＦＢがフライバック電圧ＶＺの発生を表すときの電圧Ｖｏｕｔもバッテリー電圧ＶＢＡＴのルートに比例している。このように、本発明の第１実施例によるインダクタンス負荷駆動装置によれば、第３の効果として、バッテリー電圧ＶＢＡＴにバラツキが生じても、基準電圧のバラツキは従来よりも低減される。基準電圧のバラツキが低減されることにより、フライバック電圧検出回路２０がフライバック電圧ＶＺを検出するときの精度は従来よりも向上する。

（第２実施例）
第２実施例では、前述の第１実施例と重複する説明を省略する。

［構成］
図８は、本発明の第２実施例によるインダクタンス負荷駆動装置の構成を示している。フライバック電圧検出回路２０は、更に、バラツキ防止用トランジスタＭＤＧを具備している。

バラツキ防止用トランジスタＭＤＧは、Ｎチャネル型のパワーＭＯＳＦＥＴであり、抵抗素子Ｒ２と第２電源（ＧＮＤ）との間に接続されている。この場合、バラツキ防止用トランジスタＭＤＧは、そのドレインが抵抗素子Ｒ２に接続され、そのソースが第２電源（ＧＮＤ）に接続され、そのゲートがドレインに接続されている。このバラツキ防止用トランジスタＭＤＧは、抵抗素子Ｒ２と第２電源（ＧＮＤ）との間に接続されることにより、電圧検出用トランジスタＭＳの閾値電圧Ｖｔｎのバラツキを防止する。この閾値電圧のバラツキは、温度によるバラツキも含んでいる。

［動作］
本発明の第２実施例によるインダクタンス負荷駆動装置の動作は、前述と同じである。

［効果］
本発明の第２実施例によるインダクタンス負荷駆動装置によれば、前述の第１〜第３の効果を実現する。

［実証］
第３の効果について、数式を用いて、詳細に説明する。

まず、インバータ閾値電圧ＶＴＨの求め方は、前述の数３〜数７と同じである。

次に、出力用ノードＮｏｕｔに供給される電圧Ｖｏｕｔを求める。

バラツキ防止用トランジスタＭＤＧの両端にかかる電圧を閾値電圧Ｖｔｎとする。この場合、数１１に示されるように、バラツキ防止用トランジスタＭＤＧの両端にかかる電圧Ｖｔｎと、抵抗素子Ｒ２の両端にかかる電圧の和が、インバータ閾値電圧ＶＴＨと等しいものとする。数１１は数１２に展開される。

したがって、フライバック電圧検出信号ＦＢがフライバック電圧ＶＺの発生を表すとき、出力用ノードＮｏｕｔに供給される電圧Ｖｏｕｔは、数１３により表される。この場合、数１２に数７が代入されることにより、数１２は数１３に展開される。

この場合でも、本発明の第２実施例によるインダクタンス負荷駆動装置によれば、インバータ閾値電圧ＶＴＨ（基準電圧）は、バッテリー電圧ＶＢＡＴのルートに比例しているため、フライバック電圧検出信号ＦＢがフライバック電圧ＶＺの発生を表すときの電圧Ｖｏｕｔもバッテリー電圧ＶＢＡＴのルートに比例している。このように、本発明の第２実施例によるインダクタンス負荷駆動装置によれば、第３の効果として、バッテリー電圧ＶＢＡＴにばらつきが生じても、基準電圧のばらつきは従来よりも低減される。基準電圧のばらつきが低減されることにより、フライバック電圧検出回路２０がフライバック電圧ＶＺを検出するときの精度は従来よりも向上する。

なお、本発明では、駆動回路１０のトランジスタＭＯ（スイッチ）、及び、フライバック電圧検出回路２０のフライバック電圧検出用インバータ２１の電圧検出用トランジスタＭＳは、電界効果型トランジスタ（ＭＯＳＦＥＴ）に限定されず、バイポーラトランジスタであってもよいし、絶縁ゲート型バイポーラトランジスタなどでもよい。

また、本発明では、フライバック電圧検出用インバータ２１の負荷抵抗ＲＬは、抵抗素子に限定されず、定電流源であってもよい。この場合、定電流源としては、デプレッションＭＯＳＦＥＴとエンハンスメントＭＯＳＦＥＴとの２つのタイプがある。

図９Ａは、負荷抵抗ＲＬが定電流源（デプレッションＭＯＳＦＥＴ）であるときのフライバック電圧検出用インバータ２１を示している。この場合、デプレッションＭＯＳＦＥＴは、Ｎチャネル型のパワーＭＯＳＦＥＴであり、第１電源（ＶＢＡＴ）と検出用ノードＮｄとの間に接続されている。このデプレッションＭＯＳＦＥＴは、そのゲートとソースとが接続され、一定の電流を生成する。図９Ｂは、上記のフライバック電圧検出用インバータ２１における電流Ｉと電圧Ｖとの関係を示している。本発明では、図９Ａに示されるように、定電流源（デプレッションＭＯＳＦＥＴ）を使用しているため、図９Ｂに示されるように、インバータ閾値電圧ＶＴＨ（基準電圧）は、バッテリー電圧ＶＢＡＴの影響を受けない。

図１０Ａは、負荷抵抗ＲＬが定電流源（エンハンスメントＭＯＳＦＥＴ）であるときのフライバック電圧検出用インバータ２１を示している。この場合、エンハンスメントＭＯＳＦＥＴは、Ｐチャネル型のパワーＭＯＳＦＥＴであり、第１電源（ＶＢＡＴ）と検出用ノードＮｄとの間に接続されている。このエンハンスメントＭＯＳＦＥＴは、そのゲートに一定の電圧Ｖｂｉａｓが供給され、一定の電流を生成する。図１０Ｂは、上記のフライバック電圧検出用インバータ２１における電流Ｉと電圧Ｖとの関係を示している。本発明では、図１０Ａに示されるように、定電流源（エンハンスメントＭＯＳＦＥＴ）を使用しているため、図１０Ｂに示されるように、インバータ閾値電圧ＶＴＨ（基準電圧）は、バッテリー電圧ＶＢＡＴの影響を受けない。

図１は、一般的な燃料噴射弁（インジェクタ）２００と、それを駆動する駆動回路１１０とを示している。 図２は、インジェクタ２００を保護する保護回路の一例として、断線検出回路を示している。 図３は、従来のインダクタンス負荷駆動装置の構成を示し、特開２００６−２２００６９号公報と特開２００６−１５２９８７号公報に記載された電磁弁駆動装置を簡略化したものである。 図４は、従来のインダクタンス負荷駆動装置の動作を示すタイミングチャートである。 図５は、本発明の第１実施例によるインダクタンス負荷駆動装置の構成を示している。 図６は、本発明のインダクタンス負荷駆動装置の動作を示すタイミングチャートである。 図７は、本発明のインダクタンス負荷駆動装置のフライバック電圧検出回路２０において、負荷抵抗ＲＬが抵抗素子であるときのフライバック電圧検出用インバータ２１における電流Ｉと電圧Ｖとの関係を示している。 図８は、本発明の第２実施例によるインダクタンス負荷駆動装置の構成を示している。 図９Ａは、本発明のインダクタンス負荷駆動装置のフライバック電圧検出回路２０において、負荷抵抗ＲＬが定電流源（デプレッションＭＯＳＦＥＴ）であるときのフライバック電圧検出用インバータ２１を示している。 図９Ｂは、図９Ａのフライバック電圧検出用インバータ２１における電流Ｉと電圧Ｖとの関係を示している。 図１０Ａは、本発明のインダクタンス負荷駆動装置のフライバック電圧検出回路２０において、負荷抵抗ＲＬが定電流源（エンハンスメントＭＯＳＦＥＴ）であるときのフライバック電圧検出用インバータ２１を示している。 図１０Ｂは、図１０Ａのフライバック電圧検出用インバータ２１における電流Ｉと電圧Ｖとの関係を示している。

符号の説明

１０ 駆動回路、
２０ フライバック電圧検出回路、
２１ フライバック電圧検出用インバータ、
３０ マイクロコンピュータ、
１１０ 駆動回路、
１２０ フライバック電圧検出回路、
１３０ マイクロコンピュータ、
２００ 燃料噴射弁（インジェクタ）、
２０１ バルブ、
２１１、２１２ 配線（ワイヤーハーネス）、
ＣＯＭＰ コンパレータ、
Ｄ１、Ｄ２ ダイオード（クランプ回路）、
ＧＮＤ 第２電源、
Ｉｏｕｔ 電流、
Ｌ インダクタンス負荷、
ＭＤＧ バラツキ防止用トランジスタ、
ＭＯ トランジスタ、
ＭＳ 電圧検出用トランジスタ、
Ｎｄ 検出用ノード、
Ｎｏｕｔ 出力用ノード、
Ｎｐ、Ｎｐ１、Ｎｐ２ 分圧用ノード、
Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＧ１、ＲＧ２ 抵抗素子、
ＲＬ 抵抗素子、
Ｓｃ１、Ｓｃ２ 制御信号、
ＶＢＡＴ 第１電源（バッテリー電圧）、
ＶＲＥＦ 基準電圧、
ＶＺ フライバック電圧、

Claims (19)

1. バッテリー電圧を供給する第１電源と出力用ノードとの間に接続されたインダクタンス負荷と、
   前記出力用ノードと前記バッテリー電圧よりも低い電圧を供給する第２電源との間に接続され、第１制御信号に応じてオンし、第２制御信号に応じてオフするスイッチと、
   前記スイッチがオフしたときに、前記インダクタンス負荷に蓄えられたエネルギーを瞬時に消費させるフライバック電圧を発生するフライバック電圧発生回路と、
   前記第１電源と前記出力用ノード間の断線を調べるために、前記フライバック電圧を検出するフライバック電圧検出回路と
   を具備し、
   前記フライバック電圧検出回路は、
   前記第１電源と検出用ノードとの間に接続された負荷抵抗と、
   前記検出用ノードと前記第２電源との間に接続され、前記出力用ノードに供給される電圧を監視して、前記フライバック電圧が発生しているか否かを表すフライバック電圧検出信号を前記検出用ノードに出力する電圧検出用トランジスタと
   を具備するインダクタンス負荷駆動装置。
2. 前記フライバック電圧検出回路は、
   前記出力用ノードと分圧用ノードとの間に接続された第１抵抗素子と、
   前記分圧用ノードと前記第２電源との間に接続された第２抵抗素子と
   を更に具備し、
   前記電圧検出用トランジスタは、
   前記出力用ノードに供給される電圧を監視するために、そのゲートが前記分圧用ノードに接続され、
   前記分圧用ノードに供給される電圧に応じて、前記フライバック電圧検出信号を前記検出用ノードに出力する
   請求項１に記載のインダクタンス負荷駆動装置。
3. 前記フライバック電圧検出信号が前記フライバック電圧の発生を表すとき、前記出力用ノードに供給される電圧は、
   前記バッテリー電圧をＶＢＡＴとし、前記第１抵抗素子、前記第２抵抗素子、前記負荷抵抗の抵抗値を、それぞれ、Ｒ１、Ｒ２、ＲＬとし、前記電圧検出用トランジスタにおける電子の移動度、酸化膜の単位面積当たりの容量、チャネル幅、チャネル長、閾値電圧を、それぞれ、μ、Ｃｏｘ、Ｗ、Ｌ、Ｖｔｎとし、前記出力用ノードに供給される電圧をＶｏｕｔとした場合、
   

   

   により表される
   請求項２に記載のインダクタンス負荷駆動装置。
4. 前記電圧検出用トランジスタは、Ｎチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である
   請求項１〜３のいずれかに記載のインダクタンス負荷駆動装置。
5. 前記フライバック電圧検出回路は、
   前記第２抵抗素子と前記第２電源との間に接続され、前記電圧検出用トランジスタの閾値電圧のバラツキを防止するためのバラツキ防止用トランジスタ
   を更に具備する請求項２に記載のインダクタンス負荷駆動装置。
6. 前記フライバック電圧検出信号が前記フライバック電圧の発生を表すとき、前記出力用ノードに供給される電圧は、
   前記バッテリー電圧をＶＢＡＴとし、前記第１抵抗素子、前記第２抵抗素子、前記負荷抵抗の抵抗値を、それぞれ、Ｒ１、Ｒ２、ＲＬとし、前記電圧検出用トランジスタにおける電子の移動度、酸化膜の単位面積当たりの容量、チャネル幅、チャネル長、閾値電圧を、それぞれ、μ、Ｃｏｘ、Ｗ、Ｌ、Ｖｔｎとし、前記出力用ノードに供給される電圧をＶｏｕｔとした場合、
   

   

   により表される
   請求項５に記載のインダクタンス負荷駆動装置。
7. 前記電圧検出用トランジスタと前記バラツキ防止用トランジスタは、Ｎチャネル型のＭＯＳＦＥＴである
   請求項５又は６に記載のインダクタンス負荷駆動装置。
8. 前記負荷抵抗は、抵抗素子又は定電流源である
   請求項１〜７のいずれかに記載のインダクタンス負荷駆動装置。
9. 前記スイッチは、トランジスタであり、前記トランジスタのゲートには前記第１制御信号又は前記第２制御信号が供給され、
   前記フライバック電圧発生回路は、前記出力用ノードと前記トランジスタのゲートとの間に接続されたクランプ回路であり、前記クランプ回路は、前記トランジスタがオフしたときに、前記フライバック電圧を発生する
   請求項１〜８のいずれかに記載のインダクタンス負荷駆動装置。
10. 前記第１制御信号と前記第２制御信号とを交互に前記スイッチに出力するマイクロコンピュータ
    を更に具備する請求項１〜９のいずれかに記載のインダクタンス負荷駆動装置。
11. 前記マイクロコンピュータは、
    前記第２制御信号を出力したときに、前記フライバック電圧検出信号が前記フライバック電圧の発生を表している場合、前記第１電源と前記出力用ノード間が断線していないことを検知する
    請求項１０に記載のインダクタンス負荷駆動装置。
12. バッテリー電圧を供給する第１電源と出力用ノードとの間に接続されたインダクタンス負荷と、
    前記出力用ノードと前記バッテリー電圧よりも低い電圧を供給する第２電源との間に接続され、第１制御信号に応じてオンし、第２制御信号に応じてオフするスイッチと、
    前記スイッチがオフしたときに、前記インダクタンス負荷に蓄えられたエネルギーを瞬時に消費させるフライバック電圧を発生するフライバック電圧発生回路と
    を具備するインダクタンス負荷駆動装置に適用されたフライバック電圧検出回路であって、
    前記第１電源と前記出力用ノード間の断線を調べるために、前記フライバック電圧を検出するフライバック電圧検出用インバータを具備し、
    前記フライバック電圧検出用インバータは、
    前記第１電源と検出用ノードとの間に接続された負荷抵抗と、
    前記検出用ノードと前記第２電源との間に接続され、前記出力用ノードに供給される電圧を監視して、前記フライバック電圧が発生しているか否かを表すフライバック電圧検出信号を前記検出用ノードに出力する電圧検出用トランジスタと
    を具備するフライバック電圧検出回路。
13. 前記出力用ノードと分圧用ノードとの間に接続された第１抵抗素子と、
    前記分圧用ノードと前記第２電源との間に接続された第２抵抗素子と
    を更に具備し、
    前記電圧検出用トランジスタは、
    前記出力用ノードに供給される電圧を監視するために、そのゲートが前記分圧用ノードに接続され、
    前記分圧用ノードに供給される電圧に応じて、前記フライバック電圧検出信号を前記検出用ノードに出力する
    請求項１２に記載のフライバック電圧検出回路。
14. 前記フライバック電圧検出信号が前記フライバック電圧の発生を表すとき、前記出力用ノードに供給される電圧は、
    前記バッテリー電圧をＶＢＡＴとし、前記第１抵抗素子、前記第２抵抗素子、前記負荷抵抗の抵抗値を、それぞれ、Ｒ１、Ｒ２、ＲＬとし、前記電圧検出用トランジスタにおける電子の移動度、酸化膜の単位面積当たりの容量、チャネル幅、チャネル長、閾値電圧を、それぞれ、μ、Ｃｏｘ、Ｗ、Ｌ、Ｖｔｎとし、前記出力用ノードに供給される電圧をＶｏｕｔとした場合、
    

    

    により表される
    請求項１３に記載のフライバック電圧検出回路。
15. 前記電圧検出用トランジスタは、Ｎチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である
    請求項１２〜１４のいずれかに記載のフライバック電圧検出回路。
16. 前記第２抵抗素子と前記第２電源との間に接続され、前記電圧検出用トランジスタの閾値電圧のバラツキを防止するためのバラツキ防止用トランジスタ
    を更に具備する請求項１３に記載のフライバック電圧検出回路。
17. 前記フライバック電圧検出信号が前記フライバック電圧の発生を表すとき、前記出力用ノードに供給される電圧は、
    前記バッテリー電圧をＶＢＡＴとし、前記第１抵抗素子、前記第２抵抗素子、前記負荷抵抗の抵抗値を、それぞれ、Ｒ１、Ｒ２、ＲＬとし、前記電圧検出用トランジスタにおける電子の移動度、酸化膜の単位面積当たりの容量、チャネル幅、チャネル長、閾値電圧を、それぞれ、μ、Ｃｏｘ、Ｗ、Ｌ、Ｖｔｎとし、前記出力用ノードに供給される電圧をＶｏｕｔとした場合、
    

    

    により表される
    請求項１６に記載のフライバック電圧検出回路。
18. 前記電圧検出用トランジスタと前記バラツキ防止用トランジスタは、Ｎチャネル型のＭＯＳＦＥＴである
    請求項１６又は１７に記載のフライバック電圧検出回路。
19. 前記負荷抵抗は、抵抗素子又は定電流源である
    請求項１２〜１８のいずれかに記載のフライバック電圧検出回路。

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