JP4019376B2 - キャパシタ充電用半導体装置 - Google Patents
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Description
このように、直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
この対策には、通常、並列モニタと呼ばれる充電均一化回路が用いられている。
図4では、並列モニタ回路を一つしか記載していないが、並列モニタ回路は直列に接続されたキャパシタ毎に設けられており、各キャパシタに設けられている並列モニタ回路は全て同じ構成をしているので、そのうちの1つについて説明を行う。
並列モニタ回路は、2つの基準電圧Vr1とVr2、これらの基準電圧Vr1,Vr2とキャパシタC1の電圧を比較する比較回路CMP、基準電圧Vr1とVr2を切替える2つのスイッチS1、S2、キャパシタC1の充電電流をバイパスするトランジスタTr1および、比較回路CMPの出力に応じてスイッチの切替えを制御するスイッチ制御回路で構成されている。
スイッチ制御回路は、全ての比較回路CMPの出力を監視しているので、キャパシタC1の放電動作を持続させている間に、他のキャパシタの充電電圧が設定値の0.8Vに達すると、スイッチS1を基準電圧Vr1に切替え、バイパスモードを解除し、満充電電圧の3Vまで充電する。
しかし、直列接続するキャパシタの数はその用途によって異なるため、用途に合わせてその都度集積する並列モニタ回路の数を変えた半導体装置を作っていては、多品種少量生産となってしまうため、量産による半導体装置のコストメリットが活かせず、半導体装置のコストが高くなりすぎ、実用的でなかった。
そこで、図1に示すように、1つの半導体装置IC1に並列モニタ回路を5個乃至10個程度集積し(図1では5個)、1つの半導体装置に集積した並列モニタ回路の数より多いキャパシタの充電制御を行う場合は、同じ半導体装置を必要な数だけ縦続接続することにより、多くのキャパシタの充電を制御する半導体装置が考えられる。このようにすることで、半導体装置の量産が可能となり、並列モニタ回路全体の回路規模の縮小とコストダウンが可能となった。
しかし、モニタICを複数(図1では2つ)縦続接続した場合、各モニタICの+電源Vddと−電源Vssに印加される電圧が異なってしまう。そのため制御回路と信号の授受を行う信号線の電圧レベルもモニタIC毎に異なってしまうので、制御回路と全てのモニタICを直に接続することが出来ないという問題がある。
本発明の目的は、これらの問題を解消するものであって、従来の機能を維持しながら、しかもICのチップ面積の増加が殆んど無く、モニタICのコストアップを防止することが可能なキャパシタ充電用半導体装置を提供することにある。
これにより、耐圧の制限がなくなる。
これにより、全て高耐圧で回路を構成した場合にも、チップ面積が増大することなく、コスト増はなくなる。
また、信号授受の回路のオープンドレインをIC2段分の容量の耐圧のプロセスで構成し、インバータ部分は入力段であるゲート酸化膜部分だけを厚膜化したトランジスタを使用し、その他の内部回路はIC1段分の容量の耐圧のプロセスで構成する。
これにより、さらに面積削減が可能となる。
これにより、ICチップ面積の増加を抑えることができる。
また、前記デイジーチェーンで接続する端子を構成する回路に使用する素子の耐電圧を、前記半導体装置の最大電源電圧の2倍以上とする。
これにより、キャパシタが満充電になっても必要な耐電圧を確保できる。
また、デイジーチェーン接続する制御端子に直接接続されているトランジスタだけを、電源電圧の2倍以上の高耐圧トランジスタで構成したので、ICのチップ面積の増加がほとんど無く、コストアップを防止することができるようになった。
図1は、本発明のモニタICを2つ縦続接続した場合の回路例図である。
図1を参照しながら、制御回路とモニタICの信号の流れについて説明する。
モニタIC(IC1,IC2)の左側に並んだ端子(CON1〜12)が充電制御用の制御端子である。黒丸(・)が付いている端子は出力端子であり、黒丸が付いていないで、矢印(→)が付いている端子は入力端子である。なお、モニタICの右側にあるキャパシタバイパス制御関連の端子に関しては、この限りではない。さらに、制御回路とモニタIC1、およびモニタIC1とモニタIC2の接続線に矢印が付いているが、この矢印が信号の流れている向きを示している。
このうち、図2(a)は、本実施例の上り信号端子に使用されている上り信号回路である。この回路は、低電圧側IC接続入力端子と高電圧側IC接続出力端子を備え、低電圧側IC接続入力端子はモニタICの+電源Vddに抵抗R1でプルアップされている。
さらに、低電圧側IC接続入力端子はPMOSトランジスタM1のゲートに接続されている。PMOSトランジスタM1のソースは+電源Vddに、ドレインは抵抗R2を介して−電源Vssに接続されている。PMOSトランジスタM1のドレインと抵抗R2の交点はコントロール信号としてモニタIC内部回路へ接続されると共に、NMOSトランジスタM2のゲートに接続されている。NMOSトランジスタM2のソースは−電源Vssに、ドレインは高電圧側IC接続出力端子に接続されている。
この回路は、高電圧側IC接続入力端子と低電圧側IC接続出力端子を備え、高電圧側IC接続入力端子はモニタICの−電源Vssに抵抗R3を介してプルダウンされている。
さらに、高電圧側IC接続入力端子はNMOSトランジスタM3のゲートに接続されている。NMOSトランジスタM3のソースは−電源Vssに、ドレインは抵抗R4を介して+電源Vddに接続されている。また、NMOSトランジスタM4のソースとドレインが、それぞれNMOSトランジスタM3のソースとドレインに接続されている。NMOSトランジスタM4のゲートには、アラーム信号としてモニタIC内部から出力される信号が接続されている。NMOSトランジスタM3のドレインと抵抗R4の交点はPMOSトランジスタM5のゲートに接続されている。PMOSトランジスタM5のソースは+電源Vddに、ドレインは低電圧側IC接続出力端子に接続されている。
図3(a)に、モニタIC1とモニタIC2の上り信号端子をデイジーチェーン接続した回路を示す。破線の上の回路がモニタIC2の上り信号回路で、破線の下の回路がモニタIC1の上り信号回路である。図3(a)では、端子名がCON1とCON12の組み合わせの回路を示したが、端子名がCON2とCON11、CON3とCON10、CON4とCON9でも同様である。
モニタIC1の高電圧側IC接続出力端子CON1とモニタIC2の低電圧側IC接続入力端子CON12は接続されているので、モニタIC2の低電圧側IC接続入力端子CON12がローレベルになる。その結果、モニタIC1で説明した動作とまったく同じ動作をモニタIC2でも行うので、モニタIC2の高電圧側IC接続出力端子CON1もローレベルを出力する。
モニタIC1とモニタIC2が接続されている場合は、モニタIC1のNMOSトランジスタM12のドレインはモニタIC2の抵抗R21を介してモニタIC2の+電源Vddに接続されている。このため、NMOSトランジスタM12がオフしている間は、NMOSトランジスタM12のドレインには、モニタIC2の+電源Vddが印加されている。
モニタIC1の電源電圧(Vdd-Vss)とモニタIC2の電源電圧(Vdd-Vss)はほぼ同じと考えられるので、NMOSトランジスタM12のソース−ドレイン間には、モニタIC1の電源電圧(Vdd-Vss)の2倍の電圧が印加されていることが分かる。
すなわち、制御信号を入出力する端子に直接接続されているトランジスタM11、M12、M21、M22だけを高耐圧トランジスタにすればよいことがわかる。また、特にM11、M22に関してはゲートへの入力信号へのみモニタICnの電源電圧の2倍の電圧が印加されるが、ソース/ドレイン間にはモニタICnの電源電圧しかかからないので、ゲート絶縁膜のみ高耐圧仕様にするだけでもよい。
モニタIC2の高電圧側IC接続入力端子CON8にハイレベルの信号が入力されると、NMOSトランジスタM23がオンになり、PMOSトランジスタM25のゲート電圧を低下させるので、PMOSトランジスタM25もオンとなる。この結果、低電圧側IC接続出力端子CON8がハイレベルを出力する。
モニタIC1とモニタIC2が接続されている場合は、モニタIC2のPMOSトランジスタM25のドレインは、モニタIC1の抵抗R13を介してモニタIC1の−電源Vssに接続されている。このため、PMOSトランジスタM25がオフしている間は、PMOSトランジスタM25のドレインには、モニタIC1の−電源Vssが印加されているので、PMOSトランジスタM25のソース−ドレイン間には、モニタIC2の電源電圧の2倍の電圧が印加されていることが分かる。
しかし、NMOSトランジスタM14のゲートに与えるアラーム信号のレベルはそれぞれのモニタICの電源電圧範囲でも動作するので、モニタICの内部回路の電圧まで高耐圧トランジスタを使用する必要はない。
3段縦続接続の場合にも、2段縦続接続の場合と全く同じように、モニタIC1からモニタIC3に上っていく上り信号回路では、CON1とCON12、CON2とCON11、CON3とCON10、CON4とCON9がそれぞれディジーチェーン接続されている。また、モニタIC3からモニタIC1に下っていく下り信号回路では、CON7とCON6、CON8とCON5がそれぞれディジーチェーン接続されている。
この場合、上り信号回路の低電圧側IC接続入力端子は、端子CON9〜CON12で、これに対する高電圧側IC接続出力端子は、端子CON4〜CON1である。
また、下り信号回路の高電圧側IC接続入力端子は、端子CON5とCON6であり、これに対する低電圧側IC接続出力端子は、CON8とCON7である。
n段縦続接続の場合にも、2段,3段接続の場合と同じように、上り信号回路では、CON1とCON12、CON2とCON11、CON3とCON10、CON4とCON9がそれぞれディジーチェーン接続される。また、下り信号回路では、CON7とCON6、CON8とCON5がそれぞれディジーチェーン接続される。
図7の回路、つまり(a)では抵抗R1の代りにNMOSトランジスタM34を、抵抗R2の代りにNMOSトランジスタM33を、それぞれ使用した場合には、上り信号回路でM31、M32、M33、M34を高耐圧トランジスタにすればよい。また、特にM31、M33に関しては、ゲートへの入力信号へのみモニタICnの電源電圧の2倍の電圧が印加されるが、ソース/ドレイン間にはモニタICnの電源電圧しかかからないので、ゲート絶縁膜のみ高耐圧仕様にするだけでもよい。
図2のR1、R3は、消費電流を抑えるために高抵抗を作成する必要があるが、例えば5V電圧がかかった場合の消費電流を1uAに抑えるためには5MΩの抵抗が必要となる。
その場合に、通常の抵抗素子で作成したチップ面積と、図8で示すようにM34、M41のNchディプリーショントランジスタで構成した面積では、後者の方が小さく作成できる。また、更に高い電圧がかかった場合では、Nchディプリーショントランジスタで構成すれば電源電圧に殆ど依存しない抵抗素子となる。
図7(a)で、ICnの高電圧側IC接続出力端子のNchオープンドレインがONの場合、ICnの高電圧側IC接続出力端子はICnのVss電圧となる。対応する受け側のICn+1の低電圧側IC接続入力端子は、ICnのICのLOW信号を受けてICn+1のVddに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはLOW信号が入力される。ICn+1内部には信号が伝わり、更にICn+1の高電圧側IC接続出力端子のNchオープンドレインがONになり、ICn+2へ伝達されていく。
パッケージについては、DIP・PGA・SOP・QFP・BGA・CSP等の対向するリードの辺を持つ種々のパッケージに対応する。
IC1、IC2、IC3、ICn…半導体装置、
Vdd…+電源、
Vss…−電源、
M1〜M46…MOSトランジスタ、
M34、M41…高耐圧Nchディプリーショントランジスタ。
Claims (9)
- 直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、前記キャパシタの各々に供給されている充電電流をバイパスするバイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、
前記半導体装置は、該半導体装置を制御するための制御信号の入出力を行う複数の制御端子を有し、
該制御端子をデイジーチェーン接続することで、複数の前記半導体装置を縦続接続し、
該半導体装置の高電圧側IC接続出力端子をNchオープンドレインのトランジスタで構成し、高電圧側IC接続入力端子を該半導体装置の(−)電源に接続された高抵抗素子の逆端子側で、かつインバータ入力端子で構成し、
該半導体装置の低電圧側IC接続出力端子をPchオープンドレインのトランジスタで構成し、低電圧側IC接続入力端子を該半導体装置の(+)電源に接続された高抵抗素子の逆端子側で、かつインバータ入力端子で構成し、
該半導体装置の高電圧側IC接続出力端子のNchオープンドレインのトランジスタをONにした場合、高電圧側IC接続出力端子は該装置の(−)電源電圧となり、対応する受け側の上位隣接半導体装置の低電圧側IC接続入力端子は、該装置のLOW信号を受けて上位隣接半導体装置の(+)電源に接続された高抵抗素子には若干の電流が流れ、インバータ入力にはLOW信号が入力され、上位隣接半導体装置の内部には信号が伝わり、更に該上位隣接半導体装置の高電圧側IC接続出力端子のNchオープンドレインのトランジスタがONになり、さらに上位装置へ伝達されることで、レベルシフトする構成を有することを特徴とするキャパシタ充電用半導体装置。 - 請求項1に記載のキャパシタ充電用半導体装置において、
前記複数の半導体装置を縦続接続した低電圧側IC接続出力端子のPchオープンドレインのトランジスタ、および高電圧側IC接続出力端子のNchオープンドレインのトランジスタを、半導体装置2段分の容量の耐圧のプロセスで構成し、
その他の内部回路のトランジスタは半導体装置1段分の容量の耐圧のプロセスで構成したことを特徴とするキャパシタ充電用半導体装置。 - 請求項1に記載のキャパシタ充電用半導体装置において、
前記複数の半導体装置を縦続接続した低電圧側IC接続出力端子のPchオープンドレインのトランジスタ、および高電圧側IC接続出力端子のNchオープンドレインのトランジスタを、半導体装置2段分の容量の耐圧のプロセスで構成し、
前記インバータは入力段であるゲート酸化膜部分だけを厚膜化したトランジスタで構成し、
その他の内部回路のトランジスタは半導体装置1段分の容量の耐圧のプロセスで構成したことを特徴とするキャパシタ充電用半導体装置。 - 請求項1に記載のキャパシタ充電用半導体装置において、
前記高電圧側IC接続入力端子を該半導体装置の(−)電源に接続された高抵抗素子、あるいは、前記低電圧側IC接続入力端子を該半導体装置の(+)電源に接続された高抵抗素子を、Nchディプリーショントランジスタのドレイン−ソースに置き換えて構成したことを特徴とするキャパシタ充電用半導体装置。 - 請求項1に記載のキャパシタ充電用半導体装置において、
前記半導体装置の高電圧側IC接続出力端子のNchオープンドレインのトランジスタがOFFの場合、該装置の高電圧側IC接続出力端子は単独ではフローティングであるが、対応する受け側の上位隣接半導体装置の低電圧側IC接続入力端子に接続された(+)電源に接続された高抵抗素子に引っ張られることにより、上位隣接半導体装置の(+)電源電圧になり、該上位隣接半導体装置の低電圧側IC接続入力端子のインバータ入力にはHIGH信号が入力され、該上位隣接半導体装置の内部には信号が伝わり、更に該上位隣接半導体装置の高電圧側IC接続出力端子のNchオープンドレインのトランジスタがOFFになり、さらに上位の半導体装置へ伝達されることを特徴とするキャパシタ充電用半導体装置。 - 請求項1に記載のキャパシタ充電用半導体装置において、
前記半導体装置の低電圧側IC接続出力端子のPchオープンドレインのトランジスタがONの場合、該装置の低電圧側IC接続出力端子は該装置の(+)電源電圧になり、対応する受け側の下位隣接半導体装置の高電圧側IC接続入力端子は、該装置のHIGH信号を受けて、該下位隣接半導体装置の(−)電源に接続された高抵抗素子には若干の電流が流れ、前記インバータ入力にはHIGH信号が入力され、該下位隣接半導体装置の内部には信号が伝わり、更に該下位隣接半導体装置の低電圧側IC接続出力端子のPchオープンドレインのトランジスタがONになり、さらに下位の半導体装置に伝達されることを特徴とするキャパシタ充電用半導体装置。 - 請求項1に記載のキャパシタ充電用半導体装置において、
前記半導体装置の低電圧側IC接続出力端子のPchオープンドレインのトランジスタがOFFの場合、該装置の低電圧側IC接続出力端子は単独ではフローティングであり、対応する受け側の下位隣接半導体装置の高電圧側IC接続入力端子に接続された(−)電源に接続された高抵抗素子に引っ張られることにより、該下位隣接半導体装置の(−)電源電圧になり、該下位隣接半導体装置の高電圧側IC接続入力端子のインバータ入力にはLOW信号が入力され、該下位隣接半導体装置の内部には信号が伝わり、更に該下位隣接半導体装置の低電圧側IC接続出力端子のPchオープンドレインのトランジスタがOFFになり、さらに下位の半導体装置へ伝達されることを特徴とするキャパシタ充電用半導体装置。 - 請求項1に記載のキャパシタ充電用半導体装置において、
各半導体装置と上位隣接半導体装置の上り信号端子をディジーチェーン接続した回路は、
低電圧側IC接続入力端子と高電圧側IC接続出力端子を備え、該低電圧側IC接続入力端子を該半導体装置の(+)電源に抵抗でプルアップし、
該低電圧側IC接続入力端子をPMOSトランジスタのゲートに接続し、該PMOSトランジスタのソースは(+)電源に、ドレインは抵抗を介して(−)電源に接続し、
該PMOSトランジスタのドレインと抵抗の交点をコントロール信号として該半導体装置の内部回路へ接続すると共に、NMOSトランジスタのゲートに接続し、
該NMOSトランジスタM2のソースを(−)電源に、ドレインを高電圧側IC接続出力端子に接続することを特徴とするキャパシタ充電用半導体装置。 - 請求項1に記載のキャパシタ充電用半導体装置において、
各半導体装置と上位隣接半導体装置の上り信号端子をディジーチェーン接続した回路は、
高電圧側IC接続入力端子と低電圧側IC接続出力端子を備え、該高電圧側IC接続入力端子を該半導体装置の(−)電源に抵抗を介してプルダウンし、
該高電圧側IC接続入力端子をNMOSトランジスタのゲートに接続し、該NMOSトランジスタのソースは(−)電源に、ドレインは抵抗を介して(+)電源に接続し、
該NMOSトランジスタのソースとドレインを、それぞれ該NMOSトランジスタのソースとドレインに接続し、
該NMOSトランジスタのゲートに、アラーム信号としてモニタIC内部から出力される信号を接続し、
該NMOSトランジスタのドレインと抵抗の交点をPMOSトランジスタのゲートに接続し、
該PMOSトランジスタのソースを(+)電源に、ドレインを低電圧側IC接続出力端子に接続することを特徴とするキャパシタ充電用半導体装置。
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