JP4148172B2 - 並列モニタ回路およびそれを用いた半導体装置 - Google Patents

Description

本発明は、直列接続された複数の電気二重層キャパシタを均等に充電するために、複数の並列モニタ回路を集積した半導体装置に関し、特にモニタ電圧を変更可能にした並列モニタ回路およびそれを内蔵した半導体装置に関する。

電気二重層キャパシタは、充電に時間がかかる２次電池と比較して、急速充電が可能である。しかも、電気二重層キャパシタには、大量にエネルギーが貯蔵できるという２次電池には無い利点を有している。しかし、電気二重層キャパシタは定格電圧が２.７Ｖ程度と低いため、通常複数のキャパシタを直列に接続して必要な電圧を確保している。
このように直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。

この対策には通常、並列モニタと呼ばれる充電均一化回路が用いられている。
図４は、特許第３３１３６４７号公報（特許文献１参照）に開示されている並列モニタ回路の一部を示している。
図４では、並列モニタ回路を一つしか記載していないが、並列モニタ回路は直列に接続されたキャパシタＣ１〜Ｃｎ毎に設けられており、各キャパシタＣ１〜Ｃｎに設けられている並列モニタ回路は全て同じ構成をしているので、そのうちの１つについて説明を行う。
並列モニタ回路は、２つの基準電圧Ｖｒ１とＶｒ２、これらの基準電圧とキャパシタＣ１の電圧を比較する比較回路ＣＭＰ、基準電圧Ｖｒ１とＶｒ２を切替える２つのスイッチＳ１、Ｓ２、キャパシタＣ１の充電電流をバイパスするトランジスタＴｒ１および、スイッチ制御回路で構成されている。

基準電圧Ｖｒ１はキャパシタＣ１の満充電電圧で３Ｖ、基準電圧Ｖｒ２は満充電電圧より低い０.８Ｖに設定されている。充電の初期段階では、スイッチＳ１は基準電圧Ｖｒ２に接続されている。キャパシタＣ１の電圧が０.８Ｖに達すると、比較回路ＣＭＰの出力が反転しトランジスタＴｒ１をオンにする。トランジスタＴｒ１がオンすると、トランジスタＴｒ１を含めた回路の抵抗成分によって決まる時定数でキャパシタＣ１を放電する。
スイッチ制御回路は全ての比較回路ＣＭＰの出力を監視しているので、キャパシタＣ１の放電動作を持続させている間に、他のキャパシタの充電電圧が設定値の０.８Ｖに達すると、スイッチＳ１を基準電圧Ｖｒ１に切替え、バイパスモードを解除し、満充電電圧の３Ｖまで充電する。
このように、充電初期に一度各キャパシタの充電状態を揃えることで、満充電時の充電バラツキを少なくしている。

特許第３３１３６４７号公報

充電初期に設定するモニタ電圧は、キャパシタ容量の大きさや、キャパシタ容量のバラツキを考慮して、最適な電圧を設定することが望ましい。更に、満充電電圧に達する前に、モニタ電圧を少しずつ上げながら数回に渡って初期化を行うことで、充電完了時の充電レベルをより均一に揃えることができる。
しかしながら、特許第３３１３６４７号公報に記載の並列モニタ回路のように、初期化時のモニタ電圧が１つでは様々な条件に応じた細かな制御ができないため、満充電を検出して充電を停止したときにおける各キャパシタの充電状態のバラツキが大きかった。
また、比較回路および基準電圧回路は精度を要求されるアナログ回路であるため、単純な微細化が困難であり、また動作時は常に消費電流を必要とする。
さらに、それぞれを複数個作成するだけで、チップ面積の増大および消費電流の増大を招き、特性の低下およびコストの増大に繋がっていた。

（目的）
本発明の目的は、上述した実情を考慮してなされたものであって、初期化時の諸条件に応じてモニタ電圧を細かく設定することが可能であり、満充電時における充電バラツキを少なくすることが可能な並列モニタ回路およびそれを用いた半導体装置を提供することにある。

上記の課題を解決するために、本発明の並列モニタ回路は、直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、制御回路からの制御信号に応じて電圧設定回路により設定されたモニタ電圧を超えると、前記キャパシタの各々に接続されている充電電流をバイパスする、バイパス用トランジスタを制御し、前記キャパシタの充電電流をバイパスする並列モニタ回路において、前記電圧設定回路は、前記キャパシタの電圧を分圧するための、複数の抵抗を直列接続した分圧回路と、該分圧回路の分圧比を変更するために、前記直列抵抗の一部をショートする第１スイッチ手段を備え、基準電圧と、前記分圧回路から出力される電圧を比較回路で比較し、前記分圧回路から出力される電圧が前記基準電圧より大きいときは、前記バイパス用トランジスタを制御し、前記キャパシタの充電電流をバイパスするようにした（請求項１参照）。

また、前記電圧設定回路は、複数の前記第１のスイッチ手段と、前記制御信号をデコードするデコーダを備え、前記デコーダの出力に応じて、複数の前記第１のスイッチ手段のうち、何れか１つの前記第１のスイッチ手段をオンにし、前記分圧回路を構成している抵抗の１つ、もしくは複数の抵抗をショートすることで、前記分圧回路の分圧比を変更するようにした（請求項２参照）。
また、前記分圧回路は、前記第１のスイッチ手段によってショートされない第１の抵抗と、該第１の抵抗に並列接続されたトリミング可能なヒューズを備え、該ヒューズをトリミングによって切断することによって、前記分圧回路の分圧比を変更するようにしたので、同じ半導体チップでありながら、トリミングによりモニタ電圧の設定電圧範囲の異なる半導体装置の供給を可能にした（請求項３参照）。

また、前記分圧回路は、前記第１のスイッチ手段によってショートされない第２の抵抗と、該第２の抵抗に並列に接続した第２のスイッチ手段を備え、前記比較回路の出力が反転して前記バイパス動作が行われた場合に、前記第２のスイッチ手段をオンまたはオフして、前記分圧回路の出力電圧を大きくするようにしたので、前記比較回路にヒステリシス特性を持たせることができ、モニタ電圧検出時の比較回路の出力のチャタリング防止が行えるようになった（請求項４参照）。
また、前記モニタ電圧の再設定時において前記比較回路の出力が正確に設定されるように、前記第２のスイッチ手段がオンまたはオフして変化する前記分圧回路の出力電圧の電圧変化量は、前記第１のスイッチ手段をオンして分圧比を変えた場合に、前記分圧回路の出力電圧が変化する最小電圧変化量より小さくした（請求項５参照）。

また、前記分圧回路の片側の端子とキャパシタの端子の間に第３のスイッチ手段を接続し、前記デコーダの複数出力の内、前記第１のスイッチ手段をオンしない出力を備え、該出力に応じて前記第３のスイッチ手段をオン／オフするようにしたので、充電制御を行っていない間の消費電力の低減が可能となった（請求項６参照）。
また、前記電圧設定回路を２種類設け、これらを切り替える手段で複数のモニタ回路の同一比較回路に設定電圧を入力し、それぞれ初期化電圧と満充電電圧とを検出することを可能にする（請求項７参照）。
また、前記電圧設定回路を複数モニタ回路に共通化して設け、複数のモニタ回路の比較回路にそれぞれ電圧設定を変更して入力するようにした（請求項８参照）。
また、前記電圧設定回路を共通化して、複数モニタ回路の同一比較回路のセル電圧側の抵抗比を変更することにより、それぞれ初期化電圧と満充電電圧とを検出する（請求項９参照）。
さらに、並列モニタ回路の小型化とコストダウンのため、半導体装置に前記並列モニタ回路を複数集積した（請求項１０参照）。

本発明によれば、モニタ電圧が変更可能な並列モニタ回路において、モニタ電圧を設定するための電圧設定回路は、キャパシタの電圧を検出するための直列抵抗による分圧回路を備え、制御回路からの制御信号で直列抵抗の一部をショートすることにより分圧比を変更するようにしたので、多くのモニタ電圧を簡単な回路で設定可能となった（請求項１または２参照）。
また、分圧抵抗の一部にトリミング可能なヒューズを並列に接続し、このヒューズをトリミングすることで、モニタ電圧の設定範囲が異なる半導体装置を簡単に供給できるようになった（請求項３参照）。

また、分圧抵抗の一部に比較回路の出力でオン／オフするアナログスイッチを並列に接続したので、比較回路にヒステリシス特性を持たせることができ、しかも抵抗の値でヒステリシスの電圧幅の設定も容易にできるようになった（請求項４または５参照）。
また、充電制御を行っていない間は、分圧回路の給電を停止するようにしたので、省電力が可能となった（請求項６参照）。
また、比較回路を複数のモニタ回路に共通化したので、比較回路の数が半分になった（請求項７参照）。
また、電圧設定回路を共通化したので、電圧設定回路が半分になった（請求項８参照）。
さらに、共通の電圧設定回路で同一の比較回路のセル電圧側の抵抗比を変更したので、電圧設定回路の数が半分になった（請求項９参照）。
さらに、多くの並列モニタ回路を集積回路に集積したので、省スペースとコストダウンが可能となった（請求項１０参照）。

以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の一実施例に係るモニタ電圧生成回路の構成図である。
図１において、破線で囲った部分が半導体装置１Ａに含まれているｎ(以下ｎは整数)個の並列モニタ回路である。半導体装置１Ａの端子Ｖｄｄと端子Ｖｓｓには電源ＶＢが接続されている。各並列モニタ回路に接続された端子Ｃｅｌｌｎと端子Ｃｅｌｌｎ＋１の間には、キャパシタＣｎと、抵抗Ｒｎをエミッタに接続したバイパストランジスタＱｎが接続されている。バイパストランジスタＱｎのベースは端子Ｏｕｔｎを介してバイパスドライブトランジスタＭｎのドレインに接続されている。
半導体装置１Ａに含まれる並列モニタ回路１Ａ〜ｎＡの構成は全て同じなので、並列モニタ回路１Ａについて説明を行う。並列モニタ回路１Ａは、電圧設定回路ＶＳ１、基準電圧Ｖｒ１、２つの比較回路ＣＭＰ１１とＣＭＰ１２、出力制御回路ＯＣ１、バイパスドライブトランジスタＭ１で構成されている。

電圧設定回路ＶＳ１は、キャパシタＣ１の電圧に比例した電圧を生成する。また、比例定数は図示しない制御回路から送られてくるコード信号ＲＣ１によって設定されている。
コード信号ＲＣ１は４ビットのデジタル信号で、コードの組み合わせにより初期化から満充電までの１５種類のモニタ電圧を設定する。
比較回路ＣＭＰ１２は、入力回路にヒステリシスを持たせてあり、基準電圧Ｖｒ１と電圧設定回路ＶＳ１から出力される電圧ＶＳｏ１を比較し、出力電圧ＶＳｏ１が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２が反転し、ハイレベルを出力する。
比較回路ＣＭＰ１１の２つの入力はキャパシタＣ１の両端に接続されており、キャパシタＣ１が負電圧に充電されたことを検出するための比較回路である。負電圧の検出は、入力端子にヒステリシスを持たせたことで実現しており、キャパシタＣ１の電圧が−０.２Ｖになるとハイレベルを出力する。この信号は、ローボルテイジ検出信号ＬＶＤ１として制御回路に送られる。制御回路は、ローボルテイジ検出信号ＬＶＤ１を受け取ると、キャパシタの放電を停止する。

この比較回路ＣＭＰ１１は、キャパシタＣ１が過放電した場合を検出するもので、電気二重層キャパシタに逆電圧が印加されないようにするための保護回路である。
出力制御回路ＯＣ１は、制御回路から送られてくる出力イネーブル信号ＥＮＩＮ１により制御され、出力イネーブル信号ＥＮＩＮ１がアクティブのとき比較回路ＣＭＰ１２の出力をバイパスドライブトランジスタＭ１のゲートに接続する。

キャパシタＣ１の電圧が徐々に上昇し、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２が反転し、ハイレベルを出力する。この信号は、ハイボルテイジ検出信号ＨＶＤ１として制御回路に送られる。制御回路では、ハイボルテイジ検出信号ＨＶＤ１を受け取ると、所定の処理を行った後、出力イネーブル信号ＥＮＩＮ１を並列モニタ回路に送り、出力制御回路ＯＣ１をアクティブにする。出力制御回路ＯＣ１がアクティブになると、比較回路ＣＭＰ１２の出力がバイパスドライブトランジスタＭ１のゲートに接続されるので、バイパスドライブトランジスタＭ１はオンとなり、半導体装置に接続されているバイパストランジスタＱ１をオンにする。バイパストランジスタＱ１がオンになると、キャパシタＣ１の充電電流を抵抗Ｒ１とバイパストランジスタＱ１を介してバイパスする。

制御回路が、各々の並列モニタ回路に接続されているキャパシタＣ１が満充電したと判断すると、特定のコード信号ＲＣ１を並列モニタ回路１に送る。電圧設定回路ＶＳ１は、この特定のコード信号ＲＣ１を受信すると、並列モニタ回路１内の比較回路ＣＭＰ１１とＣＭＰ１２に信号ＥＮ１を送出して、これらの回路１１，１２をスタンバイ状態に切替える。また、後述するように、電圧設定回路ＶＳ１の消費電流も低減する。

図２は、図１における電圧設定回路ＶＳ１の詳細回路図である。
電圧設定回路ＶＳ１は、４ビットのコード信号ＲＣ１ａ〜ＲＣ１ｄをデコードするデコーダ１３と、デコーダ１３の出力でオン／オフする第１スイッチ手段であるアナログスイッチＡＳＷ１〜ＡＳＷ１５、直列接続された抵抗ｒ０〜ｒ１８、抵抗ｒ１８の他端と端子Ｃｅｌｌ２の間にドレインとソースが接続された第３スイッチ手段であるＮＭＯＳトランジスタＭ１ａ、抵抗ｒ１６に並列接続されたヒューズ素子Ｆ１、抵抗ｒ１７に並列接続された第２スイッチ手段であるアナログスイッチＡＳＷ１６および、アナログスイッチＡＳＷ１６の制御端子ＡＳＧＢに出力が接続されたインバータＩＮＶ１で構成されている。
制御回路から送られてきた４ビットのコード信号ＲＣ１ａ〜ｄは、デコーダ１３でデコードされる。デコーダ１３の出力はＯＵＴ１〜ＯＵＴ１６までの１６本と、これらの出力を反転したＯＵＴ１Ｂ〜ＯＵＴ１６Ｂで構成されている。

図５は、図２におけるデコーダ１３のコード信号ＲＣ１ａ〜ＲＣ１ｄと出力信号ＯＵＴ１〜ＯＵＴ１６の関係を示すテーブル図である。
出力信号ＯＵＴ１〜ＯＵＴ１６は、図５の左端のＮｏ．と同じ出力番号の端子がハイレベルになるので、出力信号ＯＵＴ４〜ＯＵＴ１３は記載を省略してある。また、出力信号ＯＵＴ１Ｂ〜ＯＵＴ１６Ｂ信号はＯＵＴ１〜１６信号を反転した信号であるために、記載を割愛した。

図３は、図２におけるアナログスイッチＡＳＷ１〜ＡＳＷ１６の回路構成図である。
デコーダ１３の出力ＯＵＴ１とＯＵＴ１ＢはアナログスイッチＡＳＷ１の制御端子ＡＳＧとＡＳＧＢに接続されている。同様に、デコーダ１３の出力ＯＵＴ２〜ＯＵＴ１５とＯＵＴ２Ｂ〜ＯＵＴ１５ＢはアナログスイッチＡＳＷ２〜ＡＳＷ１５の制御端子ＡＳＧとＡＳＧＢに接続されている。
アナログスイッチＡＳＷ１〜ＡＳＷ１６は、図３に示すように、ＮＭＯＳトランジスタ１０ＡとＰＭＯＳトランジスタ１１Ａを並列に接続した一般的な構成のものが使用できる。
アナログスイッチＡＳＷ１〜ＡＳＷ１５の入力IＮは、全て抵抗ｒ０と抵抗ｒ１の交点に接続されている。また、アナログスイッチＡＳＷ１の出力ＯＵＴは抵抗ｒ１と抵抗ｒ２の交点に接続されている。同様に、アナログスイッチＡＳＷｎの出力ＯＵＴは抵抗ｒｎと抵抗ｒｎ＋１の交点に接続されている。

抵抗ｒ１６には、ヒューズＦ１が並列に接続されている。トリミングにより、このヒューズＦ１を切断するかしないかで、電圧設定回路ＶＳ１で設定可能な電圧範囲を変えることができるので、１つの回路構成で電圧範囲が異なる２種類の半導体装置を供給可能にしている。
抵抗ｒ１７の両端には、アナログスイッチＡＳＷ１６の入力ＩＮと出力ＯＵＴが接続されており、アナログスイッチＡＳＷ１６の制御端子ＡＳＧには比較回路ＣＭＰ１２の出力が、ＡＳＧＢには比較回路ＣＭＰ１２の出力をインバータＩＮＶ１で反転した出力が接続されている。

抵抗ｒ１８の他端と端子Ｃｅｌｌ２の間に接続されたＮＭＯＳトランジスタＭ１ａのゲートは、デコーダ１３の出力ＯＵＴ１６Ｂに接続されている。
電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は、抵抗ｒ０と抵抗ｒ１の交点から取り出され、比較回路ＣＭＰ１２の反転入力に接続されている。
比較回路ＣＭＰ１２の非反転入力と端子Ｃｅｌｌ１(Vdd)間には、基準電圧Ｖｒ１が接続されている。
コード信号ＲＣ１ａ〜ＲＣ１ｄの組み合わせが、図５のＮｏ.１〜１５までの間は、アナログスイッチＡＳＷ１〜１５の何れか一つがオンしている。このとき、デコーダ１３の出力ＯＵＴ１６Ｂはハイレベルになっているので、ＮＭＯＳトランジスタＭ１ａはオンとなり、直列抵抗を端子Ｃｅｌｌ２に接続する。また、抵抗ｒ０の他端は電源Ｖｄｄに接続されているので、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は、電源電圧Ｖｄｄを抵抗ｒ０と抵抗１から１８までの和で分圧した電圧となる。

今、アナログスイッチＡＳＷｎがオンすると、そのアナログスイッチＡＳＷｎの入力ＩＮと出力ＯＵＴに挟まれた抵抗ｒ１〜抵抗ｒｎがショートされるため、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は低下する。すなわち、抵抗ｒ０の電圧降下が大きくなるので、ｎが大きいほどモニタ電圧を低く設定することになる。
すなわち、コード信号ＲＣ１の組み合わせで、オンさせるアナログスイッチＡＳＷを任意に設定することで、キャパシタＣ１のバイパスを行うモニタ電圧を任意に設定することができる。

抵抗ｒ１〜ｒ１５の抵抗値を全て同じ抵抗値に設定すると、アナログスイッチＡＳＷ１〜ＡＳＷ１５のオン／オフによって設定されるモニタ電圧の隣り合った電圧差を均等にすることができる。例えば、モニタ電圧を１.３Ｖから２.７Ｖまで０.１Ｖ刻みに設定可能である。
キャパシタＣ１の充電初期は、端子Ｃｅｌｌ１と端子Ｃｅｌｌ２間の電圧が小さいので、抵抗ｒ０の両端の電圧は基準電圧Ｖｒ１より小さく、比較回路ＣＭＰ１２の出力はローレベルとなる。キャパシタＣ１の充電が進んで抵抗ｒ０の両端の電圧が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２の出力はハイレベルに反転する。これから先の動作は、図１で述べた通りである。

抵抗ｒ１６の抵抗値は、抵抗ｒ１〜ｒ１５の抵抗値に比べ、数倍程度大きくしてある。
抵抗ｒ１６に並列に接続されているヒューズＦ１をトリミングにより切断すると、抵抗ｒ１６が直列抵抗に追加されるため、同じキャパシタ電圧であっても電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は小さくなるので、モニタ電圧を高く設定できることになる。
ちなみに、抵抗ｒ１６の値を抵抗ｒ１〜ｒ１５の抵抗値の３倍とすると、設定可能なモニタ電圧を３ステップ分シフトすることができる。前記の例でいうと、１.６Ｖから３.０Ｖまで０.１Ｖ刻みに設定可能になる。

次に、抵抗ｒ１７とアナログスイッチＡＳＷ１６の動作を説明する。
比較回路ＣＭＰ１２の出力がローレベルのときは、アナログスイッチＡＳＷ１６はオフとなり、抵抗ｒ１７が直列抵抗に加わる。しかし、比較回路ＣＭＰ１２の出力がハイレベルになるとアナログスイッチＡＳＷ１６はオンとなり、抵抗ｒ１７をショートするので、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１を低下させる。電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は比較回路ＣＭＰ１２の反転入力に接続されているので、結果的に比較回路ＣＭＰ１２の入力にヒステリシス特性を与えていることになる。

抵抗ｒ１７の抵抗値は抵抗ｒ１〜ｒ１５の抵抗値より小さくすることで、比較回路ＣＭＰ１２のヒステリシス電圧を隣り合ったモニタ電圧差より小さくすることができる。制御回路の制御信号に応じてモニタ電圧を再設定して、比較回路の出力を設定し直せるように、抵抗r１７の抵抗値を抵抗ｒ１〜１５の抵抗値の半分程度にするのが望ましい。
制御回路は、各々の並列モニタ回路に接続されているキャパシタＣ１〜Ｃｎが満充電したと判断すると、コード信号ＲＣ１ａ〜ＲＣ１ｄを全てハイレベルにし、図５に示した組み合わせテーブルのＮｏ.１６の条件を出力する。その結果、デコーダ１３の出力ＯＵＴ１６がハイレベル、ＯＵＴ１６Ｂがローレベルとなるので、ＮＭＯＳトランジスタＭ１ａはオフして、直列抵抗ｒ０〜ｒ１８には電流が流れなくなる。更に、デコーダ１３の出力ＯＵＴ１６は比較回路ＣＭＰ１２のイネーブル端子ＥＮに接続されているので、比較回路ＣＭＰ１２の動作を禁止し、低消費電力のスタンバイモードに移行させる。

図１に示したように、電圧設定回路ＶＳ１の出力ＥＮ１は、比較回路ＣＭＰ１１のイネーブル端子ＥＮにも接続されているので、比較回路ＣＭＰ１１もスタンバイモードに移行する。
このように、並列モニタ回路をスタンバイ状態に切替える信号を、電圧設定回路ＶＳ１の電圧設定用コード信号ＲＣ１の特定の組み合わせにしたので、スタンバイ専用の端子を設けることなくスタンバイ動作が実現することが可能となった。

図６は、本発明の複数の半導体装置間の制御端子の接続方法を示す図である。
図６に示すように、制御回路（コントロール用マイコン）からの状態制御信号は上り信号になる。制御回路からの状態制御信号が、ＩＣ１の低電圧側ＩＣ接続端子へ入力される。
ＩＣ１に入力した上り信号は、内部回路で信号変換を施し、高電圧側ＩＣ接続端子からＩＣ２の低電圧側ＩＣ接続端子へ入力される。これを繰り返して一番電圧の高いＩＣまで状態制御信号を伝達する。

制御端子を整理すると、下り信号の低電圧側ＩＣ接続端子は一つ低電圧側ＩＣへ信号を出力し、対応する下り信号の高電圧側ＩＣ接続端子へ入力される。上り信号の高電圧側ＩＣ接続端子は一つ高電圧側ＩＣへ信号を出力し、対応する上り信号の低電圧側ＩＣ接続端子へ入力される。図６に示すように、制御端子は４種類存在し、高電圧側ＩＣ接続出力端子、高電圧側ＩＣ接続入力端子、低電圧側ＩＣ接続出力端子、および低電圧側ＩＣ接続入力端子となる。

このように、直列に複数接続されたＩＣの動作状態を最下部のＩＣから一段ずつ上へコントロールするので、１つの信号につき状態制御のために２端子が必要となる。従って、複数の状態制御が必要な場合には、１つの状態のＯＮ／ＯＦＦに２端子使用することは、ＩＣにした場合に製造コストの増加に繋がる。

これを回避するために、本実施例では、電圧コードの必要がない状態制御信号とコード信号とのマージをとる方法と、状態制御信号をコード化して信号線をマージする方法を採用する。
これにより、並列モニタ回路内部をスタンバイモードにするための端子は勿論のこと、配線も不要にすることができる。また、端子の少ないパッケージを用いるので、パッケージのコストダウンも可能になる。

図７は、本発明の一実施例に係る制御端子の具体的接続方法を示す図である。
図７（ａ）は上り信号セット（低電圧側入力端子と高電圧側出力端子），（ｂ）は下り信号セット（高電圧側入力端子と低電圧側出力端子）を示している。
図７に示すように、それぞれ高電圧側ＩＣ接続出力端子はＮｃｈオープンドレインであり、高電圧側ＩＣ接続入力端子はＩＣのＶｓｓに接続された高抵抗素子の逆端子側で、かつインバータ入力端子、低電圧側ＩＣ接続出力端子はＰｃｈオープンドレインであり、低電圧側ＩＣ接続入力端子はＩＣのＶｄｄに接続された高抵抗素子の逆端子側で、かつインバータ入力端子となる。

図７（ａ）で、ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮの場合、ＩＣｎの高電圧側ＩＣ接続出力端子はＩＣｎのＶｓｓ電圧となる。対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＬＯＷ信号を受けてＩＣｎ＋１のＶｄｄに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＬＯＷ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮになり、ＩＣｎ＋２へ伝達されていく。

ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦの場合、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になり、ＩＣｎ＋１の低電圧側ＩＣ接続入力端子のインバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦになり、ＩＣｎ＋２へ伝達されていく。

図７（ｂ）で、ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮの場合、ＩＣの低電圧側ＩＣ接続出力端子はＩＣｎのＶｄｄ電圧になる。対応する受け側のＩＣｎ−１の高電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＨＩＧＨ信号を受けて、ＩＣｎ−１のＶｓｓに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮになり、ＩＣｎ−２に伝達されていく。

ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦの場合、ＩＣｎの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ−１の高電圧側ＩＣ接続入力端子に接続されたＶｓｓに接続された高抵抗素子に引っ張られることにより、ＩＣｎ−１のＶｓｓ電圧になる。ＩＣｎ−１の高電圧側ＩＣ接続入力端子のインバータ入力にはＬＯＷ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦになり、ＩＣｎ−２へ伝達されていく。ただし、制御端子の構成は、上記内容の方式およびシステムに限定されるものでなく、その他種々の方式に対応するものである。

本発明では、制御回路が外れた場合の誤動作を回避することができる。放電時は制御回路を外して使用することを想定した場合、ＩＣの動作は必要ないにもかかわらず、消費電力を必要とすることは問題であるので、暴走を回避させる。
すなわち、図７（ａ）で、ＩＣの制御端子がオープンになった場合、ＮｃｈオープンドレインはＯＦＦとなり、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になる。

なお、図２の構成の他の実施例（１）として、２種類の基準電圧回路を切り替える機能を用いて、同一（共通）の比較回路ＣＭＰ１２で複数のキャパシタＣ１〜Ｃｎの初期化電圧検出回路と満充電検出回路を実現することが可能である。すなわち、図２におけるＣＭＰ１２とＩＮＶ１を複数のモニタ回路に共通とし、基準電圧回路をもう１組余分に設けることにより、別に設けたスイッチで第１の基準電圧回路をＣＭＰ１２に接続し、設定電圧を反転入力端子に接続し、ＣＭＰ１２の出力が反転したときに、スイッチで第２の基準電圧回路をＣＭＰ１２に接続し、設定電圧を反転入力端子に接続することで、初期化電圧と満充電電圧の両方を検出することができる。
これにより、ＣＭＰ１２の数が半分で済む。

また、図２の構成の他の実施例（２）として、図２におけるＣＭＰ１２とＩＮＶ１を除いた基準電圧回路を、２〜５個分のモニタ回路に共通化して、電圧設定を変更することが可能である。すなわち、図１において、電圧設定回路ＶＳ１を複数のモニタ回路で共通に１個設け、各モニタ回路のＣＭＰ１２の反転入力端子に接続することで、共通に電圧設定を変更する。２つのモニタ回路で電圧設定回路ＶＳ１を共通に設けた場合でも、基準電圧回路が半分で済むことになる。

また、図２の構成の他の実施例（３）として、同一（共通）の基準電圧回路で複数のモニタ回路における同一の比較回路ＣＭＰ１２のセル電圧側の抵抗比を変更することで、初期化電圧検出回路と満充電検出回路を実現することが可能である。すなわち、図２のＣｅｌｌ１とＣｅｌｌ２の間に接続された抵抗ｒ１〜ｒ１８と抵抗ｒ０からなる抵抗比を変更する、例えば、満充電検出の場合には全ての抵抗ｒ１〜ｒ１８を接続して複数のモニタ回路ＣＭＰ１２に入力し、一方、初期化電圧検出の場合には、第１〜第３のスイッチのいずれかをＯＮにして抵抗ｒ１〜ｒ１８のいずれかをショートすることにより抵抗比を変更することで、複数のＣＭＰ１２に入力する。
これにより、基準電圧回路が半分で済む。

本発明の一実施例に係るモニタ電圧生成回路の構成図である。 本発明の一実施例に係る電圧設定回路の詳細回路図である。 本発明の一実施例に係るアナログスイッチの回路図である。 従来技術を説明する回路例図である。 本発明の一実施例に係るデコーダの真理値テーブルの図である。 本発明における制御端子の接続方法を示す説明図である。 本発明の一実施例に係る制御端子の具体的接続方法を示す説明図である。

符号の説明

１Ａ…半導体装置に含まれている並列モニタ回路、ＲＣ１ａ〜ＲＣ１ｄ…コード信号線、
Ｑ１〜Ｑ５…バイパストランジスタ、ＶＳ１…電圧設定回路、
ＣＭＰ１１，１２…比較回路、ＯＣ１…出力制御回路、
Ｍ１…パイバイドライブトランジスタ、Ｏｕｔ１〜５…比較回路の出力端子、
Ｖｒ１，Ｖｒ２…基準電圧、１３…デコーダ、ＡＳＷ１〜１６…アナログスイッチ、
ＩＮＶ１…インバータ、Ｆ１…ヒューズ、
Ｍ１ａ…充電完了信号生成用ＮｃｈＭＯＳトランジスタ、ＥＮ１…イネーブル端子、
１０Ａ…アナログスイッチを構成するＮｃｈＭＯＳトランジスタ、
１１Ａ…アナログスイッチを構成するＰｃｈＭＯＳトランジスタ。

Claims (2)

1. 直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、制御回路からの制御信号に応じて電圧設定回路により設定されたモニタ電圧を超えると、前記キャパシタの各々に接続されているバイパス用トランジスタを制御し、前記キャパシタの充電電流をバイパスする並列モニタ回路において、
   前記電圧設定回路は、
   前記キャパシタの電圧を分圧するための、複数の抵抗を直列接続した分圧回路と、
   該分圧回路の分圧比を変更するために、前記直列抵抗の一部をショートする第１スイッチ手段と、
   前記制御信号をデコードするデコーダと、
   前記第１スイッチ手段によってショートされない第２の抵抗と、
   該第２の抵抗に並列に接続された第２スイッチ手段とを備え、
   基準電圧と前記分圧回路から出力される電圧を比較回路で比較し、前記分圧回路から出力される電圧が前記基準電圧より大きいときは、前記バイパス用トランジスタを制御し、前記キャパシタの充電電流をバイパスし、
   前記デコーダの出力に応じて、複数の前記第１スイッチ手段のうちの何れか１つをオンにし、前記分圧回路を構成している抵抗の１つ、もしくは複数の抵抗をショートすることで、前記分圧回路の分圧比を変更し、
   また、前記比較回路の出力が反転して前記バイパス動作が行われた場合に、前記第２スイッチ手段をオンまたはオフして、前記分圧回路の出力電圧を大きくすることを特徴とする並列モニタ回路。
2. 請求項１に記載の並列モニタ回路を複数内蔵した半導体装置。

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