JP3944855B2

JP3944855B2 - キャパシタ充電用半導体装置

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Publication number: JP3944855B2
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Inventors: 公一矢野; 明彦藤原
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Description

本発明は、キャパシタ充電用半導体装置に関し、詳しくは直列接続された複数の電気二重層キャパシタを均等に充電するために、複数の並列モニタ回路を集積した半導体装置に関するものである。

電気二重層キャパシタは、充電に時間がかかる２次電池と比較して、急速充電が可能である。しかしながら、電気二重層キャパシタは定格電圧が３Ｖ程度と低いため、通常複数のキャパシタを直列に接続して必要な電圧を確保している。
このように、直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
この対策としては、通常、並列モニタ回路と呼ばれる充電均一化回路が用いられている。
図６に、従来の並列モニタ回路を示す。この並列モニタ回路は、キャパシタ(C1)の電圧(V1)が基準電圧(Vr1)を超えると、コンパレータ(CMP1)の出力がハイレベルとなり、トランジスタ(Tr1)をオンにするので、充電電流がトランジスタ(Tr1)によってバイパスされ、キャパシタの過充電を防止するように作用する。これについては、例えば特開2000-50495号公報に記載の『キャパシタ充電監視制御装置』（特許文献１参照）に開示されている。

しかしながら、従来の並列モニタ回路は、半導体装置による集積化がされておらず、ディスクリート部品を集めて構成していたので、回路規模が大きく、コストも高くなってしまった。そこで、半導体装置による集積化が望まれていた。
しかし、直列接続するキャパシタの数は、その用途によって異なるため、用途に合わせてその都度集積する並列モニタ回路の数を変えた半導体装置を作っていては、多品種少量生産となってしまうため、量産による半導体装置のコストメリットが活かせず、半導体装置のコストが高くなりすぎ、実用的でなかった。
また、並列モニタ回路を１つだけ集積した半導体装置を作っても、並列モニタ回路全体の回路規模は余り小さくできず、集積することによるメリットは殆んどなかった。

そこで、図１に示すように、１つの半導体装置（IC1）に並列モニタ回路を５個乃至１０個程度集積し（図１では５個）、集積した並列モニタ回路の数より多いキャパシタの充電制御を行う場合は、同じ半導体装置を必要な数だけ縦続接続することにより、多くのキャパシタの充電を制御する半導体装置が考えられる。このようにすることで、半導体装置の量産が可能となり、並列モニタ回路全体の回路規模の縮小とコストダウンが可能となった。

特開２０００−５０４９５号公報

しかしながら、図１に示すように、決まった個数のキャパシタを充電する半導体装置を使用する場合は、充電できるキャパシタの数が、一つの半導体装置で充電できるキャパシタの個数の整数倍に固定されてしまう。そのため、それ以外の数のキャパシタを充電することができなかった。

（目的）
本発明の目的は、任意の数のキャパシタを充電できるシステムが構築可能なキャパシタ充電用半導体装置を提供することである。

本発明のキャパシタ充電用半導体装置は、上記課題を達成するため、（１）直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、あらかじめ設定された基準電圧を超えると、前記キャパシタの各々に供給されている充電電流をバイパスする、バイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、前記半導体装置は、前記直列接続されたキャパシタの両端および、直列接続された交点に接続するキャパシタ接続端子と、前記バイパス用トランジスタの制御端子に接続するトランジスタ接続端子を備え、前記直列接続されたキャパシタの高電圧側に位置するキャパシタに接続するための、前記キャパシタ接続端子から順に低電圧側のキャパシタ接続端子の端子間をショートすることで、任意の数のキャパシタの充電を行い得ることを特徴としている。
このような構成にしたので、並列モニタ回路を全て半導体装置で構成しても、必要な数だけキャパシタを充電できるようになった。

また、（２）直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、あらかじめ設定された基準電圧を超えると、前記キャパシタの各々に供給されている充電電流をバイパスする、バイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、前記半導体装置は、前記直列接続されたキャパシタの両端および直列接続された交点に接続するキャパシタ接続端子と、前記バイパス用トランジスタの制御端子に接続するトランジスタ接続端子を備え、前記キャパシタ接続端子の任意の隣り合った端子間をショートすることも特徴としている。
このように、任意の数のキャパシタの充電を行えるようにしたので、必要な数だけキャパシタを充電できるようになり、さらに配線の制限も少なくなった。

また、（３）前記半導体装置は、前記充電電流制御および前記半導体装置自体を制御するための複数の制御端子を備え、複数の前記半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することによって、前記半導体装置を縦続接続することも特徴としている。
このように、充電可能なキャパシタの数を増やすことが可能なように構成したので、より、多くのキャパシタが充電できるようになった。

また、（４）前記並列モニタ回路は、キャパシタ電圧が前記基準電圧に達したことを検出すると、充電完了信号を生成する機能を備え、前記半導体装置のキャパシタ接続端子がショートされた個所にある前記並列モニタ回路からは、前記充電完了信号を出力しないように構成したことも特徴としている。
このように、ショートされた個所の並列モニタ回路から信号を出力しないようにしたので、ショートによる充電完了信号への影響がなくなった。

本発明によれば、下記のような効果を奏する。
本願請求項１によれば、直列接続されたキャパシタの高電圧側に位置するキャパシタ接続端子から順に、キャパシタ接続端子同士をショートすることで、任意の数のキャパシタを充電できるようにしたので、必要な数のキャパシタを充電できるようになった。
また、請求項２によれば、キャパシタ接続端子の任意の隣り合った端子間をショートすることで、任意の数のキャパシタを充電できるようにしたので、必要な数だけキャパシタを充電できるようになり、さらに配線の制限も少なくなった。

また、請求項３によれば、半導体装置を縦続接続することができるようにしたので、より、多くのキャパシタが充電できるようになった。
また、請求項４によれば、キャパシタ接続端子がショートされた個所にある並列モニタ回路からは、充電完了信号を出力しないように構成したので、ショートによる充電完了信号への影響がなくなった。

（基本構成）
図１は、本発明の基本構成を示すキャパシタ充電用半導体装置の構成図である。
図１の実施例では、半導体装置内の並列モニタ回路の数と充電するキャパシタの数とが同数の例を示している。すなわち、半導体装置(IC1)は５個のキャパシタ(C11〜C15)を充電するために５組の並列モニタ回路を備えており、直列接続された５個のキャパシタ(C11〜C15)の両端および、直列接続された交点に接続するキャパシタ接続端子(Vdd,Cell1〜Cell5(Vss))と、バイパス用トランジスタのベースに接続するトランジスタ接続端子(OUT1〜OUT5)を備えている。
キャパシタを５個充電する場合は、半導体装置の端子(Vdd)をキャパシタ(C11)の正側の端子に接続し、端子(Cell1)をキャパシタ(C11)の負側の端子および直列接続されているキャパシタ(C12)の正側の端子に接続する。同様に端子(Cell2)から(Cell5)までを図１に示すようにキャパシタの各端子に接続している。
各キャパシタ(C11〜C15)には、バイパス用トランジスタ(TR11〜TR15)が設けられ、そのベースは、半導体装置のトランジスタ接続端子(OUT1〜OUT5)に接続されている。

図６は、半導体装置とキャパシタおよびバイパス用トランジスタとの接続端子の具体的配置図の一例である。
ここでは、キャパシタ１と２だけが示されているが、キャパシタ３以降も全く同じ構成である。半導体装置の並列モニタ回路は、コンパレータ（CMP1)と非反転入力の電源端子(Vdd)と反転入力の電圧(Vr1)、および、コンパレータ(CMP2)と非反転入力の電圧(V2)と反転入力の電圧(Vr2)から構成される。図１における端子と図６の端子を対応づけると、図１のVdd端子は、図６の電源端子(Vdd)であり、図１のOut1は、図６のコンパレータ(CMP1)の出力に接続され、バイパス用トランジスタTr1のベースに接続されている。図１のCe111端子は、図６に示すようにキャパシタ１の負側の端子であり、図１のOut2端末は、図６のコンパレータ（CMP2)の出力に接続され、バイパス用トランジスタTr2のベースに接続されている。また、図１のCell2端子は、図６に示すようにキャパシタ２の負側の端子である。
全く同じようにして、図１のOut3、Cell3、Out4、Cell4、Out5、Cell5の各端子についても、図６の対応するキャパシタ３，４，５およびバイパス用トランジスタTr3，Tr4，Tr5の各端子に接続される。

（第１の実施例）
図２は、本発明の第１の実施例を示すキャパシタ充電用半導体装置の構成図である。
図２では、キャパシタを４個充電する場合を示している。図１との違いは、半導体装置の端子(Vdd)と端子(Cell1)をショートし、４個のキャパシタのうち最も高電圧側にあるキャパシタ(C12)の正側の端子を半導体装置のキャパシタ接続端子(Cell1)接続していることである。このように、充電するキャパシタの数が少ない場合は、高電圧側のキャパシタ接続端子(Vdd)から順に、隣のキャパシタ接続端子とを、キャパシタが少なくなる分だけショートすればよい。例えば、充電するキャパシタが３個の場合は、半導体装置の端子(Vdd)と端子(Cell1)と端子(Cell2)の３つの端子をショートし、最高電圧のキャパシタの正側の端子を端子(Cell2)に接続すればよい。このようにして、１個から５個までの任意の数のキャパシタを充電することができる。

（第２の実施例）
図３は、本発明の第２の実施例を示すキャパシタ充電用半導体装置の構成図である。
図３では、図２と同じくキャパシタを４個充電する場合を示している。図２との違いは、キャパシタ接続端子(Cell1)とキャパシタ接続端子(Cell2)をショートしていることである。
図２では最高電圧側のキャパシタ接続端子(Vdd)から順にショートするという制約があったが、図３では任意のキャパシタ接続端子をショートすればよいので、配線などの制約が少なくなる。キャパシタを３個充電する場合でも、任意の２箇所のキャパシタ接続端子をショートすればよい。このようにして、１個から５個までのキャパシタを充電することができる。

（第３の実施例）
図４は、本発明の第３の実施例を示すキャパシタ充電用半導体装置の構成図である。
図４では、本発明の半導体装置を２個縦続接続した場合の実施例である。半導体装置として図２で説明したものを用いた場合は、図４のように、最高電圧側のキャパシタ接続端子(Vdd)から順にキャパシタ接続端子をショートすることで、６個から１０個のキャパシタの充電が可能である。
また、図示していないが、半導体装置として図３で説明したものを使用すれば、図４の両方の半導体装置(IC1〜IC2)の任意のキャパシタ接続端子をショートして、１個から１０個までのキャパシタの充電が行える。
半導体装置(IC2)に接続されている制御回路は、ＣＰＵなどで構成され、キャパシタ(C11〜C15,C22〜C25)の充電電流および半導体装置(IC1,IC2)の制御を行う回路である。

（第４の実施例）
図５は、本発明の第４の実施例を示す並列モニタ回路の構成図である。
並列モニタ回路１は、半導体装置の最も高電圧側のキャパシタの充電を制御する回路である。同じ回路が本実施例の半導体装置には５個収納されており、それらは高電圧側から並列モニタ回路１、並列モニタ回路２と言うように並列モニタ回路５まである。並列モニタ回路は全て同じなので、以下並列モニタ回路１に付いて説明する。
並列モニタ回路１は、キャパシタ(C1)の電圧を検出する抵抗(R12)と(R13)、基準電圧(Vr1)、コンパレータ(CMP1)、インバータ(INV1)、３個のＭＯＳＦＥＴ(M11，M12，M13)で構成されている。
コンパレータ(CMP1)の電源は、半導体装置の電源と同じ電圧に接続されている。コンパレータ(CMP1)の反転入力端子(-)にはキャパシタ(C1)の電圧を分圧した電圧が接続されており、非反転入力端子(+)には基準電圧(Vr1)が接続されている。コンパレータ(CMP1)出力は、インバータ(INV1)の入力に接続されている。

インバータ(INV1)の電源は、キャパシタ(C1)の電圧と同じ電圧が印加されているので、インバータ(INV1)の出力電圧は、キャパシタ(C1)の電圧範囲になる。このため、コンパレータ（CMP1)の出力電圧をリミットした信号を出力する。インバータ(INV1)の出力はトランジスタ接続端子(OUT1)に接続され、さらにバイパス用トランジスタTr1のベースに接続されている。
キャパシタ(C1)の電圧が低く、コンパレータ(CMP1)の反転入力端子(-)電圧が基準電圧(Vr1)より低い場合は、コンパレータ(CMP1)の出力はハイレベル(Vdd)となる。この信号はインバータ(INV1)で反転されると共に、キャパシタ(C1)の電圧範囲に電圧リミットが行われ、インバータ(INV1)から出力されるローレベルの信号はキャパシタ(C1)の負側の電位である。この電圧がトランジスタ接続端子(OUT1)より出力されるので、バイパス用トランジスタ(TR1)のベース−エミッタ間の電圧は０Ｖとなり、バイパス用トランジスタ(TR1)はオフとなり、充電電流のバイパスは行わない。

キャパシタの電圧が上昇してコンパレータ(CMP1)の反転入力端子(-)電圧が基準電圧(Vr1)を超えると、コンパレータ(CMP1)の出力はローレベル(Vss)となる。この信号もインバータ(INV1)で反転されると共に、キャパシタ(C1)の電圧範囲に電圧リミットが行われ、インバータ(INV1)から出力されるハイレベルの信号はキャパシタ(C1)の正側の電位である。
この電圧がトランジスタ接続端子(OUT1)より出力されるので、バイパス用トランジスタ(TR1)にベース電流が供給され、バイパス用トランジスタ(TR1)はオンとなり、充電電流をバイパスする。

ＭＯＳＦＥＴ(M1)とＭＯＳＦＥＴ(M11〜M13)は、キャパシタ(C1)が充電したことを半導体装置の外部に知らせるための充電完了信号を生成する回路を構成している。
ＮｃｈＭＯＳＦＥＴ(M13)のソースはキャパシタ(C1)の負側の電位に、ゲートはキャパシタ(C1)の正側の電位に接続されている。またドレインは負荷である電流源(I1)を介して半導体装置の電源(Vdd)に接続されている。さらにドレインは、ＰｃｈＭＯＳＦＥＴ(M11)のゲートにも接続されている。

ＰｃｈＭＯＳＦＥＴ(M11)のソースは半導体装置の電源(Vdd)に、ドレインはＰｃｈＭＯＳＦＥＴ(M12)のソースに接続されている。ＰｃｈＭＯＳＦＥＴ(M12)のゲートは、コンパレータ(CMP1)の出力に接続されている。さらに、ＰｃｈＭＯＳＦＥＴ(M12)のドレインは、制御回路内のディプレッション型ＮｃｈＭＯＳＦＥＴ(M1)のドレインに接続されている。
ディプレッション型ＮｃｈＭＯＳＦＥＴ(M1)のソースとゲートはショートされているので、ディプレッション型ＮｃｈＭＯＳＦＥＴ(M1)は定電流源を構成しており、ＰｃｈＭＯＳＦＥＴ(M12)とＰｃｈＭＯＳＦＥＴ(M11)の負荷として動作する。

キャパシタ(C1)の電圧が上昇し、コンパレータ(CMP1)の反転入力端子(-)の電圧が基準電圧(Vr1)を超えると、コンパレータ(CMP1)の出力電圧がローレベル(Vss)となるので、ＰｃｈＭＯＳＦＥＴ(M12)のゲート電圧を下げ、ＰｃｈＭＯＳＦＥＴ(M12)をオンにする。
このとき、ＮｃｈＭＯＳＦＥＴ(M13)のゲート電圧はキャパシタ(C1)電圧と同じであるから、ＮｃｈＭＯＳＦＥＴ(M13)はオンとなっているので、ＰｃｈＭＯＳＦＥＴ(M11)のゲート電圧を下げＰｃｈＭＯＳＦＥＴ(M11)はオンしている。

すなわち、キャパシタ(C1)の充電が完了すると、ＰｃｈＭＯＳＦＥＴ(M11)とＰｃｈＭＯＳＦＥＴ(M12)が共にオンとなるので、ＰｃｈＭＯＳＦＥＴ(M12)のドレイン電圧は電源電圧(Vdd)になる。この電圧が並列モニタ回路１の充電完了信号(D1)となる。
同じ回路が並列モニタ回路２から５にも備わっており、それらの回路から出力される充電完了信号(D2〜D5)も全て、ディプレッション型ＮｃｈＭＯＳＦＥＴ(M1)のドレインに接続されている。

充電完了信号(D1〜D5)は一つでも出力されると、半導体装置の端子(Dout)はハイレベル(Vdd)となり、充電中のキャパシタ(C1〜C5)の少なくとも１つ以上充電完了していることを半導体装置の外部に知らせる充電完了信号となる。
今、キャパシタ接続端子(Vdd)と(Cell1)をショートすると、ＮｃｈＭＯＳＦＥＴ(M13)のゲート−ソース間をショートすることになり、ＮｃｈＭＯＳＦＥＴ(M13)はオフになる。

この結果、ＮｃｈＭＯＳＦＥＴ(M13)のドレイン(ＰｃｈＭＯＳＦＥＴ(M11)のゲート)はハイレベル(Vdd)となるので、ＰｃｈＭＯＳＦＥＴ(M11)もオフとなるため、充電完了信号(D1)は出力されなくなる。すなわち、キャパシタ接続端子をショートした場合は、その並列モニタ回路からは誤って充電完了信号が発生するのを防ぐことができる。
実施例では、一つの半導体装置で充電できるキャパシタの数を５個で説明したが、勿論、一つの半導体装置で充電できるキャパシタの数５個の限定されるものではなく、任意の個数が選択できることは明らかである。

（制御端子の接続方法）
図７は、本発明の制御側の回路の４種類の一例を示す図であり、図８は本発明の端子接続方法を示す図である。
ここでは、図１〜図４に示した制御端子（CON1〜CON10)の接続について説明する。
図７において、出力端子は半導体装置の状態をマイコンに報告する信号を出力する端子であり、入力端子は半導体装置をマイコンから制御する信号を入力する端子である。ここでは、出力信号と入力信号が一対となって半導体装置（IC)間を伝達される。
半導体装置(ICn+1)と半導体装置(ICn)との間には、図７に示すように４種類の制御端子が接続される。ただし、ＩＣ１個当りの制御端子数は、図７の内容と一致するとは限らない。また、上り信号と下り信号とは、図８に示すように制御端子と接続されている。なお、上り信号と下り信号のセットの数は、図８と一致する必要はない。

本システムでは、一番電圧の低い０ＶにＶｓｓ端子を接続するＩＣには殆んどの場合、コントロール用マイコンとの接続がなされている。一番低電圧側のＩＣをＩＣ１、その次に低い電圧側のＩＣをＩＣ２、ｎ番目に低いＩＣをＩＣｎとする。マイコンが接続された場合には、本キャパシタ直列システム中の電圧検出アラームや負電圧検出アラーム等の検出信号をＩＣからマイコンへ出力する必要がある。
この際に、ＩＣｎからのアラーム信号はＩＣ１まで信号を伝えて、マイコンへ信号を送ることになる。ＩＣｎは高電圧側にＩＣｎ＋１とのコントロール端子が接続され、低電圧側にＩＣｎ−１とのコントロール端子が接続されている。

アラーム信号はＩＣｎ−１への信号伝達が必要であるため（以降、低電圧側ＩＣへの信号を下り信号とし、高電圧側ＩＣへの信号を上り信号と表現する）、ＩＣｎの低電圧側ＩＣ接続端子から下り信号が出力され、ＩＣｎ−１の高電圧側ＩＣ接続端子へ下り信号が入力される。ＩＣｎ−１に入力した下り信号は、内部回路で信号変換を施し、さらにＩＣｎ−１の低電圧側ＩＣ接続端子から下り信号が出力され、ＩＣｎ−２の高電圧側ＩＣ接続端子へ下り信号が入力される。これを繰り返してＩＣ１の高電圧側ＩＣ接続端子へ下り信号が入力される。ＩＣ１に入力した下り信号は、内部回路で信号変換を施し、低電圧側ＩＣ接続端子からマイコンへ下り信号を出力する。このような順序でアラーム信号は伝達して行く。

次に、マイコンからのコントロール信号は上り信号になる。マイコンからのコントロール信号が、ＩＣ１の低電圧側ＩＣ接続端子へ入力される。ＩＣ１に入力した上り信号は、内部回路で信号変換を施し、高電圧側ＩＣ接続端子からＩＣ２の低電圧側ＩＣ接続端子へ入力される。これを繰り返して一番電圧の高いＩＣまでコントロール信号を伝達する。
ここで、制御端子を整理すると、下り信号の低電圧側ＩＣ接続端子は一つ低電圧側ＩＣへ信号を出力し、対応する下り信号の高電圧側ＩＣ接続端子へ入力される。上り信号の高電圧側ＩＣ接続端子は一つ高電圧側ＩＣへ信号を出力し、対応する上り信号の低電圧側ＩＣ接続端子へ入力される。図７に示すように、制御端子は４種類存在し、高電圧側ＩＣ接続出力端子、高電圧側ＩＣ接続入力端子、低電圧側ＩＣ接続出力端子、低電圧側ＩＣ接続入力端子となる。

一実施例として、図８（ａ）（ｂ）に示すように、それぞれ高電圧側ＩＣ接続出力端子はＮｃｈオープンドレイン、高電圧側ＩＣ接続入力端子はＩＣのＶｓｓに接続された高抵抗素の逆端子側で、かつインバータ入力端子、低電圧側ＩＣ接続出力端子はＰｃｈオープンドレイン、低電圧側ＩＣ接続入力端子はＩＣのＶｄｄに接続された高抵抗素子の逆端子側で、かつインバータ入力端子となる。
ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮの場合、ＩＣｎの高電圧虚ＩＣ接続出力端子はＩＣｎのＶｓｓ電圧となる。対応する受け手のＩＣｎ＋１の低電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＬＯＷ信号を受けてＩＣｎ＋１のＶｄｄに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＬＯＷ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮになり、ＩＣｎ＋２へ伝達されていく。

ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦの場合、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け手のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になり、ＩＣｎ＋１の低電圧側ＩＣ接続入力端子のインバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦになり、ＩＣｎ＋２へ伝達されていく。

ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮの場合、ＩＣの低電圧側ＩＣ接続出力端子はＩＣｎのＶｄｄ電圧になる。対応する受け手のＩＣｎ−１の高電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＨＩＧＨ信号を受けて、ＩＣｎ−１のＶｓｓに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮになり、ＩＣｎ−２に伝達されていく。

ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦの場合、ＩＣｎの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け手のＩＣｎ−１の高電圧側ＩＣ接続入力端子に接続されたＶｓｓに接続された高抵抗素子に引っ張られることにより、ＩＣｎ−１のＶｓｓ電圧になる。ＩＣｎ−１の高電圧側ＩＣ接続入力端子のインバータ入力にはＬＯＷ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦになり、ＩＣｎ−２へ伝達されていく。ただし、制御端子の構成は、上記内容の方式およびシステムに限定されるものではなく、その他種々の方式に対応するものである。

なお、本発明で用いられる端子の種類は、ピン挿入型も面実装型も問わない。また、面実装型のうちボールグリッド、ガルウイングリード、Ｊリードの３タイプの端子の種類も問わない。
パッケージについては、ＤＩＰ・ＰＧＡ・ＳＯＰ・ＱＦＰ・ＢＧＡ・ＣＳＰ等の対向するリードの辺を持つ種々のパッケージに対応する。

本発明の基本的なキャパシタ充電用半導体装置の実施例を示す構成図である。本発明の第１の実施例を示すキャパシタ充電用半導体装置の構成図である。本発明の第２の実施例を示すキャパシタ充電用半導体装置の構成図である。本発明の第３の実施例を示す２個縦続接続されたキャパシタ充電用半導体装置の構成図である。本発明の第４の実施例を示す半導体装置の構成図である。半導体装置内の並列モニタ回路の構成例および接続端子の説明図である。本発明における制御端子の接続方法を示す説明図である。本発明における制御端子の具体的接続方法を示す説明図である。

符号の説明

CON1〜CON10…制御端子、IC1,IC2…半導体装置、Vdd…電源端子、
OUT1〜OUT5…コンパレータ出力端子、Cell1〜Cell5…キャパシタ1〜5の負側端子、
Tr1〜Tr5…バイパス用トランジスタ、R11〜R15…バイパス電流の抵抗、
C11〜C15…キャパシタ、INV1…インバータ、I1…電流源、
M11,M12…ＰｃｈＭＯＳトランジスタ、M13…ＮｃｈＭＯＳトランジスタ、
M1…充電完了信号生成用ＮｃｈＭＯＳトランジスタ、D1〜D5…充電完了信号。

Claims

直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、前記キャパシタの各々に供給されている充電電流をバイパスする、バイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、
前記半導体装置は、前記直列接続されたキャパシタの両端および直列接続された交点に接続するキャパシタ接続端子と、前記バイパス用トランジスタの制御端子に接続するトランジスタ接続端子を備え、
前記直列接続されたキャパシタの高電圧側に位置するキャパシタに接続するための、前記キャパシタ接続端子から順に低電圧側のキャパシタ接続端子の端子間をショートすることで、任意の数のキャパシタの充電を行い得ることを特徴とするキャパシタ充電用半導体装置。
直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、前記キャパシタの各々に供給されている充電電流をバイパスする、バイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、
前記半導体装置は、前記直列接続されたキャパシタの両端および直列接続された交点に接続するキャパシタ接続端子と、前記バイパス用トランジスタの制御端子に接続するトランジスタ接続端子を備え、
前記キャパシタ接続端子の任意の隣り合った端子間をショートすることで、任意の数のキャパシタの充電を行い得ることを特徴とするキャパシタ充電用半導体装置。
請求項１または２に記載のキャパシタ充電用半導体装置において、
前記半導体装置は、前記充電電流制御および前記半導体装置自体を制御するための複数の制御端子を備え、
複数の前記半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することで、前記半導体装置を縦続接続し、充電可能なキャパシタの数の増加を可能にしたことを特徴とするキャパシタ充電用半導体装置。
請求項１から３のいずれか１項に記載のキャパシタ充電用半導体装置において、
前記並列モニタ回路は、キャパシタ電圧が前記基準電圧に達したことを検出すると、充電完了信号を生成する手段を備え、
前記半導体装置のキャパシタ接続端子がショートされた個所にある前記並列モニタ回路からは、前記充電完了信号を出力しないように構成したことを特徴とするキャパシタ充電用半導体装置。