JPH01222515A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01222515A JPH01222515A JP63048922A JP4892288A JPH01222515A JP H01222515 A JPH01222515 A JP H01222515A JP 63048922 A JP63048922 A JP 63048922A JP 4892288 A JP4892288 A JP 4892288A JP H01222515 A JPH01222515 A JP H01222515A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output circuit
- spike noise
- semiconductor integrated
- delay element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は例えばゲートアレイ、スタンダードセル出力回
路において、並列接続された出力回路の動作時に発生す
る第１および第２の電源ラインのスパイクノイズを低減
する出力回路形式に関する。
路において、並列接続された出力回路の動作時に発生す
る第１および第２の電源ラインのスパイクノイズを低減
する出力回路形式に関する。
従来の技術
近年、電子機器のライフサイクルの短期化にともなって
、半導体装置の開発期間の短縮が強く望まれている。こ
の要望に応える半導体装置としてＣＡＤにサポートされ
たゲートアレイあるいはスタンダードセルが出現してい
る。通常、ゲートアレイ、あるいはスタンダードセルの
入出力セルは、規格化されたセルサイズ及び特性をもっ
ている。また、出力セルの出力電流容量は、出力トラン
ジスタの設計サイズで決定されるが、利用率の最も高い
出力電流容量をもつトランジスタを最大のサイズとして
セルサイズが決められる。特に、ゲートアレイにおいて
は、マスタ一部分は共通であり、限られた用途までを考
慮して、出力容量の大きなトランジスタをもつセルを設
計し、マスタースライス上にこれを作り付けておくこと
は、チップの有効利用の面で好ましくな（、さらにコス
ト面でも不利である。
、半導体装置の開発期間の短縮が強く望まれている。こ
の要望に応える半導体装置としてＣＡＤにサポートされ
たゲートアレイあるいはスタンダードセルが出現してい
る。通常、ゲートアレイ、あるいはスタンダードセルの
入出力セルは、規格化されたセルサイズ及び特性をもっ
ている。また、出力セルの出力電流容量は、出力トラン
ジスタの設計サイズで決定されるが、利用率の最も高い
出力電流容量をもつトランジスタを最大のサイズとして
セルサイズが決められる。特に、ゲートアレイにおいて
は、マスタ一部分は共通であり、限られた用途までを考
慮して、出力容量の大きなトランジスタをもつセルを設
計し、マスタースライス上にこれを作り付けておくこと
は、チップの有効利用の面で好ましくな（、さらにコス
ト面でも不利である。
上記の理由から出力セルの出力電流容量は通常、最適サ
イズに決定される。なお、決定された出力電流容量より
もさらに大きな出力電流容量をもつ出力回路が必要とさ
れたときは標準セルとして準備されているセルを並列に
接続して使用するのが一般的である。
イズに決定される。なお、決定された出力電流容量より
もさらに大きな出力電流容量をもつ出力回路が必要とさ
れたときは標準セルとして準備されているセルを並列に
接続して使用するのが一般的である。
この使用目的に沿って、出力回路を２列並列接続した回
路構成例を第３図に示す。第３図で示すように、出力回
路３と４の各入力と出力はそれぞれ駆動信号印加端子１
と出力端子２に接続されている。この回路において、出
力回路３と４の回路構成が同一で、しかも出力回路を構
成する素子のばらつきがないものと仮定すれば、等価的
に出力回路３の２倍の出力電流容量をもつ１つの出力回
路のように動作する。第４図は第３図で示す回路の出力
電流特性を示す図であり、第４図ａ、ｂはそれぞれ出力
回路３と４の時間ｔに対する出力電流特性図を示し、ま
た、第４図Ｃは、出力回路３および４の各出力電流の和
である出力端子２の電流特性図を示す。第４図Ｃの出力
端子２の出力電流特性図において、注目すべき点は、立
ち上が゛り時間Δｔでの出力電流変化量が太き（なるこ
とである。すなわち、大きな電流変化がある場合、電源
ライン、あるいはパッケージのリード等に存在するイン
ダクタンスによって、電源ラインに電圧変化を生じ、こ
れがスパイクノイズとなる。
路構成例を第３図に示す。第３図で示すように、出力回
路３と４の各入力と出力はそれぞれ駆動信号印加端子１
と出力端子２に接続されている。この回路において、出
力回路３と４の回路構成が同一で、しかも出力回路を構
成する素子のばらつきがないものと仮定すれば、等価的
に出力回路３の２倍の出力電流容量をもつ１つの出力回
路のように動作する。第４図は第３図で示す回路の出力
電流特性を示す図であり、第４図ａ、ｂはそれぞれ出力
回路３と４の時間ｔに対する出力電流特性図を示し、ま
た、第４図Ｃは、出力回路３および４の各出力電流の和
である出力端子２の電流特性図を示す。第４図Ｃの出力
端子２の出力電流特性図において、注目すべき点は、立
ち上が゛り時間Δｔでの出力電流変化量が太き（なるこ
とである。すなわち、大きな電流変化がある場合、電源
ライン、あるいはパッケージのリード等に存在するイン
ダクタンスによって、電源ラインに電圧変化を生じ、こ
れがスパイクノイズとなる。
発明が解決しようとする課題
上記スパイクノイズが隣接した出力ビンから次段のＴＴ
Ｌ論理ＩＣへ伝達された場合、ＴＴＬの入力電圧ＬＯＷ
レベルより太き（なると誤動作を生じてしまう。上記誤
動作に対する対策の１つは補強電源ビンをノイズ発生箇
所へ追加することであるが、この対策を講じると、ＩＣ
チップとして使用できる信号ビンが減少してしまう。
Ｌ論理ＩＣへ伝達された場合、ＴＴＬの入力電圧ＬＯＷ
レベルより太き（なると誤動作を生じてしまう。上記誤
動作に対する対策の１つは補強電源ビンをノイズ発生箇
所へ追加することであるが、この対策を講じると、ＩＣ
チップとして使用できる信号ビンが減少してしまう。
本発明はこのような課題を解決した半導体集積回路装置
を提供することを目的とするものである。
を提供することを目的とするものである。
課題を解決するための手段
本発明は駆動信号印加端子と出力端子との間に、遅延値
が興なる複数の出力回路系を並列に接続して構成された
出力回路を具備していることを特徴とする半導体集積回
路装置を提供するものである。
が興なる複数の出力回路系を並列に接続して構成された
出力回路を具備していることを特徴とする半導体集積回
路装置を提供するものである。
作用
本発明の半導体集積回路装置によれば電源ラインに発生
するスパイクノイズを低減することができる。
するスパイクノイズを低減することができる。
実施例
以下本発明の実施例を図面を参照して説明する。
第１図は本発明の半導体集積回路装置の出方回路の構成
を示す一実施例であり、出方回路４と駆動信号印加端子
１との間に遅延素子５が挿入されている点で第３図で示
した従来の構成と相違している。第１図では遅延素子の
代表例としてゲート遅延回路６が挿入されているが、他
の遅延素子でもよい。第２図は第１図で示した出力回路
の出力電流特性を示す図であり、第２図ａは、出力回路
３の時間ｔに対する出力電流特性図、第２図すは、遅延
素子５および出力回路４を含む出力回路系の出力電流特
性図をそれぞれ示し、また、第２図Ｃは、出力端子２の
出力電流特性を示す。第２図すに示す出力電流特性性は
、第２図ａに示す出力電流特性に対して、遅延素子５の
遅延時間ｔｐｄだけ遅れた図となる。
を示す一実施例であり、出方回路４と駆動信号印加端子
１との間に遅延素子５が挿入されている点で第３図で示
した従来の構成と相違している。第１図では遅延素子の
代表例としてゲート遅延回路６が挿入されているが、他
の遅延素子でもよい。第２図は第１図で示した出力回路
の出力電流特性を示す図であり、第２図ａは、出力回路
３の時間ｔに対する出力電流特性図、第２図すは、遅延
素子５および出力回路４を含む出力回路系の出力電流特
性図をそれぞれ示し、また、第２図Ｃは、出力端子２の
出力電流特性を示す。第２図すに示す出力電流特性性は
、第２図ａに示す出力電流特性に対して、遅延素子５の
遅延時間ｔｐｄだけ遅れた図となる。
ここで、第２図の特性について説明する。第２図ａにお
いて、出力回路３の出力電流変化量は立ち上がり時間Δ
ｔに流れる電流をΔｉとするとΔｉ／Δｔとなる。この
出力電流変化量に対して、電源ラインに生じるスパイク
ノイズの大きさΔｖ１は、電源ラインおよびパッケージ
等に存在するインダクタンスをＬとすると、 ΔＶ＋＝Ｌす工＝＝ Ｌ Ａｔ −Ｌ ・・・・
・・（１）ｄｔ Δｔ で表わされる。
いて、出力回路３の出力電流変化量は立ち上がり時間Δ
ｔに流れる電流をΔｉとするとΔｉ／Δｔとなる。この
出力電流変化量に対して、電源ラインに生じるスパイク
ノイズの大きさΔｖ１は、電源ラインおよびパッケージ
等に存在するインダクタンスをＬとすると、 ΔＶ＋＝Ｌす工＝＝ Ｌ Ａｔ −Ｌ ・・・・
・・（１）ｄｔ Δｔ で表わされる。
第２図すでは、（１）式のスパイクノイズが遅延素子５
により、遅延時間ｔｐｄの遅れをもって発生する。ここ
で、遅延時間ｔ、ｄが出力電流の立ち上がり時間Δｔと
等しい場合について、第２図Ｃを参照して説明する。出
力端子２の出力電流変化に対する電源ラインに生じるス
パイクノイズの大きさΔｖ１＋２は以下のように表わさ
れる。
により、遅延時間ｔｐｄの遅れをもって発生する。ここ
で、遅延時間ｔ、ｄが出力電流の立ち上がり時間Δｔと
等しい場合について、第２図Ｃを参照して説明する。出
力端子２の出力電流変化に対する電源ラインに生じるス
パイクノイズの大きさΔｖ１＋２は以下のように表わさ
れる。
＝ΔｖＩ ・・・・・・（２）第２式
は、出力回路を２列並列接続して出力電流容量を２倍に
した場合においても電源ラインに生じるスパイクノイズ
の大きさが、単独の出力回路で生じるスパイクノイズの
大きさと変わらないことを示している。なお、ｔｐ、１
＞Δｔの条件を満足する遅延素子５を接続した場合は、
第１式であられされるスパイクノイズが、２度生じ、逆
にｔｐｄ〈Δｔの条件を満足する遅延素子５を接続した
場合は、遅延素子５を接続しない場合に比べて小さなス
パイクノイズとなる。
は、出力回路を２列並列接続して出力電流容量を２倍に
した場合においても電源ラインに生じるスパイクノイズ
の大きさが、単独の出力回路で生じるスパイクノイズの
大きさと変わらないことを示している。なお、ｔｐ、１
＞Δｔの条件を満足する遅延素子５を接続した場合は、
第１式であられされるスパイクノイズが、２度生じ、逆
にｔｐｄ〈Δｔの条件を満足する遅延素子５を接続した
場合は、遅延素子５を接続しない場合に比べて小さなス
パイクノイズとなる。
本発明の実施例においては、出力回路を２列並列接続し
た半導体集積回路装置について説明したが、さらに多（
の出力回路を並列接続してもよい。特に、遅延素子５の
遅延時間ｔｐｄが、式ｔｐｄ≧Δｔｎを満足すれば、並
列接続される出力回路数とは関係なく、電源ラインに生
じるスパイクノイズは、１段の出力回路により生じるス
パイクノイズと同じになる。
た半導体集積回路装置について説明したが、さらに多（
の出力回路を並列接続してもよい。特に、遅延素子５の
遅延時間ｔｐｄが、式ｔｐｄ≧Δｔｎを満足すれば、並
列接続される出力回路数とは関係なく、電源ラインに生
じるスパイクノイズは、１段の出力回路により生じるス
パイクノイズと同じになる。
発明の詳細
な説明したように、本発明においては並列接続する出力
回路系の前に簡単な遅延素子を挿入することにより、必
要な出力電流容量を満足し、かつ誤動作の原因となる電
源ラインに生じるスパイクノイズを低減することができ
る。
回路系の前に簡単な遅延素子を挿入することにより、必
要な出力電流容量を満足し、かつ誤動作の原因となる電
源ラインに生じるスパイクノイズを低減することができ
る。
第１図は本発明の一実施例にかかる並列接続出力回路図
、第２図は本発明の出力電流特性図、第３図は従来の並
列接続出力回路図、第４図は従来例の出力電流特性図で
ある。 １・・・・・・駆動信号印加端子、２・・・・・・出力
端子、３．４・・・・・・出力回路、５・・・・・・遅
延素子、６・旧・・遅延回路。 代理人の氏名 弁理士 中尾敏男 はが１名第１図 第２図
、第２図は本発明の出力電流特性図、第３図は従来の並
列接続出力回路図、第４図は従来例の出力電流特性図で
ある。 １・・・・・・駆動信号印加端子、２・・・・・・出力
端子、３．４・・・・・・出力回路、５・・・・・・遅
延素子、６・旧・・遅延回路。 代理人の氏名 弁理士 中尾敏男 はが１名第１図 第２図
Claims (4)
- （１）駆動信号印加端子と出力端子との間に、遅延値が
異なる複数の出力回路系を並列に接続して構成された出
力回路を具備していることを特徴とする半導体集積回路
装置。 - （２）出力回路系が出力回路部と遅延素子とを直列に接
続して構成されていることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。 - （３）遅延素子が駆動信号印加端子側に位置しているこ
とを特徴とする特許請求の範囲第１項または第２項記載
の半導体集積回路装置。 - （４）出力回路がゲートアレイ、あるいはスタンダード
セル用の出力回路であることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048922A JPH01222515A (ja) | 1988-03-02 | 1988-03-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048922A JPH01222515A (ja) | 1988-03-02 | 1988-03-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222515A true JPH01222515A (ja) | 1989-09-05 |
Family
ID=12816748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048922A Pending JPH01222515A (ja) | 1988-03-02 | 1988-03-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222515A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073264A (en) * | 1987-11-05 | 1991-12-17 | A. Ahlstrom Corporation | Apparatus for treating fiber suspension |
| JPH06140578A (ja) * | 1992-10-29 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積装置 |
-
1988
- 1988-03-02 JP JP63048922A patent/JPH01222515A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073264A (en) * | 1987-11-05 | 1991-12-17 | A. Ahlstrom Corporation | Apparatus for treating fiber suspension |
| JPH06140578A (ja) * | 1992-10-29 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積装置 |
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