JPH1064277A - 半導体装置 - Google Patents
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- JPH1064277A JPH1064277A JP8218797A JP21879796A JPH1064277A JP H1064277 A JPH1064277 A JP H1064277A JP 8218797 A JP8218797 A JP 8218797A JP 21879796 A JP21879796 A JP 21879796A JP H1064277 A JPH1064277 A JP H1064277A
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- 238000007599 discharging Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】 ブートされた出力信号がある許容電圧を超え
た場合に、出力レベルを放電し、許容電圧レベルまで下
げることにより、次に接続されている他の半導体装置の
回路の誤動作等を防ぐ。 【解決手段】 ドレインを出力信号線１０に接続し、ソ
ースを接地電圧に接続したＭＯＳトランジスタ１４と、
最初のＭＯＳトランジスタ１１のドレインとゲートを出
力信号線１０に接続したｎ個の直列に接続されたＭＯＳ
トランジスタ群Ａとを設け、ｎ個の直列に接続されたＭ
ＯＳトランジスタ群Ａのｎ個目のＭＯＳトランジスタ１
３のソースをＭＯＳトランジスタ１４のゲートに接続し
ている。出力レベルがある許容電圧を超えると、ＭＯＳ
トランジスタ１４がオン状態になり、出力レベルが許容
電圧レベル以下になるまで放電し、次に接続されている
他の半導体装置の回路の誤動作等を防止する。
た場合に、出力レベルを放電し、許容電圧レベルまで下
げることにより、次に接続されている他の半導体装置の
回路の誤動作等を防ぐ。 【解決手段】 ドレインを出力信号線１０に接続し、ソ
ースを接地電圧に接続したＭＯＳトランジスタ１４と、
最初のＭＯＳトランジスタ１１のドレインとゲートを出
力信号線１０に接続したｎ個の直列に接続されたＭＯＳ
トランジスタ群Ａとを設け、ｎ個の直列に接続されたＭ
ＯＳトランジスタ群Ａのｎ個目のＭＯＳトランジスタ１
３のソースをＭＯＳトランジスタ１４のゲートに接続し
ている。出力レベルがある許容電圧を超えると、ＭＯＳ
トランジスタ１４がオン状態になり、出力レベルが許容
電圧レベル以下になるまで放電し、次に接続されている
他の半導体装置の回路の誤動作等を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にブートストラップ回路で構成される出力回路を
有する半導体装置に関する。
し、特にブートストラップ回路で構成される出力回路を
有する半導体装置に関する。
【０００２】
【従来の技術】従来のブートストラップ回路で構成され
る出力回路を有する半導体装置は図３に示すような回路
構成のものが多用されている。図３において、１，２は
入力端子，３は奇数段の遅延回路，４はインバータ，
５，８，９はＮ型ＭＯＳトランジスタ，６はＭＯＳ容
量，７は寄生容量である。
る出力回路を有する半導体装置は図３に示すような回路
構成のものが多用されている。図３において、１，２は
入力端子，３は奇数段の遅延回路，４はインバータ，
５，８，９はＮ型ＭＯＳトランジスタ，６はＭＯＳ容
量，７は寄生容量である。
【０００３】図３において、入力端子１，２には、それ
ぞれ電源電圧ＶCCレベルと接地電圧ＧＮＤレベルの間を
スィングする入力信号φT，φNが入力され、出力端子１
０からは、入力信号φT，φNの電圧レベルに対応して出
力信号ＯＵＴが出力される。また、Ｎ1〜Ｎ3はノードを
示し、特にＮ3はブートストラップノードとなってい
る。
ぞれ電源電圧ＶCCレベルと接地電圧ＧＮＤレベルの間を
スィングする入力信号φT，φNが入力され、出力端子１
０からは、入力信号φT，φNの電圧レベルに対応して出
力信号ＯＵＴが出力される。また、Ｎ1〜Ｎ3はノードを
示し、特にＮ3はブートストラップノードとなってい
る。
【０００４】図３のように構成された従来の回路につい
て、図４に示した各部の信号波形図を参照し、その動作
を説明する。
て、図４に示した各部の信号波形図を参照し、その動作
を説明する。
【０００５】まず第１の入力信号φTがＧＮＤレベル、
第２の入力信号φNがＶCCレベルのとき、第１の入力信
号φTから奇数段の遅延回路３を通った後のノードＮ1は
ＶCCレベル、さらにノードＮ1からインバータ４を通っ
た後のノードＮ2はＧＮＤレベル、ノードＮ1の電圧レベ
ルがゲートに入力されたトランジスタ５を介して第１の
入力信号φTの電圧レベルを受けているブートストラッ
プノードＮ3はＧＮＤレベル、そして一方が接地電圧に
接続され、第２の入力信号φNの電圧レベルがゲートに
入力されたトランジスタ９がオン状態に、ノードＮ3の
電圧レベルがゲート入力されたトランジスタ８がオフ状
態にあるため、出力信号ＯＵＴがＧＮＤレベル、すなわ
ちＬＯＷレベル出力になっている。
第２の入力信号φNがＶCCレベルのとき、第１の入力信
号φTから奇数段の遅延回路３を通った後のノードＮ1は
ＶCCレベル、さらにノードＮ1からインバータ４を通っ
た後のノードＮ2はＧＮＤレベル、ノードＮ1の電圧レベ
ルがゲートに入力されたトランジスタ５を介して第１の
入力信号φTの電圧レベルを受けているブートストラッ
プノードＮ3はＧＮＤレベル、そして一方が接地電圧に
接続され、第２の入力信号φNの電圧レベルがゲートに
入力されたトランジスタ９がオン状態に、ノードＮ3の
電圧レベルがゲート入力されたトランジスタ８がオフ状
態にあるため、出力信号ＯＵＴがＧＮＤレベル、すなわ
ちＬＯＷレベル出力になっている。
【０００６】次に、第１の入力信号φTがＶCCレベル、
第２の入力信号φNがＧＮＤレベルになると、ノードＮ1
は遅延をおいてＧＮＤレベルになるが、ノードＮ1すな
わちトランジスタ５のゲート電圧がＧＮＤレベルになる
前は、トランジスタ５はオン状態にあり、ＭＯＳトラン
ジスタのしきい値電圧をＶTとすると、ブートストラッ
プノードＮ3は、第１の入力信号φTがＶCCレベルになっ
たのを受けて、ＶCC−ＶTレベルまで上昇する。
第２の入力信号φNがＧＮＤレベルになると、ノードＮ1
は遅延をおいてＧＮＤレベルになるが、ノードＮ1すな
わちトランジスタ５のゲート電圧がＧＮＤレベルになる
前は、トランジスタ５はオン状態にあり、ＭＯＳトラン
ジスタのしきい値電圧をＶTとすると、ブートストラッ
プノードＮ3は、第１の入力信号φTがＶCCレベルになっ
たのを受けて、ＶCC−ＶTレベルまで上昇する。
【０００７】そして、ノードＮ1がＶCCレベルからＧＮ
Ｄレベルになると、トランジスタ５はオフ状態となり、
ノードＮ2がＧＮＤレベルからＶCCレベルに変化する
と、ＭＯＳ容量６によってブートストラップノードＮ3
の電圧レベルがブートされてＶC C＋ＶT以上までさらに
上昇する。
Ｄレベルになると、トランジスタ５はオフ状態となり、
ノードＮ2がＧＮＤレベルからＶCCレベルに変化する
と、ＭＯＳ容量６によってブートストラップノードＮ3
の電圧レベルがブートされてＶC C＋ＶT以上までさらに
上昇する。
【０００８】出力信号ＯＵＴについては、第２の入力信
号φNがＧＮＤレベルになったのを受けて、トランジス
タ９がオフ状態となり、ブートストラップノードＮ3が
ＧＮＤレベルからＶCC−ＶTレベルまで上昇する過程に
おいてＶTを超えた時点でトランジスタ８がオン状態と
なるため、電圧レベルは上昇し始め、ブートストラップ
ノードＮ3がブートによりＶCC＋ＶT以上まで上昇する
と、最終的にはＶCCレベルまで上昇し、Ｈｉｇｈレベル
出力になる。
号φNがＧＮＤレベルになったのを受けて、トランジス
タ９がオフ状態となり、ブートストラップノードＮ3が
ＧＮＤレベルからＶCC−ＶTレベルまで上昇する過程に
おいてＶTを超えた時点でトランジスタ８がオン状態と
なるため、電圧レベルは上昇し始め、ブートストラップ
ノードＮ3がブートによりＶCC＋ＶT以上まで上昇する
と、最終的にはＶCCレベルまで上昇し、Ｈｉｇｈレベル
出力になる。
【０００９】さて、次にＨｉｇｈレベル出力中に何らか
の原因により、ブートストラップノードＮ3の電圧がさ
らにΔＶだけ上昇したときを考える。このとき、出力信
号ＯＵＴは、寄生容量７によりブートされ、さらにΔＶ
だけ上昇し、ＶCC＋ΔＶとなってしまう。
の原因により、ブートストラップノードＮ3の電圧がさ
らにΔＶだけ上昇したときを考える。このとき、出力信
号ＯＵＴは、寄生容量７によりブートされ、さらにΔＶ
だけ上昇し、ＶCC＋ΔＶとなってしまう。
【００１０】通常、半導体装置の出力信号は、他の半導
体装置の入力信号となっているため、出力信号が必要以
上に上昇することは防止しなければならないが、出力信
号ＯＵＴの電圧レベルは、一度ＶCC＋ΔＶレベルまで上
昇すると、トランジスタ９がオン状態になり、電荷の引
き抜きを行わない限り、放電するパスが存在しない。
体装置の入力信号となっているため、出力信号が必要以
上に上昇することは防止しなければならないが、出力信
号ＯＵＴの電圧レベルは、一度ＶCC＋ΔＶレベルまで上
昇すると、トランジスタ９がオン状態になり、電荷の引
き抜きを行わない限り、放電するパスが存在しない。
【００１１】
【発明が解決しようとする課題】図３に示す従来のブー
トストラップ回路で構成される出力回路を有する半導体
装置では、出力信号が一度ある電圧レベルまで上昇する
と、入力信号が変化して電荷の引き抜きを行わない限
り、放電するパスが存在しないため、Ｈｉｇｈレベル出
力中に何らかの原因でブートがかかり、出力レベルをさ
らに上昇させた場合、次に接続されている他の半導体装
置の入力信号が必要以上に高い電圧レベルになり、回路
の誤動作等を引き起こしてしまうという問題があった。
トストラップ回路で構成される出力回路を有する半導体
装置では、出力信号が一度ある電圧レベルまで上昇する
と、入力信号が変化して電荷の引き抜きを行わない限
り、放電するパスが存在しないため、Ｈｉｇｈレベル出
力中に何らかの原因でブートがかかり、出力レベルをさ
らに上昇させた場合、次に接続されている他の半導体装
置の入力信号が必要以上に高い電圧レベルになり、回路
の誤動作等を引き起こしてしまうという問題があった。
【００１２】本発明の目的は、ブートされた出力信号が
ある許容電圧を超えた場合に、許容電圧レベルまで下げ
ることにより、次に接続されている他の半導体装置の回
路の誤動作等を防止する半導体装置を提供することにあ
る。
ある許容電圧を超えた場合に、許容電圧レベルまで下げ
ることにより、次に接続されている他の半導体装置の回
路の誤動作等を防止する半導体装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、トランジスタ及び容量
からなるブートストラップ回路で構成されるされる出力
回路を有する半導体装置であって、放電パスを有し、該
放電パスは、ブートされた出力信号を放電するものであ
る。
め、本発明に係る半導体装置は、トランジスタ及び容量
からなるブートストラップ回路で構成されるされる出力
回路を有する半導体装置であって、放電パスを有し、該
放電パスは、ブートされた出力信号を放電するものであ
る。
【００１４】また前記放電パスは、ＭＯＳトランジスタ
であり、該ＭＯＳトランジスタは、第１のＭＯＳトラン
ジスタと第２のＭＯＳトランジスタとの組合わせからな
り、第１のＭＯＳトランジスタは、ソースを接地電圧
に、ドレインを出力信号線にそれぞれ接続したＭＯＳト
ランジスタであり、第２のＭＯＳトランジスタは、ｎ個
の直列に接続されたＭＯＳトランジスタ群からなり、Ｍ
ＯＳトランジスタ群のうち、最初のＭＯＳトランジスタ
は、ゲートとドレインを前記出力信号線に接続し、ソー
スを２個目のＭＯＳトランジスタのゲートとドレインに
接続し、ＭＯＳトランジスタ群のｎ個目のＭＯＳトラン
ジスタは、ソースを第１のＭＯＳトランジスタのゲート
に接続したものである。
であり、該ＭＯＳトランジスタは、第１のＭＯＳトラン
ジスタと第２のＭＯＳトランジスタとの組合わせからな
り、第１のＭＯＳトランジスタは、ソースを接地電圧
に、ドレインを出力信号線にそれぞれ接続したＭＯＳト
ランジスタであり、第２のＭＯＳトランジスタは、ｎ個
の直列に接続されたＭＯＳトランジスタ群からなり、Ｍ
ＯＳトランジスタ群のうち、最初のＭＯＳトランジスタ
は、ゲートとドレインを前記出力信号線に接続し、ソー
スを２個目のＭＯＳトランジスタのゲートとドレインに
接続し、ＭＯＳトランジスタ群のｎ個目のＭＯＳトラン
ジスタは、ソースを第１のＭＯＳトランジスタのゲート
に接続したものである。
【００１５】
【作用】Ｈｉｇｈレベル出力中に何らかの原因でブート
がかかり、出力レベルがさらに上昇し、ある許容電圧を
超えた場合、放電パスにより電荷を逃がし、許容電圧レ
ベルまで下げることにより、次に接続されている他の半
導体装置の回路の誤動作等を防止する。
がかかり、出力レベルがさらに上昇し、ある許容電圧を
超えた場合、放電パスにより電荷を逃がし、許容電圧レ
ベルまで下げることにより、次に接続されている他の半
導体装置の回路の誤動作等を防止する。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施例を
示す回路図である。
て図面を参照して説明する。図１は本発明の一実施例を
示す回路図である。
【００１７】図において、本発明の一実施形態に係る半
導体装置は、トランジスタ及び容量からなるブートスト
ラップ回路で構成されるされる出力回路を有する半導体
装置を対象とするものであって、放電パスを有してい
る。放電パスは、ブートされた出力信号を放電するよう
になっている。
導体装置は、トランジスタ及び容量からなるブートスト
ラップ回路で構成されるされる出力回路を有する半導体
装置を対象とするものであって、放電パスを有してい
る。放電パスは、ブートされた出力信号を放電するよう
になっている。
【００１８】また前記放電パスを具体的に説明すると、
放電パスは、ＭＯＳトランジスタであり、該ＭＯＳトラ
ンジスタは、第１のＭＯＳトランジスタと第２のＭＯＳ
トランジスタとの組合わせからなっている。
放電パスは、ＭＯＳトランジスタであり、該ＭＯＳトラ
ンジスタは、第１のＭＯＳトランジスタと第２のＭＯＳ
トランジスタとの組合わせからなっている。
【００１９】第１のＭＯＳトランジスタは、ソースを接
地電圧に、ドレインを出力信号線にそれぞれ接続したＭ
ＯＳトランジスタ１４からなっている。
地電圧に、ドレインを出力信号線にそれぞれ接続したＭ
ＯＳトランジスタ１４からなっている。
【００２０】また第２のＭＯＳトランジスタは、ｎ個の
直列に接続されたＭＯＳトランジスタ（実施形態ではＮ
型ＭＯＳトランジスタ）１１〜１４の群Ａからなり、Ｍ
ＯＳトランジスタ１１〜１４の群Ａのうち、最初のＭＯ
Ｓトランジスタ１１は、ゲートとドレインを出力信号線
１０に接続し、ソースを２個目のＭＯＳトランジスタ１
２のゲートとドレインに接続し、ＭＯＳトランジスタ１
１〜１４の群Ａのｎ個目のＭＯＳトランジスタ１３は、
ソースを第１のＭＯＳトランジスタ１４のゲートに接続
したものである。ここで、Ｎ4〜Ｎ7はノードを示す。ま
た、その他の構成については、図３の従来の回路図のも
のと同様になっている。
直列に接続されたＭＯＳトランジスタ（実施形態ではＮ
型ＭＯＳトランジスタ）１１〜１４の群Ａからなり、Ｍ
ＯＳトランジスタ１１〜１４の群Ａのうち、最初のＭＯ
Ｓトランジスタ１１は、ゲートとドレインを出力信号線
１０に接続し、ソースを２個目のＭＯＳトランジスタ１
２のゲートとドレインに接続し、ＭＯＳトランジスタ１
１〜１４の群Ａのｎ個目のＭＯＳトランジスタ１３は、
ソースを第１のＭＯＳトランジスタ１４のゲートに接続
したものである。ここで、Ｎ4〜Ｎ7はノードを示す。ま
た、その他の構成については、図３の従来の回路図のも
のと同様になっている。
【００２１】このように構成された本発明の一実施形態
に係る半導体装置について、図２に示した各部の信号波
形図を参照し、その動作を説明する。
に係る半導体装置について、図２に示した各部の信号波
形図を参照し、その動作を説明する。
【００２２】なお、第１の入力信号φTがＧＮＤレベ
ル、第２の入力信号φNがＶCCレベルのときは図４と同
様である。
ル、第２の入力信号φNがＶCCレベルのときは図４と同
様である。
【００２３】ノードＮ1はＶCCレベル、ノードＮ2はＧＮ
Ｄレベル、ブートストラップノードＮ3はＧＮＤレベ
ル、そして出力信号ＯＵＴはＧＮＤレベルになってお
り、また、ノードＮ4〜Ｎ6は、出力信号ＯＵＴがＧＮＤ
レベルであるため、トランジスタ１１〜１４がオフ状態
ですべてＧＮＤレベルになっているとする。
Ｄレベル、ブートストラップノードＮ3はＧＮＤレベ
ル、そして出力信号ＯＵＴはＧＮＤレベルになってお
り、また、ノードＮ4〜Ｎ6は、出力信号ＯＵＴがＧＮＤ
レベルであるため、トランジスタ１１〜１４がオフ状態
ですべてＧＮＤレベルになっているとする。
【００２４】次に第１の入力信号φTがＶCCレベル、第
２の入力信号φNがＧＮＤレベルになると、ノードＮ1は
遅延をおいてＧＮＤレベルになるが、ノードＮ1すなわ
ちトランジスタ５のゲート電圧がＧＮＤレベルになる前
は、トランジスタ５はオン状態にあり、ＭＯＳトランジ
スタのしきい値電圧をＶTとすると、ブートストラップ
ノードＮ3は、第１の入力信号φTがＶCCレベルになるの
を受けて、ＶCC−ＶTレベルまで上昇する。
２の入力信号φNがＧＮＤレベルになると、ノードＮ1は
遅延をおいてＧＮＤレベルになるが、ノードＮ1すなわ
ちトランジスタ５のゲート電圧がＧＮＤレベルになる前
は、トランジスタ５はオン状態にあり、ＭＯＳトランジ
スタのしきい値電圧をＶTとすると、ブートストラップ
ノードＮ3は、第１の入力信号φTがＶCCレベルになるの
を受けて、ＶCC−ＶTレベルまで上昇する。
【００２５】そしてノードＮ1がＶCCレベルからＧＮＤ
レベルになると、トランジスタ５はオフ状態となり、ノ
ードＮ2がＧＮＤレベルからＶCCレベルに変化すると、
ＭＯＳ容量６によってブートストラップノードＮ3の電
圧レベルがブートされてＶCC＋ＶT以上までさらに上昇
する。
レベルになると、トランジスタ５はオフ状態となり、ノ
ードＮ2がＧＮＤレベルからＶCCレベルに変化すると、
ＭＯＳ容量６によってブートストラップノードＮ3の電
圧レベルがブートされてＶCC＋ＶT以上までさらに上昇
する。
【００２６】出力信号ＯＵＴについては、第２の入力信
号φNがＧＮＤレベルになったのを受けて、トランジス
タ９がオフ状態となり、ブートストラップノードＮ3が
ＧＮＤレベルからＶCC−ＶTレベルまで上昇する過程に
おいてＶTを超えた時点でトランジスタ８がオン状態と
なるため電圧レベルは上昇し始め、ブートストラップノ
ードＮ3がブートによりＶCC＋ＶT以上まで上昇すると、
最終的にはＶCCレベルまで上昇し、Ｈｉｇｈレベル出力
になる。ノードＮ4は出力信号ＯＵＴがＶTを超えた時点
でトランジスタ１１がオン状態となると、電圧レベルが
上昇し始め、最終的には出力信号ＯＵＴがＶCCレベルに
なったとき、ＶCC−ＶTレベルになる。ノードＮ5はノー
ドＮ4がＶTを超えた時点でトランジスタ１２がオン状態
になると電圧レベルが上昇し始め、最終的にはノードＮ
4がＶCC−ＶTレベルになった時ＶCC−２ＶTレベルにな
る。そしてノードＮ7はノードＮ6がＶTを超えた時点で
トランジスタ１３がオン状態になると電圧レベルが上昇
し始め、最終的にはＶCC−ｎＶTレベルになるが、この
ＶCC−ｎＶTレベルはＶTレベルを超えないように設定す
るため、トランジスタ１４はオフ状態のままである。
号φNがＧＮＤレベルになったのを受けて、トランジス
タ９がオフ状態となり、ブートストラップノードＮ3が
ＧＮＤレベルからＶCC−ＶTレベルまで上昇する過程に
おいてＶTを超えた時点でトランジスタ８がオン状態と
なるため電圧レベルは上昇し始め、ブートストラップノ
ードＮ3がブートによりＶCC＋ＶT以上まで上昇すると、
最終的にはＶCCレベルまで上昇し、Ｈｉｇｈレベル出力
になる。ノードＮ4は出力信号ＯＵＴがＶTを超えた時点
でトランジスタ１１がオン状態となると、電圧レベルが
上昇し始め、最終的には出力信号ＯＵＴがＶCCレベルに
なったとき、ＶCC−ＶTレベルになる。ノードＮ5はノー
ドＮ4がＶTを超えた時点でトランジスタ１２がオン状態
になると電圧レベルが上昇し始め、最終的にはノードＮ
4がＶCC−ＶTレベルになった時ＶCC−２ＶTレベルにな
る。そしてノードＮ7はノードＮ6がＶTを超えた時点で
トランジスタ１３がオン状態になると電圧レベルが上昇
し始め、最終的にはＶCC−ｎＶTレベルになるが、この
ＶCC−ｎＶTレベルはＶTレベルを超えないように設定す
るため、トランジスタ１４はオフ状態のままである。
【００２７】さて、次にＨｉｇｈレベル出力中に何らか
の原因により、ブートストラップノードＮ3の電圧がさ
らにΔＶだけ上昇した場合を考える。このとき、出力信
号ＯＵＴは、寄生容量７によりブートされ、さらにＶCC
＋ΔＶまで上昇しようとするが、これに伴ってノードＮ
4〜Ｎ7の電圧レベルも上昇していき、ノードＮ7の電圧
レベルが（ＶCC−ｎＶT）＋ΔＶ′＝ＶTとなったとき、
トランジスタ１４がオン状態になり、出力信号ＯＵＴの
電荷を逃がし放電する。
の原因により、ブートストラップノードＮ3の電圧がさ
らにΔＶだけ上昇した場合を考える。このとき、出力信
号ＯＵＴは、寄生容量７によりブートされ、さらにＶCC
＋ΔＶまで上昇しようとするが、これに伴ってノードＮ
4〜Ｎ7の電圧レベルも上昇していき、ノードＮ7の電圧
レベルが（ＶCC−ｎＶT）＋ΔＶ′＝ＶTとなったとき、
トランジスタ１４がオン状態になり、出力信号ＯＵＴの
電荷を逃がし放電する。
【００２８】従って、出力信号ＯＵＴの電圧レベルは、
ＶCC＋ΔＶまで上昇せずに下がっていくが、これに伴っ
てノードＮ4〜Ｎ7の電圧レベルも下がっていき、ノード
Ｎ7の電圧レベルが再び（ＶCC−ｎＶT）＋ΔＶ′＝ＶT
よりも小さくなってトランジスタ１４がオフ状態にな
る。
ＶCC＋ΔＶまで上昇せずに下がっていくが、これに伴っ
てノードＮ4〜Ｎ7の電圧レベルも下がっていき、ノード
Ｎ7の電圧レベルが再び（ＶCC−ｎＶT）＋ΔＶ′＝ＶT
よりも小さくなってトランジスタ１４がオフ状態にな
る。
【００２９】そして、トランジスタ１４がオフ状態にな
ると、出力信号ＯＵＴの放電も終わり、出力信号ＯＵＴ
の電圧レベルは、放電が始まった時点の電圧レベルから
放電した分のＶαだけ下がったところで安定することに
なるが、この電圧レベルは、ＶCC＋ΔＶ′未満となる。
ノードＮ4の電圧レベルは（ＶCC−ＶT）＋ΔＶ′未満、
ノードＮ5の電圧レベルは（ＶCC−２ＶT）＋ΔＶ′未
満、ノードＮ6の電圧レベルは（ＶCC−ｎＶT）＋ΔＶ′
未満、すなわちＶTより小さいところで安定し、トラン
ジスタ１１〜１３はオン状態，トランジスタ１４はオフ
状態となり、通常のＨｉｇｈレベル出力時と同じ状態に
戻る。
ると、出力信号ＯＵＴの放電も終わり、出力信号ＯＵＴ
の電圧レベルは、放電が始まった時点の電圧レベルから
放電した分のＶαだけ下がったところで安定することに
なるが、この電圧レベルは、ＶCC＋ΔＶ′未満となる。
ノードＮ4の電圧レベルは（ＶCC−ＶT）＋ΔＶ′未満、
ノードＮ5の電圧レベルは（ＶCC−２ＶT）＋ΔＶ′未
満、ノードＮ6の電圧レベルは（ＶCC−ｎＶT）＋ΔＶ′
未満、すなわちＶTより小さいところで安定し、トラン
ジスタ１１〜１３はオン状態，トランジスタ１４はオフ
状態となり、通常のＨｉｇｈレベル出力時と同じ状態に
戻る。
【００３０】結果的にトランジスタ１４にワンショット
信号を入力し、ブートにより発生した出力信号ＯＵＴの
余分な電荷を逃がし、放電することにより、出力信号Ｏ
ＵＴの電圧レベルをある許容電圧ＶCC＋ΔＶ′未満にす
ることができる。
信号を入力し、ブートにより発生した出力信号ＯＵＴの
余分な電荷を逃がし、放電することにより、出力信号Ｏ
ＵＴの電圧レベルをある許容電圧ＶCC＋ΔＶ′未満にす
ることができる。
【００３１】なお、許容電圧のレベルによって、直列に
接続されたＭＯＳトランジスタの個数や、ここに使用す
るＭＯＳトランジスタについて通常のものよりＶTが低
い低ＶTのＭＯＳトランジスタを使用するなどして最適
な構成にすることができる。
接続されたＭＯＳトランジスタの個数や、ここに使用す
るＭＯＳトランジスタについて通常のものよりＶTが低
い低ＶTのＭＯＳトランジスタを使用するなどして最適
な構成にすることができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、ブ
ートされた出力信号を放電するパスを設けたため、出力
レベルがある許容電圧わ超えた場合に、放電パスにより
電荷を逃がし、許容電圧レベル以下まで下げることによ
り、次に接続されている他の半導体装置の回路の誤動作
を防止できる。
ートされた出力信号を放電するパスを設けたため、出力
レベルがある許容電圧わ超えた場合に、放電パスにより
電荷を逃がし、許容電圧レベル以下まで下げることによ
り、次に接続されている他の半導体装置の回路の誤動作
を防止できる。
【図１】本発明の一実施形態を示す回路図である。
【図２】図１に示した回路の各部における信号波形図で
ある。
ある。
【図３】従来例を示す回路図である。
【図４】図３に示した従来の回路の各部における信号波
形図である。
形図である。
１，２ 入力端子 ３ 奇数段の遅延回路 ４ インバータ ５，８，９，１１〜１４ Ｎ型ＭＯＳトランジスタ ６ ＭＯＳ容量 ７ 寄生容量 １０ 出力端子 φT，φN 入力信号 Ｎ1〜Ｎ7 ノード Ｎ3 ブートストラップノード Ａ ｎ個のＮ型ＭＯＳトランジスタの群 ＯＵＴ 出力信号
Claims (2)
- 【請求項１】 トランジスタ及び容量からなるブートス
トラップ回路で構成される出力回路を有する半導体装置
であって、 放電パスを有し、 該放電パスは、ブートされた出力信号を放電するもので
あることを特徴とする半導体装置。 - 【請求項２】 前記放電パスは、ＭＯＳトランジスタで
あり、 該ＭＯＳトランジスタは、第１のＭＯＳトランジスタと
第２のＭＯＳトランジスタとの組合わせからなり、 第１のＭＯＳトランジスタは、ソースを接地電圧に、ド
レインを出力信号線にそれぞれ接続したＭＯＳトランジ
スタであり、 第２のＭＯＳトランジスタは、ｎ個の直列に接続された
ＭＯＳトランジスタ群からなり、ＭＯＳトランジスタ群
のうち、最初のＭＯＳトランジスタは、ゲートとドレイ
ンを前記出力信号線に接続し、ソースを２個目のＭＯＳ
トランジスタのゲートとドレインに接続し、ＭＯＳトラ
ンジスタ群のｎ個目のＭＯＳトランジスタは、ソースを
第１のＭＯＳトランジスタのゲートに接続したものであ
ることを特徴とする請求項１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218797A JP2988387B2 (ja) | 1996-08-20 | 1996-08-20 | 半導体装置 |
| KR1019970040536A KR100255895B1 (ko) | 1996-08-20 | 1997-08-20 | 반도체 장치 |
| US08/914,236 US5929686A (en) | 1996-08-20 | 1997-08-20 | Semiconductor device with boot-strap output circuit and clamping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218797A JP2988387B2 (ja) | 1996-08-20 | 1996-08-20 | 半導体装置 |
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|---|---|
| JPH1064277A true JPH1064277A (ja) | 1998-03-06 |
| JP2988387B2 JP2988387B2 (ja) | 1999-12-13 |
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ID=16725524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8218797A Expired - Fee Related JP2988387B2 (ja) | 1996-08-20 | 1996-08-20 | 半導体装置 |
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| Country | Link |
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| JP (1) | JP2988387B2 (ja) |
| KR (1) | KR100255895B1 (ja) |
Cited By (3)
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|---|---|---|---|---|
| JP2012186654A (ja) * | 2011-03-04 | 2012-09-27 | Sony Corp | インバータ回路および表示装置 |
| JP2013251893A (ja) * | 2012-05-01 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
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| KR100449864B1 (ko) * | 2002-07-18 | 2004-09-22 | 주식회사 하이닉스반도체 | 부스팅 회로 |
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| JPS63279491A (ja) * | 1987-05-12 | 1988-11-16 | Mitsubishi Electric Corp | 半導体ダイナミツクｒａｍ |
| KR910004736B1 (ko) * | 1988-12-15 | 1991-07-10 | 삼성전자 주식회사 | 스테이틱 메모리장치의 전원전압 조절회로 |
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| JPH0677806A (ja) * | 1992-08-26 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置の出力回路 |
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| JP3420606B2 (ja) * | 1993-03-15 | 2003-06-30 | 株式会社東芝 | 高電圧発生装置 |
| JPH07334993A (ja) * | 1994-06-09 | 1995-12-22 | Seiko Instr Inc | Ｅｅｐｒｏｍ |
-
1996
- 1996-08-20 JP JP8218797A patent/JP2988387B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-20 US US08/914,236 patent/US5929686A/en not_active Expired - Fee Related
- 1997-08-20 KR KR1019970040536A patent/KR100255895B1/ko not_active IP Right Cessation
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| US9503087B2 (en) | 2012-05-01 | 2016-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of driving semiconductor device |
| JP2017195611A (ja) * | 2012-05-01 | 2017-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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|---|---|
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| US5929686A (en) | 1999-07-27 |
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