JPS6089893A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発−は電源電圧の変動を伴った連続試験が正常に行わ
れることを可能にする半導体装置に係シ、とくにダイナ
ミック集積回路装置に関するものである。

〔従来技術〕

従来、ダイナミック集積回路には、第１図に示すような
プートストラップ回路が多用されている。

ここで、１〜５はＭＯＳ）ランジスタ、６はＭＯ８容量
、１１．１２はそれぞれＭＯＳ）ランジスタ１゜２の入
力端子、１３は電源端子、１４は出力端子、１５はグラ
ンド端子である。なお、入力端子１１゜１２にはそれぞ
れ電源電圧ＶＣＣレベルのクロック信号φ１．φ２が入
力され、電源端子１３は電源に、グランド端子１５はグ
ランドに接続されている。

また、Ｎｌ、Ｎ２はノードを示し、とくにＮ２はブート
ストラップノードとなっている。通常トランジスタ４の
オン抵抗はトランジスタ５のそれよシも１０倍以上大き
く構成するが、ここでは１０倍として説明する。

このように構成された従来の回路について、第２図に示
したノード波形囚を参照し、その動作を説明する。ここ
で、←）は電源電圧Ｖｃ　ｃ　−（ｂ）　、　（ｅ）は
クロック信号φｌ、φｇ−（ｄ）　ｔ　（ｅ）はノード
Ｎ１．Ｎｓの電圧、（ｆ）は出力端子１４の電圧を示す
。

まず、高電源電圧Ｖｃｃ＠が印加されたとき、つまシ高
ＶＣＣ動作領域について説明する。ここで、クロック信
号φｌは高レベル、クロック信号φ３は低レベルのとき
、ｖＴをＭＯＳ　）ランジスタの閾値電圧として、ノー
ドＮｌの電圧はＶｃｃ（Ｉη−ｖＴレベル、ノードＮ、
の電圧もＭａｃ　１１）　−Ｖ７レベルとなる。トラン
ジスタ４，５はともにオン状態であるが、トランジスタ
４のオン抵抗はトランジスタ５のそれより１０倍大きく
構成しているので、出方端子１４には（”／１１　）　
Ｖｃｃ＠の電圧が現われる。したがって、この電圧によ
っては出力端子１４に接続される次段のトランジスタは
オンし得す、低レベルと見なされる。つぎに、クロック
信号φｌが低レベル、クロック信号φ２が高レベルにな
ると、ノードＮｌの電圧はトランジスタ２を通して放電
され、トランジスタ５がオフ状態となる。これと同時に
出方端子１４の電圧レベルは上昇しようとするが、容量
６で容量結合されているので、ノードＮｚの電圧は押し
上げられてＶｃｃ　＠　＋Ｖ７レベル以上の電位となる
。

この結果、出力端子１４（ＣはＶＣｅα→以上のレベル
の電圧が現われる。そして、再びクロック信号φｌが高
レベル、クロック信号φ２が低レベルになると、ノード
Ｎｌの電位はＶＣＣ（６）−ｖＴレベルとなるので、ト
ランジスタ５が再びオン状態となυ、出力端子１４の電
圧はトランジスタ５を通して放電され、ノードＮＢの電
位も再びＶｃｃ　（Ｈ）　−Ｖｔレベルに戻る。

この結果出力端子１４には（’／１１）　Ｍａｃ　＠の
低レベルが現われる。

さて、通常の試験においては、回路動作のマージンをチ
ェックするために、前記のような高ＶＣＣ動作領域にお
けるいわゆる高ＶＣＣ試験を行うとともに、同様にして
低ＶＣＣ動作領域におけるいわゆる低ＶＣＣ試験を行う
のであるが、これらの試験は、普通、連続して行う。

第２図には、高ＶＣＣ試験を行い、一旦電源をオフにし
てグランドの電位に落し、再び電源をオンにして低ＶＣ
Ｃ試験を行う場合の波形図が示されてクロック信号φ２
は低レベル、ノードＮ、の電圧はＶｃｃ　（）＊　Ｖｔ
レベル、ノードＮｚの電圧はＶｃＣ（Ｈ）　−Ｖｔレベ
ル、出力端子１４の電圧は（’／１１）　Ｖｃｃ　＠レ
ベルであるとする。この後、電源をオフにすると、クロ
ック信号φ１は低レベルとなるが、トランジスタｌ、３
ｔｄ両者ともオフとなっているので、ノート″Ｎｌ、Ｎ
、の電圧はｖｃｃ（ロ）−Ｖｔレベルのまま、放電さｉ
ずに残っている。しかし、出力端子１４０レベルは、電
源電圧がＧＮＤレベルなので、これによ、り　ＧＮＤレ
ベルと雇る。ついで、電源をオンにし、低電源電圧ＶＣ
Ｃ嬶が印加されたとき、っまシ低Ｖｃｃ動作領域に移行
させると、クロック信号φｌはｖａｃ（［−）レベル、
クロック信号φ３は低レベル、ノードＮ、の電圧はＶｅ
ｅ＠ＶＴレベル、ノードＮｓの電圧もＶｃ　ｃ＠）　−
Ｖ７レベルとなるので、出力端子１４には（”／ｉｉ　
）　Ｖｃ　ｃ　（Ｌ）という低レベルの電圧が現われる
。さらに１クロック信号φｌが低レベル、クロック信号
φ３が高レベルになると、ノードＮ１の電圧はトランジ
スタ２を通して放電され、前述と同様にして、ノードＮ
ｍの電圧はＶｃ　ｃ　（Ｌ）　十ＶＴレベル以上になυ
、出力端子１４にはＶｃｃＬ）レベルの電圧が現われる
。そして、クロック信号φ１が高レベル、クロック信号
φ２が但レベルになると、ノードＮｌの電圧はＶｃｃ　
Ｌ）　Ｖ７レベルとなるので、出力端子１４の電圧はト
ランジスタ５を通して放電されるが、ツードルの電圧は
ｖｃｃ＠−Ｖｔレベルに戻る。すなわち、トランジスタ
４のゲートにはＭａｃ卸−Ｖｔレベルの高電圧、トラン
ジスタ５のゲートには■。。

（Ｌ）　−Ｖｔレベルの低電圧が印加される。通常、Ｍ
ＯＳトランジスタのオン抵抗はゲートに印加される電圧
に太きく依存し、トランジスタ４と５のオン抵抗比は１
０：１から大きく変化する。そして、回路動作のマージ
ンをチェックする場合、電源電圧の差つまりｖｃｃ（６
）−Ｖｃｃ　（Ｌ）の値は２〜３ｖにも達するので、ト
ランジスタ４と５のオン抵抗比は３：１程度にもなって
しまうのである。この結果、出力端子１４の電圧が低レ
ベルとなったときには、（’／４　）　Ｖｃ　ｃ　（Ｌ
）の電圧が現われ、次段に接続されたトランジスタをオ
ンするようになり、回路の誤動作を招くことになる。

なお、ノードＮ３には放電バスとして、トランジスタ５
のソース領域にあるジャンクションがある。

しかし、このジャンクションのリークバスによシノード
Ｎ３の電圧を抜くには数秒間を要するので、前記の如き
電源電圧の変動を伴った連続試験においては、余分な時
間を要することとなり、試験時間を増大させていた。

また、通常、ダイナミック回路では電源オン時に数回の
ダミーサイクルを設けるが、前述の説明においてこれを
省略している。しかし、このダミーサイクルを設けても
、ノードＮＳの高電圧は放電されず、出力端子１４の低
レベルが浮いてしまうことは自明のことである。

さらに、電源電圧をオフとせずにＶｃｃ（Ｉ（）レベル
からＶｃｃ←）レベルへ変化させる場合でも、ｖｃｃ（
ト）レベル時の出力端子１４における低レベルが浮いて
しまうことになる。

したがって、この現象を防止するには、トランジスタ４
と５のオン−抵抗比を充分に大きくとれば良いのである
が、それにはトランジスタ５のトランジスタサイズを太
きくする必要があり、高集積化には不利である。

〔発明の概要〕

本発明は従来の装置における欠点を除去するためになさ
れたものであυ、プートストラップノードにこのノード
の電圧を非試験中つまシミ源オフ中に放電させる手段を
設けて放電し、電源電圧の変動を伴った連続試験を速や
かに行なえるようにした半導体装置を提供することを目
的としている。

以下、図面を参照して本発明の一実施例につき説明する
。なお、第１図、第２図と同一要素には同一符号を付す
。

〔発明の実施例〕

さて、本発明の一実施例を第３図の回路図にて示す。こ
こで、１はＭＯＳ）ランジスタであシ、放電バスのない
プートストラッグノードつまシノードＮ３にソースを、
グランド端子１５にゲートを、そして電源端子１３にド
レインをそれぞれ接続している。その他の構成について
は第１図のものと同様になっている。

このように構成された本発明の一実施例につき、第４図
に示し九ノード波形図を参照し、その動作を説明する。

なお、←）〜（ｆ）は第２図と同様の意味を示し、高Ｖ
ｃｃ動作領域も第２図と同様である。

すなわち、電源オフ以前には、クロック信号φ１は■ｅ
ｅ　ｔｉ）レベル、クロック信号φ２は低レベル、ノー
ドＮｌ、ＮｓはそれぞれＶｃｃ　ｉ（）　−Ｖ７レベル
、出力端子１４の電圧は（１／１１　）　ｖａｃ　（Ｈ
）レベルとなっている。

さて、ここで電源をオフにするのであるが、このとき電
源電圧をＧＮＤレベルでけなく、−■Ｔ以下の負電圧に
する。この場合、クロック信号φｌは低レベル、クロッ
ク信号φ３も低レベルゆえ、ノードＮｌの電圧はＶｃｃ
　＠−ＶＴレベルであるが、ノード歯の電圧はトランジ
スタ７がオン状態となるので、ＧＮＤレベルまで放電す
る。

再び電源電圧がオンとなシ、Ｖｃｃ碩）レベルに達する
と、クロック信号φ１はＶｃｃＬ）レベル、クロック信
号φ３は低いレベルになる。しかし、ノードＮｌ上ｔ　
タｖｅｅ　Ｂ）　Ｖτレベルのままであるが、ノード歯
はトランジスタ３がオン、トランジスタ１がオフ状態と
なるので、ｖｃｃ（Ｌ）　Ｖｔレベルまで充電されてい
る。このとき出力端子１４の電圧は、トラン、ジスタ４
のゲート電圧がＶｃｃ　Ｌ）　ＶＴの低電圧、トランジ
スタ５のゲート雷、圧が■。。（９）−ｖＴの高電、圧
となっているので、（１／１１）Ｖｃｃ（１−）よりも
低いレベルが現われる。

ついで、クロック信号φｌが低レベル、クロック信号φ
２が高レベルとなり、ノードＮ１の電、圧が放電され、
前述と同様の作用によシ、出力端子１４にハＶｃｃ　（
１−ルベルの電圧が現われる。

そして、クロック信号φ１が高レベル、クロック信号φ
２が低レベルになると、ノードＮｌの電圧はｖｃｃ　（
Ｌ）　Ｖ７　レヘＡ／、ノードＮ２の電圧もＶＣ（！（
Ｌ）　ＶＴレベルとなり、それゆえトランジスタ４と５
のそれぞれに印加する電圧は等しく、トランジスタ４と
５のオン抵！１０：１のま才となる。この結果、出力端
子１４の低レベルは（１／ｉｉ　）　Ｖｃｃ　（Ｌ）カ
ニ現われ、次段に接続されたトランジスタをオンにする
ことはなく、回路動作は正常に行なわれる。

なお、トランジスタ７を通して行なわれる放電は数マイ
クロ秒以内であり、電源電圧をオン・オフする時間は、
試験装置に依存するが、通常数十ミリ秒と短時間で済む
。それゆえ、電源電圧が変動しても、数十ミリ秒待った
だけで、連続した試験が可能となり、試験時間を犬Ｉｔ
］に短縮することができる。

〔発明の効果〕

以上説明したように、本発明によれば、放電パスのない
ブートストラップノードの電圧を非試験中に放電させる
ようＫしたので、電源電圧の変動を伴った連続試験が正
常かつ速やかに行なえるようＫなった。

【図面の簡単な説明】

第１図は従来用いられていたプートストラップ回路を示
す回路図、第２図は第１図に示した回路の動作を説明す
るノード波形図、第３図は本発明の一実施例を示す回路
図、第４図は第３図に示した回路の動作を説明するノー
ド波形図である。 １〜５，７・・嗜・ＭＯＳ）ランジスタ、６・・−−Ｍ
Ｏ８容量、Ｎ１．Ｎｚ・・・・ノード、φｌ、φ３・・
・・クロック信号。 代　理　人　大　岩　増　雄 手続補正書（自発） 昭和５２年η　月／４日き、 特許庁長官殿 １、事件の表示　特願昭５８−１９７８０３号２、発明
の名称　半導体装置 ３、補正をする者 代表者片山仁へ部 （１）明細書の発明の詳細な説明の欄 （２１図　面　１、 （１）明細書第３頁第１．９行の「以上の」を削除する
。 （２１同書第６頁第２０行の；−５」を「３」と補正す
る。 （３）同書第９頁第１０行〜第１０頁第１５行の「ノー
ドＮ、〜現われ」を次の文の通シ補正する。 「トランジスタ１及び７がオン状態となυノードＮ１．
Ｎ、の電圧は、それぞれ−■！以下の負電圧レベルまで
放電する。 再び、電源電圧がオンとな、り、Ｖｃｃ（Ｌ）レベルに
達すると、クロック信号φ１はＶｃｃ（Ｌ）レベル、ク
ロック信号φ２は低レベルになる。この時、トランジス
タ７はオフ状態ゆえノードＮ、。 Ｎ２共にＶｅｃ（Ｌ）　Ｖｙに充電される。この結果ト
ランジスタ４のゲート電圧がＶｃｃ（Ｌ）−Ｖ！の低電
圧、トランジスタ５のゲート電圧がＶｃｃ（Ｌ）−Ｖ！
の低電圧となっているので、出力端子１４には１／１１
　Ｖｃｃ（Ｌ）の低レベルが現われる。 ついで、り四ツク信号φ、が低レベル、クロツク信号φ
、が高レベルとなシ、ノードＮ１の電圧が放電され、前
述と同様の作用によシ出力端子１４にｔ’１Ｖｃｃ（Ｌ
）レベルの電圧が現われる。 以上の様にノードＮ、に高Ｖｃｃ動作時に残っていた高
電圧は電源オフ時にトランジスタ７を通して放電される
ため、出力端子１４が低レベル時に、トランジスタ４．
及び５のゲートに印加される電圧は等しく、そのオン抵
抗比は１０：１のままとなシ、出力端子１４の低レベル
が上昇することはない。 従って」

Claims (1)

1. 【特許請求の範囲】 α）トランジスタおよび容量からなるプートストラップ
   回路で構成される半導体装置において、ブートストラッ
   プノードにこのノードの電圧を非試験ｉに放電する手段
   を設けたことを特徴とする半導体装置。 （２ノードの電圧を非試験中に放電する手段はＭＯＳ　
   ）ランジスタであシ、そのソースを該ノードに、そのゲ
   ートをグランドに、ドレインを電源に接続した特許請求
   の範囲第１項記載の半導体装置。