JP2692555B2 - 自己過電流保護回路 - Google Patents
自己過電流保護回路Info
- Publication number
- JP2692555B2 JP2692555B2 JP5324977A JP32497793A JP2692555B2 JP 2692555 B2 JP2692555 B2 JP 2692555B2 JP 5324977 A JP5324977 A JP 5324977A JP 32497793 A JP32497793 A JP 32497793A JP 2692555 B2 JP2692555 B2 JP 2692555B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- level
- protection circuit
- overcurrent protection
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスのバーン
・イン・テストに関し、特にウェハ又はベア・テップの
過電流を防止する回路に関するものである。
・イン・テストに関し、特にウェハ又はベア・テップの
過電流を防止する回路に関するものである。
【０００２】
【従来の技術】従来のウェハ・バーン・インではウェハ
上の各チップの過電流防止の手段として電源ＶCCとウェ
ハ上の各チップの間にＦＥＴを配置し、該ＦＥＴのゲー
トに制御信号をバーン・イン装置から１チップ毎に供給
して構成されていた。
上の各チップの過電流防止の手段として電源ＶCCとウェ
ハ上の各チップの間にＦＥＴを配置し、該ＦＥＴのゲー
トに制御信号をバーン・イン装置から１チップ毎に供給
して構成されていた。
【０００３】以下、図面を用いて詳細に説明する。図３
は従来のウェハ・バーン，インの各チップの過電流保護
回路である。Ｑp11 はＰチャネル型ＭＯＳＦＥＴ、Ｑ
N11 はＮチャネル型ＭＯＳＦＥＴ、φ1 ，
は従来のウェハ・バーン，インの各チップの過電流保護
回路である。Ｑp11 はＰチャネル型ＭＯＳＦＥＴ、Ｑ
N11 はＮチャネル型ＭＯＳＦＥＴ、φ1 ，
【０００４】
【０００５】は相補となる制御信号、φOUT は出力信号
である。
である。
【０００６】図４は図３の動作を示すタイミング図であ
る。
る。
【０００７】先ず、良品の１６Ｍ ＤＲＡＭチップに接
続した場合について説明する。時刻ｔ41で電源ＶCCが０
ｖから電位上昇を開始すると、コンデンサＣ1 への充電
電流が出力信号φOUT にＩC2として流れる。次に時刻ｔ
44〜ｔ45で１６Ｍ ＤＲＡＭの入力信号
続した場合について説明する。時刻ｔ41で電源ＶCCが０
ｖから電位上昇を開始すると、コンデンサＣ1 への充電
電流が出力信号φOUT にＩC2として流れる。次に時刻ｔ
44〜ｔ45で１６Ｍ ＤＲＡＭの入力信号
【０００８】
【０００９】が“Ｈ”レベルから“Ｌ”レベルに、時刻
ｔ45〜ｔ46で入力信号
ｔ45〜ｔ46で入力信号
【００１０】
【００１１】が“Ｈ”レベルから“Ｌ”レベルになる
と、１６Ｍ ＤＲＡＭチップが活性動作し出力信号φ
OUT に３０ｍＡくらいの電流が流れる。時刻ｔ48〜ｔ49
で入力信号
と、１６Ｍ ＤＲＡＭチップが活性動作し出力信号φ
OUT に３０ｍＡくらいの電流が流れる。時刻ｔ48〜ｔ49
で入力信号
【００１２】
【００１３】と
【００１４】
【００１５】が共に“Ｌ”レベルから“Ｈ”レベルにな
ると１６Ｍ ＤＲＡＭチップがプリチャージ動作し継続
して時刻ｔ4C迄出力信号φOUT に３０ｍＡぐらいの電流
が流れる。以上が良品の１６Ｍ ＤＲＡＭチップに接続
した場合の動作である。次に不良品の１６Ｍ ＤＲＡＭ
チップに接続した場合について説明する。
ると１６Ｍ ＤＲＡＭチップがプリチャージ動作し継続
して時刻ｔ4C迄出力信号φOUT に３０ｍＡぐらいの電流
が流れる。以上が良品の１６Ｍ ＤＲＡＭチップに接続
した場合の動作である。次に不良品の１６Ｍ ＤＲＡＭ
チップに接続した場合について説明する。
【００１６】時刻ｔ43迄は良品の１６Ｍ ＤＲＡＭチッ
プの場合と同一の為説明を省略する。時刻ｔ44〜ｔ46で
入力信号
プの場合と同一の為説明を省略する。時刻ｔ44〜ｔ46で
入力信号
【００１７】
【００１８】
【００１９】が“Ｈ”レベルから“Ｌ”レベルになる
と、１６Ｍ ＤＲＡＭが動作し出力信号φOUT に２００
ｍＡの電流が流れる。従来のバーン・イン装置ではこの
電流を検出して、相補となる制御信号φ1 と
と、１６Ｍ ＤＲＡＭが動作し出力信号φOUT に２００
ｍＡの電流が流れる。従来のバーン・イン装置ではこの
電流を検出して、相補となる制御信号φ1 と
【００２０】
【００２１】をレベル反転し、トランジスタＱN11 とＱ
P11 をＯＦＦし、出力信号φOUT を０ｖにする。
P11 をＯＦＦし、出力信号φOUT を０ｖにする。
【００２２】
【発明が解決しようとする課題】上述したように従来の
ウェハ・バーン・イン装置は、各チップの過電流保護の
為に、各チップ毎に相補の制御信号をウェハに供給する
為、１ウェハ当り２００チップあれば計４００本もの制
御信号を１ウェハに供給する事になり、該制御信号発生
回路の設置とウェハへの配線が非常に困難であった。
ウェハ・バーン・イン装置は、各チップの過電流保護の
為に、各チップ毎に相補の制御信号をウェハに供給する
為、１ウェハ当り２００チップあれば計４００本もの制
御信号を１ウェハに供給する事になり、該制御信号発生
回路の設置とウェハへの配線が非常に困難であった。
【００２３】
【課題を解決するための手段】 本発明の自己過電流保
護回路は、第１のＮチャネル型ＭＯＳＦＥＴのドレイン
を第１の電源に、ゲートを第３の節点に、ソースを第１
の節点にそれぞれ接続し、第１のＰチャネル型ＭＯＳＦ
ＥＴのドレインを該第１の電源に、ゲートを第２の節点
に、ソースを該第１の節点にそれぞれ接続し、抵抗を該
第１の節点と出力信号の間に接続し、ＮＯＲ回路の第１
の入力を該出力信号に、第２の入力を入力信号に出力を
該第２の節点にそれぞれ接続し、インバータ回路の入力
を該第２の節点に出力を第３の節点にそれぞれ接続して
構成されている。
護回路は、第１のＮチャネル型ＭＯＳＦＥＴのドレイン
を第１の電源に、ゲートを第３の節点に、ソースを第１
の節点にそれぞれ接続し、第１のＰチャネル型ＭＯＳＦ
ＥＴのドレインを該第１の電源に、ゲートを第２の節点
に、ソースを該第１の節点にそれぞれ接続し、抵抗を該
第１の節点と出力信号の間に接続し、ＮＯＲ回路の第１
の入力を該出力信号に、第２の入力を入力信号に出力を
該第２の節点にそれぞれ接続し、インバータ回路の入力
を該第２の節点に出力を第３の節点にそれぞれ接続して
構成されている。
【００２４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２５】図１は本発明の一実施例の自己過電流保護
回路図である。
回路図である。
【００２６】ＱP1〜ＱP4はＰチャネル型ＭＯＳＦＥＴ、
ＱN1〜ＱN4はＮチャネル型ＭＯＳＦＥＴ、Ｎ1 〜Ｎ4 は
節点名、Ｒは抵抗、φOUT は出力信号、φONはパワー・
オン信号で電源投入前に“Ｈ”レベルにし、コンデンサ
Ｃ1 への充電が終了後“Ｌ”レベルにする。
ＱN1〜ＱN4はＮチャネル型ＭＯＳＦＥＴ、Ｎ1 〜Ｎ4 は
節点名、Ｒは抵抗、φOUT は出力信号、φONはパワー・
オン信号で電源投入前に“Ｈ”レベルにし、コンデンサ
Ｃ1 への充電が終了後“Ｌ”レベルにする。
【００２７】図２は図１の動作を示すタイミング図であ
る。
る。
【００２８】以下図２を参照して図１の動作を説明す
る。
る。
【００２９】先ず、良品の１６Ｍ ＤＲＡＭチップに接
続した場合について述べる。時刻ｔ11〜ｔ12でパワー・
オン信号φONを“Ｌ”レベルから“Ｈ”レベルにする。
時刻ｔ13〜ｔ14で電源ＶCCを０ｖから５ｖにすると、コ
ンデンサＣ1 への充電電流が出力φOUT から流れる。時
刻ｔ16〜ｔ18で入力信号
続した場合について述べる。時刻ｔ11〜ｔ12でパワー・
オン信号φONを“Ｌ”レベルから“Ｈ”レベルにする。
時刻ｔ13〜ｔ14で電源ＶCCを０ｖから５ｖにすると、コ
ンデンサＣ1 への充電電流が出力φOUT から流れる。時
刻ｔ16〜ｔ18で入力信号
【００３０】
【００３１】と
【００３２】
【００３３】を“Ｈ”レベレから“Ｌ”レベルにする
と、１６Ｍ ＤＲＡＭチップに活性動作電流が３０ｍＡ
くらい出力信号φOUT に流れる。
と、１６Ｍ ＤＲＡＭチップに活性動作電流が３０ｍＡ
くらい出力信号φOUT に流れる。
【００３４】時刻ｔ1A〜ｔ1Bで入力信号
【００３５】
【００３６】と
【００３７】
【００３８】 が“Ｌ”レベルから“Ｈ”レベルになる
と１６Ｍ ＤＲＡＭチップにプリチャージ動作し継続し
て時刻ｔ1C迄出力φOUT に３０ｍＡくらいの電流が流れ
る。抵抗Ｒを５ΩとすればＲによる電位降下は０．１５
ｖであり、自己過電流保護回路は出力信号φOUT を安定
供給する。
と１６Ｍ ＤＲＡＭチップにプリチャージ動作し継続し
て時刻ｔ1C迄出力φOUT に３０ｍＡくらいの電流が流れ
る。抵抗Ｒを５ΩとすればＲによる電位降下は０．１５
ｖであり、自己過電流保護回路は出力信号φOUT を安定
供給する。
【００３９】以上が良品の１６Ｍ ＤＲＡＭチップに接
続した場合の動作である。次に不良品の１６Ｍ ＤＲＡ
Ｍチップに接続した場合について説明する。
続した場合の動作である。次に不良品の１６Ｍ ＤＲＡ
Ｍチップに接続した場合について説明する。
【００４０】時刻ｔ15迄は良品の１６Ｍ ＤＲＡＭチッ
プの場合と同一の為、説明を省略する。時刻ｔ16〜ｔ18
で入力信号
プの場合と同一の為、説明を省略する。時刻ｔ16〜ｔ18
で入力信号
【００４１】
【００４２】と
【００４３】
【００４４】 が“Ｈ”レベルから“Ｌ”レベルになる
と、１６Ｍ ＤＲＡＭが活性動作し、出力信号φOUT に
２００ｍＡの電流が流れると、抵抗Ｒが５Ωで１ｖの電
位降下を生じ、出力信号φOUT が４．０ｖになり、
ＱP2，ＱP3，ＱN2，ＱN3の４個のＦＥＴで構成されるＮ
ＯＲ回路の入力を“Ｌ”レベルと感知する設計しておけ
ば、ＮＯＲ回路の出力Ｎ3 と次段のインバータの出力Ｎ
4 が反転してＱN1、ＱP1がＯＦＦして出力信号φOUT は
０ｖになる。
と、１６Ｍ ＤＲＡＭが活性動作し、出力信号φOUT に
２００ｍＡの電流が流れると、抵抗Ｒが５Ωで１ｖの電
位降下を生じ、出力信号φOUT が４．０ｖになり、
ＱP2，ＱP3，ＱN2，ＱN3の４個のＦＥＴで構成されるＮ
ＯＲ回路の入力を“Ｌ”レベルと感知する設計しておけ
ば、ＮＯＲ回路の出力Ｎ3 と次段のインバータの出力Ｎ
4 が反転してＱN1、ＱP1がＯＦＦして出力信号φOUT は
０ｖになる。
【００４５】図５は本発明の第２実施例の自己過電流保
護回路図である。図１の実施例に比べＱN1とＱP4，ＱN4
と３個のＦＥＴを削除し、回路を簡単化したもので、動
作は第１実施例と殆んど同一であり、ここでは動作説明
を省略する。
護回路図である。図１の実施例に比べＱN1とＱP4，ＱN4
と３個のＦＥＴを削除し、回路を簡単化したもので、動
作は第１実施例と殆んど同一であり、ここでは動作説明
を省略する。
【００４６】
【発明の効果】以上説明したように本発明は、電源と被
バーン・インウェハの各チップの間に過電流が流れたら
動作して各チップへの電流を遮断する自己過電流保護回
路を配置したので、各チップへの過電流保護用の制御信
号が従来２００チップのウェハの場合、４００本必要で
あったものをパワー・オン信号用の１本にでき、ウェハ
・バーン・イン装置上で該制御信号４００本の発生回路
とウェハへの配線をパワー・オン信号１本のみにでき、
ウェハ・バーン・イン装置の製造を容易にできるという
効果を有する。
バーン・インウェハの各チップの間に過電流が流れたら
動作して各チップへの電流を遮断する自己過電流保護回
路を配置したので、各チップへの過電流保護用の制御信
号が従来２００チップのウェハの場合、４００本必要で
あったものをパワー・オン信号用の１本にでき、ウェハ
・バーン・イン装置上で該制御信号４００本の発生回路
とウェハへの配線をパワー・オン信号１本のみにでき、
ウェハ・バーン・イン装置の製造を容易にできるという
効果を有する。
【図１】本発明の第１実施例の自己過電流保護回路図。
【図２】図１の動作を示すタイミング図。
【図３】従来例の過電流保護回路図。
【図４】図３の動作を示すタイミング図。
【図５】本発明の第２実施例の自己家電流保護回路図。
【図６】図５の動作を示すタイミング図。
ＱP1〜ＱP4，ＱP11 Ｐチャネル型ＭＯＳＦＥＴ ＱN1〜ＱN4，ＱN11 Ｎタネル型ＭＯＳＦＥＥＴ Ｒ 抵抗 Ｃ 容量 φOUT 出力信号 φON パワー・オン信号
Claims (4)
- 【請求項１】 第１のＮチャネル型ＭＯＳＦＥＴのドレ
インを第１の電源に、ゲートを第３の節点に、ソースを
第１の節点にそれぞれ接続し、第１のＰチャネル型ＭＯ
ＳＦＥＴのドレインを該第１の電源に、ゲートを第２の
節点に、ソースを該第１の節点にそれぞれ接続し、抵抗
を該第１の節点と出力信号の間に接続し、ＮＯＲ回路の
第１の入力を該出力信号に、第２の入力を入力信号に、
出力を該第２の節点にそれぞれ接続し、インバータ回路
の入力を該第２の節点に出力を第３の節点にそれぞれ接
続して構成されることを特徴とする自己過電流保護回
路。 - 【請求項２】 前記出力信号と第２の電源との間にコン
デンサを接続した事を特徴とする請求項１記載の自己過
電流保護回路。 - 【請求項３】 前記ＮＯＲ回路は、該ＮＯＲ回路の第１
の入力の電位が前記第１の電源電位より１Ｖ〜２Ｖ低下
した時に“Ｌ”レベルと検値し、出力を“Ｈ”レベルに
する事を特徴とする請求項１記載の自己過電流保護回
路。 - 【請求項４】 前記入力信号は前記第１の電源が０Ｖ時
に“Ｈ”レベルになり、該第１の電源が電位上昇し、任
意の電位に安定した後“Ｌ”レベルになる事を特徴とす
る請求項１記載の自己過電流保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324977A JP2692555B2 (ja) | 1993-12-22 | 1993-12-22 | 自己過電流保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324977A JP2692555B2 (ja) | 1993-12-22 | 1993-12-22 | 自己過電流保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182896A JPH07182896A (ja) | 1995-07-21 |
| JP2692555B2 true JP2692555B2 (ja) | 1997-12-17 |
Family
ID=18171751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324977A Expired - Fee Related JP2692555B2 (ja) | 1993-12-22 | 1993-12-22 | 自己過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692555B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4640834B2 (ja) * | 2006-04-27 | 2011-03-02 | 新電元工業株式会社 | 信頼性試験装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023272A (ja) * | 1988-06-20 | 1990-01-08 | Oki Electric Ind Co Ltd | 過電流保護機能付き半導体集積回路 |
-
1993
- 1993-12-22 JP JP5324977A patent/JP2692555B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07182896A (ja) | 1995-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11162194A (ja) | 半導体装置 | |
| KR100221799B1 (ko) | 모드설정회로와 모드설정장치 | |
| KR20030088863A (ko) | 두개의 내부 전원 기준 전압 발생 회로를 구비한 내부전원 전압 제어 장치 | |
| KR960009157A (ko) | 반도체 집적회로 | |
| JP2692555B2 (ja) | 自己過電流保護回路 | |
| US6271692B1 (en) | Semiconductor integrated circuit | |
| US6535440B2 (en) | Apparatus and method for package level burn-in test in semiconductor device | |
| JPH05267464A (ja) | 半導体装置 | |
| JP3876760B2 (ja) | 入力バッファ回路及び半導体集積回路装置 | |
| KR970003257A (ko) | 반도체 메모리 장치 | |
| KR0126254B1 (ko) | 반도체 메모리 장치의 데이터 입력 버퍼 | |
| JP3875434B2 (ja) | 半導体装置およびその基準電位調整方法 | |
| JP2830799B2 (ja) | 半導体集積回路装置 | |
| JPH03283562A (ja) | 半導体集積回路装置 | |
| TW541687B (en) | Semiconductor device | |
| JPH06291638A (ja) | 半導体装置 | |
| JP3211881B2 (ja) | 半導体記憶装置 | |
| KR19990046939A (ko) | 반도체 메모리 장치 | |
| KR100609994B1 (ko) | 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로 | |
| KR100323456B1 (ko) | 입력 보호회로 | |
| JPH11338563A (ja) | バッファ装置 | |
| TW202346882A (zh) | 用以控制壓力電壓的測試電路以及半導體記憶裝置 | |
| KR0172415B1 (ko) | 반도체 메모리 장치내의 외부입력신호 검출회로 | |
| JPH08220191A (ja) | 半導体装置 | |
| KR100206603B1 (ko) | 반도체 메모리 장치의 데이타 출력 버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970805 |
|
| LAPS | Cancellation because of no payment of annual fees |