JPS60114027A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS60114027A JPS60114027A JP58222326A JP22232683A JPS60114027A JP S60114027 A JPS60114027 A JP S60114027A JP 58222326 A JP58222326 A JP 58222326A JP 22232683 A JP22232683 A JP 22232683A JP S60114027 A JPS60114027 A JP S60114027A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- input
- output terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は大容量負荷を駆動するのに適した半導体回路
を提供するものである。
を提供するものである。
第１図は従来の半導体回路を示す回路図でめる。
同図において、１社第２図（ｃ）に示す入力信号が入力
する入力端子、２＃′ｉ電撲電圧Ｖが印加する電源端子
、３は入力信号を電源端子２の電源電圧Ｖで通過制御す
るＮチャネルの第１トランジスタ、４は第２図（ａ）に
示すクロック正相信号が入力するクロック正相入力端子
、５はＮチャネルの第２トランジスタ、６は第２図（ｂ
）Ｋ示すクロック逆相信号が入力するクロック逆相信号
入力端子、７はＮチャネルの第３トランジスタ、８は第
２図（ｅ）に示す出力信号が出力される出力端子、９け
第２トランジスタ５のゲートとソース・ドレインおよび
チャネル間の容量、１０は第２トランジスタ５のゲート
に接続されている第１トランジスタ３の拡散領域と基板
間の容量、１１は第２図（ｄ）に示す信号が印加する第
２トランジスタ５のゲートである。
する入力端子、２＃′ｉ電撲電圧Ｖが印加する電源端子
、３は入力信号を電源端子２の電源電圧Ｖで通過制御す
るＮチャネルの第１トランジスタ、４は第２図（ａ）に
示すクロック正相信号が入力するクロック正相入力端子
、５はＮチャネルの第２トランジスタ、６は第２図（ｂ
）Ｋ示すクロック逆相信号が入力するクロック逆相信号
入力端子、７はＮチャネルの第３トランジスタ、８は第
２図（ｅ）に示す出力信号が出力される出力端子、９け
第２トランジスタ５のゲートとソース・ドレインおよび
チャネル間の容量、１０は第２トランジスタ５のゲート
に接続されている第１トランジスタ３の拡散領域と基板
間の容量、１１は第２図（ｄ）に示す信号が印加する第
２トランジスタ５のゲートである。
次に、上記構成による半導体回路の動作について第２図
（ａ）〜第２図（ｅ）を参照して説明する。まず期間Ａ
２では、入力端子１には第２図（ｃ）に示す低レベルの
入力信号が入力するため、第２ トランジスタ５のゲー
ト１１には第２図（ｄ）に示す低レベルのゲート信号が
印加する。このため、この第２トランジスタ５は遮断状
態になる。一方、クロック逆相信号入力端子６に入力す
るクロック逆相信号は第２図（ｂ）に示すように、低レ
ベルである。このため、第３トランジスタ７Ｆｉ、遮断
状態になり、出力端子８は第２図（ｅ）に示すように低
レベルを保つ低レベルフローティ／グの状態である。次
に、期間Ａ３では、入力端子１には第２図（ｃ）に示す
ように、高レベルの入力信号が入力する。したがってこ
の高レベルの入力信号はオン状態の第１トランジスタ３
を通って第２トランジスタ５のゲート１１に印加するた
め、この第２トランジスタ５のゲート１１は第２図（ｄ
）に示すように電位が上ってゆく。
（ａ）〜第２図（ｅ）を参照して説明する。まず期間Ａ
２では、入力端子１には第２図（ｃ）に示す低レベルの
入力信号が入力するため、第２ トランジスタ５のゲー
ト１１には第２図（ｄ）に示す低レベルのゲート信号が
印加する。このため、この第２トランジスタ５は遮断状
態になる。一方、クロック逆相信号入力端子６に入力す
るクロック逆相信号は第２図（ｂ）に示すように、低レ
ベルである。このため、第３トランジスタ７Ｆｉ、遮断
状態になり、出力端子８は第２図（ｅ）に示すように低
レベルを保つ低レベルフローティ／グの状態である。次
に、期間Ａ３では、入力端子１には第２図（ｃ）に示す
ように、高レベルの入力信号が入力する。したがってこ
の高レベルの入力信号はオン状態の第１トランジスタ３
を通って第２トランジスタ５のゲート１１に印加するた
め、この第２トランジスタ５のゲート１１は第２図（ｄ
）に示すように電位が上ってゆく。
このゲート１１の電位の上昇と同時に容量９および容量
１０に電荷が蓄えられる。そして、このゲート１１の電
位は電源電圧Ｖから第１トランジスタ３■スレツシヨル
ド電圧ｖｔｈ分だけ低い電位まで上昇する。このため、
この時点で、第１トランジスタ３は遮断状態になる。そ
して、第２トランジスタ５のゲート１１の電位が高くな
ったため、第２トランジスタ５は導通状態になるが、ク
ロック正相信号入力端子４に入力するクロック正相信号
が第２＠（ａ）に示すように低レベルのため、出力端子
８は低レベルの出力信号全出力する。また、クロック逆
相信号入力端子６には第２図缶）に示すように、高レベ
ルのクロック逆相信号が入力するため、第３トランジス
タ７は３ａ！断状態から導通状態に変化する。このため
、出力端子８は低レベル（ＧＮＤ電位）になる。次に期
間Ａ４では、クロック正相信号入力端子４に入力するク
ロック正相信号は第２図（ａ）に示すように、高レベル
になる。
１０に電荷が蓄えられる。そして、このゲート１１の電
位は電源電圧Ｖから第１トランジスタ３■スレツシヨル
ド電圧ｖｔｈ分だけ低い電位まで上昇する。このため、
この時点で、第１トランジスタ３は遮断状態になる。そ
して、第２トランジスタ５のゲート１１の電位が高くな
ったため、第２トランジスタ５は導通状態になるが、ク
ロック正相信号入力端子４に入力するクロック正相信号
が第２＠（ａ）に示すように低レベルのため、出力端子
８は低レベルの出力信号全出力する。また、クロック逆
相信号入力端子６には第２図缶）に示すように、高レベ
ルのクロック逆相信号が入力するため、第３トランジス
タ７は３ａ！断状態から導通状態に変化する。このため
、出力端子８は低レベル（ＧＮＤ電位）になる。次に期
間Ａ４では、クロック正相信号入力端子４に入力するク
ロック正相信号は第２図（ａ）に示すように、高レベル
になる。
したがって、このクロック正相信号の高レベルに導通状
態の第２トランジスタ５を通って、出力端子８に印加す
るため、この出力端子８の電位は第２図（ｅ）に示すよ
うに、上昇し高レベルになる。この出力端子８の電位が
上昇したということは第２トランジスタ５のチャネルの
電位が上ったということであり、容量９に蓄えられた電
荷が容量１０との容量分割で、第２トランジスタ５のゲ
ート１１の電位を押し上げ、第２図（ｄ）に示すように
上昇する。このため、出力端子８の電位はこのゲー目１
の電位から第２トランジスタ５のスレッショルド電圧ｖ
ｔｈ分低い電位まで上昇する。上述の動作を繰り返し、
出力端子８の電位はクロック正相信号の高レベルまで上
昇し、第２トランジスタ５のゲート１１の電位は第２図
（ｄ）に示すように可成り高い電位になる。つま９、と
の半導体回路は大容量負荷全駆動するのに適した回路で
るる。
態の第２トランジスタ５を通って、出力端子８に印加す
るため、この出力端子８の電位は第２図（ｅ）に示すよ
うに、上昇し高レベルになる。この出力端子８の電位が
上昇したということは第２トランジスタ５のチャネルの
電位が上ったということであり、容量９に蓄えられた電
荷が容量１０との容量分割で、第２トランジスタ５のゲ
ート１１の電位を押し上げ、第２図（ｄ）に示すように
上昇する。このため、出力端子８の電位はこのゲー目１
の電位から第２トランジスタ５のスレッショルド電圧ｖ
ｔｈ分低い電位まで上昇する。上述の動作を繰り返し、
出力端子８の電位はクロック正相信号の高レベルまで上
昇し、第２トランジスタ５のゲート１１の電位は第２図
（ｄ）に示すように可成り高い電位になる。つま９、と
の半導体回路は大容量負荷全駆動するのに適した回路で
るる。
しかしながら、従来の半導体回路は第２トランジスタ５
のゲート１１の電位は容量９に蓄えられた電荷により保
たれるため、クロック正相信号の高レベルの期間の時間
経過によって電荷のリークが生じ、このゲート１１の電
位は第２図（ｄ）の期間Ａ４で示すように、°徐々に下
ってゆく。そして、高レベルの電位まで下った状態では
出力端子８の電位は高レベルから第２トランジスタ５の
スレッショルド電圧ｖｔｈ分だば低い電位に下がる欠点
がめった。
のゲート１１の電位は容量９に蓄えられた電荷により保
たれるため、クロック正相信号の高レベルの期間の時間
経過によって電荷のリークが生じ、このゲート１１の電
位は第２図（ｄ）の期間Ａ４で示すように、°徐々に下
ってゆく。そして、高レベルの電位まで下った状態では
出力端子８の電位は高レベルから第２トランジスタ５の
スレッショルド電圧ｖｔｈ分だば低い電位に下がる欠点
がめった。
したがって、この発明の目的は入力信号が高レベルであ
り、しかもクロック正相信号が高レベルで、その高レベ
ルの期間が長くても、出力端子の出力レベルを高レベル
に維持することができる半導体回路を提供するものであ
る。
り、しかもクロック正相信号が高レベルで、その高レベ
ルの期間が長くても、出力端子の出力レベルを高レベル
に維持することができる半導体回路を提供するものであ
る。
このような目的を達成するため、この発明はゲート電極
に電源電圧が印加し、第１の電極が入力端子に接続され
た第１トランジスタと、ゲート電極が仁の第１トランジ
スタの第２の電極に接続され、第１の電極にクロック正
相信号が入力し、第２の電極が出力端子に接続される第
２トランジスタと、ゲート電極にクロック逆相信号が入
力し、第１の電極が出力端子に接続され、第２の電極が
接地された第３トランジスタと、ゲート電極に入力信号
の反転信号が入力し、第１の電極にクロック正相信号が
入力し、第２の電極が出力端子に接続された第４トラン
ジスタと、ゲート電極が入力信号の反転信号が入力し、
第１の電極が出力端子に接続され、第２の電極が接地さ
れた第５トランジスタとを備え、上記第１トランジスタ
、第２トランジスタ、第３トランジスタおよび第５トラ
ンジスタは同じ極性の第１基板上に構成され、第４トラ
ンジスタはこの第１基板と極性が反対の第２基板上に構
成されたものでめり、以下実施例を用いて詳細に説明す
る。
に電源電圧が印加し、第１の電極が入力端子に接続され
た第１トランジスタと、ゲート電極が仁の第１トランジ
スタの第２の電極に接続され、第１の電極にクロック正
相信号が入力し、第２の電極が出力端子に接続される第
２トランジスタと、ゲート電極にクロック逆相信号が入
力し、第１の電極が出力端子に接続され、第２の電極が
接地された第３トランジスタと、ゲート電極に入力信号
の反転信号が入力し、第１の電極にクロック正相信号が
入力し、第２の電極が出力端子に接続された第４トラン
ジスタと、ゲート電極が入力信号の反転信号が入力し、
第１の電極が出力端子に接続され、第２の電極が接地さ
れた第５トランジスタとを備え、上記第１トランジスタ
、第２トランジスタ、第３トランジスタおよび第５トラ
ンジスタは同じ極性の第１基板上に構成され、第４トラ
ンジスタはこの第１基板と極性が反対の第２基板上に構
成されたものでめり、以下実施例を用いて詳細に説明す
る。
第３図はこの発明に係る半導体回路の一実施例を示す回
路図である。同図において、１２は入力部が入力端子１
に接続され、入力信号の反転信号を出力する入力信号反
転回路、１３はこの入力信号反転回路１２の出力信号に
よって制御されるＰチャネルの第４トランジスタ、１４
はこの入力信号反転回路１２の出力信号によって制御さ
れるＮチャネルの第５トランジスタである。
路図である。同図において、１２は入力部が入力端子１
に接続され、入力信号の反転信号を出力する入力信号反
転回路、１３はこの入力信号反転回路１２の出力信号に
よって制御されるＰチャネルの第４トランジスタ、１４
はこの入力信号反転回路１２の出力信号によって制御さ
れるＮチャネルの第５トランジスタである。
なお、１５Ｕ第１トランジスタ３．第２トランジスタ５
．第３トランジスタＩにより構成されるダイナミック回
路、１６扛第４トランジスタ１３゜第５トランジスタ１
４により構成されるスタテック回路でるる。
．第３トランジスタＩにより構成されるダイナミック回
路、１６扛第４トランジスタ１３゜第５トランジスタ１
４により構成されるスタテック回路でるる。
次に、上記構成による半導体回路の動作について第４図
（ａ）〜第４図（ｅ）を参照して説明する。まず期間Ａ
７では、入力端子’ＩＫは８４図（ｃ）に示すように、
低レベルの入力信号が入力するため、第２トランジスタ
５のゲート１１には第４図（ｄ）に示すように低レベル
になる。このため、この第２トランジスタ５は遮断状態
になる。一方、クロック逆相信号入力−子６に入力する
クロック逆相信号は第４図（ｂ）に示すように低レベル
のため、第３トランジスタ１は遮断状態になる。一方、
入力信号反転回路１２は入力信号のレベル全反転するた
め、その出力信号は高レベルになる。このため、第４ト
ランジスタ１３は遮断状態になり、第５トランジスタ１
４は導通状態になる。このため、出力端子８の出力は第
４図に示すようにＧＮＤレベルになる。次に、期間Ａｓ
では、入力端子１に入力する入力信号は第４図（ｃ）に
示すように低レベルから高レベルになるので、第２トラ
ンジスタ５のゲート１１の電位は第４図（ｄ）に示すよ
うに高レベルに上ってくる。同時に、容量９および容量
１０には電荷が蓄えられ、ゲート１１の電位けｖ−ｖｔ
ｈまで上昇する。この時点で、第１トランジスタ３は遮
断状態になり、第２トランジスタ５は導通状態になるが
、第４図（ａ）に示すように、クロック正相信号が低レ
ベルでるるため、出力端子８は低レベルであるが、第４
図（ｂ）に示すように、クロック逆相信号が高レベルの
ため、第３トランジスタ７が等逆状態になり、出力端子
８は第４図（ｅ）に示すようにＧＮＤレベルになる。こ
の場合、第４トランジスタ１３のゲート−ソース・ドレ
イ／の電位はすべて低レベルになるので、この第４トラ
ンジスタ１３は速断状態になる。次に、期間Ａ９では、
クロック正相信号は第４図（ａ）に示すように高レベル
になるので、導通状態の第２トランジスタ５全通って、
出力端子８の出力電位が第４図（ｅ）に示すように高レ
ベルに上昇してゆく。この出力端子８の出力電位が上昇
したということは第２トランジスタ５のチャネル部分の
電位が上ったということでるり、容量９に蓄えられた電
荷が容量１０との容量分割でゲート１１の電位全押し上
げる。この結果、出力端子８の出力電位はこのゲート１
１の電位から第２トランジスタ５のスレッショルド電圧
ｖｔｈ だけ低い電位まで上昇することが可能でるり、
上昇してゆく。これを繰り返し、出力端子８の電位は第
４図（ａ）に示すクロック正相信号の高レベルまで上昇
し、ゲート１１の電位は可成り高い電位となる。このよ
うに大容量負荷を駆動するのに適した回路でめる。また
、容量９の電荷のリークにより、ゲート１１の電位が下
っても、インバータ１２の出力信号により、第４トラン
ジスタ１３が導通状態に女るので、出力端子８の高レベ
ル・全保持することができる。
（ａ）〜第４図（ｅ）を参照して説明する。まず期間Ａ
７では、入力端子’ＩＫは８４図（ｃ）に示すように、
低レベルの入力信号が入力するため、第２トランジスタ
５のゲート１１には第４図（ｄ）に示すように低レベル
になる。このため、この第２トランジスタ５は遮断状態
になる。一方、クロック逆相信号入力−子６に入力する
クロック逆相信号は第４図（ｂ）に示すように低レベル
のため、第３トランジスタ１は遮断状態になる。一方、
入力信号反転回路１２は入力信号のレベル全反転するた
め、その出力信号は高レベルになる。このため、第４ト
ランジスタ１３は遮断状態になり、第５トランジスタ１
４は導通状態になる。このため、出力端子８の出力は第
４図に示すようにＧＮＤレベルになる。次に、期間Ａｓ
では、入力端子１に入力する入力信号は第４図（ｃ）に
示すように低レベルから高レベルになるので、第２トラ
ンジスタ５のゲート１１の電位は第４図（ｄ）に示すよ
うに高レベルに上ってくる。同時に、容量９および容量
１０には電荷が蓄えられ、ゲート１１の電位けｖ−ｖｔ
ｈまで上昇する。この時点で、第１トランジスタ３は遮
断状態になり、第２トランジスタ５は導通状態になるが
、第４図（ａ）に示すように、クロック正相信号が低レ
ベルでるるため、出力端子８は低レベルであるが、第４
図（ｂ）に示すように、クロック逆相信号が高レベルの
ため、第３トランジスタ７が等逆状態になり、出力端子
８は第４図（ｅ）に示すようにＧＮＤレベルになる。こ
の場合、第４トランジスタ１３のゲート−ソース・ドレ
イ／の電位はすべて低レベルになるので、この第４トラ
ンジスタ１３は速断状態になる。次に、期間Ａ９では、
クロック正相信号は第４図（ａ）に示すように高レベル
になるので、導通状態の第２トランジスタ５全通って、
出力端子８の出力電位が第４図（ｅ）に示すように高レ
ベルに上昇してゆく。この出力端子８の出力電位が上昇
したということは第２トランジスタ５のチャネル部分の
電位が上ったということでるり、容量９に蓄えられた電
荷が容量１０との容量分割でゲート１１の電位全押し上
げる。この結果、出力端子８の出力電位はこのゲート１
１の電位から第２トランジスタ５のスレッショルド電圧
ｖｔｈ だけ低い電位まで上昇することが可能でるり、
上昇してゆく。これを繰り返し、出力端子８の電位は第
４図（ａ）に示すクロック正相信号の高レベルまで上昇
し、ゲート１１の電位は可成り高い電位となる。このよ
うに大容量負荷を駆動するのに適した回路でめる。また
、容量９の電荷のリークにより、ゲート１１の電位が下
っても、インバータ１２の出力信号により、第４トラン
ジスタ１３が導通状態に女るので、出力端子８の高レベ
ル・全保持することができる。
第５図はこの発明に係る半導体回路の他の実施例を示す
回路図であり、第６図に示す従来の多大′力半導体回路
では出力端子の高レベルが第１図で説明したように徐々
に低下し、高レベルを保つことができないが、この第５
図に示す構成により、第３図で説明したように、出力端
子を高レベルに保つことができる。これらの図において
、１７は第２入力端子、１８は第２人力通過制御用のＮ
チャネルの第６トランジスタ、１９はＮチャネルの第７
トランジスタ、２０は入力端子１に入力する入力信号と
第２入力端子１７に入力する入力信号のオア・ノット信
号を作るための制御信号作成回路でるる。
回路図であり、第６図に示す従来の多大′力半導体回路
では出力端子の高レベルが第１図で説明したように徐々
に低下し、高レベルを保つことができないが、この第５
図に示す構成により、第３図で説明したように、出力端
子を高レベルに保つことができる。これらの図において
、１７は第２入力端子、１８は第２人力通過制御用のＮ
チャネルの第６トランジスタ、１９はＮチャネルの第７
トランジスタ、２０は入力端子１に入力する入力信号と
第２入力端子１７に入力する入力信号のオア・ノット信
号を作るための制御信号作成回路でるる。
この構成による半導体回路の動作については第３図に示
す半導体回路の動作と同様であることはもちろんである
が、制御信号作成回路２０から出力されるオア０ノット
信号によＬ Ｐチャネル形トランジスタ１個で動作する
ようにしたものである。
す半導体回路の動作と同様であることはもちろんである
が、制御信号作成回路２０から出力されるオア０ノット
信号によＬ Ｐチャネル形トランジスタ１個で動作する
ようにしたものである。
なお、上述の実施例では第１トランジスタ３のゲートに
は電源電圧が印加するが、これに限定せず、別の信号全
印加してもよいことはもちろんでるる。
は電源電圧が印加するが、これに限定せず、別の信号全
印加してもよいことはもちろんでるる。
以上詳細に説明したように、この発明に係る半導体回路
によれば大容量の駆動能力かめるうえ、一定レベルの信
号を出力することができる効果かめる。
によれば大容量の駆動能力かめるうえ、一定レベルの信
号を出力することができる効果かめる。
第１図は従来の半導体回路全示す回路図、第２図（ａ）
〜第２図（ｅ）は第１図の各部の波形を示す図、第３図
はこの発明に係る半導体回路の一実施例を示す回路図、
第４図（ａ）〜第４図（ｅ）は第３図の各部の波形を示
す図、第５図はこの発明に係る半導体回路の他ｐ実施例
を示す回路図、第６図は従来の多入力半導体回路を示す
回路図でるる。 １脅・・・入力端子、２・・・・電源端子、３・−ｅ・
第１トランジスタ、４＠・・・クロック正相信号入力端
子、５−・・・第２トランジスタ、６・・・・クロック
逆相信号入力端子〈７・・・・第３トランジスタ、８・
・・・出力端子、９および１０・・・ｅ容量、１１・・
・・ゲート、１２・・・・入力信号反転回路、１３・・
・・第４トランジスタ、１４・・・・第５トランジスタ
、１５・・・・ダイナミック回路、１６・拳・・スタテ
ィック回路、１Ｔ・・・・第２入力端子、１Ｂ・・・・
第６トランジスタ、１９・・・−第７トランジスタ、２
０・・・・制御信号作成回路。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 第４図 手続補正書（自発） １．事件の表示 特願昭５８−２２２３２６号２、発明
の名称 半導体回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の橢 （２）同書第１１頁第１６行〜１８行のｆ−Ｐチャネル
形〜ものである。」を「スタティック回路１組で動作す
るようにしたものである。」と補正する。 以上
〜第２図（ｅ）は第１図の各部の波形を示す図、第３図
はこの発明に係る半導体回路の一実施例を示す回路図、
第４図（ａ）〜第４図（ｅ）は第３図の各部の波形を示
す図、第５図はこの発明に係る半導体回路の他ｐ実施例
を示す回路図、第６図は従来の多入力半導体回路を示す
回路図でるる。 １脅・・・入力端子、２・・・・電源端子、３・−ｅ・
第１トランジスタ、４＠・・・クロック正相信号入力端
子、５−・・・第２トランジスタ、６・・・・クロック
逆相信号入力端子〈７・・・・第３トランジスタ、８・
・・・出力端子、９および１０・・・ｅ容量、１１・・
・・ゲート、１２・・・・入力信号反転回路、１３・・
・・第４トランジスタ、１４・・・・第５トランジスタ
、１５・・・・ダイナミック回路、１６・拳・・スタテ
ィック回路、１Ｔ・・・・第２入力端子、１Ｂ・・・・
第６トランジスタ、１９・・・−第７トランジスタ、２
０・・・・制御信号作成回路。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 第４図 手続補正書（自発） １．事件の表示 特願昭５８−２２２３２６号２、発明
の名称 半導体回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の橢 （２）同書第１１頁第１６行〜１８行のｆ−Ｐチャネル
形〜ものである。」を「スタティック回路１組で動作す
るようにしたものである。」と補正する。 以上
Claims (1)
- ゲート電極に電源電圧が印加され、第１の電極が入力端
子に接続される第１トランジスタと、ゲート電極がこの
第１トランジスタの第２の電極に接続され、第１の電極
にクロック正相信号が入力し、第２の電極が出力端子に
接続される第２トランジスタ、ゲート電極にクロック逆
相信号が入力し、第１の電極が出力端子に接続され、第
２の電極が接地された第３トランジスタと、ゲート電極
に入力信号の反転信号が入力し、第１の電極にクロック
正相信号が入力し、第４の電極が出力端子に接続された
第４トランジスタと、ゲート電極に入力信号の反転信号
が入力し、第１の電極が出力焔子に接続され、第２の電
極が接地された第５トランジスタとを備え、上記第１ト
ランジスタ、第２トランジスタ、第３トランジスタおよ
び第５トランジスタは同じ極性の第１基板上に構成され
、第４トランジスタはこの第１基板と極性が反対の第２
基板上に構成されたことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222326A JPS60114027A (ja) | 1983-11-25 | 1983-11-25 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222326A JPS60114027A (ja) | 1983-11-25 | 1983-11-25 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60114027A true JPS60114027A (ja) | 1985-06-20 |
| JPH0234528B2 JPH0234528B2 (ja) | 1990-08-03 |
Family
ID=16780595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222326A Granted JPS60114027A (ja) | 1983-11-25 | 1983-11-25 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60114027A (ja) |
-
1983
- 1983-11-25 JP JP58222326A patent/JPS60114027A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234528B2 (ja) | 1990-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930018852A (ko) | 승압 단속 회로 및 이를 구비하는 출력버퍼회로 | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| US4109163A (en) | High speed, radiation hard complementary mos capacitive voltage level shift circuit | |
| US4472645A (en) | Clock circuit for generating non-overlapping pulses | |
| JPS63139426A (ja) | 半導体ブ−トストラツプ回路 | |
| US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
| KR0159324B1 (ko) | 데이터 출력회로 | |
| Wong et al. | A 1 V CMOS digital circuits with double-gate-driven MOSFET | |
| JPH03206709A (ja) | パワーオン・リセット回路 | |
| JPS60114027A (ja) | 半導体回路 | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPH0550893B2 (ja) | ||
| JP2919187B2 (ja) | 基板電位供給回路 | |
| JPH0245380B2 (ja) | ||
| JPS62248306A (ja) | 出力バツフア回路 | |
| JPH098644A (ja) | 論理＆レベル変換回路及び半導体装置 | |
| JPH021270B2 (ja) | ||
| JPS58137311A (ja) | 差動ソ−スホロワ回路 | |
| JPS63278266A (ja) | 半導体装置の基板電圧発生回路 | |
| JPH03177111A (ja) | 高電圧スイッチング回路 | |
| JPH065813B2 (ja) | Ｍｏｓパツフア回路 | |
| JPS61123167A (ja) | 半導体集積回路 | |
| JPS63232455A (ja) | 基板電圧発生回路 | |
| JPH01160209A (ja) | Ｒｓフリップフロップ回路 | |
| JPS60224329A (ja) | Ｍｏｓ集積回路素子の入力回路 |