JPS63232455A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
- Publication number
- JPS63232455A JPS63232455A JP62066155A JP6615587A JPS63232455A JP S63232455 A JPS63232455 A JP S63232455A JP 62066155 A JP62066155 A JP 62066155A JP 6615587 A JP6615587 A JP 6615587A JP S63232455 A JPS63232455 A JP S63232455A
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- JP
- Japan
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- voltage
- channel mos
- mos transistor
- transistor
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- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 18
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ３集積回路技術に関し、特に基板電圧発生
回路に関する。
回路に関する。
従来、この種の基板発生回路は、第３図に示す構成とな
っていた。始めに接点Ｎ１２がＯＶ、Ｎ１３がＯｖ、Φ
がＶｃｃとする。ΦがＯｖとなると接点Ｎ１２はＶ。Ｃ
まで充電されると共にＮ１３もＣ１ｌの容量結合により
電圧が上昇するがＮチャネルＭＯ３）ランジスタＱ１５
によりＶ↑ （しきい値電圧）に押えられる。次にΦが
ｖｃｃになるとＮ１２はＯＶ、Ｎ１３は容量結合により
■アーＶＣＣとなる。Ｖｓｕｓの電圧が（Ｖ ｔ Ｖ
ｃｃ） 十Ｖ↑以上であればＮチャネルＭＯＳトラン
ジスタＱ１４がオンとなりＶ５ＵＢの電圧が下がる。以
下ΦをトグルすることによりＶ 、、、を２ＶＴ Ｖ
ｃｃまで低下させることができる。
っていた。始めに接点Ｎ１２がＯＶ、Ｎ１３がＯｖ、Φ
がＶｃｃとする。ΦがＯｖとなると接点Ｎ１２はＶ。Ｃ
まで充電されると共にＮ１３もＣ１ｌの容量結合により
電圧が上昇するがＮチャネルＭＯ３）ランジスタＱ１５
によりＶ↑ （しきい値電圧）に押えられる。次にΦが
ｖｃｃになるとＮ１２はＯＶ、Ｎ１３は容量結合により
■アーＶＣＣとなる。Ｖｓｕｓの電圧が（Ｖ ｔ Ｖ
ｃｃ） 十Ｖ↑以上であればＮチャネルＭＯＳトラン
ジスタＱ１４がオンとなりＶ５ＵＢの電圧が下がる。以
下ΦをトグルすることによりＶ 、、、を２ＶＴ Ｖ
ｃｃまで低下させることができる。
上述した従来の基板電圧発生回路は、容量手段（Ｃ１ｌ
）に充電される電圧が電源電圧に等しいために、基板電
圧Ｖ５ｇＢは、 Ｖ８ＵＢ ＝ ２Ｖ７ ＶＣＣ となり電源電圧により大きく変化するという欠点がある
。
）に充電される電圧が電源電圧に等しいために、基板電
圧Ｖ５ｇＢは、 Ｖ８ＵＢ ＝ ２Ｖ７ ＶＣＣ となり電源電圧により大きく変化するという欠点がある
。
上述した従来の基板電圧発生回路に対し本発明の容量手
段への充電電圧を一定にすることにより基板電位を電源
電圧によらず一定にする独創的内容を有する。
段への充電電圧を一定にすることにより基板電位を電源
電圧によらず一定にする独創的内容を有する。
本発明の基板電圧発生回路は、基準電圧発生回路と容量
手段への充電電圧を制御するためのＮチャネルＭＯＳト
ランジスタを有している。
手段への充電電圧を制御するためのＮチャネルＭＯＳト
ランジスタを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を糸す回路図である。Ｂ
１は基準電圧発生回路で抵抗Ｒ１とダイオード接続され
た複数コのＮチャネルＭＯＳトランジスタ（Ｑ６−８＞
により構成される。ＱｌはＢ１により発生された基準電
圧Ｖ（Ｎｌ）をゲート入力とした第１のＮチャネルＭｏ
Ｓトランジスタでドレインは電源に接続され、ソースは
Ｑ２（ＰチャネルＭＯＳ）ランジスタ）と、Ｑ３（第２
のＮチャネルＭＯＳ）ランジスタ）からなるΦを入力と
するインバータの疑似電源となっている。
１は基準電圧発生回路で抵抗Ｒ１とダイオード接続され
た複数コのＮチャネルＭＯＳトランジスタ（Ｑ６−８＞
により構成される。ＱｌはＢ１により発生された基準電
圧Ｖ（Ｎｌ）をゲート入力とした第１のＮチャネルＭｏ
Ｓトランジスタでドレインは電源に接続され、ソースは
Ｑ２（ＰチャネルＭＯＳ）ランジスタ）と、Ｑ３（第２
のＮチャネルＭＯＳ）ランジスタ）からなるΦを入力と
するインバータの疑似電源となっている。
前記Ｑ２．Ｑ３のそれぞれのドレインは容量手段Ｃ１に
接続され、Ｃ１の対極は第３のＮチャネルＭＯＳ）ラン
ジスタＱ５のゲートとドレイン及び第４のＮチャネルＭ
ＯＳトランジスタロ４のソースにそれぞれ接続されてい
る。またＱ４のゲートとドレインは出力Ｖｓｕｅ’（基
板電圧）に接続され、Ｑ５のソースは接地されている。
接続され、Ｃ１の対極は第３のＮチャネルＭＯＳ）ラン
ジスタＱ５のゲートとドレイン及び第４のＮチャネルＭ
ＯＳトランジスタロ４のソースにそれぞれ接続されてい
る。またＱ４のゲートとドレインは出力Ｖｓｕｅ’（基
板電圧）に接続され、Ｑ５のソースは接地されている。
基準電圧発“主回路Ｂ１はＮチャネルＭｏＳトランジス
タ（Ｑ６〜８）のしきい値電圧■Ｔを利用して一定電圧
を得る回路で抵抗Ｒ１の値とトランジスタのサイズ等を
適当に選択することにより第６図に示すような特性を持
った電圧が得られる。本実施例では、基準電圧Ｖ（Ｎｌ
）はＮチャネルＭＯＳトランジスタロ１のしきい電圧よ
りも高い必要がある。したがって、本実施例では、Ｎチ
ャネルＭＯＳトランジスタロ１のドレイン電圧が電源電
圧によらず一定であるから、容量手段Ｃ１の充電電圧も
一定となり基板電圧ｖ ｓｕＢも一定に保たれる。
タ（Ｑ６〜８）のしきい値電圧■Ｔを利用して一定電圧
を得る回路で抵抗Ｒ１の値とトランジスタのサイズ等を
適当に選択することにより第６図に示すような特性を持
った電圧が得られる。本実施例では、基準電圧Ｖ（Ｎｌ
）はＮチャネルＭＯＳトランジスタロ１のしきい電圧よ
りも高い必要がある。したがって、本実施例では、Ｎチ
ャネルＭＯＳトランジスタロ１のドレイン電圧が電源電
圧によらず一定であるから、容量手段Ｃ１の充電電圧も
一定となり基板電圧ｖ ｓｕＢも一定に保たれる。
第２図は本発明の第２の実施例を示す回路図である。本
実施例では第１図の第１の実施例の基準電圧発生回路Ｂ
１を構成している抵抗Ｒ１をＰチャネルＭＯＳ）ランジ
スタＱＩＯにより置き換えた構成である。この実施例で
はＰチャネルＭＯＳトランジスタを用いて抵抗成分とす
ることで小さな面積で回路を構成できる利点がある。
実施例では第１図の第１の実施例の基準電圧発生回路Ｂ
１を構成している抵抗Ｒ１をＰチャネルＭＯＳ）ランジ
スタＱＩＯにより置き換えた構成である。この実施例で
はＰチャネルＭＯＳトランジスタを用いて抵抗成分とす
ることで小さな面積で回路を構成できる利点がある。
以上説明したように本発明は、基準電圧発生回路と、容
量手段への充電電圧を制御するＮチャネルＭＯＳ）ラン
ジスタを従来の基板電圧発生回路に付加することにより
基板電圧を電源電圧によらず一定に保つことができる効
果がある。
量手段への充電電圧を制御するＮチャネルＭＯＳ）ラン
ジスタを従来の基板電圧発生回路に付加することにより
基板電圧を電源電圧によらず一定に保つことができる効
果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の基
板電圧発生回路を示す図、第４図は入力信号Φと接点Ｎ
２及びＮ１２の関係を示したグラフ、第５図は本発明の
第１及び第２の実施例により発生される基板電圧（Ｖｓ
ｕａ）と電源電圧（Ｖｃｃ）との関係を示したグラフ、
第６図は基準電圧発生回路の特性を表わしたグラフであ
る。 Ｑｌ、Ｑ２〜Ｑ８．Ｑ１３〜Ｑ１５はＮチャネルＭＯＳ
）ランジスタ、Ｑ２．ＱＩＯ，Ｑｌ２はＰチャネルＭＯ
Ｓトランジスタ、Ｒ１は抵抗、Ｃ１、Ｃ１ｌは容量手段
、Ｎ１〜Ｎ３．Ｎｉｌ〜Ｎ１３は接点。 Ｂ４ 第３図 時間 ｃｃ
本発明の第２の実施例を示す回路図、第３図は従来の基
板電圧発生回路を示す図、第４図は入力信号Φと接点Ｎ
２及びＮ１２の関係を示したグラフ、第５図は本発明の
第１及び第２の実施例により発生される基板電圧（Ｖｓ
ｕａ）と電源電圧（Ｖｃｃ）との関係を示したグラフ、
第６図は基準電圧発生回路の特性を表わしたグラフであ
る。 Ｑｌ、Ｑ２〜Ｑ８．Ｑ１３〜Ｑ１５はＮチャネルＭＯＳ
）ランジスタ、Ｑ２．ＱＩＯ，Ｑｌ２はＰチャネルＭＯ
Ｓトランジスタ、Ｒ１は抵抗、Ｃ１、Ｃ１ｌは容量手段
、Ｎ１〜Ｎ３．Ｎｉｌ〜Ｎ１３は接点。 Ｂ４ 第３図 時間 ｃｃ
Claims (1)
- ゲートを基準電圧に接続され、かつドレインを電源に
接続され、かつソースをＰチャネルＭＯＳトラジスタの
ソースに接続された第１のＮチャネルＭＯＳトランジス
タと、それぞれのゲートを入力側に接続され、かつそれ
ぞれのドレインを容量手段に接続されたＰチャネルＭＯ
Ｓトランジスタ及び第２のＮチャネルＭＯＳトランジス
タと、前記容量手段の対極にゲート及びドレインを接続
され、ソースを接地された第３のＮチャネルＭＯＳトラ
ンジスタと、前記第３のＮチャネルトランジスタのゲー
ト及びドレインにソース接続された第４のＮチャネルＭ
ＯＳトランジスタを有することを特徴とする基板電圧発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066155A JPS63232455A (ja) | 1987-03-20 | 1987-03-20 | 基板電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066155A JPS63232455A (ja) | 1987-03-20 | 1987-03-20 | 基板電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63232455A true JPS63232455A (ja) | 1988-09-28 |
Family
ID=13307691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066155A Pending JPS63232455A (ja) | 1987-03-20 | 1987-03-20 | 基板電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232455A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164463A (ja) * | 1985-01-11 | 1986-07-25 | Nec Corp | 基板電位発生回路 |
| JPS61274350A (ja) * | 1985-05-20 | 1986-12-04 | Fujitsu Ltd | 基板バイアス発生回路 |
-
1987
- 1987-03-20 JP JP62066155A patent/JPS63232455A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164463A (ja) * | 1985-01-11 | 1986-07-25 | Nec Corp | 基板電位発生回路 |
| JPS61274350A (ja) * | 1985-05-20 | 1986-12-04 | Fujitsu Ltd | 基板バイアス発生回路 |
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