JP2674143B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2674143B2
JP2674143B2 JP63261804A JP26180488A JP2674143B2 JP 2674143 B2 JP2674143 B2 JP 2674143B2 JP 63261804 A JP63261804 A JP 63261804A JP 26180488 A JP26180488 A JP 26180488A JP 2674143 B2 JP2674143 B2 JP 2674143B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CMOS構造の半導体集積回路、特に入力バッ
ファ回路に関し、電源電位が変動することで、インバー
ターを構成するPMOSFETのバックゲート電圧が変動し
て、閾値電圧VT値が変化するのをドレイン−ソース間電
圧を変えて防止する半導体集積回路に関する。
〔従来の技術〕
従来のCMOS構造のインバーターを第３図に示す。電源
９の電位が変動しても、抵抗８とツェナーダイオード７
で構成する定電圧源に、インバーターを構成するPMOSFE
T1のソースがつながっており、一定電位になっている。
〔発明が解決しようとする課題〕
上述した従来のCMOS集積回路は、定電圧源を構成して
いることで、インバーターを構成しているPMOSFET1のソ
ースの電位を一定に保っている。しかし、PMOSFET1のバ
ックゲート電位は、ウェハーがＮ型の場合には最高電位
になる。従って、PMOSFETのバックゲートの電位は、電
源電位になり、変動する。このバックゲートの電位の変
動によって、閾値電圧VT値が変化するという欠点があ
る。
〔課題を解決するための手段〕
本発明のCMOS集積回路は、イバーターを構成するPMOS
FETのソース電位を変化することによって、電源電位の
変動によるインバーターのVT値の変化と、拡散工程での
インバーターのVT値の変化を打ち消す。
そのために本発明では、第１図のように定電圧源とし
てのツェナーダイオード６と、定電流源としてのPMOSFE
T4,ツェナーダイオード7,抵抗８、そして、電源電位の
変動によるインバーターのVT値の変動を打ち消すための
PMOSFET5（PMOSFET1と同特性）、拡散工程でのインバー
ターのVT値のばらつきを打ち消すためのNMOSFET3（NMOS
FET2と同特性）とPMOSFET5とを有する。
本発明はインバーターを構成しているPMOSFETのソー
スの電位を一定にするのではなくて、電源電圧の変動に
よりインバーターを構成するPMOSFETのバックゲートの
電位が変動し、インバーターのVT値が変化するのを打ち
消すようにPMOSFETのソースの電位を変化させる。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。PMOSFE
T4とツェナーダイオード7,抵抗８は定電流源を構成して
いる。ツェナーダイオード７と抵抗８とで、一定電圧を
PMOSFET4のゲートに印加して、一定電流をPMOSFET5のド
レインに供給している。PMOSFET5のゲートとソースは、
ツェナーダイオード６により、一定電位になっている。
従って節点11の電位は、ツェナーダイオード６のブレー
クダウン電圧VB7にPMOSFET5の閾値電圧VTP6を加えた値
になる。ここで、PMOSFET5のバックゲート電位は電源電
位と共に変動する。今、電源電位が下がったと仮定する
と、バックゲート効果によってVTP6は低くなる。ここで
△VTP6下がったとすると、節点11の電位も△VTP6下が
り、インバーターを構成するPMOSFET1のドレイン電圧
は、△VTP6下がる。これによって、インバーターのVT値
が変動するのを打ち消す。また、拡散工程でのインバー
ターのVT値のばらつきも打ち消すことができる。
第２図は本発明の他の実施例の回路図である。この実
施例では、インバーターを復数個駆動するために、バイ
ポーラトランジスタ12を接続して電流を増やしている。
〔発明の効果〕
以上説明したように本発明は、インバーターを構成し
ているPMOSFET,NMOSFETと同特性のFETを組み合わせるこ
とにより、拡散工程でのインバーターのVT値のばらつき
や、電源電位の変動によるインバーターのVT値の変化を
打ち消し、VT値を一定にできる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来のインバーターの回
路図である。 １……インバーターを構成するPMOSFET、２……インバ
ーターを構成するNMOSFET、３……NMOSFET（NMOSFET2と
同特性）、４……PMOSFET（定電流源）、５……PMOSFET
（PMOSFET1と同特性）、６……ツェナーダイオード（定
電圧源）、７……ツェナーダイオード（PMOSFET4のゲー
トに定電圧を印加する）、８……抵抗、９……高電位側
電源、10……低電位側電源、11……節点、12……バイポ
ーラトランジスタ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の電源電位に一端が接続された定電圧
    源と、ソース又はドレインの一方及びゲート電極が前記
    定電圧源の他端に、ソース又はドレインの他方が定電流
    源に、バックゲートが第２の電源電位にそれぞれ接続さ
    れ、チャンネル領域が一導電型である第１の電界効果ト
    ランジスタと、ソース又はドレインの一方が前記第２の
    電源電位に、ゲート電極が前記第１の電界効果トランジ
    スタの前記ソース又はドレインの他方に、ソース又はド
    レインの他方がバックゲートにそれぞれ接続され、チャ
    ンネル領域が他の導電型である第２の電界効果トランジ
    スタと、ゲート電極が入力端子に、バックゲートが前記
    第２の電源電位に、ソース又はドレインの一方が出力端
    子にそれぞれ接続され、ソース又はドレインの他方が前
    記第２の電界効果トランジスタより流出する電流を受け
    るべく前記第２の電界効果トランジスタの前記ソース又
    はドレインの他方に電気的に接続され、チャンネル領域
    が前記一導電型である第３の電界効果トランジスタと、
    ソース又はドレインの一方が前記出力端子及び前記第３
    の電界効果トランジスタの前記ソース又はドレインの一
    方に、ゲート電極が前記第３の電界効果トランジスタの
    前記ゲート電極及び前記入力端子に、ソース又はドレイ
    ンの他方及びバックゲートが前記第１の電源電位にそれ
    ぞれ接続され、チャンネル領域が前記他の導電型である
    第４の電界効果トランジスタとを有することを特徴とす
    る半導体集積回路
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JPH02106957A JPH02106957A (ja) 1990-04-19
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