JPS5970022A - ダイナミツク型半導体装置 - Google Patents
ダイナミツク型半導体装置Info
- Publication number
- JPS5970022A JPS5970022A JP57181004A JP18100482A JPS5970022A JP S5970022 A JPS5970022 A JP S5970022A JP 57181004 A JP57181004 A JP 57181004A JP 18100482 A JP18100482 A JP 18100482A JP S5970022 A JPS5970022 A JP S5970022A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- precharge
- semiconductor device
- level
- leak path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は使用電源電圧が変動した場合でも（ロ）路動
作が正常に行なわれることを可能にする半導体装置、特
にダイナ芝ツク集積回路装置に関するものである。
作が正常に行なわれることを可能にする半導体装置、特
にダイナ芝ツク集積回路装置に関するものである。
プッシュプル型ダイナミック回路として従来から第１図
に示す回路が多用されている。図中（１）。
に示す回路が多用されている。図中（１）。
（２）はエンハンスメント型ＭＯ８）、ランジスタで、
プリチャージ期間中に≠ｐ ｂＳ高レベル、通常は電源
電圧レベルＶＤＤになりＯＵＴがＶＤＤ−ＶＴのレベル
にプリチャージされている。ここでＶＴはＭＯＳ ）ラ
ンジスタのしきい値電圧である。回路動作が始まると。
プリチャージ期間中に≠ｐ ｂＳ高レベル、通常は電源
電圧レベルＶＤＤになりＯＵＴがＶＤＤ−ＶＴのレベル
にプリチャージされている。ここでＶＴはＭＯＳ ）ラ
ンジスタのしきい値電圧である。回路動作が始まると。
ＩＮが高レベルに向けて立ち辷がり、 ＯＵＴのプリチ
ャージレベルをグラウンドのレベル（ＯＶ ）にＭ２Ｓ
トランジスタ（２）を介して放電し、このＯＵＴの低
レベルを次段の回路が検出して信号が伝達されることに
なる。この従来の装置において、プリチャージ期間中に
電源電圧が一時的にＬ昇し再び下降し１回路動作が始ま
った場合は回路が正常に動作しない場合が、？）つた、
第２図の波形図をもとに説明する。電源電圧がＶＤＤ（
Ｌ）における正常動作では、φｐが低レベルになった後
にＩＮが立ちＬがってからＣ）ＵＴがプリチャージレベ
ルのＶＤＤ−ＶＴからＯＶに達するまでにＯＵＴ端子の
浮遊容量とＭＯＳトランジスタ（２）の電流駆動能力と
ＩＮの立ｔかり波形等で決まる一定の遅延時間ｔ１を要
する。一方。
ャージレベルをグラウンドのレベル（ＯＶ ）にＭ２Ｓ
トランジスタ（２）を介して放電し、このＯＵＴの低
レベルを次段の回路が検出して信号が伝達されることに
なる。この従来の装置において、プリチャージ期間中に
電源電圧が一時的にＬ昇し再び下降し１回路動作が始ま
った場合は回路が正常に動作しない場合が、？）つた、
第２図の波形図をもとに説明する。電源電圧がＶＤＤ（
Ｌ）における正常動作では、φｐが低レベルになった後
にＩＮが立ちＬがってからＣ）ＵＴがプリチャージレベ
ルのＶＤＤ−ＶＴからＯＶに達するまでにＯＵＴ端子の
浮遊容量とＭＯＳトランジスタ（２）の電流駆動能力と
ＩＮの立ｔかり波形等で決まる一定の遅延時間ｔ１を要
する。一方。
プリチャージ期間中に電源電圧がＶＤＤ（ハ）にｔ昇し
たとすると、φｐのレベルがＶＤＤ（ハ）にｔ昇するの
でＯＵＴのプリチャージレベルもＶＤＤ（ＩＩ） −Ｖ
ＴからＶＤＤ（ロ）−ＶＴ までｔ昇する。その後、電
源電圧がＶＤＤ（ト）にもどり、φｐのレベルがＶＤＤ
向にもどった場合でもＣ）ＵＴのプリチャージレベルは
ＶＤＤ（財）−ＶＴ のレベルに保持されている。つづ
いての回路動作において、ＩＮが立ちｔかりＯＵＴを放
電する詩、低いレベルＶＤＤ（Ｌ）で高いプリチャージ
レベルＶＤＤ （Ｅｌ）−ＶＴを放電しなければならず
、第２図に示す様に正常動作時の１１に比して大きな遅
延時間ｔ！を要することになり回路動作が遅れる。
たとすると、φｐのレベルがＶＤＤ（ハ）にｔ昇するの
でＯＵＴのプリチャージレベルもＶＤＤ（ＩＩ） −Ｖ
ＴからＶＤＤ（ロ）−ＶＴ までｔ昇する。その後、電
源電圧がＶＤＤ（ト）にもどり、φｐのレベルがＶＤＤ
向にもどった場合でもＣ）ＵＴのプリチャージレベルは
ＶＤＤ（財）−ＶＴ のレベルに保持されている。つづ
いての回路動作において、ＩＮが立ちｔかりＯＵＴを放
電する詩、低いレベルＶＤＤ（Ｌ）で高いプリチャージ
レベルＶＤＤ （Ｅｌ）−ＶＴを放電しなければならず
、第２図に示す様に正常動作時の１１に比して大きな遅
延時間ｔ！を要することになり回路動作が遅れる。
以を述べた様に、従来の回路ではプリチャージ期間中に
電源電圧のＬ昇があり、もとにもどった場合でも回路動
作が遅れるという欠点があった。
電源電圧のＬ昇があり、もとにもどった場合でも回路動
作が遅れるという欠点があった。
この発明はｔ記の様な従来のものの欠点を除去するため
になされたもので、 ＯＵＴの端子にリークパスを設け
ることでプリチャージレベルが電源電圧の変動に追随し
て変化し９回路動作時の電圧に応じたレベルを保つ様に
構成し、電源電圧に変動があった場合でも回路動作が過
度の遅延なく正常に行なわ１しる半導体装置を提供する
ことを目的としている。
になされたもので、 ＯＵＴの端子にリークパスを設け
ることでプリチャージレベルが電源電圧の変動に追随し
て変化し９回路動作時の電圧に応じたレベルを保つ様に
構成し、電源電圧に変動があった場合でも回路動作が過
度の遅延なく正常に行なわ１しる半導体装置を提供する
ことを目的としている。
以下、この発明の一実施例を図について説明する。
第８図において、 （１） 、 （２）は第１図同様、
プッシュプル型のダイナミック回路を構成するエン／１
ンスメント型ＭＯ８）、ランジスタで、（１ω）はＯＵ
Ｔの端子とグラウンド間に設けられたリークパス回路で
（３）はφｐをゲートに印加するエン／１ンスメント型
Ｍｏｓ ）ランジスタ、（４）はＭｏｓ ）、ランジス
タ（１）のオン抵抗に比して８倍程度以りの大きさを持
つ抵抗体である。
プッシュプル型のダイナミック回路を構成するエン／１
ンスメント型ＭＯ８）、ランジスタで、（１ω）はＯＵ
Ｔの端子とグラウンド間に設けられたリークパス回路で
（３）はφｐをゲートに印加するエン／１ンスメント型
Ｍｏｓ ）ランジスタ、（４）はＭｏｓ ）、ランジス
タ（１）のオン抵抗に比して８倍程度以りの大きさを持
つ抵抗体である。
以下で第４図をもとに本発明の回路動作を説明する。こ
こでは、従来回路の説明と同様にプリチャージ期間中に
一度電源電圧のＬ昇があり再びもとにもどった場合の回
路動作を示している。第８図に示す回路では、プリチャ
ージ期間中にはＭＯＳトランジスタ（３）は導通してお
り抵抗を介してのり−クパスが形成されているために、
−変電圧り昇があり、 Ｃ）ＵＴ端子のプリチャージレ
ベルがｔ昇しても、再び電圧がもとにもどればリークパ
ス（ロ））の働きで、その時の電圧に応じたプリチャー
ジレベルまでもどり、その後ＩＮが立ち虹がりＯＵＴが
放電されるまでの時間はｔｌとなり、電圧変動がない場
合と等しくなる。
こでは、従来回路の説明と同様にプリチャージ期間中に
一度電源電圧のＬ昇があり再びもとにもどった場合の回
路動作を示している。第８図に示す回路では、プリチャ
ージ期間中にはＭＯＳトランジスタ（３）は導通してお
り抵抗を介してのり−クパスが形成されているために、
−変電圧り昇があり、 Ｃ）ＵＴ端子のプリチャージレ
ベルがｔ昇しても、再び電圧がもとにもどればリークパ
ス（ロ））の働きで、その時の電圧に応じたプリチャー
ジレベルまでもどり、その後ＩＮが立ち虹がりＯＵＴが
放電されるまでの時間はｔｌとなり、電圧変動がない場
合と等しくなる。
Ｌ記実施例では、リークパス回路αω）をエンハンスメ
ント型ＭＯＳトランジスタ（３〕と抵抗（４）で構成し
た例を示したが、第６図に示す様に、エンハンスメント
型ＭＯ８トランジスタ（３）とＭ０８ ）ランジスタ（
１）に比べて電流駆動能力が１／８程度以下のＭＯＳト
ランジスタ（５）で構成してもよい。第６図では。
ント型ＭＯＳトランジスタ（３〕と抵抗（４）で構成し
た例を示したが、第６図に示す様に、エンハンスメント
型ＭＯ８トランジスタ（３）とＭ０８ ）ランジスタ（
１）に比べて電流駆動能力が１／８程度以下のＭＯＳト
ランジスタ（５）で構成してもよい。第６図では。
ＭＯＳトランジスタ（５）のゲートに電源電圧ＶＤＤを
与えている例を示しているが、（５）のトランジスタは
導通さえしていればよくそのゲートに加える電圧は任意
であることは言うまでもない。また、他の実施例として
は、第６図に示す様にＭＯＳ ）ランジスタ（１）に比
して８倍程度以ｔのオン抵抗を持つ幼８トランジスタ（
６）のみで構成してもよく、第７図の様に抵抗体に）の
みで構成してもその効果は変わらない。
与えている例を示しているが、（５）のトランジスタは
導通さえしていればよくそのゲートに加える電圧は任意
であることは言うまでもない。また、他の実施例として
は、第６図に示す様にＭＯＳ ）ランジスタ（１）に比
して８倍程度以ｔのオン抵抗を持つ幼８トランジスタ（
６）のみで構成してもよく、第７図の様に抵抗体に）の
みで構成してもその効果は変わらない。
また１回路動作の詳細は省くがｔ記のリークパス回路０
■）を他め具体的なダイナミック回路に応用した例を第
８図、第９図、第１０図に示す、（２（）。
■）を他め具体的なダイナミック回路に応用した例を第
８図、第９図、第１０図に示す、（２（）。
（２−２）、（７） 、（８） 、（９） 、（１０、
（ＩＪ 、ＯＪ 、０３ 、Ｑ４ 、Ｑｆ９ 、α力。
（ＩＪ 、ＯＪ 、０３ 、Ｑ４ 、Ｑｆ９ 、α力。
（至）、 Ｑｌ 、（１）はエンハンスメント型ＭＯ８
）うνジスタで、（至）、Ｑυは茹８容量である。
）うνジスタで、（至）、Ｑυは茹８容量である。
以ｔの様に、この発明によればプリチャージ期間中にプ
リチャージされる端子にリークパスを設けたことでプリ
チャージレベルが電源電圧の変動に追随して変化するこ
とを可能にするので、電源電圧の変動、特にプリチャー
ジ期間の一時的な電圧のｔ昇があった場合でも１回路動
作が過度に遅延することなく正常に行なわれる様になる
。
リチャージされる端子にリークパスを設けたことでプリ
チャージレベルが電源電圧の変動に追随して変化するこ
とを可能にするので、電源電圧の変動、特にプリチャー
ジ期間の一時的な電圧のｔ昇があった場合でも１回路動
作が過度に遅延することなく正常に行なわれる様になる
。
第１図は従来のプッシュプル型ダイナミック回路、第２
図は電源電圧の変動があった場合の第１図に示した回路
の動作を説明する波形図、第８図は本発明の一実施例に
よるり−クパス回路を示す図、第４図は本発明の回路動
作を示す波形図、第５図、第６図、叱７図は本発明の他
の実施例を示す図、第８図、第９図、第１０図は本発明
のリークパス回路をＭＯＢダイナミック回路に応用した
例を示す図である。 （１）、 （２）Ｉ （２−１） 、 （２−２） 、
（３）ｔ （５）、 （６）、 （７Ｌ （８）。 （９） ＃ （１０ｅα］）、 Ｕ、 （ＩＬ （１４
，（ＩＬ （１７）、 ＃、 （ｌｉｅ、 Ｈ−・・エ
ンハンスメント型ＭＯ８）ランジスタ＊ （４） ｅ
＠・・・抵抗、（ト）、＠心・・・ＭＯ８容量、（１■
）・・・リークパス回路化 理 人 葛 野 信
− 第１図 第２図 １２３− 第３図 第５１２１ ”ｔＸｏ−一一−″ 第４図 第７図 第８図
図は電源電圧の変動があった場合の第１図に示した回路
の動作を説明する波形図、第８図は本発明の一実施例に
よるり−クパス回路を示す図、第４図は本発明の回路動
作を示す波形図、第５図、第６図、叱７図は本発明の他
の実施例を示す図、第８図、第９図、第１０図は本発明
のリークパス回路をＭＯＢダイナミック回路に応用した
例を示す図である。 （１）、 （２）Ｉ （２−１） 、 （２−２） 、
（３）ｔ （５）、 （６）、 （７Ｌ （８）。 （９） ＃ （１０ｅα］）、 Ｕ、 （ＩＬ （１４
，（ＩＬ （１７）、 ＃、 （ｌｉｅ、 Ｈ−・・エ
ンハンスメント型ＭＯ８）ランジスタ＊ （４） ｅ
＠・・・抵抗、（ト）、＠心・・・ＭＯ８容量、（１■
）・・・リークパス回路化 理 人 葛 野 信
− 第１図 第２図 １２３− 第３図 第５１２１ ”ｔＸｏ−一一−″ 第４図 第７図 第８図
Claims (5)
- （１）プリチャージ端子とグラウンド間にリークノ＜ス
回路を設けたことを特徴とするダイナミック型半導体装
置。 - （２）リークパス回路がエンハンスメント型トランジス
タと抵抗から構成されている特許請求の範囲、 第１項
記載のダイナミック型半導体装置。 - （３）リークパス回路がエンハンスメント型トランジス
タ１個で構成されている特許請求の範囲第１項記載のダ
イナミック型半導体装置。 - （４）リークパス回路がエンハンスメント型トランジス
タ複数個で構成されている特許請求の範囲第１項記載の
ダイナミック型半導体装ＩＩ。 - （５）リークパス回路が抵抗体のみで構成されて０る特
許請求の範囲第１項記載のダイナミック半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181004A JPS5970022A (ja) | 1982-10-13 | 1982-10-13 | ダイナミツク型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181004A JPS5970022A (ja) | 1982-10-13 | 1982-10-13 | ダイナミツク型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5970022A true JPS5970022A (ja) | 1984-04-20 |
Family
ID=16093048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57181004A Pending JPS5970022A (ja) | 1982-10-13 | 1982-10-13 | ダイナミツク型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5970022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136318A (ja) * | 1984-12-04 | 1986-06-24 | クセルト セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオーニ・エツセ・ピー・アー | Ｍｏｓ集積部品用バス予備充電回路 |
-
1982
- 1982-10-13 JP JP57181004A patent/JPS5970022A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136318A (ja) * | 1984-12-04 | 1986-06-24 | クセルト セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオーニ・エツセ・ピー・アー | Ｍｏｓ集積部品用バス予備充電回路 |
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