JPS61136318A - Ｍｏｓ集積部品用バス予備充電回路 - Google Patents
Ｍｏｓ集積部品用バス予備充電回路Info
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- JPS61136318A JPS61136318A JP60268410A JP26841085A JPS61136318A JP S61136318 A JPS61136318 A JP S61136318A JP 60268410 A JP60268410 A JP 60268410A JP 26841085 A JP26841085 A JP 26841085A JP S61136318 A JPS61136318 A JP S61136318A
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- Japan
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- mos
- circuit
- bus
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ）ランジスタで形成された負荷回路に関
するものであり、特にＭＯＳ集積回路のバスの予備充電
に適している。
するものであり、特にＭＯＳ集積回路のバスの予備充電
に適している。
従来の技術
ＭＯＳ技術の集積回路のバスとしては、第１ＩＩに示す
ような優先論理レベル型の構成が公知である。
ような優先論理レベル型の構成が公知である。
バス物理線はＢＢで表わされ、論理出力レベルＶ＠ｌ？
を供給する０Ｍ０５）ランジスタＴＬは負荷として使用
され、ドレインで電源電圧Ｖｌｌを受ける。
を供給する０Ｍ０５）ランジスタＴＬは負荷として使用
され、ドレインで電源電圧Ｖｌｌを受ける。
ＴＬのソースはバスＢＨに接続されている。ゲートは以
後ノードＮＢの「予備充電信号」と呼ぶ論理信号Ｖ、を
受ける。この論理信号Ｖ、はトランジスタＴＬを導通状
態にプリセットする。すなわち、論理信号Ｖ、はバスの
電圧を非優勢論理レベルにプリセットする。
後ノードＮＢの「予備充電信号」と呼ぶ論理信号Ｖ、を
受ける。この論理信号Ｖ、はトランジスタＴＬを導通状
態にプリセットする。すなわち、論理信号Ｖ、はバスの
電圧を非優勢論理レベルにプリセットする。
ここで説明している非限定的な例では、非優勢論理レベ
ルは「１」である、ＴＡＧ、ＴＡ２． −・・・−・・
−・−・ＴＡＮはＭｏ５技術で作られたＮ個のトランジ
スタであり、バスＢＨの論理信号転送をイネーブルする
。上記トランジスタはドレインがバスＢＨに接続されて
おり、対応するゲートでイネーブル信号ｖｌ ＋ Ｖ
ｌ＋’−・−−−−−’−ＶＷを受ける。イネーブル信
号Ｖ ｒ ｌＶ ｚ、’−”−”−Ｖ ｗは対応するト
ランジスタと導通状態にプリセットする。
ルは「１」である、ＴＡＧ、ＴＡ２． −・・・−・・
−・−・ＴＡＮはＭｏ５技術で作られたＮ個のトランジ
スタであり、バスＢＨの論理信号転送をイネーブルする
。上記トランジスタはドレインがバスＢＨに接続されて
おり、対応するゲートでイネーブル信号ｖｌ ＋ Ｖ
ｌ＋’−・−−−−−’−ＶＷを受ける。イネーブル信
号Ｖ ｒ ｌＶ ｚ、’−”−”−Ｖ ｗは対応するト
ランジスタと導通状態にプリセットする。
ＴＩ、Ｔ２ ・−・・・ＴＮはＭｏ５技術で形成され
た他のＮ個のトランジスタであり、対応するゲートに加
えられた論理信号Ａ、 Ｂ、 −−−−−・Ｎを対応
するイネーブル・トランジスタＴＡＩ、・・・−・−・
・ＴＡＮのソースに接続された対応するドレインに転送
する。トランジスタＴｉ、Ｔ２． −・−・ＴＮのソー
スは接地されている。
た他のＮ個のトランジスタであり、対応するゲートに加
えられた論理信号Ａ、 Ｂ、 −−−−−・Ｎを対応
するイネーブル・トランジスタＴＡＩ、・・・−・−・
・ＴＡＮのソースに接続された対応するドレインに転送
する。トランジスタＴｉ、Ｔ２． −・−・ＴＮのソー
スは接地されている。
トランジスタＴＬを導通状態にプリセットする予備充電
信号Ｖ、がアクティブである時間内は、第１図の回路は
次の論理関数を実行する。
信号Ｖ、がアクティブである時間内は、第１図の回路は
次の論理関数を実行する。
Ｖｌｌｌ＋？ ＝（Ｖｔ申＾） ＋ （Ｖｓｍ８）
＋ −−−−＋ （Ｖｌｌｌｌｌｌ）ここで記号＊は
論理ＡＮＤを表わし、記号十ば論理ＯＲを表わす。
＋ −−−−＋ （Ｖｌｌｌｌｌｌ）ここで記号＊は
論理ＡＮＤを表わし、記号十ば論理ＯＲを表わす。
補数値は第１図の回路の本質的な反転構造によって決定
される。各トランジスタのゲートとドレインとの間で位
相、従って論理レベルの反転が行われるからである。
される。各トランジスタのゲートとドレインとの間で位
相、従って論理レベルの反転が行われるからである。
信号Ａ、 −・−＝Ｎの中の１つが優勢論理レベルに変
れば、第１図の回路の対応する分枝が犀通し、−トラン
ジスタＴＬも導通する。バスＢＢの電圧ｖ■！も優勢電
圧レベルに変る。
れば、第１図の回路の対応する分枝が犀通し、−トラン
ジスタＴＬも導通する。バスＢＢの電圧ｖ■！も優勢電
圧レベルに変る。
第１図の非限定的でない例では、すべてのトランジスタ
はｎチャンネルＭＯ３）４ンジスタである。
はｎチャンネルＭＯ３）４ンジスタである。
公知の回路ではＴＬはエンハンスメントＭＯＳトランジ
スタである。このような型のトランジスタはこの場合に
使うのに適していないデプレソシッンＭＯ３）ランジス
タに比べてスイッチング速度が早く、消費電力が少ない
からである。
スタである。このような型のトランジスタはこの場合に
使うのに適していないデプレソシッンＭＯ３）ランジス
タに比べてスイッチング速度が早く、消費電力が少ない
からである。
しかしエンハンスメントＭｏＳトランジスタでは、その
閾値電圧ｖｓｓｔに等しいゲート／ソース電圧降下が生
じるｍＶ＠２１はトランジスタの製造プロセスによって
左右され、その最小値は約０．８−１．２ Ｖに等しい
。
閾値電圧ｖｓｓｔに等しいゲート／ソース電圧降下が生
じるｍＶ＠２１はトランジスタの製造プロセスによって
左右され、その最小値は約０．８−１．２ Ｖに等しい
。
この閾値電圧ｖａｓｔによってバスＢＢの電圧振幅は小
さくするａ Ｖ＠Ｉｔ ” Ｖ＠ａ−Ｖ＠Ｉ？の関係が
成り立つからである。したがって閾値電圧ｖ番□によっ
て、バスＢＨの高論理レベルの雑音耐力が低下する。こ
の雑音耐力はＶ＠ｌ？ −Ｖｓｍの場合に最大となる。
さくするａ Ｖ＠Ｉｔ ” Ｖ＠ａ−Ｖ＠Ｉ？の関係が
成り立つからである。したがって閾値電圧ｖ番□によっ
て、バスＢＨの高論理レベルの雑音耐力が低下する。こ
の雑音耐力はＶ＠ｌ？ −Ｖｓｍの場合に最大となる。
このようにすることはＴＬがデプレッシタンＭＯ５）ラ
ンジスタの場合は可能である。
ンジスタの場合は可能である。
雑音耐力低下という犠牲を払う、て高速、低消費電力を
実現している。
実現している。
発明の構成と実施例
本発明では、第１図の回路を第２図に示すように変形す
る。トランジスタＴＬは２つの並列なＭｏ５）ランジス
タ、すなわちエンハンスメント型のＴＬＩとデプレ７シ
ッッ型のＴＬ２に置き換えられる。
る。トランジスタＴＬは２つの並列なＭｏ５）ランジス
タ、すなわちエンハンスメント型のＴＬＩとデプレ７シ
ッッ型のＴＬ２に置き換えられる。
ＴＬＩとＴＬ２のドレインは電圧源Ｖｍｌに、ソースは
バスＢＢに、ゲートは予備充電電圧ｖｔに接続される。
バスＢＢに、ゲートは予備充電電圧ｖｔに接続される。
したがって、’／＋ｗｔ ”Ｖｏｗを維持するデプレソ
シッンＭＯ３）ランジスタの存在により雑音耐力の利点
が得られる。ドレイン電流は殆どエンハンスメントＭＯ
Ｓトランジスタに流れるようにされるので、高速と低消
費電力の利点も得られる。更に詳しく述べれば、両方の
トランジスタ型のドレ。
シッンＭＯ３）ランジスタの存在により雑音耐力の利点
が得られる。ドレイン電流は殆どエンハンスメントＭＯ
Ｓトランジスタに流れるようにされるので、高速と低消
費電力の利点も得られる。更に詳しく述べれば、両方の
トランジスタ型のドレ。
イン電流は比に−Ｗ／Ｌによってきまる。但し、ＷとＬ
はそれぞれチャンネルの暢と長さである。
はそれぞれチャンネルの暢と長さである。
したがってデプレフシ四フＭＯ３Ｉ−ランジスタの物理
的寸法を小さいままとし、上記電流が殆どエンハンスメ
ント、トランジスタＴＬ１ｔ−ｉ１って流れるようにエ
ンハンスメントＭＯＳトランジスタＴＬＩの物理的寸法
を所望のドレイン電流に比例させる。
的寸法を小さいままとし、上記電流が殆どエンハンスメ
ント、トランジスタＴＬ１ｔ−ｉ１って流れるようにエ
ンハンスメントＭＯＳトランジスタＴＬＩの物理的寸法
を所望のドレイン電流に比例させる。
今述べた実施例に対し本発明の範囲を逸脱することなく
変形や変更を加えることができる。
変形や変更を加えることができる。
第１図はＭＯ３技術で形成された集積回路の公知のバス
構成を示し、第２図は本発明による構成を示す。 符号の説明 ＴＬｌ−・−・・〜・−エンハンスメント型ＭｏＳトラ
ンジスタ、 Ｔｌ２ ・・−デプレソシッン型
ＭＯＳトランジスタ、 ＴＡｌ、ＴＡ２ ・・
−・−−ｍ−−・ＴＡＮ−・・イネーブル用ＭＯ５）ラ
ンジスタ、Ｔｌ、Ｔ２ −・−・・ＴＮ ・−・・−Ｍ
ＯＳトランジスタ、ＢＢ ・・−・−バス。 代理人の氏名 川原１）−穂 Ｖ口Ｄ Ｆ＋６．４ １″ＩＧ、２
構成を示し、第２図は本発明による構成を示す。 符号の説明 ＴＬｌ−・−・・〜・−エンハンスメント型ＭｏＳトラ
ンジスタ、 Ｔｌ２ ・・−デプレソシッン型
ＭＯＳトランジスタ、 ＴＡｌ、ＴＡ２ ・・
−・−−ｍ−−・ＴＡＮ−・・イネーブル用ＭＯ５）ラ
ンジスタ、Ｔｌ、Ｔ２ −・−・・ＴＮ ・−・・−Ｍ
ＯＳトランジスタ、ＢＢ ・・−・−バス。 代理人の氏名 川原１）−穂 Ｖ口Ｄ Ｆ＋６．４ １″ＩＧ、２
Claims (2)
- （１）ＭＯＳ集積回路のバスに論理信号（Ａ、Ｂ、・・
・・・・・・・・Ｎ）を転送するため、ともにＭＯＳト
ランジスタ（Ｔ１、ＴＡ１；Ｔ２、ＴＡ２；・・・・・
・・ＴＮ、ＴＡＮ）で作られた負荷回路と駆動回路を含
むＭＯＳ集積回路バスの予備充電回路に於いて、上記負
荷回路は並列接続されたエンハンスメントＭＯＳトラン
ジスタ（ＴＬ１）とデプレッションＭＯＳトランジスタ
（ＴＬ２）を含む事を特徴とするＭＯＳ集積回路バスの
予備充電回路。 - （２）上記デプレッションＭＯＳトランジスタ（ＴＬ２
）の物理的寸法は小さく保ち、上記エンハンスメントＭ
ＯＳトランジスタ（ＴＬ１）の物理的寸法は上記負荷回
路を流れる電流値に比例させ、その結果上記電流が殆ど
上記エンハンスメント・トランジスタに流入するように
した事を特徴とする特許請求の範囲第１項記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT68199/84A IT1180149B (it) | 1984-12-04 | 1984-12-04 | Circuito per la precarica di bus per componenti integrati in tecnologia mos |
| IT68199-A/84 | 1984-12-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61136318A true JPS61136318A (ja) | 1986-06-24 |
Family
ID=11308449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268410A Pending JPS61136318A (ja) | 1984-12-04 | 1985-11-30 | Ｍｏｓ集積部品用バス予備充電回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0188709A1 (ja) |
| JP (1) | JPS61136318A (ja) |
| IT (1) | IT1180149B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003241235A1 (en) * | 2002-05-28 | 2003-12-12 | Igor Anatolievich Abrosimov | Pull up for high speed structures |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102660A (en) * | 1977-02-21 | 1978-09-07 | Hitachi Ltd | Push pull buffer circuit |
| JPS5970022A (ja) * | 1982-10-13 | 1984-04-20 | Mitsubishi Electric Corp | ダイナミツク型半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522156A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Push-pull buffer circuit |
| US4489246A (en) * | 1980-12-24 | 1984-12-18 | Fujitsu Limited | Field effect transistor logic circuit having high operating speed and low power consumption |
-
1984
- 1984-12-04 IT IT68199/84A patent/IT1180149B/it active
-
1985
- 1985-11-30 JP JP60268410A patent/JPS61136318A/ja active Pending
- 1985-12-02 EP EP85115264A patent/EP0188709A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102660A (en) * | 1977-02-21 | 1978-09-07 | Hitachi Ltd | Push pull buffer circuit |
| JPS5970022A (ja) * | 1982-10-13 | 1984-04-20 | Mitsubishi Electric Corp | ダイナミツク型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0188709A1 (en) | 1986-07-30 |
| IT1180149B (it) | 1987-09-23 |
| IT8468199A1 (it) | 1986-06-04 |
| IT8468199A0 (it) | 1984-12-04 |
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