KR930002078Y1 - 씨모오스 출력 전위를 갖는 엔모오스 출력회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 엔모오스 출력 회로도.
제2도는 본 고안에 따른 엔모오스 출력 회로도.
제3도는 본 고안에 따른 /CAS'신호 발생회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 28∼37 : 엔모오스 트랜지스터 3 : 출력 버퍼
4 : 출력 드라이부 5 : 출력 패드
3a, 3b, 6∼19, 102∼105 : 인버터 20∼23, 106 : 캐패시터
38 : 부우스팅 콘트롤 회로 39 : 양방향 부우스팅 회로
40a, 40b : 컷-오프 회로 101 : /CS 또는 /CAS패드
107 : 익스클루시브 오아게이트
본 고안은 논리소자 집적회로의 엔모오스 출력회로(Output Driver Circuit)에 관한 것으로 특히 엔모오스의 데이타 '하이'출력 전위 VOH를 씨모오스 출력 레벨인 VDD로 유지시키는데 적당하도록한 엔모오스 출력 회로에 관한 것이다.
종래의 엔모오스 출력회로는 제1도에 도시된 바와 같이 풀-업 엔모오스 트랜지스터(1) 하나와 풀-다운 엔모오스 트랜지스터(2) 하나 및 출력 드라이버(4)의 입력인 씨모오스 출력 버퍼(3)로 구성된다.
단 씨모오스 출력버퍼(1)의 출력인 노드(Node) A와 B의 논리 "1"의 전위는 씨모오스 출력 전위의 VDD를 갖는 형태의 씨모오스 출력버퍼를 갖는다.
상기 회로의 동작상태를 설명하면, 엔모오스 트랜지스터(1)와 엔모오스 트랜지스터(3)로 구성된 엔모오스 출력 드라이버(4)의 입력(A, B)중에서 입력 A(엔모오스 트랜지스터(1)의 게이트 입력)가 논리 '1'이고 입력 B(엔모오스 트랜지스터(2)의 게이트 입력)가 논리 '0'인 경우 엔모오스 출력 드라이버(4)의 출력은 논리 '1' 신호가 된다.
반대로 입력 A가 논리 '0'이고 입력 B가 논리 '1'인 경우는 엔모오스 출력 드라이버(4)의 출력은 논리 '0' 신호가 된다.
그런데 상기와 같은 종래의 엔모오스 출력 드라이버는 엔모오스 트랜지스터(1)의 문턱전압(Threshold Vorlage : VT)의 영향으로 출력패드(PAD)(5)에서의 전위가 데이타 '1'인 경우 VDD가 아닌 VDD-VT가 되며 속도가 떨어지는 문제점이 있고 또한 이를 보상하기 위한 방법이 제시되긴 했으나 레이아웃 사이즈가 커지는 문제점이 있고 데이타가 '0'인 경우에는 속도가 떨어지는 문제점이 있었다.
본 고안은 이러한 단점을 해결하기 위해 안출된 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
먼저 제2도에서 그 구성을 보면, 출력 버퍼부(3)와 엔모오스 트랜지스터(1)와 엔모오스 트랜지스터(2)로 구성된 출력 드라이버부(4)로 구성된 출력회로에 있어서 캐패시터(20, 21) 피모오스 트랜지스터(26, 27) 씨모오스 인버터(8∼10)로 구성되는 부우스팅콘트롤 회로(38)와 엔모오스 트랜지스터(32∼35) 씨모오스 인버터(11, 14, 15) 캐패시터(22, 23)로 구성된 양방향 부우스팅회로(39)와, 피모오스 트랜지스터(24)(25) 씨모오스 인버터(7)(3) 엔모오스 트랜지스터(28)(29)로 구성되는 컷-오프 회로(40a, 40b)가 연결되어 있는 구성이다.
이를 좀더 상세히 설명하면 출력 버퍼(3)의 2개의 출력은 인버터(6, 12)를 각각 통해 피모오스 트랜지스터(26, 27)의 게이트와 연결되는 동시에 피모오스 트랜지스터(26, 27)의 드레인 및 소오스와 인버터(7, 13)의 입력단에 공통연결되고 피모오스 트랜지스터(26, 27)의 소오스와 드레인 접속점은 인버터(8)를 통해 일측이 접지된 캐패시터(20)와 인버터(9)의 입력에 동시 연결되고 인버터(9)의 출력은 일측이 접지된 캐패시터(21)와 인버터(10)의 입력에 동시 연결되고 인버터(10)의 출력은 인버터(17∼19)의 입력으로 인가되며 인버터(17)의 출력은 엔모오스 트랜지스터(29)의 게이트와 연결되고 인버터(19)의 출력은 엔모오스 트랜지스터(31)의 게이트와 연결되고 인버터(18)의 출력은 엔모오스 트랜지스터(32)의 소오스와 엔모오스 트랜지스터(34, 35)의 드레인과 인버터(15)의 입력에 공통 연결되고 인버터(15)의 출력은 엔모오스 트랜지스터(33)를 통해 엔모오스 트랜지스터(32)의 드레인과 캐패시터(22)의 일측에 공통 연결되고 엔모오스 트랜지스터(32)의 게이트는 인버터(16)의 출력과 연결되며 인버터(16)이 입력은 엔모오스 트랜지스터(33, 2)의 게이트와 소오스단이 접지된 엔모오스 트랜지스터(37)의 드레인 및 캐패시터(23)와 엔모오스 트랜지스터(30)의 소오스에 공통 연결되고 엔모오스 트랜지스터(2)의 드레인과 엔모오스 트랜지스터(1)의 소오스와 접속점을 출력패드(5)와 연결되고 엔모오스 트랜지스터(1)의 드레인은 전원(VDD)과 연결되며 엔모오스 트랜지스터(1)의 게이트는 엔모오스 트랜지스터(36)를 통해 접지되는 동시에 엔모오스 트랜지스터(28)의 소오스와 캐패시터(22) 인버터(14)의 입력과 엔모오스 트랜지스터(34)의 게이트에 동시 연결되고 인버터(14)의 출력은 엔모오스 트랜지스터(35)의 게이트와 연결되고 엔모오스 트랜지스터(35)의 소오스는 인버터(11)의 출력과 캐패시터(23)에 동시 연결되고 인버터(11)의 입력은 엔모오스 트랜지스터(34)의 소오스와 연결되고 엔모오스 트랜지스터(28)의 게이트는 엔모오스 트랜지스터(29)를 통해서는 접지되고 피모오스 트랜지스터(24)를 통해서는 전원(VDD)과 연결되며 피모오스 트랜지스터(24)의 게이트에는 인버터(7)의 출력이 연결되고 엔모오스 트랜지스터(30)의 게이트는 엔모오스 트랜지스터(31)를 통해서는 접지되고 피모오스 트랜지스터(25)를 통해서는 전원(VDD)과 연결되며 피모오스 트랜지스터(25)의 게이트에는 인버터(13)의 출력이 인가되며 엔모오스 트랜지스터(36, 37)의 게이트에는 /CAS'신호가 각각 인가되는 구성이다.
여기서 /CAS'신호를 얻어내는 과정을 보면 /CS 또는 /CAS 패스(101)의 출력신호가 인버터(102)와 인버터(103)의 직렬 구성을 통해 익스클루시브 오아게이트(107)로 인가되는 동시에 인버터(104)의 입력으로 인가되고 인버터(104)의 출력은 일측이 접지된 캐패시터(106)와 인버터(105)의 입력에 동시 연결되고 인버터(105)의 출력은 익스클루시브 오아게이트(107)의 다른측 입력으로 인가되며 익스클루시브 오아게이트(107)의 출력단에서 /CAS' 신호를 출력하고 이 /CAS'신호가 엔모오스 트랜지스터(36, 37)의 게이트로 인가된다.
상기 구성회로의 동작상태를 설명하면 먼저 출력 패드(5)로의 출력이 1인 경우는 캐패시터(22) 엔모오스 트랜지스터(32) 인버터(18)에 의해 엔모오스 출력 드라이버부(4)의 엔모오스 트랜지스터(1) 게이트 전압이 2VDD-V까지 인가된다. 이때 인버터(7) 피모오스 트랜지스터(24), 엔모오스 트랜지스터(28, 29)에 의한 컷-오프 회로(40a)에 의해 부우스팅된 전하는 보존이 되며 엔모오스 트랜지스터(35) 인버터(14) 캐패시터(23)에 의해서 엔모오스 트랜지스터(2)가 네가티브 부우스팅(Boosting) 된다.
이를 좀더 상세히 설명하면 출력버퍼(3)내의 인버터(3a)의 입력은 논리 '1'이고 인버터(3b)의 입력이 논리 '0'이므로 인버터(3a)의 출력(A)은 논리 '0'인버터(3b)의 출력(B)은 논리 '1'이 된다.
따라서 각 출력버퍼(3)의 출력(A, B)은 인버터(6, 12)를 각각 거쳐 논리 '1', 논리 '0'로 상태로 각각 반전되어 피모오스 트랜지스터(27, 26)의 각게이트와 인버터(7, 13)의 각 입력 및 엔모오스 트랜지스터(28, 30)의 드레인과 연결된다.
그러므로 피모오스 트랜지스터(26)는 '온'되고 피모오스 트랜지스터(27)는 '오프'되고 또 인버터(7)의 출력이 논리 '0'이므로 피모오스 트랜지스터(24)가 온되어 엔모오스 트랜지스터(28)도 '온'되어 캐패시터(22)에는 전원이 충전되고 (이때 엔모오스 트랜지스터(1)의 게이트로 인가되는 전원은 엔모오스 트랜지스터(1)를 '온'시키기에는 부족한 전원이므로 엔모오스 트랜지스터는 도통되지 않고 있다).
그리고 이때 인버터(12)의 출력(O)은 인버터(13)를 통해 반전되어 '1'상태로 피모오스 트랜지스터(25)의 게이트로 인가되므로 피모오스 트랜지스터(25)와 엔모오스 트랜지스터(30, 31)가 '오프'되어 엔모오스 트랜지스터(2, 33)의 게이트와 인버터(16)의 입력에 '0' 전위가 인가되어 엔모오스 트랜지스터(2, 23)가 '오프'되고 인버터(16)의 출력은 '1'상태로 반전되어 엔모오스 트랜지스터(32)의 게이트로 인가되므로 엔모오스 트랜지스터(32)는 '온'된 상태이다.
그리고 피모오스 트랜지스터(26)가 '온'이고 피모오스 트랜지스터(27)는 '오프'이므로 피모오스 트랜지스터(26)의 출력은 '하이'(1) 상태로 인버터(8) 캐패시터(20)와 인버터(9) 캐패시터(21)와 인버터(10)를 순차거쳐 지연되고 반전되어 출력되고 상기 인버터(10)의 출력('0'상태)은 인버터(17)를 통해 반전되어 '1'상태로 엔모오스 트랜지스터(29)의 게이트로 인가되어 엔모오스 트랜지스터(29)를 도통시키므로 엔모오스 트랜지스터(28)가 '오프'되어 엔모오스 트랜지스터(28)를 통해 캐패시터(22)에 충전되는 전원은 차단되고 또 인버터(10)의 출력('0'상태)은 인버터(18)를 통해 반전되어 '1'상태로 엔모오스 트랜지스터(32)를 통해 캐패시터(22)에 충전(엔모오스 트랜지스터(28)를 통해 먼저 충전된 전원과 합해짐)된다.
따라서 엔모오스 트랜지스터(1)의 게이트 전압은 2VDD-Vt된다.
칩이 디스에이블 될 경우는 엔모오스 트랜지스터(36)의 게이트에 /CAS' 신호가 인가되어 엔모오스 트랜지스터(36)를 도통시켜 엔모오스 트랜지스터(1)의 게이트 전압을 바이패스시키므로 엔모오스 트랜지스터(1)가 '오프'되는 시간(Toff)을 줄일 수 있다.
출력이 논리 '0'인 경우도 상기와 같은 동작을 하게 된다.
따라서 본 고안은 작은 사이즈의 엔모오스 트랜지스터를 이용하여 출력 드라이버를 구성하여 씨모오스 출력 레벨을 얻을 수 있고 양방향 부우스팅 회로를 이용하므로서 풀-업, 풀-다운시의 라이징 타임과 폴링 타임을 빠르게 하므로서 스피드 및 '오프' 타임을 개선하는 효과가 있다.
Claims (1)
- 출력 버퍼(3)의 출력에 따라 엔모오스 출력 드라이버부(4)가 구동하여 출력을 얻어내는 엔모오스 출력 회로에 있어서, 상기 출력버퍼(3)의 출력(A, B)을 인버터(6, 12)를 통해 인가받아 양방향 부우스팅 회로(39)를 콘트롤하는 부우스팅 콘트롤 회로(38)와, 상기 부우스팅 콘트롤 회로(38)의 출력을 인버터(18)를 통해 인가받아 캐패시터(22, 23)에 각각 충전하여 엔모오스 출력 드라이브 회로(4)의 출력이 씨모오스출력 전위를 갖도록하는 양방향 부우스팅 회로(39)와, 초기에는 인버터(7, 13)를 통해 각각 인가되는 출력버터(3)의 출력(A, B)에 의해 동작제어되고 일정시간이 지난후에는 인버터(17, 19)를 통해 각각 인가되는 상기 부우스팅 콘트롤 회로(38)의 출력에 따라 동작 제어되어 부우스팅 회로(39)에 부우스팅된 전하를 보존하도록 하는 컷-오프회로(40a, 40b)와, /CAS' 신호를 게이트로 인가받으며 엔모오스 출력 드라이버부(4) 엔모오스 트랜지스터(1, 2)의 게이트와 연결되어 엔모오스 트랜지스터(1, 2)의 '오프'시간을 단축하여 출력의 라이징 타임과 폴링 타임의 스피드를 개선하는 엔모오스 트랜지스터(36, 37)를 포함하여 구성된 것을 특징으로 하는 씨모오스 출력 전위를 갖는 엔모오스 출력회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900006153U KR930002078Y1 (ko) | 1990-05-10 | 1990-05-10 | 씨모오스 출력 전위를 갖는 엔모오스 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900006153U KR930002078Y1 (ko) | 1990-05-10 | 1990-05-10 | 씨모오스 출력 전위를 갖는 엔모오스 출력회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910021181U KR910021181U (ko) | 1991-12-20 |
| KR930002078Y1 true KR930002078Y1 (ko) | 1993-04-24 |
Family
ID=19298586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019900006153U KR930002078Y1 (ko) | 1990-05-10 | 1990-05-10 | 씨모오스 출력 전위를 갖는 엔모오스 출력회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930002078Y1 (ko) |
-
1990
- 1990-05-10 KR KR2019900006153U patent/KR930002078Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910021181U (ko) | 1991-12-20 |
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