JPS59154691A

JPS59154691A - センス増幅回路

Info

Publication number: JPS59154691A
Application number: JP58029054A
Authority: JP
Inventors: Hideji Koike; 秀治小池
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-02-23
Filing date: 1983-02-23
Publication date: 1984-09-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体メモリ等に用いられるセンス増幅回路に
関する。

〔発明の技術的背景とその問題点〕

従来のセンス増幅回路を第１図に示す。

このセンス増幅１す」路１：ｉＮチーヤンネルの駆動Ｍ
ＯＳトランジスタＭ１．Ｍ２と、Ｐチャンネルの負荷Ｍ
Ｏ８）ランマスタＭ４．　Ｍ５と、負荷としてのＭＯＳ
トランジスマス３とにより構成されている。一対の入力
端子り、］）はそれぞ２”Ｌ駆動ＭＯＳトランジスタＭ
、　、　Ｍ２のゲートに接続されてトリ、一対の出力端
子Ｘ、Ｘはそれぞれ負荷ＭＯ８）ラン・マスタＭ５．　
Ｍ４のゲートに接続されている。負荷ＭＯ８）ランマス
タＭ４．Ｍ５のソースは共通接続され、基稈ｌ電′ｃｈ
λ■ＣＣに直接接続されている。駆動ＭＯＳトランジス
タＭ１．Ｍ２のソースは共通接点に１に接続され、負狗
としてのＭＯＳトランジスマス３を介して接地されでい
る。

このセンス増幅回路は、入力端子Ｉ）　、　Ｄの電位Ｖ
Ｄ、■１５の差により、駆動ＭＯ８）ランマスタＭ１゜
Ｍ２の駆動力にアンバランスを生じさせ、差動増幅する
ものである。そして、負荷ＭＯ８）ランマスタＭ、、Ｍ
５の抵抗は、それぞれのゲート電圧、化していく場合を
考えると、負荷ＭＯ８）ランマスタＭ５の抵抗は徐々に
高くなり、ＭＯ８’）ランマスタＭ５のしきい値ヲ■Ｔ
ＨＰとして、■〉■−１■、ＨＰ１　　となると負荷Ｍ
Ｏ８）ランＸ　　　　ＣＣマスタＭ５が遮断される。　　　　　　　　　　　　　
　　　　□このように、このセンス増幅回路では負荷Ｍ
ＯＳ　＋−ラン・マスタＭ４．　Ｍ５のソースが基準電
源Ｖ。０に固定されているため、電圧■工がＶ。Ｃｌｖ
Ｔ□（ＰＩ以上にならないと負荷ＭＯＳトランジスタＭ
５が遮断されないため、高速応答ができないという問題
があった。また負荷ＭＯＳトランジスタＭ４．　Ｍ５が
遮断されるのが遅いため、その間に貫通電流が流れてし
まい、全体の消費ｉＱ、流が大きくなるという問題も生
じていた。更に、メモリ回路では積出し時にデジットラ
インをブリ・チャージするが、第１図に示すセンス増幅
回路をメモリ回路に用いた場合には、この間、すなわち
デジットラインに接続されている入力端子り、Ｄがゾ＋
７チヤージされている間に貫通電流が流れてしまい、消
費電流が大きくなるという問題があった。

〔発明の目的〕

本発明は、上記事情を考慮してなされたもので、消費′
ｊｉｉ；流が少なく、高速動作するセンス増幅回路を提
供することを目的とする。

〔発明の顧１貴〕この目的を達成するために、本発明によるセンス増幅回
路は、駆動ＭＯ８）ランマスタのソース端子と基準電源
の間に負荷を挿入するとともに、負荷ＭＯＳトランジス
タのソース端子と基準ｆ（ｊ源の間にも負荷を挿入した
ことを特徴とする。

〔発明の実施例〕

以下、本発明を図示の実施例に基づいて説明する。本発
明の一実施例によるセンス増幅回路は、第２図に示すよ
うに、Ｎチャンネルの駆動ＭＯＳトランジスタＭ１．Ｍ
２と、Ｐチャンネルの負荷ＭＯ８）ランマスタＭ４２Ｍ
５と、駆動ＭＯ３）ランジスタＭ、、Ｍ２０ソースの共
通接点に１に負荷として接続されたＭＯＳ）ランマスタ
Ｍ３と、負荷ＭＯ８）ランマスタＭ４．　Ｍ５のソース
の共通接点に２に負荷として接続されたＭＯＳトランジ
スマス６とにより構成されている。一対の入力端子り。

□ Ｄはそれぞれ駆動ＭＯ８）ランマスタＭ１．Ｍ２の　　
　　　　１□ ゲートに接続されており、一対の出力端子Ｘ、Ｘｉ′１
″″″″−ｔＴｌ″Ｊ＋ＪｒＭＯ°ｈ５７）Ｚｌ馬・Ｍ
、Ｏｐ　　　　　。

−トに接続されている。　　　　　　　　　　　　　　
　　　　□次に本実施例の動作を説明する。入力端子り
。

ＤＩ）電圧ＶＤ、■五ニ差があッテ、ｖＤ＞　ＶＨＴあ
　　　　　　するとすると、駆動ＭＯＳトランジスタＭ
１．　Ｍ２の駆動力すなわちコンダクタンスの比ＰＣは
次式で″′ｉ　ｎ　７．ｙ　ｏ　　　　　　　　　　　
　　　　　まただし、■ＴＨＮｉｌ−ｉ駆動ＭＯ８）ラ
ンマスタＭ１．Ｍ２のしきい値であυ、ＶＫ工は共通接
点に１の電圧である。電圧■に１が上昇すると、０）式
よりＰ。が増大する。したがってＭＯＳ）ランマスタＭ
３は、駆動ＭＯ８）ランマスタＭ１１Ｍ２の駆動力の差
を増幅する作用があることがわかる。同様に負荷ＭＯＳ
トランジスタＭ４．　Ｍ５の抵抗の比ＰＲは、次式１式
％ただし■　　は負荷ＭＯ８）ランマスタＭ４９Ｍ５ＨＰのしきい値であり、ＶＫ２は共通接点■（２の電圧であ
る。今、電圧Ｖ　と出力端子Ｘ、Ｘの電圧叛。

２ ■父の間には”Ｋ２＞　ｖＸ　＞　ＶＸなる関係が成立
しているので、電圧■に２が電圧ｖ又に近づけば、■式
よりＰＲが増大する。このように、ＭＯＳトランジスマ
ス６は負荷Ｍ　ＯＳ　）ランマスタＭ４２Ｍ５の抵抗の
差を増大させる作用があることがわかる。

従って負荷ＭＯ８）ランマスタＭ４．　Ｍ５の抵抗の差
が早く増大するために、高速な差動増幅動作が可能であ
る。

第３図に、他の実施例によるセンス増幅回路を示す。こ
のセンス増幅回路は、第２図に示す回路と同一機能を有
し相対な関係にあるもので、駆動ＭＯＳトランジスタＭ
１．Ｍ２がＰチャンネルＭＯＳトランジスタであり、負
荷ＭＯ８）ランマスタＭ４．　Ｍ５がＮチャンネルＭＯ
Ｓ）ランマスタであり、ＭＯＳトランジスマス３がＰチ
ャンネルＭＯＳトランジスタであり、ＭＯＳトランジス
マス６がＮチャンネルＭＯＳ）ランマスタである。

本実施例によるセンス増幅回路は、その動作は先の実施
例と同様であるが、メモリ回路に用いた場合に特有な効
果を有する。すなわち、メモリ回路においては、読出し
時にデジットラインをプリチャージするが、第３図のセ
ンス増幅回路において、デジットライン、すなわち入力
端子り、Ｉ）ｉプリチャージしたとしても、駆動ＭＯ８
）ランマスタＭ１２Ｍ２は遮断されたｉｔであり、貫通
電流が流れることはない。従って、消費電流が少なくて
すむ。

〔発明の効果〕

以上の通り、本発明によれば、少ない消費電流で、高速
、高利得の差動増幅動作が可能なセンス増幅１［１ｊ路
を捺供することができる。

【図面の簡単な説明】

第１図は従来のセンス増幅回路の回路図、第２図に１本
発明の一実施例によるセンス増幅回路の回路図、第３図
は本発明の他の実施例によるセンス増幅回路の回路図で
ある。Ｍｌ　１　Ｍ２・・・駆動ＭＯＳ）ランマスタ、Ｍ　３
ｒ　Ｍ　６・・・ＭＯＳ）ランマスタ、Ｍ４９Ｍ５・・
・負荷ＭＯ８）ラン・マスタ、Ｄ、Ｄ・・・入力端子、
Ｘ、Ｘ・・・出力端子、Ｋ１．に２・・・共通接点。１（１願人代理人　　猪　　股　　　　　情死　Ｉ　Ｍ
　　　　　　も　２　図方　３　図

Claims

【特許請求の範囲】１、ゲートが第１の入力端子に接続され、ソースが第１
の共通接点に接続され、ドレインが第１の出力端子に接
続された第１導電型の第１の駆動ＭＯＳトランジスタと
、ゲートが第２の入力端子に接続され、ソースが前記第１
の共通接点に接続され、ドレインが第２の出力端子に接
続された第１導電型の第２の駆動ＭＯ８）ランマスタと
、ゲートが前ｉＥ２第２の出力端子に接続され、ソースが
第２の共通接点に接続され、ドレインが前記第１の出力
端子に接続された第２導電型の第１の負荷ＭＯ８）ラン
マスタと、ゲートが前記第１の出力端子に接続され、ソースが前記
第２の共通接点に接続され、ドレインが前記第２の出力
端子に接続された第２導電型の第２の負荷ＭＯ８）シ・
ンマスタと、前記第１の共通接点と第１の基準電源との
間に挿入された第１の負荷と、前記第２の共通接点と第２の基準電源との間に挿入され
た第２の負荷とを備え、前記第１の基準電源が前記第１の負荷を介して前記第１
の共通接点に供給され、前記第２の基準電源が前記第２
の負荷を介して前記第２の共通接点に供給されているこ
とを特徴とするセンス増幅回路。２、特許請求の範囲第１項記載の回路において、前記第
１の負荷ｆｄゲートに前記第２の基準電源を接続した第
１導電型の、ＭＯＳ）ランマスタであり、前記第２の負
荷に１ゲートに前記第１の基準電源を接続した第２４電
型のＭＯＳ）ランマスタであることを特徴とするセンス
増幅回路。