JPS6322388B2 - - Google Patents
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- JPS6322388B2 JPS6322388B2 JP57081984A JP8198482A JPS6322388B2 JP S6322388 B2 JPS6322388 B2 JP S6322388B2 JP 57081984 A JP57081984 A JP 57081984A JP 8198482 A JP8198482 A JP 8198482A JP S6322388 B2 JPS6322388 B2 JP S6322388B2
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- JP
- Japan
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- transistor
- bus lines
- pair
- threshold voltage
- equalizer
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- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路メモリ装置のバスラ
インにおけるバイアスのイコライズの速度を向上
することができる半導体集積回路に関するもので
ある。
インにおけるバイアスのイコライズの速度を向上
することができる半導体集積回路に関するもので
ある。
第１図は従来の半導体集積回路を示し、特に相
補型バスラインバイアス装置を示す回路図であ
る。同図において、１ａおよび１ｂは互いに相補
的な信号が印加する一対のバスライン、２ａおよ
び２ｂはこのバスライン１ａおよび１ｂに一定の
負荷を与えるためのMOS型の負荷トランジスタ、
３は所定の時間に、前記一対のバスライン１ａお
よび１ｂの電位を等化するMOS型のイコライザ
用トランジスタ、４ａおよび４ｂは一対のバスラ
イン１ａおよび１ｂの間に接続し、同等の機能を
有する回路ブロツク、５は負荷トランジスタ２ａ
および２ｂのドレインに接続する電源電圧VCCの
電源線、６ａおよび６ｂは負荷トランジスタ２ａ
および２ｂのゲートに接続し、電源電圧VCCより
低く設定した一定の電圧VRの電圧線、７はイコ
ライザ用トランジスタ３のゲートに接続し、制御
信号が印加する制御線である。
補型バスラインバイアス装置を示す回路図であ
る。同図において、１ａおよび１ｂは互いに相補
的な信号が印加する一対のバスライン、２ａおよ
び２ｂはこのバスライン１ａおよび１ｂに一定の
負荷を与えるためのMOS型の負荷トランジスタ、
３は所定の時間に、前記一対のバスライン１ａお
よび１ｂの電位を等化するMOS型のイコライザ
用トランジスタ、４ａおよび４ｂは一対のバスラ
イン１ａおよび１ｂの間に接続し、同等の機能を
有する回路ブロツク、５は負荷トランジスタ２ａ
および２ｂのドレインに接続する電源電圧VCCの
電源線、６ａおよび６ｂは負荷トランジスタ２ａ
および２ｂのゲートに接続し、電源電圧VCCより
低く設定した一定の電圧VRの電圧線、７はイコ
ライザ用トランジスタ３のゲートに接続し、制御
信号が印加する制御線である。
次に、上記構成による半導体集積回路の動作に
ついて、第２図ａ〜第２図ｃを参照して説明す
る。まず、回路ブロツク４ａおよび４ｂのいずれ
かがバスライン１ａおよび１ｂに読み出され、２
本のバスライン１ａおよび１ｂが“Ｈ”レベルお
よび“Ｌ”レベルになり、回路ブロツク４ａおよ
び４ｂが第２図ｃに示すように、読み出しが完了
した時点t1以降を考えると、一方のバスラインの
“Ｌ”レベルは、そのバスラインに接続された負
荷トランジスタ２ａおよび２ｂのいずれかによ
り、第２図ｂに示すように“Ｈ”レベルまで充電
されていく。この充電速度を補うために、制御信
号により、イコライザ用トランジスタ３を導
通せしめることにより、“Ｌ”レベル側のバスラ
インの充電を早め、バスライン１ａおよび１ｂを
イコライズしつつ、共に同一の“Ｈ”レベルにす
みやかにバイアスするものである。
ついて、第２図ａ〜第２図ｃを参照して説明す
る。まず、回路ブロツク４ａおよび４ｂのいずれ
かがバスライン１ａおよび１ｂに読み出され、２
本のバスライン１ａおよび１ｂが“Ｈ”レベルお
よび“Ｌ”レベルになり、回路ブロツク４ａおよ
び４ｂが第２図ｃに示すように、読み出しが完了
した時点t1以降を考えると、一方のバスラインの
“Ｌ”レベルは、そのバスラインに接続された負
荷トランジスタ２ａおよび２ｂのいずれかによ
り、第２図ｂに示すように“Ｈ”レベルまで充電
されていく。この充電速度を補うために、制御信
号により、イコライザ用トランジスタ３を導
通せしめることにより、“Ｌ”レベル側のバスラ
インの充電を早め、バスライン１ａおよび１ｂを
イコライズしつつ、共に同一の“Ｈ”レベルにす
みやかにバイアスするものである。
しかしながら、従来の半導体集積回路はイコラ
イザ用トランジスタ３が他の回路を構成するエン
ハンスメント型トランジスタと同一の閾値電圧
VTHを有するトランジスタであるため、イコライ
ズの速度が充分できない欠点があつた。
イザ用トランジスタ３が他の回路を構成するエン
ハンスメント型トランジスタと同一の閾値電圧
VTHを有するトランジスタであるため、イコライ
ズの速度が充分できない欠点があつた。
したがつて、この発明の目的はイコライズの速
度を向上することができる半導体集積回路を提供
するものである。
度を向上することができる半導体集積回路を提供
するものである。
このような目的を達成するため、この発明はイ
コライザ用トランジスタの閾値電圧を負荷トラン
ジスタなどの閾値電圧より絶対値で小さくするも
のであり、以下実施例を用いて詳細に説明する。
コライザ用トランジスタの閾値電圧を負荷トラン
ジスタなどの閾値電圧より絶対値で小さくするも
のであり、以下実施例を用いて詳細に説明する。
第３図はこの発明に係る半導体集積回路の一実
施例を示すブロツク図である。同図において、８
ａおよび８ｂはそれぞれ回路ブロツク４ａと一対
のバスライン１ａ，１ｂとの間を結合する結合ト
ランジスタ、８ｃおよび８ｄはそれぞれ回路ブロ
ツク４ｂと一対のバスライン１ａ，１ｂとの間を
結合する結合トランジスタ、９ａは結合トランジ
スタ８ａおよび８ｂのゲートに接続し、制御信号
が印加する制御線、９ｂは結合トランジスタ８ｃ
および８ｄのゲートに接続し、制御信号が印加す
る制御線、１０は他のトランジスタの閾値電圧
VTHよりも絶対値の小さい閾値電圧VTHLを有する
バスラインのイコライザ用トランジスタ、１１は
このイコライザ用トランジスタ１０のゲートに接
続する制御線である。
施例を示すブロツク図である。同図において、８
ａおよび８ｂはそれぞれ回路ブロツク４ａと一対
のバスライン１ａ，１ｂとの間を結合する結合ト
ランジスタ、８ｃおよび８ｄはそれぞれ回路ブロ
ツク４ｂと一対のバスライン１ａ，１ｂとの間を
結合する結合トランジスタ、９ａは結合トランジ
スタ８ａおよび８ｂのゲートに接続し、制御信号
が印加する制御線、９ｂは結合トランジスタ８ｃ
および８ｄのゲートに接続し、制御信号が印加す
る制御線、１０は他のトランジスタの閾値電圧
VTHよりも絶対値の小さい閾値電圧VTHLを有する
バスラインのイコライザ用トランジスタ、１１は
このイコライザ用トランジスタ１０のゲートに接
続する制御線である。
なお、結合トランジスタ８ａ〜８ｄおよび負荷
トランジスタ２ａ，２ｂの閾値電圧VTHはＮチヤ
ンネル型MOSトランジスタからなる集積回路を
考えると、通常0.3V〜0.8Vの範囲のある値に設
定される。この場合、イコライザ用トランジスタ
１１の閾値電圧VTHLは−0.2〜＋0.2Vの範囲であ
るが、好ましくは0Vである。
トランジスタ２ａ，２ｂの閾値電圧VTHはＮチヤ
ンネル型MOSトランジスタからなる集積回路を
考えると、通常0.3V〜0.8Vの範囲のある値に設
定される。この場合、イコライザ用トランジスタ
１１の閾値電圧VTHLは−0.2〜＋0.2Vの範囲であ
るが、好ましくは0Vである。
次に上記構成による半導体集積回路の動作につ
いて説明する。まず、バスラインへの書き込みお
よび読み出しが一切行なわれない期間、すなわ
ち、非活性時は制御線９ａおよび９ｂに印加する
制御信号は“Ｌ”レベルであるため、結合トラン
ジスタ８ａ〜８ｄは共に遮断状態となるため、バ
スライン１ａ，１ｂと回路ブロツク４ａ，４ｂは
切りはなされている。また、この期間、制御線１
１に印加する制御信号は“Ｈ”レベルであり、イ
コライザ用トランジスタ１０は導通状態である。
したがつて、バスライン１ａおよび１ｂは共に
VRレベルよりVTHだけ低いレベルに充電されてい
る。このVRレベルの設定値がVCC―VTHであると
き、バスラインの充電レベルはVCC―2VTHとな
る。
いて説明する。まず、バスラインへの書き込みお
よび読み出しが一切行なわれない期間、すなわ
ち、非活性時は制御線９ａおよび９ｂに印加する
制御信号は“Ｌ”レベルであるため、結合トラン
ジスタ８ａ〜８ｄは共に遮断状態となるため、バ
スライン１ａ，１ｂと回路ブロツク４ａ，４ｂは
切りはなされている。また、この期間、制御線１
１に印加する制御信号は“Ｈ”レベルであり、イ
コライザ用トランジスタ１０は導通状態である。
したがつて、バスライン１ａおよび１ｂは共に
VRレベルよりVTHだけ低いレベルに充電されてい
る。このVRレベルの設定値がVCC―VTHであると
き、バスラインの充電レベルはVCC―2VTHとな
る。
次に、バスラインへの書き込みあるいは読み出
しは活性時に行なわれる。まず、読み出し時にお
いて、制御線１１に印加する制御信号が“Ｌ”レ
ベルになり、バスライン１ａおよび１ｂのイコラ
イズ機能が解除される。そして、例えば制御線９
ａに“Ｈ”レベルの制御信号が印加すると、結合
トランジスタ８ａおよび８ｂが導通状態になる。
このため、回路ブロツク４ａがバスライン１ａ，
１ｂに接続する。このため、回路ブロツク４ａの
動作に応じて、バスライン１ａもしくは１ｂの一
方が“Ｌ”レベルまで下げられ、読み出しが完了
し、１つのサイクルが終了する。
しは活性時に行なわれる。まず、読み出し時にお
いて、制御線１１に印加する制御信号が“Ｌ”レ
ベルになり、バスライン１ａおよび１ｂのイコラ
イズ機能が解除される。そして、例えば制御線９
ａに“Ｈ”レベルの制御信号が印加すると、結合
トランジスタ８ａおよび８ｂが導通状態になる。
このため、回路ブロツク４ａがバスライン１ａ，
１ｂに接続する。このため、回路ブロツク４ａの
動作に応じて、バスライン１ａもしくは１ｂの一
方が“Ｌ”レベルまで下げられ、読み出しが完了
し、１つのサイクルが終了する。
次に、読み出し、もしくは書き込みが行なわれ
る前に、非活性時間帯を挿入する場合、非活性時
間帯内でバスライン１ａおよび１ｂを“Ｈ”レベ
ルまで、すみやかに充電する必要がある。この充
電は負荷トランジスタ２ａおよび２ｂを介して行
なわれる。すなわち、制御線１１に印加する制御
信号を“Ｈ”レベルにすると、イコサイザ用トラ
ンジスタ１０が導通状態になり、“Ｈ”レベル側
のバスラインと“Ｌ”レベル側のバスラインとを
イコライズすることで、上記充電作用を加速す
る。このとき、イコライザ用トランジスタ１０の
閾値電圧VTHLが他のトランジスタの閾値電圧VTH
より絶対値の低い値であるため、電流駆動能力が
高く、前記のイコライズ作用を短時間に実施する
ことができる。
る前に、非活性時間帯を挿入する場合、非活性時
間帯内でバスライン１ａおよび１ｂを“Ｈ”レベ
ルまで、すみやかに充電する必要がある。この充
電は負荷トランジスタ２ａおよび２ｂを介して行
なわれる。すなわち、制御線１１に印加する制御
信号を“Ｈ”レベルにすると、イコサイザ用トラ
ンジスタ１０が導通状態になり、“Ｈ”レベル側
のバスラインと“Ｌ”レベル側のバスラインとを
イコライズすることで、上記充電作用を加速す
る。このとき、イコライザ用トランジスタ１０の
閾値電圧VTHLが他のトランジスタの閾値電圧VTH
より絶対値の低い値であるため、電流駆動能力が
高く、前記のイコライズ作用を短時間に実施する
ことができる。
なお、活性時にバスライン１ａおよび１ｂがイ
コライザ用トランジスタ１０を介して、干渉する
のを防ぐために、バスライン１ａおよび１ｂの
“Ｌ”レベルはイコライザ用トランジスタ１０の
閾値電圧VTHLより高い値に設定される。
コライザ用トランジスタ１０を介して、干渉する
のを防ぐために、バスライン１ａおよび１ｂの
“Ｌ”レベルはイコライザ用トランジスタ１０の
閾値電圧VTHLより高い値に設定される。
第４図は第３図に示す半導体集積回路を設けた
ランダムメモリを示すブロツク図である。同図に
おいて、４a1〜４an，４b1〜４bn……，４n1〜
４noはマトリツクスに配置したメモリセル、１０
ａ〜１０ｎはイコライザ用トランジスタ、１２ａ
〜１２ｎはデコーダ、１３ａおよび１３ｂはデコ
ーダ１２ａ〜１２ｎが接続する第２のバスライ
ン、１４はその入力端子がそれぞれこの第２のバ
スライン１３ａおよび１３ｂに接続し、第２のバ
スラインの出力を増幅するセンスアンプ、１５は
他のトランジスタの閾値電圧VTHより絶対値の低
い閾値電圧VTHLをもつトランジスタ、１６ａおよ
び１６ｂは第２のバスライン１３ａおよび１３ｂ
を充電するためのトランジスタ、１７は電源電圧
VCCが印加する電源端子、１８は一定の電圧VRが
印加する電圧端子である。
ランダムメモリを示すブロツク図である。同図に
おいて、４a1〜４an，４b1〜４bn……，４n1〜
４noはマトリツクスに配置したメモリセル、１０
ａ〜１０ｎはイコライザ用トランジスタ、１２ａ
〜１２ｎはデコーダ、１３ａおよび１３ｂはデコ
ーダ１２ａ〜１２ｎが接続する第２のバスライ
ン、１４はその入力端子がそれぞれこの第２のバ
スライン１３ａおよび１３ｂに接続し、第２のバ
スラインの出力を増幅するセンスアンプ、１５は
他のトランジスタの閾値電圧VTHより絶対値の低
い閾値電圧VTHLをもつトランジスタ、１６ａおよ
び１６ｂは第２のバスライン１３ａおよび１３ｂ
を充電するためのトランジスタ、１７は電源電圧
VCCが印加する電源端子、１８は一定の電圧VRが
印加する電圧端子である。
なお、動作については第３図と同様であること
はもちろんである。
はもちろんである。
第５図はこの発明に係る半導体集積回路の相補
型バスラインバイアス装置の他の実施例を示す回
路図である。同図において、１９ａおよび１９ｂ
は閾値電圧VTHをもつエンハンスメント型トラン
ジスタ、２０はこのエンハンスメント型トランジ
スタ１９ａおよび１９ｂの閾値電圧VTHより絶対
値で低い閾値電圧VTHLをもつイコライザ用トラン
ジスタ、２１ａおよび２１ｂは負の閾値電圧を有
するデプレシヨン型トランジスタ、２２は電源電
圧VCCより低い電源電圧VR（VR＜VCC）の電圧端
子である。
型バスラインバイアス装置の他の実施例を示す回
路図である。同図において、１９ａおよび１９ｂ
は閾値電圧VTHをもつエンハンスメント型トラン
ジスタ、２０はこのエンハンスメント型トランジ
スタ１９ａおよび１９ｂの閾値電圧VTHより絶対
値で低い閾値電圧VTHLをもつイコライザ用トラン
ジスタ、２１ａおよび２１ｂは負の閾値電圧を有
するデプレシヨン型トランジスタ、２２は電源電
圧VCCより低い電源電圧VR（VR＜VCC）の電圧端
子である。
なお、動作については第３図と同様であること
はもちろんである。
はもちろんである。
以上詳細に説明したように、この発明に係る半
導体集積回路は0Vに近い閾値電圧を有するイコ
ライザ用トランジスタを所定の期間に導通となし
て一対のバスラインの電位を等価し、かつ少なく
とも書き込み及び読み出し期間に非導通となして
上記一対のバスラインの電位を独立させるように
し、しかもこのイコライザ用トランジスタの閾値
電圧を負荷トランジスタの閾値電圧より絶対値で
小さくするようにしたので、読み出し及び書き込
み時において上記一対のバスラインが互いに干渉
することはなく、しかも読み出し及び書き込み時
以外の所定の期間には上記一対のバスラインの電
位を等価にすべく急速に所定のレベルまで充電す
ることがで、高速のランダムアクセスメモリを実
現することができる効果がある。
導体集積回路は0Vに近い閾値電圧を有するイコ
ライザ用トランジスタを所定の期間に導通となし
て一対のバスラインの電位を等価し、かつ少なく
とも書き込み及び読み出し期間に非導通となして
上記一対のバスラインの電位を独立させるように
し、しかもこのイコライザ用トランジスタの閾値
電圧を負荷トランジスタの閾値電圧より絶対値で
小さくするようにしたので、読み出し及び書き込
み時において上記一対のバスラインが互いに干渉
することはなく、しかも読み出し及び書き込み時
以外の所定の期間には上記一対のバスラインの電
位を等価にすべく急速に所定のレベルまで充電す
ることがで、高速のランダムアクセスメモリを実
現することができる効果がある。
第１図は従来の半導体集積回路の相補型バスラ
インバイアス装置を示す回路図、第２図ａ〜第２
図ｃは第１図の各部の波形を示す図、第３図はこ
の発明に係る半導体集積回路の一実施例を示すブ
ロツク図、第４図は第３図に示す半導体集積回路
を設けたランダムメモリを示すブロツク図、第５
図はこの発明に係る半導体集積回路の相補型バス
ラインバイアス装置の他の実施例を示す回路図で
ある。 １ａおよび１ｂ……一対のバスライン、２ａお
よび２ｂ……負荷トランジスタ、３……イコライ
ザ用トランジスタ、４ａ，４ｂおよび４a1〜４no
……回路ブロツク、５……電源線、６ａおよび６
ｂ……電圧線、７……制御線、８ａ〜８ｄ……結
合トランジスタ、９ａおよび９ｂ……制御線、１
０，１０ａ〜１０ｎ……イコライザ用トランジス
タ、１１……制御線、１２ａ〜１２ｎ……デコー
ダ、１３ａおよび１３ｂ……第２のバスライン、
１４……センスアンプ、１５……トランジスタ、
１６ａおよび１６ｂ……トランジスタ、１７……
電源端子、１８……電圧端子、１９ａおよび１９
ｂ……エンハンスメント型トランジスタ、２０…
…イコライザ用トランジスタ、２１ａおよび２１
ｂ……デプレツシヨン型トランジスタ、２２……
電圧端子。なお、図中、同一符号は同一または相
当部分を示す。
インバイアス装置を示す回路図、第２図ａ〜第２
図ｃは第１図の各部の波形を示す図、第３図はこ
の発明に係る半導体集積回路の一実施例を示すブ
ロツク図、第４図は第３図に示す半導体集積回路
を設けたランダムメモリを示すブロツク図、第５
図はこの発明に係る半導体集積回路の相補型バス
ラインバイアス装置の他の実施例を示す回路図で
ある。 １ａおよび１ｂ……一対のバスライン、２ａお
よび２ｂ……負荷トランジスタ、３……イコライ
ザ用トランジスタ、４ａ，４ｂおよび４a1〜４no
……回路ブロツク、５……電源線、６ａおよび６
ｂ……電圧線、７……制御線、８ａ〜８ｄ……結
合トランジスタ、９ａおよび９ｂ……制御線、１
０，１０ａ〜１０ｎ……イコライザ用トランジス
タ、１１……制御線、１２ａ〜１２ｎ……デコー
ダ、１３ａおよび１３ｂ……第２のバスライン、
１４……センスアンプ、１５……トランジスタ、
１６ａおよび１６ｂ……トランジスタ、１７……
電源端子、１８……電圧端子、１９ａおよび１９
ｂ……エンハンスメント型トランジスタ、２０…
…イコライザ用トランジスタ、２１ａおよび２１
ｂ……デプレツシヨン型トランジスタ、２２……
電圧端子。なお、図中、同一符号は同一または相
当部分を示す。
Claims (1)
- １ 互いに相補的な信号が乗せられる一対のバス
ラインと、この一対のバスライン間に接続する複
数個の同等機能を有する回路ブロツクと、このバ
スラインに一定の負荷を加える負荷トランジスタ
と、この負荷トランジスタの閾値電圧より絶対値
で小さい閾値電圧をもつイコライザ用トランジス
タと、このイコライザ用トランジスタを所定の期
間に導通となして上記一対のバスラインの電位を
等価し、かつ少なくとも書き込み及び読み出し期
間に非導通となして上記一対のバスラインの電位
を独立させる制御信号とを備えたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081984A JPS58196693A (ja) | 1982-05-12 | 1982-05-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081984A JPS58196693A (ja) | 1982-05-12 | 1982-05-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196693A JPS58196693A (ja) | 1983-11-16 |
| JPS6322388B2 true JPS6322388B2 (ja) | 1988-05-11 |
Family
ID=13761738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081984A Granted JPS58196693A (ja) | 1982-05-12 | 1982-05-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196693A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253093A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02239655A (ja) * | 1989-03-13 | 1990-09-21 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
| JPH0397194A (ja) * | 1989-09-11 | 1991-04-23 | Nec Corp | スタティックｒａｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117389A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Static type random access memory |
-
1982
- 1982-05-12 JP JP57081984A patent/JPS58196693A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117389A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Static type random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196693A (ja) | 1983-11-16 |
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